KR100884448B1 - Ｄｒａｍ 어레이에 저장되지 않은 ｓｄｒａｍ 모듈로부터의 데이터를 판독하기 위한 방법, 및 ｓｄｒａｍ 메모리 모듈 - Google Patents

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Abstract

SDRAM 모듈(100)의 DRAM 어레이(104)에 저장되지 않은 데이터는 동기 데이터 전송으로 SDRAM 모듈로부터 판독된다. 레지스터 판독 명령/동작으로서 언급되는 데이터 전송은 타이밍 및 동작에서 DRAM 어레이에 저장된 데이터에 관한 판독 명령/동작과 유사하다. 레지스터 판독 명령은 SDRAM 제어 신호들 및 뱅크 어드레스 비트들의 고유 인코딩에 의하여 구별된다. 일 실시예에 있어서, 레지스터 판독 명령은 MRS 또는 EMRS 명령과 동일한 제어 신호 상태들을 포함하며, 상기 뱅크 어드레스는 2'b10과 같은 고유 값으로 세팅된다. 레지스터 판독 명령은 단일 데이터들만을 판독할 수 있거나 또는 DRAM 어레이에 저장되지 않은 다수의 데이터를 어드레싱하기 위하여 어드레스 버스를 이용할 수 있다. 레지스터 판독 동작은 버스트 판독일 수 있으며, 버스트 길이는 다양한 방식으로 정의될 수 있다.

Description

ＤＲＡＭ 어레이에 저장되지 않은 ＳＤＲＡＭ 모듈로부터의 데이터를 판독하기 위한 방법, 및 ＳＤＲＡＭ 메모리 모듈{METHOD OF READING DATA FROM A SDRAM MODULE THAT IS NOT STORED IN DRAM ARRAY, AND SDRAM MEMORY MODULE}
본 출원은 2005년 2월 14일에 출원된 미국 가출원번호 제60/653,020호를 우선권으로 청구한다.
본 발명은 일반적으로 메모리 분야, 특히 휘발성 메모리 모듈로부터 레지스터를 판독하는 방법에 관한 것이다.
휴대용 전자장치들은 현대 생활에서 필수 불가결한 것이 되었다. 휴대용 전자장치들에 있어서 현대의 두 가지 추세는 기능의 증가와 크기의 소형화이다. 증가된 기능은 높은 계산능력과 대용량의 메모리를 요구한다. 휴대용 전자장치의 소형화는 배터리들의 소형화로 인하여 적은 전력을 저장하고 전달하기 때문에 전력 소비에 있어서 중요한 문제가 되고 있다. 따라서, 성능을 향상시키면서 전력 소비를 줄이는 기술적 향상은 휴대용 전자장치들에서 매우 중요하다.
대부분의 휴대용 전자장치들은 프로세서 또는 다른 제어기에 대한 명령들 및 데이터를 저장하는 동적 랜덤 액세스 메모리(DRAM)를 포함한다. DRAM은 비용 측면에서 가장 효율적인 고체-상태 메모리 기술이다. 비트당 가격이 디스크 드라이브와 같은 대용량 저장 기술에 비하여 낮은 반면에, 높은 액세스 대기시간, 높은 전력 소비, 및 진동 또는 충격에 크게 민감하기 때문에 많은 휴대용 전자장치 응용에서 대용량 드라이브의 사용에 배제되었다.
동기 DRAM(SDRAM)은 모든 제어 신호들 및 데이터 전송 사이클들을 클록 에지들에 정렬시킴으로써 종래의 DRAM에 비하여 성능이 향상되었을 뿐만 아니라 인터페이스의 설계가 단순화되었다. 이중 데이터 레이트(DDR) SDRAM은 클록의 상승 및 하강 에지에서 데이터를 전송하며 따라서 고성능을 제공한다.
대부분의 SDRAM 모듈들은 CAS 대기시간, 버스트 길이 등과 같은 구성가능 파라미터들을 저장하기 위하여 모드 레지스터를 포함한다. SDRAM 기술이 복잡성 및 구성을 증가시키기 때문에, 많은 SDRAM 모듈들은 기록 길이, 드라이브 강도 등과 같은 추가 구성가능 파라미터들을 저장하기 위하여 확장 모드 레지스터를 추가하였다. 모드 레지스터 및 확장 모드 레지스터는 기록 전용 레지스터이다. 즉, 이들 레지스터들의 콘텐츠를 제어기가 판독할 수 없다. 모드 및 확장 레지스터들을 도입함으로 인하여, DRAM 모듈은 DRAM 어레이에 기록되고 또한 DRAM 어레이로부터 판독되는 데이터 이외의 다른 정보를 처음으로 저장한다. 결과적으로, 새로운 데이터 전송 동작이 요구된다.
많은 SDRAM 모듈들은 레지스터들에 적정 파라미터들을 로드하기 위한 모드 레지스터 세트(MRS) 및 확장 모드 레지스터 세트(EMRS) 동작들을 포함한다. 이들 동작들은 보통 CS, RAS, CAS 및 WE 제어 신호를 동시에 로우(low)로 구동시키고 뱅크 어드레스 비트들을 사용하여 MRS 및 EMRS를 선택하며, 어드레스 라인들(A0-A11)을 통해 선택된 레지스터에 기록될 정보를 제공함으로써 실행된다. 대부분의 구현들에 있어서, 모든 DRAM 뱅크들은 MRS 또는 EMRS 명령의 시간에 비활성화되어야 하며, 6 클록 사이클과 같은 특정 최소 기간 동안 SDRAM 모듈에 추가 동작이 지시될 수 없다. 이러한 제약들은 모드 및 확장 모드 레지스터들의 특성으로 인하여 레지스터들이 초기화시 한번 기록된 후 결코 변화되지 않기 때문에 SDRAM 성능에 악영향을 미치지 않는다.
3세대 그래픽 이중 데이터 레이트 산업 규정(GDDR3)은 DRAM 어레이에 저장된 데이터 이외의 다른 SDRAM 모듈로부터의 정보를 판독하는 능력을 제공한다. 한 옵션으로서, EMRS 동작 동안, SDRAM은 데이터 버스를 통해 판매자 코드 및 버전 번호를 출력할 수 있다(EMRS 기록 정보는 어드레스 버스를 통해 전송된다). EMRS 동작의 모든 제약들, 즉 모든 뱅크들이 유휴 상태이고 동작 후에는 6 클록 사이클과 같은 불활성의 최소 기간이 후속한다는 제한들이 준수되어야 한다. 정보(판매자 ID 및 버전 번호)의 정적 특징으로 인하여, 정보는 예컨대 초기화 동안 한번 판독될 필요가 있으며 EMRS 동작의 제한들은 성능에 크게 영향을 미치지 않는다.
DRAM 동작의 기본적 양상은 각각의 비트 위치에 데이터를 저장하는 용량성 전하가 데이터 상태를 보존하기 위하여 주기적으로 갱신되어야 한다는 것이다. DRAM 어레이는 행마다 리프레시되며, 즉 임의의 SDRAM 모듈들은 동시에 다중 DRAM 뱅크들의 동일한 행을 리프레시할 수 있다. DRAM 어레이의 각각의 행은 특정 리프레시 주기 내에서 리프레시되어야 한다. DRAM 행들은 버스트 리프레시로서 공지된 리프레시 주기마다 순차적으로 한번 리프레시될 수 있다. 그러나, 이는 모든 행들을 순환하는데 필요한 시간 동안 DRAM 어레이에 대한 액세스를 방해하며, 성능 저하를 유발한다. 선택적으로, 각각의 행에 관한 리프레시 사이클들은 판독 및 기록 데이터 전송들을 통해 분산되는 리프레시 주기 동안 균일하게 확산될 수 있다. 이는 분산형 리프레시로서 공지되어 있다. 분산형 리프레시는 성능을 덜 저하시키기 때문에 더 일반적으로 구현된다.
필요한 전체 리프레시 주기 및 분산형 리프레시 동작시 리프레시 사이클들의 간격은 DRAM 어레이 다이의 온도에 따른다. 경험적으로, 리프레시 레이트는 DRAM 어레이 다이 온도가 10℃ 증가할 때마다 두 배로 되어야 한다. SDRAM 모듈에 대하여 지정된 리프레시 주기는 가장 높은 예상 동작 온도에서 DRAM에 의하여 요구된 것이다. 따라서, DRAM 어레이 다이의 온도가 낮을 때마다, 리프레시 주기는 더 길며, 분산된 리프레시 주기는 더 멀리 이격될 수 있으며, 따라서 DRAM 판독 및 기록 액세스에 대한 영향이 감소된다. 이는 프로세서 성능을 개선하며 불필요한 리프레시 활성화를 제거함으로써 전력 소비를 감소시킨다.
2005년 6월 23일에 출원된 공동 계류중인 미국 특허출원번호 제 11/165,950호는 온도 센서를 가진 SDRAM 모듈을 개시하고 있으며, 이 출원은 본 발명의 양수인에게 양도되었으며 여기에 참조문헌으로서 통합된다. 프로세서와 같은 제어기는 온도 센서의 출력을 주기적으로 판독할 수 있으며, 실제로 최소로 요구되는 리프레시 레이트를 계산한다. 적어도 초기 동작 동안, 즉 SDRAM 모듈이 자신의 동작 온도에서 안정화되기 전에, 제어기는 리프레시 레이트를 동적으로 최적화하기 위하여 예컨대 4 내지 6 마이크로초마다 온도 센서를 주기적으로 판독할 수 있다.
온도 센서의 출력은 DRAM 어레이에 저장되지 않고 SDRAM 모듈로부터 판독되는 데이터의 한 형태이다. 이러한 정보를 판독하기 위한 하나의 공지된 수단(즉, GDDR3에 제공된 바와 같이 EMRS 동작시 판매자 ID 및 버전 번호의 판독을 "피지 백킹(piggy backing)")은 용인할 수 없는 성능의 저하를 유발한다. 기술된 바와 같이, 대부분의 구현에 있어서, 모든 뱅크들은 EMRS 동작 전에 유휴상태에 있어야 하며, EMRS 동작 후에는 많은 클록 사이클 동안 명령들이 송출될 수 없다. 이상적으로, DRAM 어레이에 저장되지 않은 데이터의 판독은 DRAM 어레이 내에 있는 데이터에 관한 판독 동작과 거의 유사한 동기 데이터 전송으로 수행되어야 한다. 이는 DRAM 어레이에 저장된 데이터의 판독이 DRAM에 저장된 데이터 판독 및 기록에 끊김없이 분산되도록 한다.
하나 이상의 실시예들에 있어서, SDRAM 모듈의 DRAM 어레이에 저장되지 않은 데이터는 동기 데이터 전송시에 SDRAM 모듈로부터 판독된다. 레지스터 판독 명령/동작으로서 언급된 데이터 전송은 타이밍 및 동작시에 DRAM 어레이에 저장된 데이터에 관한 판독 명령/동작과 유사하다. 레지스터 판독 명령은 SDRAM 제어 신호들 및 뱅크 어드레스 비트들의 고유 인코딩에 의하여 구별된다. 일 실시예에 있어서, 레지스터 판독 명령은 MRS 또는 EMRS 명령과 동일한 제어 신호 상태들을 포함하며, 뱅크 어드레스는 2'b10과 같은 고유 값으로 세팅된다. 레지스터 판독 명령은 단지 단일 데이터들을 판독할 수 있거나 또는 DRAM 어레이에 저장되지 않은 다수의 데이터를 어드레싱하기 위하여 어드레스 버스를 이용할 수 있다. 레지스터 판독 동작은 버스트 판독일 수 있으며, 버스트 길이는 다양한 방식으로 정의될 수 있다.
일 실시예는 DRAM 어레이에 저장되지 않은 SDRAM 모듈로부터의 데이터를 판독하기 위한 방법에 관한 것이다. 제어 신호들은 DRAM 어레이로부터 데이터를 동기 판독하기 위한 출력이며 이들 제어 신호들은 고유하게 인코딩되며, DRAM 어레이에 저장되지 않은 데이터는 동기 판독된다. 상기 DRAM 어레이에 저장되지 않은 데이터의 동기 판독은 DRAM 행이 개방될 때 상기 DRAM 어레이에 저장되지 않은 데이터를 동기 판독하는 것을 포함한다.
다른 실시예는 DRAM 어레이 및 레지스터를 포함하는 SDRAM 메모리 모듈에 관한 것이다. 이러한 모듈은 또한 제어기를 사용하여 동기 데이터 전송을 수행함 DRAM 어레이로부터 데이터를 판독하고 DRAM 어레이로 데이터를 기록하도록 동작하는 제어 회로들을 포함한다. 제어 회로들은 DRAM 어레이에 저장되지 않은 데이터를 동기 데이터 전송으로 제어기에 출력하도록 동작한다. 상기 제어 회로들은 DRAM 어레이의 행이 개방될 때 상기 DRAM 어레이에 저장되지 않은 데이터를 동기 데이터 전송으로 상기 제어기에 출력하도록 동작한다.
도 1은 프로세서의 기능 블록도.
도 2는 레지스터 판독 동작의 타이밍도.
도 3은 레지스터 판독후 판독을 도시한 타이밍도.
도 4는 종단 레지스터 판독 버스트후 기록을 도시한 타이밍도.
도 1은 SDRAM 메모리 모듈(100) 및 제어기(102)를 도시한다. 제어기는 프로세서, 디지털 신호 프로세서, 마이크로 제어기, 상태 머신 등을 포함할 수 있다. 제어기(102)는 해당 분야에 공지된 바와 같이 제어 신호 클록(CLK), 클록 인에이블(CKE), 칩 선택(CS), 행 어드레스 스트로브(RAS), 열 어드레스 스트로브(CAS), 기록 인에이블(WE), 및 DQM(Data Qualifier)에 의하여 SDRAM 모듈(100)에 대한 동작들을 제어한다. 제어기(102)는 SDRAM 모듈(100)에 다수의 어드레스 라인들을 제공하며, 양방향 데이터 버스가 그 둘을 연결한다. SDRAM 모듈은 다수의 뱅크들(106)로 분할될 수 있는 DRAM 어레이(104)를 포함한다. DRAM 어레이는 명령들 및 데이터들을 저장하며, 제어기(102)에 제어하에서 제어 회로(108)로부터 판독되고 제어 회로(108)로 기록되고 제어 회로(108)에 의하여 리프레시된다.
SDRAM 모듈(100)은 부가적으로 모드 레지스터(110) 및 확장 모드 레지스터(112)를 포함한다. SDRAM 모듈(100)은 부가적으로 판매자 ID 및 버전 번호와 같은 식별 정보(114)를 포함할 수 있다. 식별 정보(114)가 레지스터에 저장될 수 있으며, 선택적으로 레지스터는 다이에 고정될 수 있다.
SDRAM 모듈(100)은 DRAM 어레이(104)에 인접하게 배치되어 DRAM 어레이 다이의 온도를 감지하는 서미스터(thermister)(118)와 같은 하나 이상의 온도 센서를 포함하는 온도 센싱 회로(116)를 부가적으로 포함한다. 모드 레지스터(110) 및 확장 모드 레지스터(112)의 콘텐츠들, SDRAM 모듈 식별자(114) 및 온도 센서(116)의 출력은 모두 SDRAM 모듈(100)로부터 판독될 수 있고, DRAM 어레이(104)에 저장되지 않는 데이터의 모든 예들이다. 하나 이상의 실시예들에 따르면, DRAM 어레이(104)에 저장되지 않은 데이터의 동기 판독에 영향을 미치는 동작이 정의된다.
SDRAM 동작들은 상승 클록 에지에서 제어기(102)에 의하여 SDRAM 모듈(100)에 공급되는 제어 신호들의 상태에 의하여 정의된다. 일반적인 SDRAM 동작들은 이하의 진리표에 정의되며, 여기서 X는 "임의상태(don't care state)"를 지시한다.
CS RAS CAS WE ADDR 뱅크 명령
H X X X X X 명령 금지(SDRAM이 선택 안됨)
L H H H X X NOP
L L H H 행 뱅크 활성화(행 선택)
L H L H 열 뱅크 판독(DRAM 어레이의 데이터)
L H L L 열 뱅크 기록(DRAM 어레이의 데이터)
L H H L X X 버스트 종단
L L H L 행 뱅크 프리차지(precharge)(비활성화 행)
L L L H X X 자동 리프레시 또는 자체 리프레시
L L L L 기록 데이터 2'b00 모드 레지스터 세트(MRS)
L L L L 기록 데이터 2'b01 확장 모드 레지스터 세트(EMRS) 및 GDDR3-컴프리언트 SDRAM에 대한 버전 판독 및 선택적 판매자 ID
표 1: 대표 SDRAM 명령 및 제어 신호들
하나 이상의 실시예들에 따르면, 이하의 동작은 DRAM 어레이에 저장되지 않은 데이터를 판독하도록 정의된다.
CS RAS CAS WE ADDR 뱅크 명령
L L L L X 2'b10 레지스터 판독
표 2: 단일 레지스터 판독 명령 및 제어 신호들
DRAM 어레이에 저장되지 않은 판독 데이터에 대한 동작은 비록 동작이 실제 레지스터로부터 데이터를 판독하는 것으로 제한되지 않을지라도 "레지스터 판독"으로서 여기에서 언급된다. 예컨대, 온도 센싱 회로(116)의 출력 및 고정된 SDRAM 모듈 ID 정보(114)는 비록 데이터가 실제 레지스터 또는 SDRAM 모듈(100)상의 실제 레지스터에 존재할 수 없을지라도 레지스터 판독 명령에 따라 판독될 수 있다.
일 실시예에 있어서, 레지스터 판독 동작에서, SDRAM 모듈 ID 정보(114)는 데이터 버스 비트들 DQ[3:0]로 구동된다. SDRAM 모듈 ID 정보(114)는 GDDR3 표준에 규정된 판매자 ID의 형태를 가질 수 있다. 판매자 ID를 판독하기 위한 능력은 "적층 칩" 응용들에 특히 유용할 수 있으며, 2개 이상의 반도체 다이스(dice)는 와이어 본딩된 상호접속부들을 갖는 삽입된(intervening) 유전체층들이 적층되고 동일한 집적회로 하우징내에 패키징된다. 예컨대, 프로세서 및 SDRAM 다이는 패키지 내에 적층될 수 있다. 이들 응용들에 있어서, 만일 판매자가 알려지지 않으면, SDRAM 장치 그 자체로부터 정보를 전기적으로 판독하지 않고는 확인하는 것이 불가능할 수 있다.
일 실시예에 있어서, 온도 센싱 회로(116)에 의하여 생성된 정보는 데이터 버스 비트들 DQ[10:8]로 구동된다. 일 실시예에 있어서, 온도 정보는 이하의 표에 규정된 바와 같이 리프레시 레이트 승수(multiplier)로서 표현될 수 있다.
DQ[10:8] 리프레시 레이트 승수
111 범위 초과(out of range)
110 4x
101 2x
000 1x
001 1/2x
010 1/4x
011 범위 초과
표 3: 대표 리프레시 레이트 승수 인코딩
SDRAM 모듈 ID 정보(114) 및 온도 센싱 회로(116)의 출력은 레지스터 판독 동작 동안 데이터 버스 상에서 동시에 구동될 수 있다. 어드레스 버스가 레지스터 판독 명령의 실시예에서 이용되지 않는다는 것에 유의해야 하며, 판독은 항상 판독 전용 상태 레지스터와 같은 단일 데이터들과 관련된다.
다른 실시예에 있어서, 판독 레지스터 명령은 단일 데이터들을 판독하는 것으로 제한되지 않는다. 일반적으로, 판독 레지스터 명령은 DRAM 어레이(104)에 저장되지 않은 SDRAM 모듈(100)로부터의 임의의 데이터를 판독하기 위하여 사용될 수 있다. 이는 온도 센싱 회로(116)의 출력, SDRAM 모듈 ID 정보(114), 모드 레지스터(110) 또는 확장 모드 레지스터(112)의 콘텐츠들 또는 미래에 SDRAM 모듈(100)에 추가될 수 있는 다른 레지스터들 또는 비등록 데이터 소스들을 포함할 수 있다. 이러한 실시예에 있어서, 어드레스 버스의 적어도 일부 비트들은 "임의상태" 신호들로 고려되지 않고 오히려 판독 레지스터 명령 데이터의 소스의 어드레스를 전송한다. 이하의 표는 레지스터 판독 명령의 일반적인 경우에 대한 제어 신호들을 도시한다.
CS RAS CAS WE ADDR 뱅크 명령
L L L L 비-DRAM 어드레스 2'b10 어드레스 비-DRAM 어드레스에 의하여 선택된, DRAM 어레이에 저장되지 않은 데이터의 레지스터 판독.
표 4: 일반적 레지스터 판독 명령 및 제어 신호들
많은 비-DRAM 어레이 데이터 소스 및 레지스터 판독 명령이 액세스할 수 있는 방법과 무관하게, 레지스터 판독은 SDRAM 모듈(100)로부터 제어기(102)로의 동기 데이터 전송으로서 모든 경우에 수행된다. 여기에서 사용된 바와 같이, "동기 데이터 전송"은 DRAM 어레이에 저장된 데이터의 종래의 SDRAM 데이터 전송들의 타이밍 파라미터들 및 제약들을 따르는 SDRAM 데이터 전송이다. 여기에서 사용된 바와 같이, "동기 판독" 데이터는 동기 데이터 전송시의 판독 데이터를 의미한다. 레지스터 판독 동작은 보통의 판독 동작 핀 레벨 타이밍들에 따른다. 즉, 보통의 판독 및 기록 동작들 전후의 레지스터 판독 동작의 타이밍 및 제약들은 이하의 표에서 요약되는 바와 같이 보통 판독 동작과 관련하여 규정된 것들과 동일하다.
레지스터 판독 동작 조합들 ...과 동일한 타이밍 및 제약들
판독->레지스터 판독 판독->판독
레지스터 판독->판독 판독->판독
기록->레지스터 판독 기록->판독
레지스터 판독->기록 판독->기록
표 5: 레지스터 판독 및 DRAM 어레이 판독 타이밍 및 제약들의 비교
도 2는 DDR SDRAM 모듈(100)에 대한 단일 레지스터 판독 동작을 도시한 타이밍도이다. 이러한 경우에, CAS 대기시간은 2.5이며, 버스트 길이는 2이다. 판독 레지스터 명령은 클록 사이클 2의 상승 에지에서 표 2 및 4에 기술된 상태에 CS, RAS, CAS 및 WE 제어 신호들을 배치하고 뱅크 어드레스 비트들에 값 2'b10을 배치함으로써 제어기(102)에 의하여 SDRAM 모듈(100)에 제공된다. 레지스터 판독 동작이 하나 이상이 단일 상태 레지스터를 판독할 수 있는 실시예에 있어서, 어드레스는 부가적으로 그 시간에 어드레스 버스 상에서 구동된다. 모드 레지스터(110)에 저장된 CAS 대기시간 값에 의하여 결정된 지연 후에, SDRAM 모듈(100)은 데이터 버스 상에 데이터를 구동시키며 데이터 스트로브 DQS를 구동시킨다. 도 2에 도시된 실시예에 있어서, 레지스터 판독 동작은 버스트 판독이며, 이의 버스트 길이는 모드 레지스터(110)에 저장된 버스트 길이 파라미터에 의하여 결정된다. 다른 실시예들에 있어서, 버스트 길이는 다양한 방식으로 결정될 수 있다.
일 실시예에 있어서, 레지스터 판독 동작은 모드 레지스터(110)에 저장된 버스트 길이 파라미터에 상관없이 디폴트 버스트 길이를 가진다. 다른 실시예에 있어서, 레지스터 판독 버스트 길이 파라미터가 정의되고, 값이 모드 레지스터(110), 확장 모드 레지스터(112) 또는 SDRAM 모듈(100)상의 다른 모드 레지스터에 기록된다. 그 다음에, 레지스터 판독 동작들은 항상 저장된 버스트 길이이다. 다른 실시예에 있어서, 각각의 레지스터 판독 동작에 대한 버스트 길이는 예컨대 상위 어드레스 비트들(high order address bit)과 같은 하나 이상의 미사용 제어 신호들에 대하여 버스트 길이 값을 인코딩함으로써 판독 레지스터 명령의 시간에 제어기(102)에 의하여 SDRAM 모듈(100)에 통신될 수 있다.
도 3 및 도 4는 레지스터 판독 동작이 규칙적 SDRAM 판독 및 기록 동작들에 끊김없이(seamlessly) 통합될 수 있는 방법을 기술한 타이밍도들을 도시한다. 도 3은 레지스터 판독 및 이 다음의 정규 판독을 도시하며, 그 판독 동작들 둘 다는 2의 버스트 길이를 가진다. 이러한 경우에, CAS 대기시간은 2이다. 비-DRAM 데이터(즉, DRAM 어레이(104)에 저장되지 않은 SDRAM 모듈(100)로부터 판독된 데이터)의 두 개의 사이클 다음에 DRAM 어레이(104)로부터 판독된 데이터의 두 개의 사이클들이 존재한다. 레지스터 판독 동작이 단지 하나의 위치만을 액세스하는 실시예(즉, 어드레스 버스가 사용되지 않는 실시예)에 있어서, 비-DRAM 데이터의 제 2 전송(또는 보다 긴 버스트 길이에 대한 다음 전송들)은 제 1 전송의 복제일 수 있다. 선택적으로, 제 2 및 임의의 다음 버스트 전송들은 0 또는 임의의 다른 미리 결정된 값일 수 있다.
도 4는 버스트 전송이 종료되고 이어서 DRAM 어레이(104)로의 데이터 기록이 후속되는 레지스터 판독 동작을 도시한다. 이러한 경우에, 레지스터 판독 동작은 3의 CAS 길이를 가진다. 버스트 길이는 적어도 2이다. 레지스터 판독 버스트는 레지스터 판독 명령 후의 버스트 종료 명령에 의하여 2의 길이에서 종료된다. DRAM 어레이(104)로의 데이터 기록은 DRAM 어레이(104)에 저장되지 않은, SDRAM 모듈(100)로부터 판독된 데이터의 전송 다음에 이루어진다. 제어기(102)는 기록후 DRAM 어레이(104)로부터의 데이터 판독이 이루어는 경우와 동일한 방식으로 타이밍 파라미터 tDQSS에 따라 DQ 버스를 통해 DRAM 어레이(104)에 기록될 데이터를 구동시킨다.
도 3 및 도 4에 도시된 예들은 단지 예시적이다. 일반적으로, 레지스터 판독 동작은 모든 경우에(명령이 송출되는 시간에 제어 신호들 및 뱅크 어드레스 비트들의 상태와 다른) 종래의 SDRAM 판독 동작에 따른다. 따라서, DRAM 어레이(104)에 저장되지 않은 데이터는 DRAM 어레이(104)로부터의 판독 및 DRAM 어레이(104)로의 기록에 최소한의 영향을 미치면서 임의의 시간에 SDRAM 모듈(100)로부터 판독될 수 있다.
용어 "모듈"은 DRAM 어레이(104) 및 제어 회로들(108)을 포함하는 기능적 SDRAM 유닛을 나타내도록 일반적인 의미로 여기에서 사용된다. 특히, 용어 "모듈"은 단일 인-라인 메모리 모듈(SIMM:Single In-line Memory Module) 또는 듀얼 인라인 메모리 모듈(DIMM: Dual In-line Memory Module)과 같은 용어들을 포함하는 산업 표준 식별자들로 제약되지 않는다.
비록 본 발명이 특정 특징들, 양상들 및 실시예들과 관련하여 여기에서 기술되었을지라도, 이들의 변형, 수정 및 다른 실시예들이 본 발명의 범위 내에서 가능하다는 것이 명백할 것이며 따라서 모든 변형들, 수정들 및 실시예들이 본 발명의 범위 내에 있는 것으로 간주된다. 본 실시예들은 모든 경우에 예시적인 것으로 해석되어야 하며 첨부된 청구항들의 의미 및 균등 범위 내의 모든 변화들은 포함된다.

Claims (35)

  1. DRAM(Dynamic Access Ram) 어레이에 저장되지 않은 SDRAM(Synchronous Dynamic Access Ram) 모듈로부터의 데이터를 판독하기 위한 방법으로서,
    DRAM 어레이로부터의 데이터의 동기 판독(synchronous read)을 위한 제어 신호들을 제공하는 단계 ―상기 제어 신호들은 고유하게 인코딩됨―; 및
    DRAM 어레이에 저장되지 않은 데이터를 동기 판독하는 단계를 포함하고,
    DRAM 어레이에 저장되지 않는 데이터를 동기 판독하는 상기 단계는 DRAM 어레이에 저장되지 않은 데이터를 버스트(burst)로 판독하는 단계를 포함하는, 데이터 판독 방법.
  2. 제 1항에 있어서, DRAM 어레이에 저장되지 않은 데이터를 동기 판독하는 상기 단계는 DRAM 행이 개방될 때 DRAM 어레이에 저장되지 않는 데이터를 동기 판독하는 단계를 포함하는, 데이터 판독 방법.
  3. 제 1항에 있어서, DRAM 어레이에 저장되지 않는 상기 데이터는 레지스터의 콘텐츠를 포함하는, 데이터 판독 방법.
  4. 제 3항에 있어서, 상기 레지스터는 MRS(모드 레지스터 세트:Mode Register Set) 또는 EMRS(확장 모드 레지스터 세트: Extended Mode Register Set)인, 데이터 판독 방법.
  5. 제 1항에 있어서, DRAM 어레이에 저장되지 않은 상기 데이터는 센서의 출력을 포함하는, 데이터 판독 방법.
  6. 제 5항에 있어서,
    상기 센서는 온도 센서이며,
    DRAM 어레이에 저장되지 않는 상기 데이터는 메모리 모듈의 내부 온도를 지시하는, 데이터 판독 방법.
  7. 제 6항에 있어서, DRAM 어레이에 저장되지 않은 상기 데이터는 리프레시 레이트 승수(multiplier)인, 데이터 판독 방법.
  8. 제 6항에 있어서, 상기 메모리 모듈의 온도에 따라 리프레시 레이트를 조절하는 단계를 더 포함하는, 데이터 판독 방법.
  9. 제 1항에 있어서, DRAM 어레이에 저장되지 않는 상기 데이터는 메모리 모듈에 하드와이어링(hardwire)되는, 데이터 판독 방법.
  10. 제 1항에 있어서, 상기 제어 신호들의 고유 인코딩은 레지스터 기록을 위하여 정의된 임의의 뱅크 어드레스와 구별되는 뱅크 어드레스를 통해 레지스터에 기록하기 위한 인코딩인, 데이터 판독 방법.
  11. 제 10항에 있어서,
    상기 제어 신호들은 RAS, CAS 및 WE 제어 신호들을 포함하고,
    상기 RAS, CAS 및 WE 제어 신호들은 로우(LOW)이며,
    상기 뱅크 어드레스는 2'b10인, 데이터 판독 방법.
  12. 제 1항에 있어서, DRAM 어레이에 저장되지 않은 데이터를 판독하기 바로 전 또는 판독한 직후에 DRAM 어레이로부터 데이터를 판독하거나 또는 DRAM 어레이로 데이터를 기록하는 단계를 더 포함하는, 데이터 판독 방법.
  13. 삭제
  14. 제 1항에 있어서, 상기 버스트의 길이는 상기 DRAM 어레이에 저장된 데이터의 동기 판독을 위한 버스트 길이에 의하여 결정되는, 데이터 판독 방법.
  15. 제 1항에 있어서,
    상기 메모리 모듈 상의 레지스터의 DRAM 어레이에 저장되지 않는 데이터의 버스트들을 판독하기 위한 버스트 길이를 프로그래밍하는 단계를 더 포함하며,
    상기 버스트 길이는 상기 DRAM 어레이에 저장된 데이터의 동기 판독을 위한 버스트 길이와 다르며,
    상기 버스트 길이는 DRAM 어레이에 저장되지 않은 데이터의 버스트들을 판독하기 위하여 프로그래밍된 버스트 길이인, 데이터 판독 방법.
  16. 제 1항에 있어서, 상기 버스트 길이는 상기 메모리 모듈 상의 레지스터에 프로그래밍되는, DRAM 어레이에 저장된 데이터의 버스트들을 판독하기 위한 버스트 길이에 상관없이 미리 결정된 디폴트(default) 값인, 데이터 판독 방법.
  17. 제 1항에 있어서, 상기 버스트 길이는 상기 메모리 모듈에 출력되는 제어 신호들로 인코딩되는, 데이터 판독 방법.
  18. 제 1항에 있어서, 상기 버스트 길이는 미사용 어드레스 비트들로 인코딩되는, 데이터 판독 방법.
  19. SDRAM 메모리 모듈로서,
    DRAM 어레이;
    레지스터; 및
    제어기를 통해 동기 데이터 전송을 수행하며, 상기 DRAM 어레이로부터 데이터를 판독하고 또한 상기 DRAM 어레이로 데이터를 기록하도록 동작하는 제어 회로들을 포함하고,
    상기 제어 회로들은 상기 DRAM 어레이에 저장되지 않은 데이터를 동기 데이터 전송으로 제어기에 출력하도록 동작하며,
    상기 동기 데이터 전송은 버스트 전송(burst transfer)인, SDRAM 메모리 모듈.
  20. 제 19항에 있어서, 상기 제어 회로들은 상기 DRAM 어레이의 행이 개방될 때 상기 DRAM 어레이에 저장되지 않은 데이터를 동기 데이터 전송으로 상기 제어기에 출력하도록 동작하는, SDRAM 메모리 모듈.
  21. 제 19항에 있어서, 상기 동기 데이터 전송은 상기 제어기로부터의 제어 신호들의 고유 인코딩을 포함하는, SDRAM 메모리 모듈.
  22. 제 21항에 있어서, 상기 제어 신호들의 고유 인코딩은 레지스터 기록을 위하여 정의된 임의의 뱅크 어드레스와 구별되는 뱅크 어드레스를 통해 레지스터에 기록하기 위한 인코딩인, SDRAM 메모리 모듈.
  23. 제 22항에 있어서,
    상기 제어 신호들은 RAS, CAS 및 WE 제어 신호들을 포함하고,
    상기 RAS, CAS 및 WE 제어 신호들은 로우(LOW)이며,
    상기 뱅크 어드레스는 2'b10인, SDRAM 메모리 모듈.
  24. 삭제
  25. 제 19항에 있어서,
    상기 레지스터는 상기 DRAM 어레이로부터 데이터를 판독 전송하기 위한 버스트 길이를 저장하며,
    상기 DRAM 어레이에 저장되지 않은 데이터의 동기 데이터 전송을 위한 버스트 길이는 상기 저장된 버스트 길이에 의하여 결정되는, SDRAM 메모리 모듈.
  26. 제 19항에 있어서, 상기 레지스터는 상기 DRAM 어레이에 저장되지 않은 데이터의 판독 전송을 위한 버스트 길이를 저장하며, 상기 DRAM 어레이에 저장되지 않은 데이터의 동기 데이터 전송을 위한 상기 버스트 길이는 상기 DRAM 어레이에 저장되지 않은 데이터의 판독 전송을 위한 상기 저장된 버스트 길이에 의하여 결정되는, SDRAM 메모리 모듈.
  27. 제 19항에 있어서, 상기 버스트 길이는 레지스터에 저장된 임의의 버스트 길이에 상관없이 미리 결정된 디폴트 값인, SDRAM 메모리 모듈.
  28. 제 19항에 있어서, 상기 버스트 길이는 상기 제어기로부터의 제어 신호들로 인코딩되는, SDRAM 메모리 모듈.
  29. 제 19항에 있어서, 상기 버스트 길이는 미사용 어드레스 비트들로 인코딩되는, SDRAM 메모리 모듈.
  30. 제 19항에 있어서, 상기 DRAM 어레이에 저장되지 않은 상기 데이터는 상기 레지스터의 콘텐츠를 포함하는, SDRAM 메모리 모듈.
  31. 제 19항에 있어서, 상기 DRAM 어레이에 저장되지 않은 상기 데이터는 상기 메모리 모듈에 하드와이어링되는, SDRAM 메모리 모듈.
  32. 제 19항에 있어서,
    센서를 더 포함하며,
    상기 DRAM 어레이에 저장되지 않은 상기 데이터는 상기 센서의 출력을 포함하는, SDRAM 메모리 모듈.
  33. 제 32항에 있어서,
    상기 센서는 온도 센서이며,
    상기 DRAM 어레이에 저장되지 않은 상기 데이터는 상기 메모리 모듈의 내부 온도를 나타내는, SDRAM 메모리 모듈.
  34. 제 33항에 있어서, 상기 DRAM 어레이에 저장되지 않은 상기 데이터는 리프레시 레이트 승수인, SDRAM 메모리 모듈.
  35. 제 19항에 있어서, 상기 제어 회로들은 상기 DRAM 어레이에 저장되지 않은 데이터를 상기 제어기에 출력하기 바로 전에 또는 출력한 직후에 상기 DRAM 어레이로부터 또는 상기 DRAM 어레이로의 데이터의 동기 전송을 수행하도록 동작하는, SDRAM 메모리 모듈.
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