JP2005216429A - 半導体記憶装置及びそのリフレッシュ制御方法 - Google Patents

半導体記憶装置及びそのリフレッシュ制御方法 Download PDF

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Abstract

【課題】
待機時の電源電流を低減して低消費電力化を図るともにチップ面積の増大を抑止するダイナミック型の半導体記憶装置の提供。
【解決手段】
ノーマル動作時にアクセスされたロウアドレスに対応するワード線をＲＡＭ１０１に記憶しておき、セルフリフレッシュへのエントリ時、ノーマル動作期間中にアクセスされたロウアドレスに対応するワード線に接続するメモリセルのデータを読み出しデータに対する検査ビットを符号器１１５で付加して検査ビット領域に書き込み、電源投入後の最初のセルフリフレッシュエントリの初期化処理として、ワード線単位でメモリセルのデータ保持時間の検査を行い、該検査結果に基づきワード線のリフレッシュ周期の設定値を決定し該設定値をＲＡＭ１０１に書き込むことでワード線毎のリフレッシュ周期の設定が行われ、リフレッシュ動作による誤り検出時、誤り訂正回路で誤りを訂正する。
【選択図】
図２

Description

本発明は、半導体記憶装置に関し、特に、データ保持のためにリフレッシュを要するメモリセルを有するダイナミック型半導体記憶装置及びそのリフレッシュ制御方法に関する。
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）において、データの保持動作のみを行う待機（スタイバイ時）の消費電流を低減するには、リフレッシュ動作（リフレッシュアドレスに対応するワード線に接続するメモリセルからビット線に読み出されたデータをセンスアンプで増幅しビット線を介してリストアする）時の電流の低減が不可欠である。
大容量、微細化の進むＤＲＡＭでは、メモリセルのデータ保持時間（「リテンションタイム」という）の最悪値をプロセス的に改善する試みがなされている。また、回路設計上の対策としては、一部のメモリセルについてリテンションタイムが不足していることを補うために、冗長セルを用いた救済セット数を、例えば１バンク(例えば６４メガビット)あたり、１００セット以上具備しておく手法や、ＤＲＡＭデバイスのパッケージ組み立て後であっても、冗長セルへの置換が可能となるように、アンチ・ヒューズ（Anti Fuse）により救済する手法が開発されている。ただし、リテンションタイムが２００ｍｓ（ミリ秒）、３００ｍｓと限界に近くなった場合には、予期せぬノイズ等（ソフトエラーも含む）によるホールド不良（「リテンションタイム変動不良」という）が発生する可能性もあり、上記以外の手法による技術の確立が必要である。
また、ＤＲＡＭデバイスのコスト面から見た場合には、チップサイズのペナルティー（リテンションタイム確保のための回路の増分）を、数％程度に抑える必要がある。
ユーザの側から見た場合には、待機時モード（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）へのエントリ（Ｅｎｔｒｙ）、エグジット（Ｅｘｉｔ）の際に、ＤＲＡＭデバイスの仕様（インタフェース）を、従前の製品と変えない（互換性を保つ）ことも必要である。その上、待機時モード（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）へのエントリ、エグジットを頻繁に繰り返す顧客（携帯電話端末等）への適用に対しては、待機時モード（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）へのエントリ、エグジットの際の動作電流を低減することも必要とされる。
ダイナミック型ＲＡＭ（ＤＲＡＭ）のリフレッシュ制御として、後記特許文献１には、リフレッシュアドレスが共通に割り当てられた複数のワード線毎にメモリセルの情報保持時間（リテンションタイム）に対応させられた２以上のリフレッシュ周期によりリフレッシュを行うことで、大幅な低消費電力化を実現するようにした構成が開示されている。これは、一部のリテンションタイムが不足するメモリセルだけを、短周期（例えば１００ｍｓ程度）でリフレッシュし、残りのメモリセルを長周期（例えば１ｓ程度）でリフレッシュすることにより、ＤＲＡＭの待機時電流の低減を図るものである。ウェハー検査時に、メインワード線（ＭＷＬ）単位でリフレッシュ周期の選別を行い、短周期か長周期かを、ＤＲＡＭに内蔵されるＰＲＯＭ（ＰＲＯＭアレーは、適応リフレッシュコントローラを構成する）に記録する。セルフリフレッシュにエントリすると、全メインワード線を長周期でリフレッシュを行い、つづいて短周期のメインワード線を短周期でリフレッシュを行い、時間Ｔで再び長周期によるリフレッシュを繰り返す。セルフリフレッシュエグジットでエグジットする。
図２２は、後記特許文献１記載の適応リフレッシュ制御を説明するための流れ図（本願発明者らが作成した図）である。セルフリフレッシュにエントリすると（ステップＳ６０１）、全メインワード線を長周期Ｔでリフレッシュを行い（ステップＳ６０２）、つづいて、リフレッシュ周期が短周期（Ｔ／Ｎ）としてＰＲＯＭに登録されているメインワード線を短周期（Ｔ／Ｎ）でリフレッシュを行い（ステップＳ６０３）、セルフリフレッシュをエグジットしない場合（ステップＳ６０４のＮＯ分岐）、短周期（Ｔ／Ｎ）でのリフレッシュをＮ回繰り返し（ステップＳ６０４、Ｓ６０５）、時間Ｔで、再び長周期によるリフレッシュを繰り返す（ステップＳ６０５、Ｓ６０６）。ステップＳ６０４、Ｓ６０６でセルフリフレッシュをエグジットする場合、ステップＳ６０７のセルフリフレッシュエグジット処理へ移行する。
データの保持動作のみを行う動作モードへのエントリ時に、ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ；誤り訂正符号）回路を用いて、全ビットを符号化し（検査用ビットを生成して記憶し）、検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作を行い、データ保持動作モードから通常動作へ戻る（エグジット）場合、ＥＣＣ回路により、上記データと検査ビットを用いて誤り訂正動作を行うことで、メモリセルのリテンションタイム以上の周期でリフレッシュをする技術が、例えば後記特許文献２に開示されている。後記特許文献２では、データ保持動作モード時（スタンバイ時）に、チップ内全領域を、長周期（例えば１ｓ程度）でリフレッシュし、ＤＲＡＭの待機時電流を低減する。図２３は、上記特許文献２による待機時のリフレッシュ制御を説明するための流れ図（本願発明者らが作成した図）である。
低消費電力モード（ＳＳＲ）のエントリ時に、全ビット符号化を行い（ステップＳ７０１、Ｓ７０２）、エグジット時に全ビット復号による訂正動作を行っている（ステップＳ７０５、Ｓ７０６）。
特開平０８−３０６１８４号公報（第４、第５頁、第１図） 特開２００２−５６６７１号公報（第３頁、第１図）
ところで、上記特許文献１等に記載される適応リフレッシュは下記記載の問題点を有している（以下は、本願発明者らの検討結果による）。
（Ａ）高温（例えばＴ＝８５℃）下で、２５６ＭビットＤＲＡＭをメインワード線の３２Ｋビット単位で長周期（例えば１ｓ）、短周期（例えば１００ｍｓ）のリフレッシュ周期の選別を行うものとする。この場合、リテンションタイムが１ｓ以下のメモリセル２００００ビットにより、短周期（１００ｍｓ）のリフレッシュを要するメインワード線（ＭＷＬ）が１バンク（６４Ｍビット）程度に増大する。このため、待機時電流の低減効果は、３／４にとどまる。
（Ｂ）ウエハーテスト（ウエハープローバでの試験）により、リフレッシュ周期の選別を行っても、パッケージ組立以降の工程で、リテンションタイムの変動が起こった場合には、選別不良となる。
（Ｃ）さらに、Ｔ＝８５℃の高温では、リテンションタイムが２００ｍｓ近くまで低下する場合があり、リフレッシュを頻繁に行うと、待機時電流の低減の対策にはならない。
上記特許文献２による待機時のリフレッシュ制御は、以下の問題点を有している（以下は、本願発明者らの検討結果による）。
（Ａ）図２３に示したように、低消費電力モード（Super Self Refresh;「ＳＳＲ」ともいう）のエントリ時に、全ビット符号化を行い（ステップ７０３）、エグジット時に全ビット復号による誤り訂正動作（ステップ７０５）を行っている。このため、ユーザーがエントリ、エグジットを繰り返す場合に消費電流が増大する。
（Ｂ）誤り訂正動作の期間（図２３のステップＳ７０５等）は、外部からのコマンド受付を禁止する時間(エグジットタイムとして例えば４００ｍｓ程度）を設定する必要が生じる。そのため、低消費電力モードのエグジットの仕方に、従来のセルフリフレッシュとは、異なる仕様の規定が必要となる。
したがって、本発明の主たる目的は、スタンバイ時の低消費電力化を実現し、チップ面積の増大を抑止する半導体記憶装置及びそのリフレッシュ制御方法を提供することにある。
本願で開示される発明は、上記目的を達成するため、概略以下のように構成される。
本発明の１つの側面（アスペクト）に係る半導体記憶装置は、複数本のビット線と複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えてなるメモリアレイと、予め定められた複数のリフレッシュ周期のうち前記各ワード線に対応したリフレッシュ周期の設定値をそれぞれ記憶する記憶回路と、電源投入後の予め定められた所定のセルフリフレッシュ・モードのエントリに際して、前記ワード線単位にメモリセルのデータ保持時間の検査を行い、該検査結果に基づき、前記ワード線毎のリフレッシュ周期の設定値を決定して前記記憶回路に記録する制御を行う回路を備えている。
本発明の他の側面（アスペクト）に係る半導体記憶装置は、ノーマル・モードでの動作中にアクセスしたロウアドレスに対応するワード線を記録しておく記憶回路を備え、前記セルフリフレッシュ・モードのエントリ時、前記セルフリフレッシュの前の前記ノーマル動作期間中にアクセスしたロウアドレスに対応するワード線に接続するメモリセルのデータを読み出し、前記データに対する検査ビットを付加して、前記メモリセルアレイに設けられた検査ビット領域に書き込む制御を行う回路を備えている。
本発明に係る半導体記憶装置は、前記セルフリフレッシュにおいて、メモリセルのフェイルを検出する検出回路と、誤りが検出されたメモリセルのデータを訂正する訂正回路と、誤りが検出されたメモリセルが接続するワード線のリフレッシュ周期の設定値を変更し、前記記憶回路に記録する制御を行う回路をさらに備えている。
本発明のさらに他の側面（アスペクト）に係る半導体記憶装置は、リフレッシュアドレスを生成する回路と、リフレッシュ周期を生成する回路と、を有するセルフリフレッシュコントロール回路を備え、前記リフレッシュ周期を生成する回路は、所定のリフレッシュ周期でのリフレッシュに際して前記誤り検出回路での誤り検出結果に基づき、前記リフレッシュ周期を可変に制御する。例えば、長周期、短周期のそれぞれのリフレッシュ周期の各種別に対して、周期の長さ（時間）を、所定の割合で、短期化、又は長期化させる。
本発明の他の側面（アスペクト）に係る方法は、複数本のビット線と、複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルをアレイ状に備えるメモリアレイを含む半導体記憶装置のリフレッシュ制御方法において、
ノーマル動作モードでの動作中にアクセスしたロウアドレスに対応するワード線を記憶回路に記憶しておくステップと、
セルフリフレッシュ・モードのエントリ時、前記セルフリフレッシュの前の前記ノーマル動作期間中にアクセスしたロウアドレスに対応するワード線に接続するメモリセルのデータを読み出し、前記データに対する検査ビットを付加して、前記メモリセルアレイに設けられた検査ビット領域に書き込む制御を行うステップと、
電源投入後のセルフリフレッシュ・モードのエントリの初期化処理として、前記ワード線単位でメモリセルのデータ保持時間の検査を行うステップと、
該検査結果に基づき、前記ワード線のリフレッシュ周期の設定値を決定し、該設定値を記憶回路に書きこむステップと、
を含む。
上記本発明に係る方法において、前記メモリアレイ内に、同一ビット線に接続する、データ格納用の複数のメモリセルに対して、同一ビット線に接続する少なくとも１つのダミーセルを設け、
前記ワード線単位でのリフレッシュ周期を設定するにあたりリフレッシュ周期の検査対象のワード線に接続するメモリセルのデータを、前記ダミーセルにコピーするステップと、
前記ワード線に対して、予め定められた複数のリフレッシュ周期について、メモリセルに誤りが検出されるか検査を行って、リフレッシュ周期を選別するステップと、
前記ワード線でのリフレッシュ周期の設定終了後、前記ダミーセルにコピーしておいたデータを前記メモリセルに戻すステップと、
を含む、ようにしてもよい。
本発明に係る方法において、前記セルフリフレッシュ動作時に、一のリフレッシュ周期でリフレッシュを行うステップと、
前記リフレッシュによりメモリセルのデータに誤りが検出された場合、誤りを訂正し、前記ワード線のリフレッシュ周期を前記一のリフレッシュ周期よりも短周期のリフレッシュ周期に設定するステップと、
を含むようにしてもよい。
本発明に係る方法においては、セルフリフレッシュ・モードからノーマルモードへ退出するとき、メモリアレイに対して、バーストモードでのリフレッシュを行い、誤りが検出されたセルのデータの誤りを訂正して書き込むステップを含むようにしてもよい。
本発明のさらに別の側面（アスペクト）に係る方法は、複数本のビット線と、複数本のワード線と、前記複数本のビット線と前記複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えるメモリアレイを有する半導体記憶装置のデータコピー方法であって、コピー元の一のワード線を活性化して、前記一のワード線に接続するメモリセルの保持データを、前記メモリセルが接続するビット線に接続するセンスアンプで増幅し、コピー先の１つ又は複数のワード線を活性化し、前記センスアンプで増幅されたデータを、コピー先の１つ又は複数のワード線に接続するメモリセルにリストアし、前記一のワード線に接続するメモリセルの保持データの前記コピー先のワード線に接続するメモリセルへのコピーが行われる。
本発明によれば、スタンバイ時の電源電流を低減することができ、低消費電力化を実現することができる。
また、本発明によれば、セルフリフレッシュエントリ時に、ノーマル時にアクセスされたロウアドレスのセルデータのみを選択的に符号化しており、低消費電力化を実現することができる。
また、本発明によれば、電源投入後、ワード線ごとに最適なリフレッシュを可変に設定することができ、製品出荷後の適応リフレッシュを実現可能としている。
さらに本発明によれば、バンクあたり１つのＥＣＣ回路を具備することでチップ面積の増大を抑止低減している。
そして、本発明によれば、メモリセルアレイとセンスアンプ間のビット線に、簡易な構成のエラー検出回路を設けることで、チップ面積の増大を抑止低減している。
さらに、本発明によれば、リフレッシュ周期を、リフレッシュ動作時における誤り検出結果に基づき動的に可変制御する構成としたことにより、リフレッシュ周期を、デバイスの動作（周囲）温度に応じて、簡易且つ的確に補正することができる。
上記した本発明についてさらに詳細に説述すべく、本発明の原理及び実施例について図面を参照して説明する。
本発明に係る半導体記憶装置においては、電源投入後のノーマル動作時おいて、アクセスしたロウアドレスに対応するワード線を記憶回路に記憶しておく（図１のステップＳ１０１）。セルフリフレッシュ・モードのエントリ時（図１のステップＳ１０２）、前記セルフリフレッシュの前の前記ノーマル動作期間中にアクセスしたロウアドレスに対応するワード線に接続するメモリセルのデータを符号化する（図１のステップＳ１０３）。
電源投入後のセルフリフレッシュ・モードの一回目のエントリの際の初期化処理として、ワード線単位でリフレッシュ周期を選別する（図１のステップＳ１０４）。
セルフリフレッシュ・モードの初期化後のセルフリフレッシュ動作時には、短周期Ｔ／Ｎに設定されたワード線（サブワード線）のリフレッシュをＮ回行うと、引き続き長周期Ｔでメモリアレイのリフレッシュを行う。
長周期のリフレッシュ周期でリフレッシュを行い（図１のステップＳ１０５）、該リフレッシュによりメモリセルのデータに誤りが検出された場合（図１のステップＳ１０６）、誤りを訂正し（図１のステップＳ１０７）、前記ワード線のリフレッシュ周期を前記一のリフレッシュ周期よりも短周期のリフレッシュ周期に設定する（図１のステップＳ１０８）。さらに、セルフリフレッシュ・モードからノーマルモードへ退出するとき（ステップＳ１１０、Ｓ１１２のＹｅｓ分岐）、前記バンクに対してバーストモードでのリフレッシュを行い、誤りが検出されたセルのデータの誤りを訂正して書き込む制御が行われる（ステップＳ１１３）。
本発明においては、メモリアレイ内に、同一ビット線に接続する、データ格納用の複数のメモリセルに対して、同一ビット線に接続する少なくとも１つのダミーセルを設け、ワード線単位でのリフレッシュ周期を設定するにあたりリフレッシュ周期の検査対象のワード線に接続するメモリセルのデータを、前記ダミーセルにコピーし、前記ワード線に対して、予め定められた複数のリフレッシュ周期について、メモリセルに誤りが検出されるか検査を行って、リフレッシュ周期を選別し、ワード線でのリフレッシュ周期の設定終了後、前記ダミーセルにコピーしておいたデータを前記メモリセルに戻す制御が行われる。以下実施例に即して詳説する。
図１は、本発明の一実施例のリフレッシュ制御方法を説明するための図である。以下、図１を参照して、本発明の一実施例のリフレッシュ制御方法について説明する。ステップＳ１０１の通常動作（ノーマル動作モード）時には、アクセスしたロウ（ＲＯＷ）アドレスを、記憶部に記録しておく。次のステップＳ１０２でセルフリフレッシュへエントリしたときに、ノーマル時に、アクセスしたロウアドレス領域のセルデータのみを符号化する（ＥＣＣ回路による検査ビットを生成記憶する）（ステップＳ１０３）。符号化するアドレス領域を限定することで、セルフリフレッシュへエントリ動作に要する消費電流を低減しており、かかる構成は、本発明の主たる特徴の１つをなしている。
セルフリフレッシュ・モードに入ったステップＳ１０４では、ワード線毎のリフレッシュ周期の選別を行う。すなわち、ＤＲＡＭデバイスの電源投入後、好ましくは一回目のセルフリフレッシュエントリの際に、リフレッシュ周期の選別を行う。電源投入後、最初のセルフリフレッシュエントリ時に、メモリアレイのサブワード線（ＳＷＬ）単位で、予め定められた複数（例えば２値又は４値等）のリフレッシュ周期のうちいずれか一つを設定し、適応リフレッシュを実現している。これにより、待機時電流を低減する。かかる構成も、本発明の主たる特徴の１つをなしている。
次のステップＳ１０５では、長周期Ｔでリフレッシュ動作を行う。
つづくステップＳ１０６で長周期Ｔのリフレッシュによりセルデータに誤りがあるか否かチェックし、誤りがある場合、ステップＳ１０７で誤り訂正を行い、ステップＳ１０８で当該サブワード線のメモリセルのリフレッシュ周期を短周期（例えばＴの１／Ｎ）に更新する。
セルフリフレッシュのエグジットが指示されない場合（ステップＳ１１０のＮＯ分岐）、短周期でのリフレッシュを、Ｎ回繰り返す（ステップＳ１１０、Ｓ１１１、Ｓ１０９のループ）。時間Ｔ経過後（ステップＳ１１１のＹＥＳ分岐）、セルフリフレッシュのエグジットが指示されない場合（ステップＳ１１２のＮＯ分岐）、ステップＳ１０５に移行し、長周期Ｔのリフレッシュを行う。
セルフリフレッシュのエグジット時には、メモリアレイ（バンク）のバーストモードでのリフレッシュ及び誤り訂正を行う（ステップＳ１１３）。バンクのワード線の本数が８Ｋ本の場合、８Ｋ分のバーストリフレッシュ及び誤り訂正を行う。これにより、セルフリフレッシュ・モードにおいて誤りが発生した場合のメモリセルの保持データを訂正した上で、セルフリフレッシュからノーマルモードへ移行する（ステップＳ１１４）。
なお、上記ステップＳ１１３では、リフレッシュによりビット線に読み出されたセルデータをＥＣＣ回路を用いて、誤り検出、及び誤り訂正を行い、誤り訂正を行ったメモリセルに接続するサブワード線に関するリフレッシュ周期を、短周期に変更する。セルフリフレッシュのエグジット時にバーストリフレッシュ及び誤り訂正を行う構成も、本発明の主たる特徴の１つをなしている。
上記リフレッシュ制御により、本実施例によれば、市場不良率を例えば２００ｐｐｍ以下に抑えることができる。なお、図１では、簡単のため、リフレッシュ周期として長周期（Ｔ）と短周期（Ｔ／Ｎ）の２値の構成に基づき説明したが、例えば４値等、２値よりも多数のリフレッシュ周期についても、同様の制御が行われる。
また、本実施例によれば、以下の手法により、ＤＲＡＭデバイスのチップサイズの増加を、抑える。
チップ内のセルへ、サブワード線（ＳＷＬ）毎のリフレッシュ周期を記録することにより、チップ面積の増加を抑える。なお、本実施例では、１つのメインワード線に対応する複数のサブワード線毎に、リフレッシュ周期を個別に設定することができる。
チップ内のメモリセルに、ノーマル時にアクセスが行われたロウ（Ｒｏｗ）アドレスの情報を記録することにより、チップ面積の増加を抑えている。
以下、本発明の半導体記憶装置の一実施例の構成を説明する。図２は、本発明の一実施例をなす半導体記憶装置の構成を示す図であり、クロック同期型のＤＲＡＭに本発明を適用したものである。図２を参照すると、本発明の一実施例の半導体記憶装置は、ビット線ＢＬとワード線ＷＬの交差部にメモリセル（トランジスタＴｒと容量Ｃ）を有するメモリアレイで構成されるバンク１００と、ロウアドレスのアクセス情報及びリフレッシュ周期情報の記憶部をなすＲＡＭ（ランダムアクセスメモリ）１０１と、ロウアドレス（図２に示す例では１５ビット）をデコードし、選択されたワード線を駆動するワードドライバを有するロウデコーダ１０２と、ＲＡＭ１０１及びメモリアレイ１００のビット線に接続されるセンスアンプ１０３と、を備えている。さらに、ロウアドレスを入力するロウアドレスバッファ１０５と、カラムアドレス（図２に示す例では９ビット）を入力するカラムアドレスバッファ１０６と、カラムアドレスデコーダ１０４と、クロック生成器１０７と、コマンドデコーダ１０８と、セルフリフレッシュコントローラ１１０と、データコントロール回路１０９とを備えている。さらに、本実施例の半導体記憶装置は、メモリアレイのセンスアンプ１０３に対応させて設けられた誤り検出器１１３を備え、バンクを構成する複数のメモリアレイに共通に設けられる復号器１１４及び符号器１１５を備えている。すなわち、図２に示す例では、復号器１１４及び符号器１１５は１バンクあたり１組設けられ、誤り検出器１１３は１メモリアレイに対して１つ設けられている。さらに、本実施例の半導体記憶装置は、不図示のアドレスカウンタを有し、リフレッシュアドレスを生成してロウデコーダ１０２に出力するセルフリフレッシュ・コントローラ１１０は、リフレッシュ周期生成器（リフレッシュタイマー）１１１と、リフレッシュ周期生成器１１１を制御してリフレッシュ周期を温度特性に基づき可変制御する温度補正器１１２と、を備えている。ロウデコーダ１０２は、リフレッシュ動作時は、セルフリフレッシュ・コントローラ１１０からのリフレッシュアドレス（１５ビット）を選択し、それ以外の時は、ロウアドレスバッファ１０５からのロウアドレス出力（１５ビット）を選択するマルチプレクサ（不図示）を有する。
制御端子に入力される制御信号は、チップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが入力される。信号ＤＱＭは、データの入出力を制御する制御信号である。ＣＬＫは、同期用のクロック信号である。ＣＫＥはクロックイネーブル信号であり、ＣＫＥがハイレベルであれば、次のクロック信号ＣＬＫの立ち上がりエッジは有効とされ、ＣＫＥがロウレベルであれば、無効とされ、ロウレベル状態で待機（スタンバイ）状態とされる。ＤＱＭは、入出力データＤＱのマスク操作を行うための信号であり、ＤＱＭ端子がハイレベルのとき出力バッファ（不図示）はハイインピーダンス状態とされる。データコントロール回路１０９は、コマンドデコーダ１０８によりリード・ライトコマンドのデコード結果、ＤＱＭ信号、内部クロック信号に基づき、ＤＱ端子（図に示す例では１６ビット）からの書き込みデータの入力、セルアレイからの読み出しデータの出力を制御する。
ＲＡＭ１０１は、各ロウ（ＲＯＷ）アドレスに対応して、ノーマル時にアクセスされたロウアドレスのアクセス情報を格納するとともに、ロウアドレスに対応させてリフレッシュの種別情報を格納する。ＲＡＭ１０１は、ロウデコーダ１０２の選択ワード線で選択される。すなわち、アクセスアドレスと同一のロウアドレスにより選択される。
図２に示す例において、１メモリアレイのワード線の本数は、例えば２１５＝８Ｋとされ、カラムアドレスは、２９＝５１２＝０．５Ｋとされ（センスアンプ１０３の出力は５１２本）、１バンクあたり１６メモリアレイ（８Ｋ×０．５Ｋ＝４Ｋビット）を有し、データは１６ビットとされる。すなわち、１バンクは、４Ｋ×１６＝６４Ｍビットの容量からなり、半導体記憶装置は、４つのバンク構成とされ、２５６ＭビットＤＲＡＭデバイスを構成している。なお、図２では、簡単のため１バンクの１メモリアレイのみが示されている。
本実施例では、ＤＲＡＭと同一チップ上に搭載される誤り訂正回路（ＥＣＣ回路）として、巡回符号を用いており、各バンクの各々に対して、ＥＣＣ回路を構成する符号器１１５、復号器１１４が設けられている。一方、誤り検出器１１３は、１メモリアレイあたり、１つ設けられている。本実施例において、誤り検出器１１３は、後述するように、センスアンプ１０３とメモリアレイの間のビット線に接続する構成として配設されているが、簡単のため、センスアンプ１０３に接続する構成で図示されている。また、図２に示す例では、誤り検出器１１３からの誤り検出信号（チェックビット線）は、コマンドデコーダ１０８に接続され、コマンドデコーダ１０８は、誤り検出器１１３で誤り検出時、リード動作を行って復号器１１４で誤り訂正を行わせる制御を行う。
図３は、図２に示した本実施例の半導体記憶装置の動作を説明するための模式図であり、通常アクセス時におけるアドレス記録の動作と構成を説明するための図である。なお、バンク（メモリアレイ）のワード線の本数は８Ｋ（８０９６本）、バンク１００の１つのメモリアレイあたりの図示されないビット線対は５１２本（対）とされ、１つのバンク１００あたり、１６個のメモリアレイ構成（１６×５１２＝８Ｋ）、１バンクで６４Ｋビットのメモリ容量とされ、さらに、メモリアレイの８Ｋのワード線は、例えば２５６本のワード線を単位に３２個のサブアレイに区分されている。
コマンドデコーダ１０８からのアクティブコマンド（ＡＣＴ；バンクアクティブコマンド）により、ロウデコーダ１０２が活性化され、ロウデコーダ１０２は、入力されたロウアドレスをデコードし、ロウデコーダ１０２で選択されたワード線に対応するメインワードドライバ（ＭＷＤ）１２０がメインワード線ＭＷＬを駆動し、メインワード線ＭＷＬに接続する、１６個のメモリアレイ毎の各サブワードドライバ（ＳＷＤ）１２１は、対応するサブワード線（ＳＷＬ）を活性化する。なお、図に示すように、メモリアレイは、カラムアドレス信号５１２本に対応し、１バンク、１６×５１２＝８Ｋのカラムアドレス信号を有する。選択メインワード線ＭＷＬに対応するワードドライバ（ＷＤ）１２２がＲＡＭ１０１のワード線ＷＬＲを活性化させ、当該ロウアドレスにアクセスがあったことを書き込む。例えば、ＲＡＭ１０１の選択ワード線ＷＬＲのメモリセルにデータ”１”が書き込まれる。
図４は、図２に示した本実施例における符号化の際のアレイ構成の一例を示す図である。データ領域は、２５６ビット×５１２ビット（サブワード線２５６本、ビット線５１２本）＝１２８Ｋのメモリセル領域１００Ａと、ビット線を共通として、センスアンプ１０３に接続され、８本サブワード線でアクセスされるダミーセル領域１００Ｃと、メモリセル領域１００Ａのメモリセルとサブワード線を共通とし、５１２ビットのデータに対して１６ビットのパリティを格納するパリティ領域１００Ｂを備えている。図４に示すように、本実施例では、符号長５２８、情報点数５１２の１重誤り訂正が可能なハミング（Ｈａｍｍｉｎｇ）符号からなる。ダミーセル１００Ｃは、サブワード線（不図示）で選択される。
本実施例では、サブワード線で選択されたメモリセル領域１００Ａ、パリティ領域１００Ｂのセルデータを、センスアンプ１０３で増幅し、サブワード線で選択されたダミーセル１００Ｃのセルにリストアすることで、データをコピーする。
また、ダミーセル領域１００Ｃにコピーされたデータを、メモリセル領域１００Ａとパリティ１００Ｂのセルに書き込む。すなわち、図１のステップＳ１０４のリフレッシュ周期の選別において、リフレッシュアドレスに対応するサブワード線のセルデータを、一旦ダミーセル領域１００Ｃにコピーしたのち、リフレッシュアドレスを所定の周期でリフレッシュし、データに誤りがある場合、当該サブワード線のリフレッシュ周期を短周期に設定し、ダミーセル領域１００Ｃにコピーされたデータを、リフレッシュアドレスに対応するサブワード線のセルデータとして戻す制御が行われる。ダミーセル領域１００Ｃは短周期あるいは最短周期でリフレッシュされる。
また、図１のステップＳ１０３に示すように、セルフリフレッシュ・モードへのエントリ後、アクセス対象のロウアドレスのメモリセルのハミング符号のパリティ（検査ビット）が、図２の符号器１１５によって生成され、アクセス対象のロウアドレスのパリティセル１００Ｂ（図４参照）に書き込まれる。符号器１１５は、１バンク１００あたり１セット配設される。
図５は、図２に示した本実施例におけるリフレッシュの動作と構成を説明するための図である。図５に示す例では、リフレッシュ周期は４値とされ、ＲＡＭ１０１には２ビットでリフレッシュ周期の種別が指定される。
図５を参照すると、デコーダ１２３は、リフレッシュアドレスに対応するワード線ＷＬＲでアクセスされるＲＡＭ１０１から読み出された、該当するサブワード線のリフレッシュ周期を入力して、デコードし、デコード結果に基づき、メモリアレイのサブワード線単位に、サブワードドライバ（ＳＷＤ）１２１の活性化を制御する。
リフレッシュ時には、セルフリフレッシュコントローラ１１０からのリフレッシュアドレスがロウデコーダ１０２に供給され、メインワードドライバ１２０を介して選択メインワード線を活性化する。ＲＡＭ用のワードドライバ１２２がＲＡＭ１０１の選択ワード線ＷＬＲを活性化し、ＲＡＭ１０１から読み出されたリフレッシュ周期情報（例えば４値の場合、２ビット）をデコーダ１２３でデコードし、デコード結果に基づき、リフレッシュの制御を行う。
５１２本のビット線対のメモリアレイが１６アレイある場合、１つのメインワード線に接続する１６個のサブワード線に対して、ＲＡＭ１０１には、１本のワード線ＷＬＲあたり１６×２＝３２ビットのセルが配設される。本実施例によれば、１６個のメモリアレイのサブワード線（８Ｋ）毎に、４種のリフレッシュ周期の１つ（２ビットで指定される）が設定される。すなわち、ＲＡＭ１０１には、バンク１００のメモリアレイのサブワード線毎に、リフレッシュ周期の種別情報が設定され、デコーダ１２３は、該当するサブワード線のリフレッシュ周期の種別をデコードし、デコード結果に基づき、サブワードドライバの活性化を制御する。セルフリフレッシュ・コントローラ１１０は、セルフリフレッシュ動作時、図１に流れ図で示したように、短周期Ｔ／Ｎ（図１のＳ１０９）がＮ回で長周期Ｔ（例えば図１のＳ１０５）のリフレッシュを行う制御を行っており、現在のリフレッシュが、長周期であるか、短周期であるかその周期の種別を管理しており、この情報は、リフレッシュ動作時、デコーダ１２３にも供給される。すなわち、図５のデコーダ１２３は、ＲＡＭ１０１から読み出されたリフレッシュ周期情報が、現在のリフレッシュアドレスに対応するリフレッシュ周期と一致している場合に、リフレッシュアドレスに対応するサブワードドライバを活性化する。短周期Ｔ／Ｎのリフレッシュの場合、同じメインワード線に接続するサブワード線のうち、短周期に設定されたサブワードドライバ１２１は活性化してリフレッシュを行うが、長周期Ｔに設定されているサブワードドライバ１２１’は活性化せずリフレッシュは行わない等のサブワード線毎のリフレッシュ制御を行うことができる。
図６は、図２に示した本実施例におけるリフレッシュ動作中の誤り検出と誤り訂正動作を説明するための図である。図６を参照すると、サブワード線単位で、誤りの検出と訂正が行われる。メモリアレイ内に１ビットエラー検出器１３０を備えている。リフレッシュ動作時、セルフリフレッシュコントローラ１１０からのリフレッシュアドレスをロウデコーダ１０２でデコードし、リフレッシュアドレスに対応するメインワード線ＭＷＬに接続するサブワード線を活性化し、センスアンプ（図２の１０３）による増幅とリストアが行われる。１ビットエラー検出器１３０の出力を受けた復号器１２４では、１ビットエラー検出器１３０でエラーを検出したとき、誤り訂正を行い、誤り訂正後のデータを、センスアンプ（図２の１０３）を介してメモリセルに書き込む制御を行う。また、復号器１２４からの出力を受けて、誤り訂正を行ったサブワード線のリフレッシュ周期を短周期に更新して、ライトバッファ１２５から、ＲＡＭ１０１のメモリセルのうちワード線ＷＬＲで選択され、該サブワード線に対応するメモリセルに記録する。なお、図６に示す例では、１ビットエラー検出器１３０は、例えば２５６本のワード線単位、５１２本のビット線対からなる１つのサブアレイあたり１つ設けられており、８Ｋワード線の１メモリアレイ（３２サブアレイ）には、３２個の１ビットエラー検出器１３０が配設され、３２個の１ビットエラー検出器１３０は、図２の誤り検出器１１３に対応しており、１バンクあたり、誤り検出器１１３は１６個設けられる（１ビットエラー検出器１３０は１バンクあたり５１２個設けられる）。一方、図６の復号器１２４は、図２の復号器１１４に対応している。ＲＡＭ１０１において、リフレッシュ周期の情報は各２ビットよりなり、１本のワード線ＷＬＲに接続されるセルとして、１６×２個のセルを有する。
図７は、図６に示したアレイ内に設けられる１ビットエラー検出器１３０の回路構成の一例を示す図である。図７を参照すると、メモリアレイ１００の一側に拡延されてなる、相補のビット線対ＢＬ０Ｂ、ＢＬ０Ｔ、ビット線対ＢＬ２Ｂ、ＢＬ２Ｔ、ビット線対ＢＬ４Ｂ、ＢＬ４Ｔ、…に接続するセンスアンプ（ＳＡ０、ＳＡ２、ＳＡ４、…）が配置されており、メモリアレイ１００の他側に拡延されてなる、ビット線対ＢＬ１Ｂ、ＢＬ１Ｔ、ビット線対ＢＬ３Ｂ、ＢＬ３Ｔ、検査ビット用のビット線対ＢＬＰＢ、ＢＬＰＴ、…に接続するセンスアンプ（不図示のＳＡ０、ＳＡ２、ＳＡ４、…）が配置されており、ビット線対に接続されるセンスアンプの差動出力は、カラム選択線ＹＳ０、ＹＳ２、…がゲートに接続されるカラムスイッチを介してローカル入出力線（Ｌｏｃａｌ Ｉ／Ｏ）に接続される。１ビットエラー検出器（図６の１３０）は、メモリアレイ１００と、ビット線に接続するセンスアンプとの間に設けられ、出力が共通にワイヤード接続形式で、チェックビットに接続されたＸＯＲ回路からなる。すなわち、ビット線ＢＬ０Ｂにゲートが接続されたＭＯＳトランジスタＭ００、Ｍ０１と、ビット線ＢＬ０Ｔにゲートが接続されたＭＯＳトランジスタＭ０２、Ｍ０３と、を備え、ＭＯＳトランジスタＭ００、Ｍ０２のドレインは電源線Ｈ（ＶＤＬ）に接続され、ＭＯＳトランジスタＭ０１、Ｍ０３のドレインは電源線Ｌ（ＶＳＳ）に接続され、ＭＯＳトランジスタＭ００、Ｍ０３のソースは共通接続され、ＭＯＳトランジスタＭ０１、Ｍ０２のソースは共通接続されている。ビット線ＢＬ１Ｂ、ＢＬ１Ｔについても、図示されないセンスアンプＳＡ１とＸＯＲ回路を備えている。ビット線ＢＬ２Ｂ、ＢＬ２Ｔについても、ＢＬ２Ｂにゲートが接続されたＭＯＳトランジスタＭ２０、Ｍ２１と、ビット線ＢＬ２Ｔにゲートが接続されたＭＯＳトランジスタＭ２２、Ｍ２３とを備え、ＭＯＳトランジスタＭ２０、Ｍ２２のドレインは、ＭＯＳトランジスタＭ００、Ｍ０３の共通ソースに接続され、ＭＯＳトランジスタＭ２１、Ｍ２３のドレインは、ＭＯＳトランジスタＭ０１、Ｍ０２の共通ソースに接続され、ＭＯＳトランジスタＭ２０、Ｍ２３のソースは共通接続され、ＭＯＳトランジスタＭ２１、Ｍ２２のソースは共通接続されている。
ビット線対ＢＬ０Ｔ、ＢＬ０Ｂ、ＢＬ２Ｔ、ＢＬ２Ｂ、ＢＬ４Ｔ、ＢＬ４Ｂ、…が同一の値（ハイレベル、ロウレベル）のとき、例えば、トランジスタＭ０２、Ｍ０３（Ｍ２２、Ｍ２３、Ｍ４２、Ｍ４３）がオン、トランジスタＭ００、Ｍ０１（Ｍ２０、Ｍ２１、Ｍ４０、Ｍ４１）がオフし（単位回路でオン・オフするトランジスタは同一の組み合わせ）、検査線（チェックビット）Ｔには、ロウレベルが伝達される構成とされる。例えば１対のビット線対の出力が他のビット線対と異なる値のとき、検査線（チェックビット）Ｔには、ハイレベルが伝達され、一致検出回路（排他的論理和）として機能する。すなわち、サブワード線に接続される検査対象ビットが同一の場合、検査線（チェックビット）Ｔにはロウレベルが出力され、１ビット誤りがある場合、検査線（チェックビット）Ｔには、ハイレベルが出力され、１ビットエラー検出器（図６の１３０）として機能する。アレイの両側にセンスアンプが設けられる構成では、アレイ単位に、２ビットのチェックビット線が、図６の復号器１２４に出力される。１バンクあたり、図７のチェックビット線は、１６×２本出力され、図２のコマンドデコーダ１０８に入力される。
図８は、図１のステップＳ１０４のリフレッシュ周期（長周期Ｔと短周期Ｔ／Ｎの２値）の選別を説明するための図である。
ステップＳ２０１では、リフレッシュ周期（データ保持時間）について試験対象のサブワード線のメモリセルの保持データを、該メモリセルと共通のビット線に接続されセンスアンプを共通とするダミーセル（図４の１００Ｃ）にコピーする。
次のステップＳ２０２では、試験対象のサブワード線のメモリセルに、セル電位がハイレベルとなるデータ（「Ｐｈｙｓｉｃａｌ １」という）を書き込む。
次のステップＳ２０３は、ダミーセルのリフレッシュを短周期（例えばＴ／Ｎ）で行う。
次のステップＳ２０４では、試験対象のサブワード線のメモリセルに関してリフレッシュ周期ｔｒｅｆ＝Ｔで、セルデータのエラーが検出されたかチェックする。エラーが検出された場合、ステップＳ２０５にて、当該サブワード線のリフレッシュ周期をＴから短周期Ｔ／Ｎに変更し、変更したリフレッシュ周期情報（２ビット）を、ＲＡＭ１０１に書き込んだ後、次のステップＳ２０６へ移る。一方、試験対象のサブワード線のメモリセルに関してリフレッシュ周期ｔｒｅｆ＝Ｔでエラーが検出されない場合には、ＲＡＭ１０１の内容は更新せず、ステップＳ２０６へジャンプする。
ステップＳ２０６では、ダミーセルから、検査対象のサブワード線のメモリセルへデータをコピーし、元のセル情報に復元する。
本実施例において、試験対象のサブワード線のリフレッシュ周期の決定は、例えば短周期から長周期側に、順次延ばしながら、エラーが検出されたか否かのチェックが行われ、エラーが検出された場合、リフレッシュ周期を、エラーが発生したリフレッシュ周期よりも短周期に設定する制御によって行われる。
図９は、検査対象のサブワードのメモリセルのセル情報のコピーを説明するための図である。図９（Ａ）に示すように、メモリセル領域１００Ａの検査対象のサブワード線ＳＷＬのデータがダミーセル領域１００Ｃへコピーされる。
図９（Ｂ）に示すように、コピー元のサブワード線ＳＷＬを活性化し（高電位とし）、センスアンプでビット線対に出力されたセルデータを増幅し、コピー先のサブワード線ＳＷＬを活性化し、センスアンプで差動増幅されたセルデータは、当該ビット線対を介して、コピー元のメモリセルにリストアされるとともに、コピー先のダミーセルに書き込まれる。
また、図９（Ｃ）に示すように、試験対象のサブワード線ＳＷＬのメモリセルのリフレッシュ周期（エラー検出時間）を長周期Ｔとすると、コピー元のデータが書き込まれたダミーセルは、短周期（Ｔ／Ｎ）でリフレッシュする。これは、試験対象のサブワード線ＳＷＬのメモリセルのデータが、セルリークにより失われた場合であっても、ダミーセルにコピーされたデータを、確実に保持するためである。
図１０は、本実施例の電源投入（パワーオン）後、一回目のセルフリフレッシュ時における消費電流を、ノーマル、セルフリフレッシュ・エントリ、セルフリフレッシュ・エグジット、ノーマルという半導体記憶装置の内部状態の推移に対応させて図示したものである。ノーマル動作から、セルフリフレッシュ・エントリに際して、全ビットではなく、ノーマル時に、アクセスしたロウアドレスのメモリセルに対してのみ、該メモリセルのセルデータを読み出し、パリティを生成し、該ロウアドレスのメモリセルに書き込む動作を行う。セルフリフレッシュ・エントリでの初期化（リフレッシュ周期の選別）を実行した後、セルフリフレッシュ動作時、長周期（Ｔ）でリフレッシュを行う。このとき、ＥＣＣによるエラー検出を行い、エラーがあった場合、誤り訂正を行い（図１のステップＳ１０７参照）、該サブワードのリフレッシュ周期を短周期とする。リフレッシュ周期が短周期Ｔ／Ｎのサブワード線をＮ個分リフレッシュを行い、つづいて、長周期Ｔのリフレッシュを行う。セルフリフレッシュ・エグジットのエグジットタイムに、バースト・リフレッシュによる誤り検出と誤り訂正を行う（図１のステップＳ１１３）。すなわち、セルフリフレッシュ・エグジット直前のリテンションタイム変動ビット（リテンションタイムが変動しセルリークによりリフレッシュ時にエラーとなったビット）の誤り訂正を行う。かかる構成により、セルフリフレッシュ時には、低消費電流とされている。
図１１は、本実施例において、電源投入後２回目以降のセルフリフレッシュ時における消費電流をノーマル、セルフリフレッシュエントリ、セルフリフレッシュエグジット、ノーマルという内部状態の推移に対応させて図示したものである。ノーマル動作から、セルフリフレッシュエントリに際して、ノーマル時にアクセスしたロウアドレスのメモリセルに対してのみ、該メモリセルのセルデータを読み出し、パリティを生成して、該ロウアドレスのメモリセルに書き込む動作を行う。図１０に示した、一回目のセルフリフレッシュとは相違して、電源投入後２回目以降のセルフリフレッシュ時には、図１０に示した初期化（例えばリフレッシュ周期の選別）は行わない。これ以外は、一回目と同じである。
図１２は、２５６Ｍ−ＤＲＡＭデバイスのリフレッシュ周期（横軸、対数スケール）と、２５６Ｍ−ＤＲＡＭデバイスの待機時電源電流ＩＣＣ６との関係を示す図である。図１２には、実装置でのリテンションタイムの累積度数分布から、ポアソン分布を前提として、待機時電源電流ＩＣＣ６（「セルフリフレッシュ電流」ともいう）を導出した結果が示されている。ただし、温度は８５度とする。
図１２の曲線Ａは、通常リフレッシュｔＲＥＦ＝１００ｍｓ、ＩＣＣ６＝４４０μＡである。図１２の曲線Ｂは、サブワード線単位でのリフレッシュ周期が２値（ｔＲＥＦは、短周期＝１００ｍｓと長周期１ｓの２種）の適応リフレッシュの特性であり、ＩＣＣ６＝７０μＡである。図１２の曲線Ｃはサブワード線単位でのリフレッシュ周期が４値（ｔＲＥＦは、短周期１００ｍｓと、長周期１ｓ、２ｓ、４ｓの計４種）の適応リフレッシュの特性であり、ＩＣＣ６＝５０μＡである。図１２の曲線Ｄは、リフレッシュ周期とＩＣＣ６との関係を示す特性である。
同一条件下で、従来ＤＲＡＭのセルフリフレッシュ電流（ＩＣＣ６）が４４０ｕＡであるのに対し、ＳＳＲが６０ｕＡ、本実施例のＥＣＣ付き適応リフレッシュが７０ｕＡとなる。
本実施例によれば、サブワード線単位での長周期と短周期の選択制御による適応リフレッシュにより、短周期のリフレッシュを行うメモリセルは、バンク内のメモリセル（２５６Ｍ）の数％程度に抑えることができる。これにより、セルフリフレッシュ電流が低減可能とされる。
また、本実施例によれば、ＥＣＣ回路によりセルフリフレッシュ中のリテンションタイム変動不良によるフェイルを検出し、誤り訂正を行うことで、ＤＲＡＭデバイスのパッケージ組み立て後（したがって製品出荷後）の不良発生を抑えことができる。
図１３は、図２に示した本実施例の半導体記憶装置において、リフレッシュ周期を４値とした場合の適応リフレッシュの処理手順を説明する流れ図である。図１３を参照すると、最初のステップＳ３０１で、長周期Ｔでリフレッシュを行う。
次に、ステップＳ３０２で、長周期Ｔでリフレッシュを行ったセルに誤りがあるかチェックする。
ステップＳ３０２で誤りがない場合には、ステップＳ３０３にて、リフレッシュ周期Ｔ／Ｌでリフレッシュを行い、ステップＳ３０４で、周期Ｔ／Ｌでリフレッシュを行ったセルに誤りがあるかチェックする。ステップＳ３０４のチェックで誤りがない場合、ステップＳ３０５にて、リフレッシュ周期をＴ／ＬＭとし、ステップＳ３０６で、周期Ｔ／ＬＭでリフレッシュを行ったセルに誤りがあるかチェックする。ステップＳ３０６で誤りがある場合、次のステップＳ３０７で誤り訂正を行い、リフレッシュ周期の種別を、１／Ｎとする。
上記ステップＳ３０２で、誤りがある場合、誤り訂正を行い、リフレッシュ周期を短縮し、Ｔの１／ＬＭＮとする（ステップＳ３０８）。
また上記ステップＳ３０４で誤りがある場合、誤り訂正を行い、リフレッシュ周期を短縮し、周期Ｔの１／ＭＮとする（ステップＳ３０９）。
ステップＳ３１０、Ｓ３１１により、リフレッシュ周期Ｔ／ＬＭＮでのリフレッシュをＮ回行う。
リフレッシュ周期Ｔ／ＬＭＮでＮ回リフレッシュを行ったあと、ステップＳ３１２で、リフレッシュ周期Ｔ／ＬＭのリフレッシュをＭＮ回行ったか否か判定し、ＭＮ回行っていない場合、ステップＳ３０５に戻り、リフレッシュ周期Ｔ／ＬＭのリフレッシュをＭＮ回行う。
さらに、ステップＳ３１３で、リフレッシュ周期Ｔ／ＬのリフレッシュをＬＭＮ回行ったか否か判定し、ＬＭＮ回行っていない場合、ステップＳ３０３に戻り、リフレッシュ周期Ｔ／ＬのリフレッシュをＬＭＮ回行う。
図１４及び図１５は、４値の適応リフレッシュの処理手順を説明する流れ図である。図１５に示すように、リフレッシュ周期として、昇順に、Ｔ／（ＬＭＮ）、Ｔ／（ＭＮ）、Ｔ／Ｎ、Ｔの４値を有する。また、図１５に示すように、ダミーセル（図４の１００Ｃ）は、最短周期Ｔ／（ＬＭＮ）でリフレッシュを行うものとする。
ステップＳ４０１では、試験対象のサブワード線ＳＷＬのメモリセルのデータをダミーセルにコピーする。
次のステップＳ４０２では、試験対象のサブワード線ＳＷＬのメモリセルにデータ（Ｐｈｙｓｉｃａｌ １）を書き込む。
次のステップＳ４０３では、ダミーセルを、最短周期Ｔ／（ＬＭＮ）でリフレッシュを行う。
次のステップＳ４０４では、試験対象のサブワード線ＳＷＬをリフレッシュ周期ｔｒｅｆ＝Ｔ／（ＭＮ）とした場合のエラーを検出する。
ステップＳ４０４でエラーが検出された場合、ステップＳ４０５において、リフレッシュ周期をＴ／（ＬＭＮ）に変更し、ＲＡＭ１０１（図２、図６参照）の当該サブワード線に対応するセルに書き込み、ステップＳ４１０へ移行する。
ステップＳ４０４でエラーがない場合、ステップＳ４０６に移行し、試験対象のサブワード線ＳＷＬのリフレッシュ周期ｔｒｅｆ＝Ｔ／Ｎでのエラーを検出する。
ステップＳ４０６でエラーがある場合、ステップＳ４０７にて、リフレッシュ周期をＴ／（ＭＮ）に変更し、ＲＡＭ１０１（図２、図６参照）の当該サブワード線に対応するセルに書き込み、ステップＳ４１０へ移行する。
ステップＳ４０６でエラーがない場合、ステップＳ４０８にて、試験対象のサブワード線ＳＷＬのリフレッシュ周期ｔｒｅｆ＝Ｔでのエラーを検出する。ステップＳ４０８でエラーがある場合、ステップＳ４０９にて、リフレッシュ周期をＴ／（Ｎ）に変更し、ＲＡＭ１０１（図２、図６参照）の当該サブワード線に対応するセルに書き込み、ステップＳ４１０へ移行する。ステップＳ４０８でエラーがない場合、ステップＳ４１０へ移行する。
ステップ４１０では、ダミーセルから検査対象のサブワード線のメモリセルへ元のデータをコピーする。
図１６は、４値適応リフレッシュにおいて、電源投入（パワーオン）後、１回目のセルフリフレッシュにおける内部状態と消費電流の関係を示す図である。ノーマル動作から、セルフリフレッシュエントリ時、アクセスしたロウアドレスのデータのパリティを生成し、パリティ領域に書き込む。電源投入後、４値適応リフレッシュの初期化は、全ビットのリードを３回行う。初期化後、待機状態となり、Ｔ／（ＬＭＮ）、Ｔ／（ＭＮ）、Ｔ／Ｎ、Ｔの周期でリフレッシュを行う。このうち、Ｔ／（ＭＮ）、Ｔ／Ｎ、Ｔのリフレッシュ周期（相対的に長い周期）については、ＥＣＣによる誤り検出と誤り訂正を行う。セルフリフレッシュエグジット時、エグジットタイムには、誤り検出と誤り訂正を行う。
図１７は、本発明の第２の実施例における４値適応リフレッシュにおいて、電源投入後２回目のセルフリフレッシュにおける内部状態と消費電流の関係を示す図である。図１７に示すように、図１６の電源投入後１回目の初期化（リフレッシュ周期の選別処理）が省略され、４種のリフレッシュ周期（Ｔ／（ＬＭＮ）、Ｔ／（ＭＮ）、Ｔ／（Ｎ）、Ｔ）によるセルフリフレッシュ動作が行われる。
図１８は、比較例（特許文献２の記載の方式による２５６Ｍ−ＤＲＡＭ）と、本実施例による２５６Ｍ−ＤＲＡＭとを対比して示した比較表である。
本実施例では、チップサイズは、７．２％増とされる。サブワード線ＳＷＬ単位のリフレッシュ周期の情報とノーマル時にアクセスしたロウアドレスの情報をＤＲＡＭのメモリセルへ記録することにより、チップサイズ増加は７．２％抑えられる。
本実施例において、待機時の電源電流ＩＣＣ６は、５０μＡである。
本実施例では、セルフリフレッシュ・エントリ時間は、２００ｍｓ、エントリ電流は６０ｍＡである。比較例では、セルフリフレッシュ・エントリ時間は４００ｍｓ、エントリ電流は６０ｍＡである。
本実施例では、セルフリフレッシュの一回目のエントリの時間は、６４ｓである。電流は、５６０μＡである。比較例では、４００ｍｓ、６０ｍＡである。
本実施例、比較例とにおいてエグジット電流（セルフリフレッシュモードからノーマルモードへのエグジット時の電源電流）は、６０ｍＡである。
セルフリフレッシュのエグジット時間の仕様変更要素は、本実施例では、６．５ｍｓ、比較例では、４００ｍｓである。すなわち、本実施例において、セルフリフレッシュのエグジット時の８Ｋバーストリフレッシュと誤り訂正を行う場合、セルフリフレッシュのエグジット時間として１０ｍｓ以下を要する。本実施例において、セルフリフレッシュのエグジット時の８Ｋバーストリフレッシュと誤り訂正を行わない場合には、仕様変更要素としてのエグジット時間は存在しない。
本実施例と、比較例は、ともに、携帯電話端末に対応可である。
本実施例ではパワーオフは不可、比較例では、対応可である。
本実施例では、セルフリフレッシュのエントリ時、アクセスのあったロウアドレスの全ビットをリードし、ハミング符号の符号化を行って書き込む。セルフリフレッシュのエグジット時、全ビットバーストリフレッシュを一回行う。比較例では、セルフリフレッシュのエントリ時、積符号の符号化を行い（全ビットリード２回）、セルフリフレッシュのエグジット時、積符号の復号化を行う（全ビットリード２回）。
本実施例では、電源投入後、一回目のエントリでは、４値適応リフレッシュの初期化は、全ビットのリードを３回行う。比較例では、通常のエントリと同様とされる。
なお、サブワード線単位にリフレッシュ周期を記憶する回路は、図２に示したＲＡＭ１０１に限定されるものでなく、サブワード線分の情報を記憶するフリップフロップ群（ＳＲＡＭであってもよい）、レジスタファイル等であってもよい。また、ノーマル動作時に、アクセスアドレスを記憶管理するＲＡＭ１０１も、フリップフロップ群、レジスタファイル等で構成してもよい。
図１９は、本発明の別の実施例をなす半導体記憶装置の構成を示す図である。図１９において、図２に示した要素と同等の要素には同一の参照符号が付されている。本実施例は、セルフリフレッシュ動作時に、誤り検出によりリフレッシュ周期の温度補正を行う機能を具備している。以下では、本実施例と、図２に示した前記実施例との相違点を中心に説明する。図１９を参照すると、本実施例は、誤り検出器１１３からの誤り検出結果に基づき、セルフリフレッシュコントローラ１１０のリフレッシュ周期生成器１１１Ａを制御して、リフレッシュ周期を変更する制御を行うようにしたものである。これ以外の構成は、前記実施例と同様である。
図２０は、本実施例の動作を説明するための流れ図である。図１９及び図２０を参照して、本実施例の動作を説明する。なお、以下では、リフレッシュ周期は、説明の簡単化のため、長周期Ｔと短周期Ｔ／Ｎ（Ｎは所定の正整数）の２値として説明を行う。
ノーマル動作時に、アクセスされたロウアドレスをＲＡＭ１０１に記憶する（ステップＳ５０１）。ステップＳ５０２のセルフリフレッシュエントリ時に、セルフリフレッシュエントリの前のノーマル時にアクセスされたロウアドレスのデータを符号器１１５で符号化し（図１のステップＳ１０３に対応）、電源投入後最初のセルフリフレッシュエントリの場合、リフレッシュ周期を選別する（図１のステップＳ１０４に対応）。つづいて、ステップＳ５０３で長周期Ｔでリフレッシュを行う。ステップＳ５０４で誤りチェックを行い、誤りがある場合、ステップＳ５０５で誤り訂正を行う。そして、誤りが検出されたサブワード線のリフレッシュ周期を１／Ｎとして短周期Ｔ／Ｎに変更してＲＡＭ１０１の該当セルを更新し（ステップＳ５０６）、さらに、全リフレッシュ周期の基準周期ＴをＴ’＝Ｔ−ΔＴに変更する（ステップＳ５０７）。セルフリフレッシュコントローラ１１０のリフレッシュ周期生成器１１１Ａでは、長周期Ｔのリフレッシュ周期を、Ｔ−ΔＴとし、短周期Ｔ／Ｎを、（Ｔ−ΔＴ）／Ｎとする。この例では、リフレッシュ周期は、長周期、短周期の場合とも、同一の割合で短期化されている。
一方、ステップＳ５０４で誤りが検出されない場合、リフレッシュ周期を、Ｔ＋ΔＴと長く設定し、その結果、誤りが検出された場合（ステップＳ５０８の誤りチェックの結果「あり」）、全リフレッシュ周期の変更は行わず、誤りがない場合、全リフレッシュ周期の基準周期ＴをＴ’＝Ｔ＋ΔＴに変更する（ステップＳ５０９）。セルフリフレッシュコントローラ１１０のリフレッシュ周期生成器１１１Ａでは、長周期Ｔのリフレッシュ周期を、Ｔ＋ΔＴとし、短周期Ｔ／Ｎを、（Ｔ＋ΔＴ）／Ｎとする。この例では、リフレッシュ周期は、長周期、短周期の場合とも、同一の割合で長期化されている。
つづいて、ステップＳ５１０で短周期Ｔ／Ｎのリフレッシュを行い、セルフリフレッシュエグジットの指示がない限り、Ｎ回の短周期Ｔ／Ｎのリフレッシュで長周期Ｔのセルフリフレッシュを行う（ステップＳ５１１〜Ｓ５１３、Ｓ５０３）。セルフリフレッシュのエグジット時には、８Ｋワードのバーストリフレッシュと誤り訂正を行う（ステップＳ５１４）。
図２１（Ａ）、図２１（Ｂ）は、本実施例における半導体記憶装置の内部状態の遷移と消費電流の関係を説明するための図である。なお、図２１（Ａ）、（Ｂ）では、簡単のため、半導体記憶装置に電源投入後２回目以降のセルフリフレッシュについて示されており、セルフリフレッシュエントリの際に、ノーマル時にアクセスされたロウアドレスのセルデータの符号化を行うが、リフレッシュ周期の選別（初期化処理）は行われない。なお、前述したように、電源投入後最初のセルフリフレッシュについては、セルフリフレッシュエントリの際に、リフレッシュ周期の選別処理（初期化処理）が挿入される。図２１（Ａ）に示すように、セルフリフレッシュ中、温度が上昇する等して、長周期Ｔでのリフレッシュ時に、誤りを検出した場合、全リフレッシュ周期をＴからＴ−ΔＴに変更し、短期化させる。一方、図２１（Ｂ）に示すように、セルフリフレッシュ中、温度が低下する等して、長周期Ｔでのリフレッシュ時に、誤りを検出しない場合、全リフレッシュ周期をＴからＴ＋ΔＴに変更し、長期化させる。前述したように、セルフリフレッシュエグジット時に、１バンク８Ｋワードのバーストリフレッシュと誤り訂正を行う。
本発明に係る半導体記憶装置は、クロック同期型ＤＲＡＭに限定されるものでなく、非同期型のＤＲＡＭのほか、メモリ混載型ＬＳＩ、擬似ＳＲＡＭ等にも適用することができる。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の一実施例の半導体記憶装置の動作を説明する流れ図である。 本発明の一実施例の半導体記憶装置の全体構成を示す図である。 本発明の一実施例におけるロウアドレスのＲＡＭへの記録を説明するための図である。 本発明の一実施例における符号化を説明するための図である。 本発明の一実施例におけるリフレッシュ情報の読み出しを説明するための図である。 本発明の一実施例の誤り検出と誤り訂正を説明するための図である。 本発明の一実施例の１ビットエラー検出器の構成を示す図である。 本発明の一実施例のリフレッシュ周期の選別を説明するための流れ図である。 （Ａ）乃至（Ｃ）は、本発明の一実施例のダミーセルへのコピーを説明するための図である。 本発明の一実施例における内部状態の遷移の消費電流の関係（電源投入後１回目）を説明するための図である。 本発明の一実施例における内部状態の遷移の消費電流の関係（電源投入後２回目以降）を説明するための図である。 本発明の一実施例の２５６Ｍ−ＤＲＡＭのリフレッシュ周期と待機時電源電流ＩＣＣ６の関係を説明するための図である。 本発明の第２の実施例の４値適応リフレッシュ周期の処理を説明するための流れ図である。 本発明の第２の実施例の４値適応リフレッシュ周期の選別処理を説明するための流れ図である。 本発明の第２の実施例の４値適応リフレッシュ周期の選別処理を説明するための図である。 本発明の第２の実施例における内部状態の遷移の消費電流の関係（電源投入後１回目）を説明するための図である。 本発明の第２の実施例における内部状態の遷移の消費電流の関係（電源投入後２回目以降）を説明するための図である。 本発明の第２の実施例の４値適応リフレッシュと、比較例とを比較して説明するための図である。 本発明の第３の実施例の全体構成を示す図である。 本発明の一実施例の動作を説明する流れ図である。 本発明の第２の実施例における内部状態の遷移の消費電流の関係（電源投入後２回目以降）を説明するための図である。 従来のリフレッシュ制御を説明するための流れ図である。 従来のリフレッシュ制御を説明するための流れ図である。
符号の説明
１００ バンク（メモリアレイ）
１００Ａ メモリセル領域
１００Ｂ パリティ領域
１００Ｃ ダミーセル領域
１０１ ＲＡＭ
１０２ ロウデコーダ
１０３ センスアンプ
１０４ カラムアドレスデコーダ
１０５ ロウアドレスバッファ
１０６ カラムアドレスバッファ
１０７ クロック生成器
１０８ コマンドデコーダ
１０９ データコントロール回路
１１０ セルフリフレッシュコントローラ
１１１、１１１Ａ リフレッシュ周期生成器
１１２ 温度補正器
１１３ 誤り検出器
１１４ 復号器
１１５ 符号器
１２０ メインワード線用のワードドライバ
１２１ サブワード線用のワードドライバ
１２２ ＲＡＭワード線用のワードドライバ
１２３ デコーダ
１２４ 復号器
１２５ ライトバッファ
１３０ １ビットエラー検出器

Claims (58)

  1. 複数本のビット線と複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えてなるメモリアレイと、
    予め定められた複数のリフレッシュ周期のうち前記各ワード線に対応したリフレッシュ周期の設定値をそれぞれ記憶する記憶回路と、
    電源投入後の予め定められた所定のセルフリフレッシュ・モードのエントリに際して、前記ワード線単位にメモリセルのデータ保持時間の検査を行い、前記検査結果に基づき、前記ワード線毎のリフレッシュ周期の設定値を決定して前記記憶回路に記録する制御を行う回路と、
    を備えている、ことを特徴とする半導体記憶装置。
  2. 複数本のビット線と複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えるメモリアレイと、
    ノーマル・モードで動作時にアクセスされたロウアドレスに対応するワード線を記録しておく記憶回路と、
    ノーマル・モードからセルフリフレッシュ・モードのエントリ時に、前記セルフリフレッシュ・モードにエントリする前の前記ノーマル・モードで動作期間中にアクセスされたロウアドレスに対応するワード線に接続するメモリセルのデータの誤り訂正用の符号を生成し、所定の記憶領域に書き込む符号化回路と、
    リフレッシュアドレスで選択されるワード線に接続するメモリセルのデータに誤りがあるか検出する誤り検出回路と、
    誤りが検出されたメモリセルのデータを訂正する復号回路と、
    を備えている、ことを特徴とする半導体記憶装置。
  3. 前記メモリセルのデータに対して誤り訂正用の符号を生成し前記メモリアレイの所定の領域に記憶する符号化回路と、
    前記メモリセルのデータの誤りを検出する誤り検出回路と、
    誤りが検出されたメモリセルのデータの誤り訂正を行う復号回路と、
    を備え、
    ノーマル・モードからセルフリフレッシュ・モードへのエントリ時、前記セルフリフレッシュモードにエントリする前の前記ノーマル・モードで動作期間中においてアクセスされたロウアドレスに対応するワード線のメモリセルのデータを、前記符号化回路で符号化するように制御する回路を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
  4. ノーマル・モード時にアクセスされたロウアドレスに対応するワード線を記録しておく記憶回路をさらに備え、
    ノーマル・モードからセルフリフレッシュ・モードへのエントリ時、前記セルフリフレッシュモードにエントリする前の前記ノーマル・モードで動作期間中においてアクセスされたロウアドレスに対応するワード線に接続するメモリセルのデータに検査ビットを付加し、前記メモリアレイに付加された検査ビット領域に書き込む符号化回路と、
    リフレッシュアドレスで選択されるワード線に接続するメモリセルのデータに誤りがあるか検出する誤り検出回路と、
    誤りが検出されたメモリセルのデータの誤り訂正を行う復号回路と、
    を備えている、ことを特徴とする請求項１記載の半導体記憶装置。
  5. リフレッシュアドレスを生成する回路と、
    リフレッシュ周期を生成する回路と、
    前記リフレッシュ周期の温度特性を補正する回路と、
    を有するセルフリフレッシュコントロール回路をさらに備えている、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置。
  6. 前記誤り検出回路で誤りが検出されたメモリセルが接続する前記ワード線に対するリフレッシュ周期の設定値を変更し、変更した設定値を、前記ワード線のリフレッシュ周期を記憶する前記記憶回路に記録する制御を行う回路と、
    をさらに備えている、ことを特徴とする請求項２乃至４のいずれか一に記載の半導体記憶装置。
  7. リフレッシュアドレスを生成する回路と、
    リフレッシュ周期を生成する回路と、
    を有するセルフリフレッシュコントロール回路を備え、
    前記リフレッシュ周期を生成する回路は、所定のリフレッシュ周期でのリフレッシュに際して前記誤り検出回路での誤り検出結果に基づき、前記リフレッシュ周期の長さを可変に制御する、ことを特徴とする請求項２乃至４、６のいずれか一記載の半導体記憶装置。
  8. 前記リフレッシュ周期を生成する回路は、前記誤り検出回路で誤りが検出された場合、前記リフレッシュ周期を所定の割合で短期化させる、ことを特徴とする請求項７記載の半導体記憶装置。
  9. 前記リフレッシュ周期を生成する回路は、前記誤り検出回路で誤りが検出されない場合には、前記リフレッシュ周期を所定の割合で長期化させる、ことを特徴とする請求項７記載の半導体記憶装置。
  10. 前記メモリアレイに付加された前記検査ビット領域は、前記ワード線でアクセスされるメモリ領域に設けられている、ことを特徴とする請求項４記載の半導体記憶装置。
  11. 前記メモリアレイが、同一ビット線に接続する、データ格納用の複数のメモリセルに対して、前記同一ビット線に接続する少なくとも１つのダミーセルを備え、
    前記ワード線単位でのリフレッシュ周期を設定するにあたり、データ保持時間の検査対象のワード線に接続するメモリセルの保持データを、前記ダミーセルにコピーした後、前記検査対象のワード線に接続するメモリセルに対して、複数のリフレッシュ周期についてメモリセルの保持データに誤りが検出されるか検査を行うことで、前記検査対象のワード線に対するリフレッシュ周期を選別し、
    前記検査対象のワード線に対するリフレッシュ周期を決定した後、前記ダミーセルにコピーしておいたデータを、前記検査対象のワード線に接続する前記メモリセルに戻す、制御を行う、構成とされている、ことを特徴とする請求項１乃至１０のいずれか一に記載の半導体記憶装置。
  12. 前記検査対象のワード線を活性化して、前記検査対象のワード線に接続するメモリセルの保持データを、前記メモリセルが接続するビット線に接続するセンスアンプで増幅した後、前記ダミーセルが接続するワード線を活性化し、前記センスアンプで増幅されたデータを、前記ダミーセルにリストアすることで、前記ダミーセルへのコピーが行われる、ことを特徴とする請求項１１記載の半導体記憶装置。
  13. 前記ダミーセルが接続するワード線を活性化し、前記ダミーセルの保持データを前記ダミーセルが接続するビット線に接続するセンスアンプで増幅した後、前記検査対象のワード線を活性化し、前記センスアンプで増幅されたデータを、前記検査対象のワード線のメモリセルにリストアすることで、前記ダミーセルのデータが前記検査対象のワード線のメモリセルへ戻される、ことを特徴とする請求項１１記載の半導体記憶装置。
  14. 誤り検出用のデータとして、メモリセルの読み出し値がハイレベルとされる値（Physical 1）が、リフレッシュ周期検査対象の前記ワード線に接続するメモリセルに書き込まれる、ことを特徴とする請求項１１記載の半導体記憶装置。
  15. 前記ワード線単位のリフレッシュ周期の選別を、電源投入後の最初のセルフリフレッシュ・モードのエントリ時の初期化処理として行う、ことを特徴とする請求項１記載の半導体記憶装置。
  16. 前記誤り検出回路が、前記メモリアレイ内の複数本のビット線毎に、１ビットエラーを検出する検出回路を備えている、ことを特徴とする請求項２乃至４、６のいずれか一に記載の半導体記憶装置。
  17. 前記メモリアレイとセンスアンプ間に配設されるビット線対の一方に制御端子が接続され、一端が共通接続された第１、第２のスイッチ素子と、前記ビット線対の他方に制御端子が接続され、一端が共通接続された第３、第４のスイッチ素子と、
    を有し、前記第１、第３のスイッチ素子の他端は互いに交差接続され、前記第２、第４のスイッチ素子の他端は互いに交差接続されてなる単位回路を有し、
    複数のビット線対の一側端部の前記単位回路の前記第１、第２のスイッチ素子の一端は、チェックビット用の信号線に接続され、前記第３、第４のスイッチ素子の一端は前記チェックビット用の信号線の相補線に接続され、前記第１、第３のスイッチ素子の交差接続された他端は、隣の単位回路の前記第１、第２のスイッチ素子の一端に接続され、前記第２、第４のスイッチ素子の交差接続された他端は、隣の単位回路の前記第３、第４のスイッチ素子の一端に接続され、
    前記複数のビット線対の他側端部の単位回路の前記第１、第３のスイッチ素子の交差接続された他端は、チェックビット出力線に接続されている、ことを特徴とする請求項１６記載の半導体記憶装置。
  18. 前記誤り検出回路を、前記メモリセルアレイに対応させて備え、
    前記符号化回路と前記復号回路との組を、複数のメモリアレイからなる１バンクについて、１組備えている、ことを特徴とする請求項２乃至４のいずれか一に記載の半導体記憶装置。
  19. １つのバンクが複数のメモリアレイを有し、
    前記メモリアレイ毎の前記誤り検出器は、前記メモリアレイ内の複数本のビット線毎に、１ビットエラーを検出する検出器を有する、ことを特徴とする請求項１８記載の半導体記憶装置。
  20. １つのバンクが複数のメモリアレイを有し、１つのメインワード線に対して、複数のメモリアレイ毎にサブワード線が設けられる階層型のワード線構成を有し、
    ロウアドレスにアクセスされたか否かの情報を、前記メインワード線毎に、前記記憶回路に記録する、ことを特徴とする請求項２乃至４のいずれか一に記載の半導体記憶装置。
  21. １つのバンクが複数のメモリアレイを有し、１つのメインワード線に対して、複数のメモリアレイ毎にサブワード線が設けられる階層型のワード線構成を有し、
    １つのメインワード線に対応して選択され、前記１つのメインワード線に対応する複数のサブワード線のそれぞれに対してリフレッシュ周期を記憶する記憶回路を有する、ことを特徴とする請求項１、３、４のいずれか一に記載の半導体記憶装置。
  22. 前記誤り検出器は、前記サブワード線に関するリフレッシュ周期の検査時に、あるリフレッシュ周期で誤りが検出された場合、前記サブワード線のリフレッシュ周期を、前記あるリフレッシュ周期よりも短周期のリフレッシュ周期に更新し、前記更新値を、サブワード線のリフレッシュ周期を記憶する記憶回路の設定値として記録する回路を有する、ことを特徴とする請求項１９記載の半導体記憶装置。
  23. リフレッシュアドレスに対応する一つのメインワード線が選択されたとき、前記一つのメインワード線に対応する複数のサブワード線のそれぞれに対してリフレッシュ周期を記憶する記憶回路の設定値を読み出してリフレッシュ周期をデコードするデコード回路を備え、
    前記デコード回路によるデコード結果に基づき、前記複数のメモリアレイに対して設けられ、前記複数のサブワード線をそれぞれ駆動するサブワードドライバの活性化が制御される、ことを特徴とする請求項２１記載の半導体記憶装置。
  24. ロウアドレスをデコードしワード線を選択するロウデコーダを備え、
    前記ロウデコーダで選択されたワード線に対応して選択されるセルを有するランダムアクセス型の記憶回路を有し、
    ロウアドレスにアクセスしたか否かの情報を、前記ロウデコーダで選択されたワード線で選択されるセルに書き込み、及び、読み出す構成とされてなる、ことを特徴とする請求項２、３、４のいずれか一に記載の半導体記憶装置。
  25. ロウアドレスをデコードしワード線を選択するロウデコーダを備え、
    前記ロウデコーダで選択されたワード線に対応して選択されるセルを有するランダムアクセス型の記憶回路を有し、
    前記メモリアレイの各ワード線のリフレッシュ周期は、前記ロウデコーダで選択されたワード線で選択されるセルに記録される、ことを特徴とする請求項１、３、４のいずれか一に記載の半導体記憶装置。
  26. 前記セルフリフレッシュ・モードから前記ノーマル・モードへ退出（エグジット）するとき、前記メモリアレイをバーストモードでリフレッシュし、その際、誤りが検出されたセルのデータの誤りを訂正して書き込む、ことを特徴とする請求項１乃至４のいずれか一に記載の半導体記憶装置。
  27. 複数本のビット線と複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルをアレイ状に備えるメモリアレイを含む半導体記憶装置のリフレッシュ制御方法において、
    電源投入後の所定のセルフリフレッシュモードのエントリに際して、前記ワード線単位でメモリセルのデータ保持時間の検査を行うステップと、
    前記検査結果に基づき、前記ワード線のリフレッシュ周期の設定値を決定し、前記設定値を、前記ワード線に対応させて記憶回路に記録するステップと、
    を含み、リフレッシュ周期をワード線毎に選別する、ことを特徴とする半導体記憶装置のリフレッシュ制御方法。
  28. ノーマル・モードで動作中にアクセスされたロウアドレスに対応するワード線を記憶回路に記憶しておくステップと、
    ノーマル・モードからセルフリフレッシュ・モードのエントリ時、前記セルフリフレッシュの前の前記ノーマル・モードでの動作期間中にアクセスされたロウアドレスに対応するワード線に接続するメモリセルのデータを読み出し、前記データに対する検査ビットを付加して、前記メモリセルアレイに付加された検査ビット領域に書き込む制御を行うステップと、
    を含む、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  29. 前記セルフリフレッシュにおいてメモリセルの保持データに誤りがあるか誤り検出回路で検出するステップと、
    誤りが検出されたメモリセルのデータを、誤り訂正回路で訂正するステップと、
    誤りが検出されたメモリセルが接続するワード線のリフレッシュ周期の設定値を変更し、前記変更した設定値を、前記ワード線に対応させて前記記憶回路に記録するステップと、
    を含む、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  30. 複数本のビット線と複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルをアレイ状に備えるメモリアレイを含む半導体記憶装置のリフレッシュ制御方法において、
    複数本のビット線と、複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えるメモリアレイと、
    ノーマル・モードで動作時にアクセスされたロウアドレスに対応するワード線を、前記ワード線に対応させて記憶回路に記憶するステップと、
    ノーマル・モードからセルフリフレッシュ・モードのエントリ時、前記セルフリフレッシュ・モードにエントリする前の前記ノーマル・モードで動作期間中にアクセスされたロウアドレスに対応するワード線に接続するメモリセルのデータに検査ビットを付加し、前記メモリアレイに付加された検査ビット領域に書き込む制御を行うステップと、
    リフレッシュアドレスで選択されるワード線に接続するメモリセルのデータに誤りがあるか誤り検出回路で検出するステップと、
    誤りが検出されたメモリセルのデータを訂正するステップと、
    を含む、ことを特徴とする半導体記憶装置のリフレッシュ制御方法。
  31. 誤りが検出されたメモリセルが接続する前記ワード線に対するリフレッシュ周期の設定値を変更し、変更した設定値を、前記ワード線に対応させて前記記憶回路に記録する制御を行うステップをさらに含む、ことを特徴とする請求項２９又は３０記載の半導体記憶装置のリフレッシュ制御方法。
  32. 所定のリフレッシュ周期でのリフレッシュにおける誤り検出結果に基づき、前記リフレッシュ周期の長さを所定の割合で可変に制御するステップをさらに含む、ことを特徴とする請求項２７乃至３１のいずれか一に記載の半導体記憶装置のリフレッシュ制御方法。
  33. 誤りが検出された場合、セルフリフレッシュのリフレッシュ周期を所定の割合で短期化させる制御を行うステップを含む、請求項３２記載の半導体記憶装置のリフレッシュ制御方法。
  34. 誤りが検出されない場合には、セルフリフレッシュのリフレッシュ周期を所定の割合で長期化させる制御を行うステップを含む、請求項３２又は３３記載の半導体記憶装置のリフレッシュ制御方法。
  35. 前記検査ビット領域は、前記ワード線でアクセスされるメモリ領域に設けられている、ことを特徴とする請求項２８又は３０記載の半導体記憶装置のリフレッシュ制御方法。
  36. 前記メモリアレイ内に、同一ビット線に接続する、データ格納用の複数のメモリセルに対して、同一ビット線に接続する少なくとも１つのダミーセルを設け、
    前記ワード線単位でのリフレッシュ周期を設定するにあたり、リフレッシュ周期の検査対象のワード線に接続するメモリセルの保持データを、前記ダミーセルにコピーするステップと、
    前記検査対象のワード線に対して、予め定められた複数のリフレッシュ周期について、メモリセルに誤りが検出されるか検査を行い、前記検査対象のワード線のリフレッシュ周期を選別するステップと、
    前記検査対象のワード線のリフレッシュ周期の設定の終了後、前記ダミーセルにコピーしておいたデータを、前記検査対象のワード線に接続する前記メモリセルに戻すステップと、
    を含む、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  37. 前記検査対象のワード線を活性化して、前記検査対象のワード線に接続するメモリセルの保持データを、前記メモリセルが接続するビット線に接続するセンスアンプで増幅するステップと、
    つづいて、前記ダミーセルが接続するワード線を活性化し、前記センスアンプで増幅されたデータを、前記ダミーセルにリストアするステップと、
    を有し、
    前記検査対象のワード線に接続するメモリセルの保持データの前記ダミーセルへのコピーが行われる、ことを特徴とする請求項３６記載の半導体記憶装置のリフレッシュ制御方法。
  38. 前記ダミーセルが接続するワード線を活性化し、前記ダミーセルの保持データを前記ダミーセルが接続するビット線に接続するセンスアンプで増幅するステップと、
    つづいて前記検査対象のワード線を活性化し、前記センスアンプで増幅されたデータを、前記検査対象のワード線のメモリセルにリストアするステップと、
    を有し、
    前記ダミーセルのデータが前記検査対象のワード線のメモリセルへ戻される、ことを特徴とする請求項３６記載の半導体記憶装置のリフレッシュ制御方法。
  39. 前記リフレッシュ周期の選別用の誤り検出データとして、メモリセルの読み出し値がハイレベルとされる値（Physical 1）をメモリセルに書き込むステップと、
    リフレッシュ周期経過後に、リフレッシュアドレスに対応するワード線に接続する前記メモリセルのデータに誤りがあるか否か検出することで、リフレッシュ周期の選別を行うステップを含む、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  40. 前記ワード線単位のリフレッシュ周期の選別を、電源投入後の最初のセルフリフレッシュ・モードのエントリの初期化時に行う、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  41. 前記メモリアレイ内に設けられたエラー検出器にて、複数本のビット線毎に、１ビットエラーを検出し、検出結果を、前記誤り検出回路に通知する、ことを特徴とする請求項２９記載の半導体記憶装置のリフレッシュ制御方法。
  42. １つのバンクが複数のメモリアレイを有し、１つのメインワード線に対して、複数のメモリアレイ毎にサブワード線が設けられる階層型のワード線構成を有し、
    ロウアドレスにアクセスされたか否かの情報を、前記メインワード線毎に、前記記憶回路に記録するステップを含む、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  43. １つのバンクが複数のメモリアレイを有し、１つのメインワード線に対して、複数のメモリアレイ毎にサブワード線が設けられる階層型のワード線構成を有し、
    １つのメインワード線に対応して選択され、前記１つのメインワード線に対応する複数のサブワード線のそれぞれに対して、リフレッシュ周期を記憶回路に記憶するステップを含み、
    前記１つのメインワード線に対応する複数のサブワード線のそれぞれに対してリフレッシュ周期が可変に設定自在とされてなる、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  44. １つのバンクが複数のメモリアレイを有し、１つのメインワード線に対して、複数のメモリアレイ毎にサブワード線が設けられる階層型のワード線構成を有し、
    前記誤り検出器は、サブワード線に関するリフレッシュ周期の検査時に、あるリフレッシュ周期で誤りが検出された場合、前記あるリフレッシュ周期よりも短周期のリフレッシュ周期に更新し、前記サブワード線のリフレッシュ周期を記憶する記憶回路の設定値を更新するステップを有する、ことを特徴とする請求項２９記載の半導体記憶装置のリフレッシュ制御方法。
  45. ロウアドレスをデコードしワード線を選択するロウデコーダで選択されたワード線に対応して選択されるセルを有するランダムアクセス型の記憶回路を設け、
    ロウアドレスにアクセスしたか否かの情報を、前記ロウデコーダで選択されたワード線で選択されるセルに書き込み、及び、読み出すステップを含む、ことを特徴とする請求項２８記載の半導体記憶装置のリフレッシュ制御方法。
  46. ロウアドレスをデコードしワード線を選択するロウデコーダで選択されたワード線に対応して選択されるセルを有するランダムアクセス型の記憶回路を設け、
    前記メモリアレイの各ワード線のリフレッシュ周期を、前記ロウデコーダで選択されたワード線で選択されるセルに記録するステップを含む、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  47. 前記メモリアレイが、１つのワード線に対して、複数のアレイ毎にサブワード線が設けられる階層型のワード線構成を有し、
    サブワード線のリフレッシュ周期を、同一のメインワード線に対して記憶回路に記録する、ことを特徴とする請求項２７記載の半導体記憶装置のリフレッシュ制御方法。
  48. 複数本のビット線と複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えるメモリアレイを有する半導体記憶装置のリフレッシュ制御方法において、
    ノーマル・モードで動作中にアクセスされたロウアドレスに対応するワード線を記憶回路に記憶しておくステップと、
    ノーマル・モードからセルフリフレッシュ・モードへのエントリ時、前記セルフリフレッシュの前の前記ノーマル・モードで動作期間中にアクセスされたロウアドレスに対応するワード線に接続するメモリセルのデータを読み出し、前記データに対する検査ビットを付加して、前記メモリセルアレイに設けられた検査ビット領域に書き込む制御を行うステップと、
    電源投入後のセルフリフレッシュ・モードのエントリの初期化処理として、前記ワード線単位でメモリセルのデータ保持時間の検査を行い、該検査結果に基づき前記ワード線のリフレッシュ周期の設定値を決定し該設定値を記憶回路に書き込むことで、前記ワード線毎のリフレッシュ周期の選別を行うステップと、
    を含む、ことを特徴とする半導体記憶装置のリフレッシュ制御方法。
  49. 前記メモリアレイ内に、同一ビット線に接続する、データ格納用の複数のメモリセルに対して、同一ビット線に接続する少なくとも１つのダミーセルを設け、
    前記ワード線毎のリフレッシュ周期の選別を行うにあたり、リフレッシュ周期の検査対象のワード線に接続するメモリセルのデータを前記ダミーセルにコピーするステップと、
    前記ワード線に対して、予め定められた複数のリフレッシュ周期について、メモリセルに誤りが検出されるか検査を行って、リフレッシュ周期を選別するステップと、
    前記ワード線でのリフレッシュ周期の設定終了後、前記ダミーセルにコピーしておいたデータを前記メモリセルに戻すステップと、
    を含む、ことを特徴とする請求項４８記載の半導体記憶装置のリフレッシュ制御方法。
  50. 前記セルフリフレッシュ動作時に、一のリフレッシュ周期でリフレッシュを行うステップと、
    前記リフレッシュによりメモリセルのデータに誤りが検出された場合、誤りを訂正し、前記ワード線のリフレッシュ周期を前記一のリフレッシュ周期よりも短周期のリフレッシュ周期に設定するステップと、
    を含む、ことを特徴とする請求項４８又は４９記載の半導体記憶装置のリフレッシュ制御方法。
  51. 前記セルフリフレッシュ・モードから前記ノーマル・モードへ退出（エグジット）するとき、前記メモリアレイをバーストモードでリフレッシュし、誤りが検出されたセルのデータの誤りを訂正して書き込むステップを含む、ことを特徴とする請求項２７、４８乃至５０のいずれか一に記載の半導体記憶装置のリフレッシュ制御方法。
  52. 複数本のビット線と、複数本のワード線と、前記複数本のビット線と前記複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えるメモリアレイを有し、
    コピー元の一のワード線を活性化して、前記一のワード線に接続するメモリセルの保持データを、前記メモリセルが接続するビット線に接続するセンスアンプで増幅し、
    コピー先の１つ又は複数のワード線を活性化し、前記センスアンプで増幅されたデータを、コピー先の１つ又は複数のワード線に接続するメモリセルにリストアし、
    前記一のワード線に接続するメモリセルの保持データの前記コピー先のワード線に接続するメモリセルへのコピーが行われる、ことを特徴とする半導体記憶装置。
  53. 複数本のビット線と、複数本のワード線と、前記複数本のビット線と前記複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えるメモリアレイを有する半導体記憶装置のデータコピーにあたり、
    コピー元の一のワード線を活性化して、前記一のワード線に接続するメモリセルの保持データを、前記メモリセルが接続するビット線に接続するセンスアンプで増幅するステップと、
    つづいて、コピー先の１つ又は複数のワード線を活性化し、前記センスアンプで増幅されたデータを、コピー先の１つ又は複数のワード線に接続するメモリセルにリストアするステップと、
    を有し、
    前記一のワード線に接続するメモリセルの保持データの前記コピー先のワード線に接続するメモリセルへのコピーが行われる、ことを特徴とする半導体記憶装置のデータコピー方法。
  54. 複数本のビット線と複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えてなるメモリアレイと、
    前記メモリセルに保持されているデータに誤りがあるか検出する誤り検出回路と、
    リフレッシュ動作における前記誤り検出回路での誤り検出結果に基づき、前記リフレッシュ周期の長さを可変に制御する回路と、
    を備えている、ことを特徴とする半導体記憶装置。
  55. 前記誤り検出回路が、前記メモリアレイ内の複数本のビット線に対応して１ビットエラーを検出する検出回路を備えている、ことを特徴とする請求項５４記載の半導体記憶装置。
  56. 前記誤りが検出されたメモリセルのデータの誤りを訂正する回路をさらに備えている、ことを特徴とする請求項５４又は５５記載の半導体記憶装置。
  57. 複数本のビット線と複数本のワード線の交差部に、データ保持のためにリフレッシュを必要とするメモリセルを複数個アレイ状に備えてなるメモリアレイを有する半導体記憶装置のリフレッシュの制御方法において、
    リフレッシュ動作時に、前記メモリセルに保持されているデータに誤りがあるか検出するステップと、
    前記誤り検出結果に基づき、前記リフレッシュ周期の長さを可変に制御するステップと、
    を含む、ことを特徴とする半導体記憶装置のリフレッシュ制御方法。
  58. 前記誤りが検出されたメモリセルのデータの誤りを訂正するステップを含む、ことを特徴とする請求項５７記載の半導体記憶装置のリフレッシュ制御方法。
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