CN103400830B - 多层芯片堆叠结构及其实现方法 - Google Patents

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Abstract

本发明公开了一种多层芯片堆叠结构，至少包含三层芯片，中间层芯片内包含TSV，在至少一个中间层芯片之外区域加工有穿透介质层的金属柱，直接实现非邻近层的通讯。还公开了两种多层芯片堆叠的实现方法，本发明在使用TSV的同时，在中间层芯片之外的区域，制作穿透介质层的垂直导电通道，直接实现跨层通讯，不仅降低了内层芯片的压力，也为***设计提供了更多自由度。

Description

多层芯片堆叠结构及其实现方法
技术领域
本发明涉及微电子制造和先进半导体封装技术领域，特别涉及一种多层芯片堆叠结构及其实现方法。
背景技术
在过去五十多年里，集成电路按照著名的“Moore定律”高速发展，目前商用的集成电路特征尺寸已经达到28nm量级，逐渐逼近物理极限，而且集成电路在设计、制造和成本等方面都遇到了难以逾越的发展瓶颈。三维集成技术被认为是一种超越摩尔(MorethanMoore)的有效技术，其通过利用第三维度，使用穿透硅衬底的垂直互连，实现多层芯片间的电学连通，改善平面集成电路所面临的互连延时问题。三维集成的核心是将多层芯片堆叠，并加工垂直互连通道，实现多层芯片的通讯。
实现多层芯片堆叠可以使用晶圆-晶圆的方式，也可使用芯片-晶圆的方式，使用晶圆-晶圆的方式实现芯片堆叠时，各层芯片的尺寸必须严格一样，而且如果各层成品率欠佳，会使得堆叠之后成品率很低，比如单层的成品率是90％，则三层堆叠的成品率就是0.9*0.9*0.9＝0.729＝72.9％。采用芯片-晶圆的堆叠方式，不仅各层可以选择不同尺寸的芯片，而且可以选择已知良品芯片(KnownGoodDie,KGD)进行堆叠,可以有效保证堆叠成品率。但现有的实现方式，仅通过芯片内的TSV实现垂直通讯，当非临近的两层需要通讯时，则需在中间层芯片内设计相应的TSV，这给***设计以及中间层芯片制造都带来了很大难度。目前的方式是在***设计时，充分考虑跨层通讯需求，在中间芯片层预先制作专门的TSV通道，给中间层芯片加工带来很大压力，同时也给***设计带来了很大难度，因为需要协调多层芯片的设计。
发明内容
本发明提供一种提高跨层通讯通道密度、增加多层芯片通讯通道的自由度，提高互连密度，改善TSV堆叠供应链的多层芯片堆叠结构及其实现方法。
本发明的技术方案是：
一种多层芯片堆叠结构，至少包含三层芯片，中间层芯片内包含TSV，在至少一个中间层芯片之外区域加工有穿透介质层的金属柱，直接实现非邻近层的通讯。
一种多层芯片堆叠结构的实现方法，包括如下步骤：
(1)在第一层芯片晶圆上加工金属焊接盘及金属柱；
(2)组装第二层带有TSV的芯片；
(3)覆盖填充介质层；
(4)减薄第二层TSV芯片及介质层,露出TSV及金属柱；
(5)加工再布线层(RDL)及金属焊接盘；
(6)组装第三层芯片。
加工金属柱的方法是电镀或打线的方式。
进一步地，在第(4)步之后，以第一层芯片和第二层芯片的堆叠组合作为新的第一层芯片晶圆，重复第(1)-第(4)步，实现更多中间层芯片的堆叠。
另一种多层芯片堆叠结构的实现方法，包括如下步骤：
(1)在第一层芯片晶圆上组装第二层芯片；
(2)覆盖填充介质层；
(3)减薄第二层芯片及介质层；
(4)在芯片内加工TSV，并在芯片之外区域加工穿透介质层的金属柱；
(5)加工再布线层及微凸点；
(6)组装第三层芯片。
进一步地，在第(5)步之后，以第一层芯片和第二层芯片的堆叠组合作为新的第一层芯片晶圆，重复第(1)-第(5)步，实现更多中间层芯片的堆叠。
由于采用了以上技术方案，本发明所取得的技术进步如下：
本发明在使用TSV的同时，在中间层芯片之外的区域，制作穿透介质层的垂直导电通道，可以直接实现跨层通讯，这不仅降低了内层芯片的压力，也为***设计提供了更多自由度。
附图说明
图1-1为本发明实施例1中的第一步示意图；
图1-2为本发明实施例1中的第二步示意图；
图1-3为本发明实施例1中的第三步示意图；
图1-4为本发明实施例1和实施例2中的第四步示意图；
图1-5为本发明实施例1和实施例2中的第五步示意图；
图1-6为本发明实施例1和实施例2中的第六步示意图也是本发明的多层芯片堆叠结构示意图；
图2-1为本发明实施例2的第一步示意图；
图2-2为本发明实施例2的第二步示意图；
图2-3为本发明实施例2的第三步示意图。
具体实施方式
下面将结合附图对本发明进行进一步详细说明。
一种多层芯片堆叠结构，至少包含三层芯片，中间层芯片内包含TSV，在至少一个中间层芯片之外区域加工有穿透介质层的金属柱，直接实现非邻近层的通讯。
一种多层芯片堆叠结构的实现方法，包括：
(1)在第一层芯片晶圆上加工金属焊接盘及金属柱；
(2)组装第二层带有TSV的芯片；
(3)覆盖填充介质层；
(4)减薄第二层TSV芯片及介质层,露出TSV及金属柱；
(5)加工再布线层(RDL)及金属焊接盘；
(6)组装第三层芯片。
加工金属柱的方法是电镀或打线的方式。
进一步地，在第(4)步之后，以第一层芯片和第二层芯片的堆叠组合作为新的第一层芯片晶圆，重复第(1)-第(4)步，实现更多中间层芯片的堆叠。另一种多层芯片堆叠结构的实现方法，包括：
(1)在第一层芯片晶圆上组装第二层芯片；
(2)覆盖填充介质层；
(3)减薄第二层芯片及介质层；
(4)在芯片内加工TSV，并在芯片之外区域加工穿透介质层的金属柱；
(5)加工再布线层及微凸点；
(6)组装第三层芯片。
进一步地，在第(5)步之后，以第一层芯片和第二层芯片的堆叠组合作为新的第一层芯片晶圆，重复第(1)-第(5)步，实现更多中间层芯片的堆叠。
实施例1：
(1)见图1-1所示，在第一层芯片衬底101上加工芯片焊接盘103及金属柱104，加工方式优选电镀的方式，金属柱104同时可以使用打线形成金属stud柱的方式实现，102为第一层芯片表面电路层，103为第一层芯片表面的金属焊接盘，用于芯片组装，金属柱104的高度需与第二层芯片的最终厚度匹配，高度优选超过50um的数值；
(2)见图1-2所示，在第一层芯片的基础上，组装第二层芯片，所述第二层芯片内部预先加工有TSV204；第二层芯片同时包含衬底201，表面电路层202和表面微凸点203；第二层芯片以正面朝下的方式组装在第一层芯片衬底上，组装方式优选热压键合的方式；第一层芯片与第二层芯片通过金属焊接盘实现电连接。
(3)见图1-3所示，覆盖填充介质材料205，该介质材料优选聚合物材料或molding材料，如聚酰亚胺，模塑料等，覆盖第二层芯片并填充第二层芯片之外的间隙。
(4)见图1-4所示，减薄第二层芯片衬底201及介质层材料205，露出预先制作在第二层芯片内部的TSV204及在第一层芯片衬底101上加工的金属柱104；
(5)见图1-5所示，加工再布线层(RDL)及金属焊盘206，用于第三层芯片的组装；
(6)见图1-6所示，在第二层芯片的基础上，组装第三层芯片，第三层芯片包含衬底301，表面电路层302和表面金属焊接盘303，如微凸点等，第三层芯片以正面朝下的方式组装在第二层芯片背面，优选热压键合的方式。如果在第(5)步之后，以第一层芯片和第二层芯片的堆叠组合作为新的第一层芯片晶圆，重复第(1)-第(5)步，则可实现更多中间层芯片的堆叠，最终实现超过三层的芯片堆叠。
实施例2：
(1)见图2-1所示，将第二层芯片组装于第一层芯片衬底101上；在第一层芯片衬底101上加工有表面电路层102和表面金属焊接盘103，如微凸点等，在第二层芯片衬底201上加工有表面电路层202以及第二层芯片表面金属焊接盘203，如微凸点等，将第二层芯片以正面朝下的方式组装在第一层芯片上，优选热压键合的方式，最终第二层芯片与第一层芯片通过表面金属焊接结构实现电连接；
(2)见图2-2所示，覆盖填充介质材料205，该介质材料优选聚合物材料或molding材料，如聚酰亚胺，模塑料等，该介质材料覆盖第二层芯片并填充第二层芯片之外的间隙；
(3)见图2-3所示，减薄第二层芯片衬底201及覆盖第二层芯片并填充第二层芯片之外间隙的介质层205；
(4)见图1-4所示，加工TSV204及金属柱104，TSV加工包括刻孔，绝缘层沉积，导电材料填充等步骤，金属柱加工包括介质层孔刻蚀，导电材料填充等步骤，最终获得垂直导电通道；
(5)见图1-5所示，加工再布线层(RDL)及焊盘206，用于第三层芯片的组装；
(6)见图1-6所示，在第二层芯片的基础上，组装第三层芯片，第三层芯片包含衬底301，表面电路层302和表面金属焊接盘303，如微凸点等，第三层芯片以正面朝下的方式组装在第二层芯片背面，优选热压键合的方式。如果在第(5)步之后，以第一层芯片和第二层芯片的堆叠组合作为新的第一层芯片晶圆，重复第(1)-第(5)步，则可实现更多中间层芯片的堆叠，最终实现超过三层的芯片堆叠。
以上所述仅为本发明的较佳实施例，并不用以限制本发明。凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种多层芯片堆叠结构的实现方法，包括如下步骤：
（1）在第一层芯片晶圆上加工金属焊接盘及金属柱；
（2）组装第二层带有TSV的芯片；
（3）覆盖填充介质层；
（4）减薄第二层TSV芯片及介质层,露出TSV及金属柱；
（5）加工再布线层（RDL）及金属焊接盘；
（6）组装第三层芯片。
2.根据权利要求1所述的多层芯片堆叠结构的实现方法，其特征在于：加工金属柱的方法是电镀或打线的方式。
3.根据权利要求1所述的多层芯片堆叠结构的实现方法，其特征在于，在第（4）步后，以第一层芯片和第二层芯片的堆叠组合作为新的第一层芯片晶圆，重复第（1）-第（4）步，实现更多中间层芯片的堆叠。
4.一种多层芯片堆叠结构的实现方法，包括如下步骤：
（1）在第一层芯片晶圆上组装第二层芯片；
（2）覆盖填充介质层；
（3）减薄第二层芯片及介质层；
（4）在芯片内加工TSV，并在芯片之外区域加工穿透介质层的金属柱；
（5）加工再布线层及微凸点；
（6）组装第三层芯片。
5.根据权利要求4所述的多层芯片堆叠结构的实现方法，其特征在于，在第（5）步后，以第一层芯片和第二层芯片的堆叠组合作为新的第一层芯片晶圆，重复第（1）-第（5）步，实现更多中间层芯片的堆叠。
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Assignee: Jiangsu Xinde Semiconductor Technology Co.,Ltd.

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Granted publication date: 20151209

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