KR20050002382A - 반도체 메모리 소자의 에스티아이 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 에스티아이 제조 방법에 관한 것으로써, 특히, 쉘로우 트랜치 소자 분리막(STI; Shallow Trench Isolation) 공정에서 갭-필(Gap-fill)막 형성시 발생하는 심(Seam)을 제거하고 증착 평탄도(Uniformity)를 향상시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 쉘로우 트랜치 소자 분리막(STI; Shallow Trench Isolation) 공정에서 갭-필(Gap-fill)막 형성시 HARP(High Aspect Ratio Process)의 O3-TEOS(Tetra Ethyl Ortho Silicate)막 계면에 발생하는 심(Seam)을 제거할 수 있으며, 또한 HARP의 상부 층에 절연막(BPSG;Boro Phospho Silicate Glass)을 증착하여 심(Seam)을 제거하기 위한 어닐(Anneal) 공정시, 절연막(BPSG)의 플로윙(Flowing)에 따라 평탄화 효과를 추가적으로 얻을 수 있게 된다.
Description
본 발명은 반도체 메모리 소자의 에스티아이 제조 방법에 관한 것으로써, 특히, 쉘로우 트랜치 소자 분리막(STI; Shallow Trench Isolation) 공정에서 갭-필(Gap-fill)막 형성시 발생하는 심(Seam)을 제거하고 증착 평탄도(Uniformity)를 향상시킬 수 있도록 하는 기술이다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 방법 중 소자 분리영역과 소자 형성영역(즉, 활성화 영역)의 크기를 축소하는 방법들이 제안되고 있다.
이를 위하여, 기가 디램급 이상의 분리영역 형성 방법으로 분리영역의 두께 조절이 용이하고 소자 분리 효과를 높일 수 있는 트랜치(Trench)를 이용한 분리영역 형성방법이 제안되었다.
그러나, 상기한 트랜치를 이용한 소자 분리 기술은 반도체 메모리 장치가 점점 집적화되면서 상술된 고밀도 플라즈마 화학기상증착 방법을 이용하고 있으나 갭-필의 수행시 증착 막의 평탄도를 향상시키는데 한계가 있다.
이에 따라, HARP(High Aspect Ratio Process)를 이용하여 반도체 기판(2)의 전면에 평탄화용 절연막(USG; Undoped Silicate Glass;14)을 형성하는 방법에 개시되었다. HARP(High Aspect Ratio Process)는 O3-TEOS(Tetra Ethyl Ortho Silicate)등의 평탄화용 절연막을 사용하는 공정으로써 갭-필 수행 능력을 향상시킬 수 있다.
즉, HARP는 하이 O3-TEOS의 플로우(Flow) 양을 아주 적게하기 때문에 표면 민감도가 없는 호모지니어스(Homogeneous)한 핵형성층(Nucleation layer)을 형성시킬 수 있다. 이후에, 증착율을 증가시켜 갭-필을 수행하면 양산성을 향상시킬 수 있게 된다.
그런데, 쉘로우 트랜치 소자 분리막(STI; Shallow Trench Isolation) 공정에서 갭-필(Gap-fill)막의 형성시 HARP(High Aspect Ratio Process)를 이용할 경우 증착 특성상 평탄화용 절연막(14)의 계면에 심(Seam)이 발생하게 되는 문제점이 있다. 또한, HARP 자체도 USG 막의 일종이므로 절연막의 평탄도를 향상시키는데 한계가 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 트랜치 소자 분리막을 형성하기 위하여 평탄화용 절연막으로 갭-필할때 발생되는 심(Seam)을 제거하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 상기한 심을 제거하면서 어닐 공정을 이용하여 평탄도를 향상시키는데 있다.
도 1 내지 도 4는 본 발명에 따른 반도체 메모리 소자의 에스티아이 제조 방법을 나타내는 공정 단면도.
상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 에스티아이 제조 방법은, 반도체 기판의 상부에 쉘로우 트랜치 소자 분리막을 형성하는 단계; 쉘로우 트랜치 소자 분리막의 상부에 HARP(High Aspect Ratio Process)를 이용하여 제 1평탄화용 절연막을 증착하여 갭-필을 수행하는 단계; 평탄화용 절연막의 상부에 제 2평탄화용 절연막을 증착하는 단계; 및 어닐 공정을 수행하여 상기 제 1평탄화용 절연막에 형성된 심을 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1 내지 도 4는 본 발명에 따른 반도체 메모리 소자의 에스티아이 제조 방법을 나타낸 공정 단면도이다.
먼저, 도 1에 도시한 바와 같이, 반도체 기판(2) 상에 패드 산화막(4)과 패드 질화막(6)을 차례로 형성하고, 포토 및 식각공정을 통해 반도체 기판(2)의 표면이 소정부분 노출되도록 패드 질화막(6)과 패드 산화막(4)을 선택적으로 제거한다.
이어서, 패드 질화막(6) 및 패드 산화막(4)을 마스크로 이용하여 노출된 반도체 기판(2)의 표면을 선택적으로 제거하여 소정 깊이를 갖는 트랜치(8)를 형성한다.
이후에, 도 2에 도시한 바와 같이, 트랜치(8)가 형성된 반도체 기판(2)의 표면에 벽산화막(10)을 형성한다. 다음에, 벽산화막(10)과 패드 질화막(6)을 포함한 반도체 기판(2)의 전면에 얇은 질화막(12)을 형성한다. 이어서, 얇은 질화막(12)을 포함한 반도체 기판(2)의 전면에 HARP(High Aspect Ratio Process)를 이용하여 제 1평탄화용 절연막(USG; Undoped Silicate Glass;14)을 갭-필(Gap-fill)한다.
상기한 갭-필을 진행하면 제 1평탄화용 절연막(USG;14)의 계면이 겹쳐지는 심(Seam)이 형성된다. 즉, 쉘로우 트랜치 소자 분리막(STI; Shallow Trench Isolation) 공정에서 갭-필(Gap-fill)막의 형성시 HARP(High Aspect Ratio Process)를 이용할 경우 증착 특성상 제 1평탄화용 절연막(14)의 계면에 심(Seam)이 발생하게 된다.
다음에, 도 3에 도시한 바와 같이, 제 1평탄화용 절연막(USG;14)의 상부에 플로윙(Flowing) 특성을 갖는 제 2평탄화용 절연막인 BPSG(Boro Phospho Silicate Glass)막(16)을 증착한다.
이때, HARP는 챔버(Chamber) 타입 공정이므로 동일한 챔버 내에서 HARP 증착 이후에 인-시투(In-situ)로 BPSG막(16)을 증착한다. 또한, 하나의 챔버 내에서 HARP를 수행하고 연속하여 BPSG막(16)을 동일한 장비의 다른 챔버에서 증착할 수도 있다.
본 발명은, 도 4에 도시한 바와 같이, 이러한 심(Seam)을 제거하기 위한 어닐(Anneal)을 실시한다. 그리고, 상기한 어닐링은 심을 제거하는 한편플로윙(Flowing)에 의해 BPSG막(16)의 평탄도(Uniformity)를 향상시킬 수 있다. 이때, 어닐(Anneal) 공정시 습식(Wet), 건식(Dry) 방법(O2,N2등의 가스를 사용하는 방법 포함)중 어느 하나가 사용될 수 있다.
상기 어닐링 공정은 제 1평탄화용 절연막(USG;14)에만 적용될 수도 있고, 본 발명과 같이 상부의 적층물질(실시예에서 BPSG막)에 동시에 적용할 수 있다. 상기한 어닐 공정에 의하여 심을 이루는 계면 물질의 이동도가 증가하며, 소정시간이 경과됨에 따라 심이 제거되는 효과가 발생된다.
그리고, 상기한 BPSG막(16)의 평탄화는 후속하는 화학 기계적연마(CMP; Chemical Mechanical Polishing) 공정의 평탄도 향상에 기여할 수 있다.
한편, 본 발명에서는 증착 평탄도를 향상시키기 위하여 유동성이 우수한 BPSG막(16) 이외에 플로윙 특성이 있는 PSG(Phospho Silicate Glass)막 또는 SOG(Spin On Glass)막 등을 사용할 수도 있다.
이상에서 설명한 바와 같이, 본 발명은 HARP의 상부 층에 절연막(BPSG;Boro Phospho Silicate Glass)을 증착하여 심(Seam)을 제거하기 위한 어닐(Anneal)시 절연막(BPSG)의 플로윙(Flowing)에 따라 평탄화 효과를 얻을 수 있게 된다.
Claims (6)
- 반도체 기판의 상부에 쉘로우 트랜치 소자 분리막을 형성하는 단계;상기 쉘로우 트랜치 소자 분리막의 상부에 HARP(High Aspect Ratio Process)를 이용하여 제 1평탄화용 절연막을 증착하여 갭-필을 수행하는 단계;상기 제 1평탄화용 절연막의 상부에 제 2평탄화용 절연막을 증착하는 단계; 및어닐 공정을 수행하여 상기 제 1평탄화용 절연막에 형성된 심을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 에스티아이 제조 방법.
- 제 1항에 있어서,상기 제 1평탄화용 절연막은 USG(Undoped Silicate Glass)막인 것을 특징으로 하는 반도체 메모리 소자의 에스티아이 제조 방법.
- 제 1항에 있어서,상기 제 2평탄화용 절연막은 BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막 또는 SOG(Spin On Glass)막 중 어느 하나로 증착됨을 특징으로 하는 반도체 메모리 소자의 에스티아이 제조 방법.
- 제 1항에 있어서,상기 제 1 및 제 2평탄화용 절연막은 동일한 챔버 내에서 인-시투(In-situ)로 증착됨을 특징으로 하는 반도체 메모리 소자의 에스티아이 제조 방법.
- 제 1항에 있어서,상기 어닐 공정은 상기 제 2평탄화용 절연막이 소정 수준의 평탄도를 유지하기 위한 시간이상 수행됨을 특징으로 하는 반도체 메모리 소자의 에스티아이 제조 방법.
- 제 5항에 있어서,상기 어닐 공정은 건식 또는 습식 방법 중 어느 하나로 진행됨을 특징으로 하는 반도체 메모리 소자의 에스티아이 제조 방법.
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2003
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