KR100723001B1 - 듀얼폴리게이트를 갖는 반도체 소자의 제조방법 - Google Patents

듀얼폴리게이트를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 플라즈마도핑공정에 의한 감광막의 경화에 의한 잔류물 또는 언스트립과 도펀트손실을 방지할 수 있는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 NMOS와 PMOS가 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 N형 폴리실리콘층을 형성하는 단계, 상기 N형 폴리실리콘층의 표면에 P형 불순물을 도핑하여 P형 폴리실리콘층으로 바꾸는 단계, 상기 PMOS의 P형 폴리실리콘층 상에 보호층을 형성하는 단계, 상기 오픈된 NMOS의 P형 폴리실리콘층의 표면에 도핑된 P형 불순물을 제거하여 N형 폴리실리콘층으로 바꾸는 단계, 상기 PMOS의 보호층을 제거하는 단계를 포함하고, 상기한 본 발명은 플라즈마도핑공정을 통한 듀얼폴리게이트 형성시 감광막의 경화에 의한 잔류물 또는 언스트립과 도펀트손실을 방지함과 동시에 공정마진을 확보할 수 있는 효과가 있다.
플라즈마도핑, 듀얼폴리게이트, 보론손실

Description

듀얼폴리게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH DUAL POLY GATE}
도 1은 플라즈마도핑방법을 이용한 이온주입의 깊이에 따른 보론의 농도를 나타내는 그래프,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 3은 보론도핑에 의한 NMOS의 C-V특성의 변화를 나타내는 그래프.
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 소자분리막
13 : 리세스패턴 14 : 게이트절연막
15B : P형 폴리실리콘전극 15B : N형 폴리실리콘전극
16 : 보호층 17 : 감광막패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼폴리게이트를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 고성능(High Performance) 트랜지스터를 구현하기 위해 듀얼폴리게이트를 형성하는 기술이 제안되었다.
한편, 100nm이하의 디자인 룰(Design Rule)을 갖는 디램(DRAM)에서 리프레시(Refresh)특성을 확보하기 위해 플라나게이트(Planar Gate) 대신 셀영역의 반도체 기판을 일정깊이로 식각하여 채널길이(Channel Length)를 늘리는 리세스게이트(Recess Gate)공정이 진행되고 있다.
그러나, 리세스게이트공정이 적용되면서 셀영역과 N형과 P형게이트가 있는 주변영역의 트랜지스터를 동시에 형성하기가 어려워졌다. 따라서, 인(Phosphorous)이 도핑된 N형 폴리실리콘을 리세스패턴이 형성된 셀영역 및 주변영역까지 동시에 형성한 후, 주변영역의 PMOS지역에 카운터도핑(Counter Doping)의 개념으로 보론(Boron)을 추가도핑하여 P형 폴리실리콘으로 바꾸는 기술이 진행되고 있다.
그러나, 카운터도핑의 경우 높은 도즈의 보론을 이온주입(Implantation)하는 경우 사용되는 도즈는 1.5E16/㎠이상이 요구되지만 8㎃의 전류(Current), 웨이퍼 25장 조건에서 150분이상의 시간이 소요되어 양산성 측면에 취약점을 가지고 있다.
카운터도핑의 양산성(Throughpur) 개선을 위해 플라즈마도핑(Plasma Doping)방법이 제안되었다. 플라즈마도핑방법의 경우 카운터도핑과 같은 도즈 또는 도즈의 양에 관계없이 웨이퍼 25장의 조건에서 30분의 시간이 소요되어 양산성개선에 큰 효과가 있다.
도 1은 플라즈마도핑방법을 이용한 이온주입의 깊이에 따른 보론의 농도를 나타내는 그래프이다.
도 1에 도시된 바와 같이, 플라즈마도핑방법을 이용하여 이온주입을 실시할 경우 깊이(Depth)에 따른 보론의 농도는 표면에서 가까운 깊이 즉, 표면으로부터 400Å까지는 보론의 농도가 1E22로 비슷하지만 400Å∼600Å으로 가면서 급격이 농도가 떨어지고 600Å이상이 되면 보론의 농도가 1E17로 400Å까지 보론의 농도가 1E22인 것에 비하여 현저한 차이를 나타내는 것을 알 수 있다.
즉, 플라즈마도핑방법의 경우 이온주입방식과 달리 폴리실리콘(Poly Silicon)의 표면에만 도펀트(Dopant)들이 집중하기 때문에 후속 공정에 의해 도펀트의 손실이 발생하여, 이를 보상하기 위해서는 추가 도즈가 필요하다. 또한, 플라즈마도핑에서 마스크로 사용되는 감광막이 높은 도즈의 도펀트들에 의해 경화(Hardening)되어 감광막의 잔류물(Residue) 또는 스트립되지 않는 언스트립(Unstrip)이 발생하는 문제점이 있다.
감광막의 잔류물 또는 언스트립의 문제를 해결하기 위해 감광막 스트립공정 전에 고온의 탈이온수 또는 오존처리를 통해 감광막의 표면을 전처리 한 후 감광막을 스트립하면 감광막이 쉽게 스트립이 된다. 그러나, 감광막의 스트립과 동시에 드러난 폴리실리콘의 표면에 있던 보론의 손실이 커져서 P형 폴리실리콘이 N형 폴리실리콘으로 바뀔만큼 감광막스트립 후속 공정에 의한 도펀트 손실(Dopant loss)이 많이 일어나는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마도핑공정에 의한 감광막의 경화에 의한 잔류물 또는 언스트립과 도펀트손실을 방지할 수 있는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 듀얼폴리게이트를 갖는 반도체 소자의 제조방법은 NMOS와 PMOS가 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막 상에 N형 폴리실리콘층을 형성하는 단계, 상기 N형 폴리실리콘층의 표면에 P형 불순물을 도핑하여 P형 폴리실리콘층으로 바꾸는 단계, 상기 PMOS의 P형 폴리실리콘층 상에 보호층을 형성하는 단계, 상기 오픈된 NMOS의 P형 폴리실리콘층의 표면에 도핑된 P형 불순물을 제거하여 N형 폴리실리콘층으로 바꾸는 단계, 상기 PMOS의 보호층을 제거하는 단계를 포함하는 것을 특징으로 한다.
특히, 보호층은 산화막, 비정질카본막 또는 산화막과 비정질카본막의 적층구조 중에서 어느 하나로 형성하되, 산화막은 80℃∼300℃의 저온에서 화학기상증착법으로 형성하고, 100Å∼1000Å의 두께로 형성한다.
또한, 오픈된 NMOS의 P형 폴리실리콘층의 표면에 도핑된 P형 불순물을 제거하는 단계는 60℃∼100℃의 고온에서 SC-1공정으로 50Å∼100Å의 폴리실리콘을 식 각하거나, 60℃∼100℃의 고온탈이온수, 플라즈마 O2 및 불산처리로 50Å∼100Å의 폴리실리콘을 식각한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시에에 따른 듀얼폴리게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀영역과 주변영역이 정의되고 주변영역은 NMOS와 PMOS가 정의된 반도체 기판(11)의 셀영역에 소자분리막(12)을 형성한다. 여기서, 소자분리막(12)은 활성영역을 정의하기 위한 것으로 STI공정을 통해 형성한다.
이어서, 셀영역의 반도체 기판(11)을 국부적으로 소정식각하여 리세스패턴(13)을 형성한다. 여기서, 리세스패턴(13)은 채널길이(Channel Length)를 증가시키기 위한 것으로, 소자분리막(12)보다 깊지 않게 형성한다.
이어서, 리세스패턴(13)을 포함하는 반도체 기판(11)의 전면에 게이트절연막(14)을 형성한다. 여기서, 게이트절연막(14)은 후속 게이트패턴과 채널간의 절연을 위한 것으로, SiON(Silicon Oxynitride), SiN(Silicon Nitride), 금속산화물 또는 금속실리케이트 중에서 선택된 어느 하나의 절연성물질로 형성한다.
이어서, 게이트절연막(14) 상에 리세스패턴(13)을 모두 매립하면서 반도체 기판(11) 상부로 일정높이를 갖도록 인(Phousphorous)이 도핑된 N형 폴리실리콘층(15)을 형성한다. 여기서, N형 폴리실리콘층(15)은 인이 적어도 2×1021/㎠이상의 농도로 도핑되도록 형성하고, 800Å∼2000Å의 두께로 형성한다.
도 2b에 도시된 바와 같이, N형 폴리실리콘층(15)의 표면에 플라즈마도핑방법으로 보론(Boron)을 도핑하여 P형 폴리실리콘층(15A)으로 바꾼다. 여기서, 보론은 블랭킷(Blanket)방식으로 즉, N형 폴리실리콘층(15)의 전면에 도핑한다. 이때, 보론은 1×10/㎠∼3×10/㎠의 농도로, 3KeV∼5KeV의 에너지로 도핑한다.
따라서, 셀영역 및 주변영역의 NMOS와 PMOS 상부의 N형 폴리실리콘층(15)은 모두 P형 폴리실리콘층(15A)으로 바뀐다.
N형 폴리실리콘층(15)이 P형 폴리실리콘층(15A)으로 바뀌면서 형성되는 특성은 도 3에서 자세히 볼 수 있다.
도 3은 보론도핑에 의한 NMOS의 C-V특성의 변화를 나타내는 그래프이다.
도 3에 도시된 바와 같이, 'B' 그래프는 NMOS의 C-V(Capacitance-Volatge)특성을 나타내고, 'A' 그래프는 NMOS에서 N형 폴리실리콘층이 이온주입에 의해 P형 폴리실리콘층으로 바꼈을때의 특성을 나타난다.
NMOS의 C-V특성은 'B' 그래프와 같이 전압이 낮을 수록 저장용량이 커진다. 그러나, 도 2b와 같이 NMOS에 형성되어야할 N형 폴리실리콘층(15)이 보론주입에 의해 P형 폴리실리콘층(15A)으로 변환될 경우는 'A' 그래프에서 볼 수 있듯이 'B' 그래프에 비해 낮은 전압에서 갖는 저장용량이 줄어들고, 동일한 저장용량을 갖는 전 압이 다른 것을 알 수 있다. 그래프에서 전압이 -2인 지점에서 'B' 그래프의 저장용량는 1.0, 'A' 그래프의 저장용량은 0.7이고, 저장용량이 0.4로 동일할때 'B' 그래프의 전압은 1, 'A' 그래프의 전압은 0이 된 것을 알 수 있다.
도 2c에 도시된 바와 같이, P형 폴리실리콘층(15A) 상에 보호층(16)을 형성한다. 여기서, 보호층(16)은 후속 감광막스트립공정에서 산소플라즈마 또는 실리콘식각물(Silicon Etchant, 예컨대 SC-1)에 의한 PMOS의 P형 폴리실리콘층(15A)을 보호하기 위한 것으로, 저온에서 화학기상증착법으로 형성한 산화막, 저온에서 형성한 비정질카본막 또는 산화막과 비정질카본막의 적층구조로 형성한다. 이때, 산화막은 80℃∼300℃의 저온에서 100Å∼1000Å의 두께로 형성한다. 또한, 비정질카본막도 산화막과 동일하게 80℃∼300℃의 저온에서 형성한다.
위와 같이, 80℃∼300℃의 저온에서 보호층(16)을 형성하기 때문에 P형 폴리실리콘층(15A)의 산화방지 및 P형 폴리실리콘층(15A)의 표면에 도핑된 보론이 열공정에 의해 활성화(Activation)되는 것을 방지할 수 있다.
도 2d에 도시된 바와 같이, 보호층(16) 상에 셀영역 및 주변영역의 NMOS를 오픈시키는 감광막패턴(17)을 형성한다. 여기서, 감광막패턴(17)은 보호층(16) 상에 감광막을 도포하고, 노광 및 현상으로 셀영역 및 주변영역의 NMOS가 오픈되도록 패터닝하여 형성한다. 또한, 감광막패턴(17)을 형성한 후 감광막의 하드베이킹(Hardbaking)을 100℃∼250℃의 온도에서 30분간 실시하여 감광막패턴(17)의 강도를 높여준다.
이어서, 감광막패턴(17)에 의해 오픈된 셀영역 및 주변영역의 NMOS의 보호 층(16)을 식각하여 주변영역의 PMOS에만 보호층(16A)을 잔류시킨다. 여기서, 보호층(16)이 산화막으로 형성된 경우 습식식각으로 제거하고, 비정질카본막으로 형성된 경우 산소스트립을 통해 제거한다.
도 2e에 도시된 바와 같이, 감광막패턴(17)에 의해 오픈된 셀영역 및 주변영역의 NMOS에 P형 폴리실리콘층(15A)의 표면을 산화식각처리를 통해 보론(Boron)의 손실(Loss)을 발생시켜 N형 폴리실리콘층으로 바꾼다.
여기서, 산화식각처리는 60℃∼100℃의 고온에서 SC-1(Standard Cleaning-1)을 통해 P형 폴리실리콘층(15A)을 50Å∼100Å두께만큼 식각한다. 또한, 60℃∼100℃의 고온탈이온수(Hot DI), 플라즈마 O2와 불산(HF) 처리를 차례로 실시하여 P형 폴리실리콘층(15A)을 50Å∼100Å두께만큼 식각한다.
따라서, 셀영역 및 주변영역의 NMOS에 P형 폴리실리콘층(15A)의 표면에 분포된 보론이 60℃∼100℃의 고온으로 산화처리하여 손실됨과 동시에 보론이 분포되어 있는 두께(H) 즉, 50Å∼100Å두께만큼 식각함으로써 보론의 손실을 최대화시킨다.
상기한 산화식각처리시 산소 플라즈마처리에 의해 PMOS지역에서 감광막패턴(17)이 일부 소실(17A)된다. 그러나, 감광막패턴(17A) 하부에 보호층(16A)이 PMOS의 P형 폴리실리콘층(15B)을 보호함으로써 보론의 손실에 의한 추가적인 보론 손실을 방지할 수 있다.
위와 같이, 산화식각처리에 따른 보론의 손실로 인해 NMOS에는 N형 폴리실리콘전극(15C)이, PMOS에는 P형 폴리실리콘전극(15B)이 형성된다.
도 2f에 도시된 바와 같이, PMOS의 P형 폴리실리콘전극(15B) 상에 감광막패턴(17A)과 보호층(16A)을 제거한다. 여기서, 감광막패턴(17A)은 산소스트립 및 H2SO5 를 메인가스로 하는 후세정(Post Cleaning)공정으로 제거하고, 보호층(16A)은 산화막의 경우 희석된 불산(Diluted HF)으로 제거하거나, 비정질카본막의 경우 감광막패턴(17A)과 동일하게 산소스트립으로 제거한다.
도 2g에 도시된 바와 같이, 이온주입후 열처리(Post Implant Anneal)공정 즉, 활성화어닐을 실시한다. 활성화어닐은 도펀트(Dopant)의 활성화 및 열적안정성을 부여할 수 있다.
상술한 본 발명은, N형 폴리실리콘층(15)을 P형 폴리실리콘층(15A)으로 변환하는데 플라즈마도핑공정을 적용할 때 N형 폴리실리콘층(15)의 표면에 보론을 도핑하고, P형 폴리실리콘층(15A)을 보호하는 보호층(16A) 및 감광막패턴(17)을 형성한 후 NMOS의 P형 폴리실리콘층(15B)을 산화식각처리를 실시하여 보론의 손실을 유발함으로써 플라즈마도핑공정 후에 후속공정에 의해 발생하는 P형 폴리실리콘층에서 보론의 손실을 방지하여 폴리공핍효과(Poly Silicon Depletion Effect)의 개선 및 셀전류(Cell Current)를 확보할 수 있는 장점이 있다.
또한, 이온주입마스크로 사용되는 감광막패턴을 형성하지 않기 때문에 플라즈마도핑공정시 이온주입에 의해 발생하는 감광막경화 현상을 근본적으로 방지할 수 있어서, 감광막 잔류물 및 언스트립을 방지하기 위한 후속 감광막 스트립공정과 후세정공정을 단순화 시킬 수 있는 장점이 있다.
또한, N형 폴리실리콘층(15)을 전체구조에 형성한 후 보론을 도핑하고, NMOS지역의 폴리실리콘층 표면에 도핑된 보론을 제거하는 공정(Scheme)을 실시함으로써 듀얼폴리게이트 형성을 위해 마스크공정을 한번만 진행하기 때문에 공정마진을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기한 본 발명은 플라즈마도핑공정을 통한 듀얼폴리게이트 형성시 감광막의 경화에 의한 잔류물 또는 언스트립과 도펀트손실을 방지함과 동시에 공정마진을 확보할 수 있는 효과가 있다.

Claims (10)

  1. NMOS와 PMOS가 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 N형 폴리실리콘층을 형성하는 단계;
    상기 N형 폴리실리콘층의 표면에 P형 불순물을 도핑하여 P형 폴리실리콘층으로 바꾸는 단계;
    상기 PMOS의 P형 폴리실리콘층 상에 보호층을 형성하는 단계;
    상기 보호층에 의해 오픈된 NMOS의 P형 폴리실리콘층의 표면에 도핑된 P형 불순물을 제거하는 단계;
    상기 보호층을 제거하는 단계; 및
    상기 N형 및 P형 폴리실리콘층에 활성화어닐을 실시하는 단계
    를 포함하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 보호층을 형성하는 단계는,
    상기 P형 폴리실리콘층 상에 보호층을 형성하는 단계;
    상기 보호층 상에 감광막패턴을 형성하는 단계; 및
    상기 감광막패턴을 식각마스크로 상기 NMOS의 P형 폴리실리콘층은 오픈되고 PMOS의 P형 폴리실리콘층 상에는 보호층이 잔류시키는 단계
    를 포함하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 보호층은 산화막, 비정질카본막 또는 산화막과 비정질카본막의 적층구조 중에서 어느 하나로 형성하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 산화막은 80℃∼300℃의 저온에서 화학기상증착법으로 형성하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  5. 제3항에 있어서,
    상기 보호층은 100Å∼1000Å의 두께로 형성하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 P형 불순물은 보론을 사용하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  7. 제1항 또는 제6항에 있어서,
    상기 N형 폴리실리콘층의 표면에 P형 불순물을 도핑하는 단계는,
    플라즈마도핑방법으로 진행하되 3keV∼5keV의 에너지로 실시하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 오픈된 NMOS의 P형 폴리실리콘층의 표면에 도핑된 P형 불순물을 제거하는 단계는,
    60℃∼100℃의 고온에서 SC-1공정으로 50Å∼100Å의 폴리실리콘을 식각하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 오픈된 NMOS의 P형 폴리실리콘층의 표면에 도핑된 P형 불순물을 제거하는 단계는,
    60℃∼100℃의 고온탈이온수, 플라즈마 O2와 불산처리를 차례로 진행하여 50Å∼100Å의 폴리실리콘을 식각하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 PMOS의 보호층을 제거하는 단계는,
    희석된 불산 또는 산소스트립으로 제거하는 것을 특징으로 하는 듀얼폴리게이트를 갖는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20010065915A (ko) * 1999-12-30 2001-07-11 박종섭 반도체 소자의 듀얼-폴리실리콘 게이트 형성방법

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