KR100866704B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 듀얼 폴리 게이트(Dual poly gate) 구조를 적용한 씨모스 전계 효과 트랜지스터(CMOSFET) 형성 시, 하부 게이트 전극과 상부 게이트 전극 사이에 실리콘 게르마늄(Si1 - xGex)층을 구비하도록 반도체 소자를 설계함으로써, 보론 확산을 방지할 수 있어 소자의 특성과 수율을 증가시킬 수 있는 기술이다.
Description
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 단면도.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 4a 내지 4i는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
110 : 반도체 기판 120 : 소자 분리 구조
140 : 게이트 절연막 142 : 산화막
144 : 질화막 150 : 하부 게이트 전극
160 : 실리콘 게르마늄층 170 : 배리어층
180 : 상부 게이트 전극 1000n : 엔모스(NMOS) 영역
1000p : 피모스(PMOS) 영역 210 : 반도체 기판
220 : 소자 분리 구조 230 : 3차원 리세스 채널 구조
240 : 게이트 절연막 242 : 산화막
244 : 질화막 250 : 하부 게이트 전극
260 : 실리콘 게르마늄층 270 : 배리어층
280 : 상부 게이트 전극 2000n : 엔모스(NMOS) 영역
2000p : 피모스(PMOS) 영역 310 : 반도체 기판
320 : 소자 분리 구조 340 : 게이트 절연막
342 : 산화막 344 : 질화막
350 : 하부 게이트 도전층 350n : 엔모스 하부 게이트 도전층
350p : 피모스 하부 게이트 도전층 352 : 감광막 패턴
354 : 제 1 이온주입 공정 356 : 감광막 패턴
358 : 제 2 이온주입 공정 360 : 실리콘 게르마늄층
370 : 배리어층 380 : 상부 게이트 도전층
390 : 게이트 하드 마스크층 392 : 게이트 구조물
3000n : 엔모스 영역 3000p : 피모오스 영역
410 : 반도체 기판 412 : 패드 절연막
414 : 하드 마스크층 416 : 감광막 패턴
420 : 소자 분리 구조 422 : 리세스 영역
424 : 제 1 리세스 426 : 제 2 리세스
430 : 리세스 채널 구조 440 : 게이트 절연막
442 : 산화막 444 : 질화막
450 : 하부 게이트 도전층 452 : 감광막 패턴
454 : 이온주입 공정 460 : 실리콘 게르마늄층
470 : 배리어층 480 : 상부 게이트 도전층
490 : 게이트 하드 마스크층 492 : 게이트 구조물
4000n : 엔모스 영역 4000p : 피모스 영역
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 특성이 개선된 듀얼 폴리 게이트 구조를 구비한 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적인 듀얼 씨모스(Dual CMOS) 트랜지스터 제조에서 엔모스(NMOS) 영역은 하부 게이트 전극으로 엔-형 불순물이 도핑된 폴리실리콘층을 형성하며, 피모스(PMOS) 영역은 하부 게이트 전극으로 피-형 불순물이 도핑된 폴리실리콘층을 형성한다. 여기서, 엔모스 및 피모스 영역에서 표면 채널(Surface channel) 트랜지스터를 형성한다. 또한, 낮은 워드 라인(Word Line) 저항을 구현하기 위해 상부 게이트 전극으로 텅스텐(W)과 같은 금속층을 하부 게이트 전극 상부에 형성한다.
이러한 표면 채널 트랜지스터는 지속적인 반도체 소자의 집적도 증가와 낮은 동작전압의 필요성에 따라 요구된다. 하지만, 이러한 듀얼 씨모스 트랜지스터는 피모스 트랜지스터에서 보론 침투 및 게이트 공핍과 같은 기본적인 한계가 있다. 또한, 하부 게이트 전극과 상부 게이트 전극 사이에 배리어층을 구비하는데, 이러한 배리어층의 종류와 형성 조건에 따라 지오아이(GOI: Gate on Insulator) 페일, 링 오실레이터 지연(Ring oscillator delay) 및 워드 라인의 저항 증가 발생할 수 있다. 결국, 원하는 트랜지스터의 기능을 상실할 수 있다.
일반적으로 배리어층은 텅스텐 질화(WN)막, 텅스텐 실리사이드(WSi)막/텅스텐 질화(WN)막 또는 티타늄(Ti)막/텅스텐 질화(WN)막 등이 주로 사용하게 된다. 또한, 상부 게이트 전극으로 텅스텐층을 사용하는 경우, 낮은 워드 라인 면저항을 얻을 수 있다. 그러나, 텅스텐 실리사이드막/텅스텐 질화막의 적층구조로 배리어층을 형성할 경우, 피모스 영역에서 배리어층이 보론과 반응할 수 있다.
예를 들면, 주입된 불순물을 활성화하기 위해 워드 라인 형성 후 열처리 공정을 수행한다. 이 경우, 텅스텐 실리사이드막이 보론 확산을 차단하지 못해, 피모스 영역의 보론은 텅스텐 질화막의 질소와 반응하여 보론(B)-질소(N) 계열의 절연막이 형성되어 면 저항이 증가한다. 결국, 소자 동작 시 게이트 지연을 유발한다. 따라서, 이러한 절연막은 실리콘 산화(SiO2)막과 유사한 절연 특성을 나타내어 신호 지연(Signal delay)의 원인이 된다. 또한, 텅스텐 질화막은 배리어층으로서의 역할이 감소되어 피모스 영역의 하부 게이트 전극에서 텅스텐-실리콘 혹(W-Si nodule)이 형성되어 계면 저항의 증가와 게이트 절연막 특성의 저하가 유발된다. 따라서, 소자의 속도의 지연(Ring oscilator delay) 및 게이트 절연막에 신뢰성을 확보하는데 어렵다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 특히 듀얼 폴리 게이트(Dual poly gate) 구조를 적용한 씨모스 전계 효과 트랜지스터(CMOSFET) 형성 시, 하부 게이트 전극과 상부 게이트 전극 사이에 실리콘 게르마늄(Si1 - xGex)층을 구비하도록 반도체 소자를 설계함으로써, 보론 확산을 방지할 수 있어 소자의 특성과 수율을 증가시킬 수 있는 반도체 소자 및 그 제조 방법을 제공함에 있다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명의 일 실시 예에 따른 반도체 소자는,
엔모스(NMOS) 영역과 피모스(PMOS) 영역을 포함하는 반도체 기판에 구비된 소자 분리 구조에 의해 정의되는 활성 영역과, 게이트 영역의 활성 영역 상부에 위치하는 게이트 절연막과, 게이트 절연막 상부에 위치하며, 실리콘 게르마늄(Si1-xGex)층을 포함한 듀얼 폴리 게이트를 포함하되, 듀얼 폴리 게이트는 엔모스 영역에 엔-형 폴리실리콘층과 피모스 영역에 피-형 폴리실리콘층으로 형성된 하부 게이트 전극, 실리콘 게르마늄층, 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막으로 이루어진 일군으로부터 선택된 어느 하나로 형성된 배리어층 및 텅스텐층으로 형성된 상부 게이트 전극의 적층구조를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시 예에 따른 반도체 소자는,
엔모스 영역과 피모스 영역을 포함하는 반도체 기판에 구비된 소자 분리 구조에 의해 정의되는 활성 영역과, 게이트 영역의 활성 영역 상부에 위치하는 게이트 절연막과, 엔모스 영역과 피모스 영역의 게이트 절연막 상부에 형성되는 실리콘 게르마늄 탄소(Si1-x-yGexCy)층을 포함한 듀얼 폴리 게이트를 포함하되, 듀얼 폴리 게이트는 엔모스 영역에 엔-형 폴리실리콘층과 피모스 영역에 피-형 폴리실리콘층으로 형성된 하부 게이트 전극, 실리콘 게르마늄 탄소층, 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막으로 이루어진 일군으로부터 선택된 어느 하나로 형성된 배리어층 및 텅스텐층으로 형성된 상부 게이트 전극을 포함하는 것을 특징으로 한다.
그리고 본 발명의 다른 실시 예에 따른 반도체 소자는,
엔모스 영역과 피모스 영역을 포함하는 반도체 기판에 구비된 소자 분리 구조에 의해 정의되는 활성 영역과, 활성 영역의 반도체 기판 내에 위치되는 3차원 리세스 채널 구조와, 3차원 리세스 채널 구조를 포함한 게이트 영역의 활성 영역 상부에 위치하는 게이트 절연막과, 엔모스 영역과 피모스 영역의 3차원 리세스 채널 구조를 매립하며, 게이트 절연막 상부에 형성되는 실리콘 게르마늄(Si1-xGex)층을 포함한 듀얼 폴리 게이트를 포함하되, 듀얼 폴리 게이트는 엔모스 영역에 엔-형 폴리실리콘층과 피모스 영역에 피-형 폴리실리콘층으로 형성된 하부 게이트 전극, 실리콘 게르마늄층, 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막으로 이루어진 일군으로부터 선택된 어느 하나로 형성된 배리어층 및 텅스텐층으로 형성된 상부 게이트 전극을 포함하는 것을 특징으로 한다.
또한, 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법은,
엔모스 영역과 피모스 영역을 포함하는 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계와, 활성 영역 상부에 게이트 절연막을 형성하는 단계와, 엔모스 영역의 게이트 절연막 상부에 엔-형 도전층 및 피모스 영역의 게이트 절연막 상부에 피-형 도전층을 형성하는 단계와, 엔-형 도전층 및 피-형 도전층 상부에 실리콘 게르마늄(Si1-xGex)층을 형성하는 단계와, 실리콘 게르마늄층 상부에 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나인 배리어층을 형성하는 단계와, 배리어층 상부에 텅스텐층을 형성하는 단계와, 텅스텐층, 실리콘 게르마늄층 및 도전층을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은,
엔모스 영역과 피모스 영역을 포함하는 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계와, 활성 영역 상부에 게이트 절연막을 형성하는 단계와, 엔모스 영역의 게이트 절연막 상부에 엔-형 도전층 및 피모스 영역의 게이트 절연막 상부에 피-형 도전층을 형성하는 단계와, 엔-형 도전층 및 피-형 도전층 상부에 실리콘 게르마늄 탄소(Si1-x-yGexCy)층을 형성하는 단계와, 실리콘 게르마늄 탄소층 상부에 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나인 배리어층을 형성하는 단계와, 배리어층 상부에 텅스텐층을 형성하는 단계와, 텅스텐층, 실리콘 게르마늄 탄소층 및 도전층을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법은,
엔모스 영역과 피모스 영역을 구비한 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 형성하는 단계와, 활성 영역의 반도체 기판 내에 3차원 리세스 채널 구조를 형성하는 단계와, 3차원 리세스 채널 구조를 포함한 엔모스 영역과 피모스 영역의 활성 영역 상부에 게이트 절연막을 형성하는 단계와, 게이트 절연막 상부에 불순물이 도핑된 폴리실리콘층을 형성하여 3차원 리세스 채널 구조를 매립하는 단계와, 불순물이 도핑된 폴리실리콘층 상부에 실리콘 게르마늄층을 형성하는 단계와, 실리콘 게르마늄층 상부에 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나인 배리어층을 형성하는 단계와, 배리어층 상부에 텅스텐층을 형성하는 단계와, 텅스텐층, 실리콘 게르마늄층 및 불순물이 도핑된 폴리실리콘층을 패터닝하여 엔모스 영역과 피모스 영역에 각각 엔모스 게이트 구조물과 피모스 게이트 구조물을 포함한 듀얼 폴리 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자를 도시한 단면도이다. 반도체 소자는 엔모스(NMOS) 게이트와 피모스(PMOS) 게이트의 듀얼 폴리 게이트(Dual poly gate)를 구비한 씨모스(CMOS) 트랜지스터를 도시한다. 이때, 반도체 소자는 소자 분리 구조(120), 게이트 절연막(140), 하부 게이트 전극(150), 실리콘 게르마늄층(160), 배리어층(170) 및 상부 게이트 전극(180)을 포함한다.
소자 분리 구조(120)는 엔모스 영역(1000n)과 피모스 영역(1000p)을 포함한 반도체 기판(110) 내에 구비되어 활성 영역(미도시)을 정의한다. 게이트 절연막(140)은 활성 영역의 반도체 기판(110) 상부에 위치한다. 본 발명의 일 실시 예에 따르면, 반도체 기판(110)은 피-형(P-type) 실리콘 기판인 것이 바람직하다. 또한, 소자 분리 구조(120)는 얇은 트렌치 분리(STI: Shallow trench isolation) 방법으로 형성하는 것이 바람직하다.
본 발명의 다른 실시 예에 따르면, 게이트 절연막(140)은 800~1,000℃의 온도하에서 습식 방법으로 10~100Å의 두께로 형성하는 것이 바람직하다. 또한, 게이트 절연막(140)은 엔모스 영역(1000n)과 피모스 영역(1000p)에서 두께를 달리하는 듀얼 게이트 절연막 방법으로 형성할 수 있다. 그리고, 게이트 절연막(140)은 산화 막(142) 및 질화막(144)의 적층구조로 형성할 수 있다.
또한, 하부 게이트 전극(150)은 게이트 절연막(140) 상부에 위치한다. 실리콘 게르마늄층(160)과 배리어층(170)은 하부 게이트 전극(150)과 상부 게이트 전극(180)의 사이에 위치한다. 본 발명의 일 실시 예에 따르면, 하부 게이트 전극(150)은 불순물이 도핑된 폴리실리콘층으로 형성한다. 이때, 엔모스 영역(1000n)의 하부 게이트 전극(150)은 인(P31)을 포함한 엔-형(n-type) 불순물 이온이 도핑되며, 피모스 영역(1000p)의 하부 게이트 전극(150)은 보론(B11)을 포함한 피-형(p-type) 불순물 이온이 도핑되는 것이 바람직하다. 또한, 하부 게이트 전극(150)의 두께는 600~1,000Å의 두께로 형성하는 것이 바람직하다.
본 발명의 다른 실시 예에 따르면, 하부 게이트 전극(150)과 상부 게이트 전극(180) 사이에 보론 아웃 디퓨전(Boron out-diffusion)을 방지하기 위하여 실리콘 게르마늄(Si1-xGex)층(160)을 형성하는 것이 바람직하다. 또한, 실리콘 게르마늄층(160)은 50~500Å의 두께로 형성하는 것이 바람직하다. 그리고, 실리콘 게르마늄층(160)의 게르마늄의 농도(X)는 0.01~0.6인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하부 게이트 전극(150)과 상부 게이트 전극(180) 사이에 보론 아웃 디퓨전을 방지하기 위하여 실리콘 게르마늄층(160) 대신 실리콘 게르마늄 탄소(Si1-xGexCy)층을 형성할 수도 있다.
본 발명의 다른 실시 예에 따르면, 실리콘 게르마늄층(160) 상부에 위치한 배리어층(170)은 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나로 형성하며, 그 두께는 30~70Å인 것이 바람직하다.
상부 게이트 전극(180)은 배리어층(170) 상부에 위치한다. 본 발명의 일 실시 예에 따르면, 상부 게이트 전극(180)은 텅스텐(W)층으로 형성하는 것이 바람직하며, 그 두께는 200~1,000Å인 것이 바람직하다. 또한, 텅스텐(W)층으로 형성된 상부 게이트 전극(180)의 두께는 300~700Å인 것이 바람직하다.
도 2는 본 발명의 다른 실시 예에 따른 반도체 소자를 도시한 단면도이다. 반도체 소자는 3차원 리세스 채널 구조와 엔모스 게이트와 피모스 게이트의 듀얼 폴리 게이트(Dual poly gate)를 구비한 씨모스 트랜지스터를 도시한다. 이때, 반도체 소자는 소자 분리 구조(220), 3차원 리세스 채널 구조(230), 게이트 절연막(240), 하부 게이트 전극(250), 실리콘 게르마늄층(260), 배리어층(270) 및 상부 게이트 전극(280)을 포함한다.
소자 분리 구조(220)는 엔모스 영역(2000n)과 피모스 영역(2000p)을 포함한 반도체 기판(210) 내에 구비되어 활성 영역(미도시)을 정의한다. 3차원 리세스 채널 구조(230)는 엔모스 영역(2000n)과 피모스 영역(2000p)의 활성 영역 하부의 반도체 기판(210) 내에 위치된다. 본 발명의 일 실시 예에 따르면, 3차원 리세스 채널 구조(230)는 벌브-형(Bulb-type)으로 형성된다. 또한, 벌브-형 리세스 채널 구 조(230)의 깊이는 활성 영역 상부로부터 1,000~2,000Å인 것이 바람직하다. 한편, 3차원 리세스 채널 구조(230) 벌브-형 리세스 채널 구조에 한정되는 것이 아니다. 따라서, 본 발명은 모든 3차원 리세스 채널 구조를 구비한 셀 및 듀얼 폴리 게이트에 적용할 수 있다.
또한, 게이트 절연막(240)은 3차원 리세스 채널 구조(230)를 포함한 게이트 영역(미도시)의 반도체 기판(210) 상부에 위치한다. 본 발명의 일 실시 예에 따르면, 게이트 절연막(240)은 800~1,000℃의 온도하에서 습식 방법으로 10~100Å의 두께로 형성하는 것이 바람직하다. 또한, 게이트 절연막(240)은 엔모스 영역(2000n)과 피모스 영역(2000p)에서 두께를 달리하는 듀얼 게이트 절연막 방법으로 형성할 수 있다. 그리고, 게이트 절연막(240)은 산화막(242) 및 질화막(244)의 적층구조로 형성할 수 있다.
그리고 하부 게이트 전극(250)은 게이트 절연막(240) 상부에 위치되며, 3차원 리세스 채널 구조(230)를 매립한다. 본 발명의 일 실시 예에 따르면, 하부 게이트 전극(250)은 LPCVD(Low pressure chemical deposition) 방법으로 인(P)을 포함한 불순물이 도핑된 폴리실리콘층으로 형성한다. 이때, 불순물이 도핑된 폴리실리콘층은 5~80Torr의 압력과 450~600℃의 온도하에서 PH3와 SiH4를 포함한 소스 가스를 이용하여 500~1,500Å의 두께로 형성한다. 또한, 도핑된 폴리실리콘층은 10~30Torr의 압력과 510~550℃의 온도하에서 600~1,000Å의 두께로 형성하는 것이 바림직하다. 한편, PH3의 도즈량은 1.0E20~3.0E20ions/㎠인 것이 바람직하다.
실리콘 게르마늄층(260)과 배리어층(270)은 하부 게이트 전극(250)과 상부 게이트 전극(280) 사이에 위치한다. 이때, 실리콘 게르마늄(Si1-xGex)층(260)은 보론 아웃 디퓨전을 방지할 수 있다. 본 발명의 일 실시 예에 따르면, 실리콘 게르마늄(260)층은 50~500Å의 두께로 형성하는 것이 바람직하다. 그리고 실리콘 게르마늄층(260)의 게르마늄의 농도(X)는 0.01~0.6인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하부 게이트 전극(250)과 상부 게이트 전극(280) 사이에 보론 아웃 디퓨전을 방지하기 위하여 실리콘 게르마늄층(260) 대신 실리콘 게르마늄 탄소(Si1-xGexCy)층을 형성할 수도 있다.
본 발명의 다른 실시 예에 따르면, 실리콘 게르마늄층(260) 상부에 위치한 배리어층(270)은 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나로 형성하며, 그 두께는 30~70Å인 것이 바람직하다.
또한, 상부 게이트 전극(280)은 배리어층(270) 상부에 위치한다. 본 발명의 일 실시 예에 따르면, 상부 게이트 전극(280)은 텅스텐(W)층을 포함한 금속층으로 형성하는 것이 바람직하다. 또한, 텅스텐층으로 형성된 상부 게이트 전극(280)은 300~700Å의 두께로 형성하는 것이 바람직하다.
한편, 피모스(PMOS)를 형성하기 위하여 피모스 영역(2000p)의 하부 게이트 전극(250)은 카운터 도핑 이온주입공정으로 피-형(P-type) 불순물 이온을 더 포함 한다. 본 발명의 일 실시 예에 따른 카운터 도핑 이온주입 공정은 붕소(B11)를 포함한 불순물을 이용하며, 5.0E15~5.0E17ions/㎠의 도즈량과 1~10keV의 에너지로 수행하는 것이 바람직하다. 또한, 피-형 카운터 불순물 이온은 1.0E16~9.0E16ions/㎠의 도즈량과 3~7keV의 에너지로 수행하는 것이 바람직하다.
도 3a 내지 3f는 본 발명의 일 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 엔모스 영역(3000n)과 피모스 영역(3000p)을 포함하는 반도체 기판(310) 내에 얕은 트렌치 분리(STI: Shallow trench isolation) 방법으로 활성 영역(미도시)을 정의하는 소자 분리 구조(320)를 형성한다. 다음으로, 소자 분리 구조(320)가 구비된 반도체 기판(310)에 불순물 이온을 주입하여 웰 및 채널 이온주입 영역(미도시)을 형성한다. 이후, 노출된 반도체 기판(310) 상부에 게이트 절연막(340)을 형성한 후, 전체 구조물 상부에 하부 게이트 도전층(350)을 형성한다.
본 발명의 일 실시 예에 따르면, 반도체 기판(310)은 피-형(P-type) 실리콘 기판인 것이 바람직하다. 또한, 게이트 절연막(340)은 800~1,000℃의 온도하에서 습식 방법으로 10~100Å의 두께로 형성되는 것이 바람직하다. 한편, 게이트 절연막(340) 형성 공정은 엔모스 영역(3000n)과 피모스 영역(3000p)에서 게이트 절연막의 두께를 달리하는 듀얼 게이트 절연(Dual gate insulating)막 형성 방법으로 수행할 수 있다. 그리고, 게이트 절연막(340)에 대한 형성 공정은 산화막(342)을 형성한 후, 산화막(342)의 표면에 암모니마(NH3)을 이용한 플라즈마 방법으로 질화 막(344)을 형성하여 적층구조로도 형성할 수도 있다.
본 발명의 다른 실시 예에 따르면, 하부 게이트 도전층(350)은 언도프된 비정질 실리콘(Undoped amorphous silicon)층인 것이 바람직하다. 이때, 언-도프된 비정질 실리콘층은 0.1~1.0Torr의 압력과 450~600℃의 온도하에서 Si2H6를 포함한 소스 가스를 이용하여 500~1,500Å의 두께로 형성하는 것이 바람직하다. 또한, 언-도핑된 폴리실리콘층은 0.1~0.3Torr의 압력과 480~540℃의 온도하에서 600~1,000Å의 두께로 형성하는 것이 바람직하다.
도 3b 및 3c를 참조하면, 전체 구조물 상부에 감광막(미도시)을 형성한 후, 피모스 영역(3000p)을 노출하는 마스크(미도시)로 감광막을 노광 및 현상하여 감광막 패턴(352)을 형성한다. 다음으로, 전체 구조물에 제 1 이온주입 공정(354)을 수행하여 노출된 하부 게이트 도전층(350)에 피모스 하부 게이트 도전층(350p)을 형성한 후, 감광막 패턴(352)을 제거한다. 이후, 전체 구조물 상부에 감광막(미도시)을 형성한 후, 엔모스 영역(3000n)을 노출하는 마스크(미도시)로 감광막을 노광 및 현상하여 감광막 패턴(356)을 형성한다. 그 다음, 전체 구조물에 제 2 이온주입 공정(358)을 수행하여 노출된 하부 게이트 도전층(350)에 엔모스 하부 게이트 도전층(350n)을 형성한다. 이때, 하부 게이트 도전층(350)은 피모스 하부 게이트 도전층(350p)과 엔모스 하부 게이트 도전층(350n)으로 정의된다.
본 발명의 일 실시 예에 따르면, 제 1 이온주입 공정(354)은 보론(B11)을 포함한 피-형 불순물 이온을 이용하며, 1.0E15~5.0E16ions/㎠의 도즈량과 1~10keV의 에너지로 수행하는 것이 바람직하다. 또한, 제 1 이온주입 공정(354)은 1.0E15~9.0E15ions/㎠의 도즈량과 2~6keV의 에너지로 수행하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 제 2 이온주입 공정(358)은 인(P31)을 포함한 엔-형 불순물 이온을 이용하며, 1.0E15~5.0E16ions/㎠의 도즈량과 1~30keV의 에너지로 수행하는 것이 바람직하다. 또한, 제 2 이온주입 공정(358)은 1.0E15~9.0E15ions/㎠의 도즈량과 10~20keV의 에너지로 수행하는 것이 바람직하다.
도 3d 내지 3f를 참조하면, 감광막 패턴(356)을 제거한 후, 전체 구조물 상부에 실리콘 게르마늄(Si1-xGex)층(360)을 형성한다. 다음으로, 실리콘 게르마늄층(360) 상부에 배리어층(370)을 형성한 후, 배리어층(370) 상부에 상부 게이트 도전층(380)과 게이트 하드 마스크층(390)을 형성한다. 이후, 게이트 하드 마스크층(390), 상부 게이트 도전층(380), 배리어층(370), 실리콘 게르마늄층(360), 하부 게이트 도전층(350) 및 게이트 절연막(340)을 패터닝하여 엔모스 영역(3000n)과 피모오스 영역(3000p)에 게이트 구조물(392)을 형성한다.
본 발명의 일 실시 예에 따르면, 실리콘 게르마늄층(360)은 50~500Å의 두께로 형성하는 것이 바람직하다. 또한, 실리콘 게르마늄층(360)의 게르마늄의 농도(X)는 0.01~0.6인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하부 게이트 도전층(350)과 상부 게이트 도전층(380) 사이에 보론 아웃 디퓨전을 방지하기 위하여 실리콘 게르마늄층(360) 대신 실리콘 게르마늄 탄소(Si1 - xGexCy)층을 형성할 수도 있다.
본 발명의 일 실시 예에 따르면, 배리어층(370)은 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 그리고, 배리어층(370)의 두께는 20~100Å인 것이 바람직하다. 또한, 배리어층(370)의 두께는 30~70Å인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 상부 게이트 도전층(380)은 텅스텐(W)층으로 형성하는 것이 바람직하다. 그리고, 상부 게이트 도전층(380)의 두께는 200~1,000Å인 것이 바람직하다. 한편, 상부 게이트 도전층(380)의 두께는 300~700Å인 것이 바람직하다.
도 4a 내지 4i는 본 발명의 다른 실시 예에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다. 엔모스 영역(4000n)과 피모스 영역(4000p)을 포함하는 반도체 기판(410) 상부에 패드 절연막(412)을 형성한 후, 소자 분리용 마스크로 패드 절연막(412) 및 반도체 기판(410)을 소정 깊이 식각하여 활성 영역을 정의하는 트렌치(미도시)를 형성한다. 다음으로, 전체 구조물 상부에 소자 분리용 절연막(미도시)을 형성하여 트렌치를 매립한 후, 패드 절연막(412)이 노출될 때까지 소자 분리용 절연막을 평탄화 식각하여 소자 분리 구조(420)를 형성한다. 이후, 소자 분리 구조(420)가 구비된 반도체 기판(410)에 불순물 이온을 주입하여 웰 및 채널 이온주입 영역(미도시)을 형성한다. 본 발명의 일 실시 예에 따르면, 패드 절연막(412)은 산화막, 질화막 및 이들의 조합으로 이루어진 군으로부터 선택된 어느 하나로 형성하는 것이 바람직하다. 또한, 패드 절연막(412)은 50~100Å의 두께로 형성하는 것이 바람직하다.
도 4b 및 4c를 참조하면, 전체 구조물 상부에 하드 마스크층(414)을 형성한 후, 하드 마스크층(414) 상부에 감광막(미도시)을 형성한다. 다음으로, 리세스 게이트 마스크(미도시)로 감광막을 노광 및 현상하여 리세스 게이트 영역을 정의하는 감광막 패턴(416)을 형성한 후, 감광막 패턴(416)을 식각 마스크로 하드 마스크층(414)과 패드 절연막(412)을 식각하여 하부의 반도체 기판(410)을 노출하는 리세스 영역(422)을 형성한다. 이후, 감광막 패턴(416)을 제거한 후, 하드 마스크층(414)을 식각 마스크로 리세스 영역(422) 하부에 노출된 반도체 기판(410)을 소정 두께 식각하여 제 1 리세스(424)를 형성한다. 본 발명의 일 실시 예에 따르면, 하드 마스크층(414)은 폴리실리콘층으로 형성하는 것이 바람직하다. 또한, 하드 마스크층(414)은 1,000~2,000Å의 두께로 형성하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 리세스 영역(422)은 게이트 영역 내에 위치되며, 리세스 영역(422)의 폭은 게이트 영역의 그것보다 좁은 것이 바람직하다. 또한, 제 1 리세스(424) 형성을 위한 식각 공정 시 하드 마스크층(414)도 함께 제거되는 것이 바람직하다.
도 4d를 참조하면, 제 1 리세스(424) 하부에 노출된 반도체 기판(410)을 추가 식각하여 제 2 리세스(426)를 형성한다. 이때, 제 1 리세스(424)와 제 2 리세스(426)로 정의되는 리세스 채널 구조(430)가 형성되며, 제 2 리세스(426)의 수평 선폭은 제 1 리세스(424)의 그것보다 크게 형성된다. 다음으로, 패드 절연막(412) 을 제거하여 리세스 채널 구조(430)를 포함한 반도체 기판(410)을 노출한 후, 리세스 채널 구조(430)를 포함한 반도체 기판(410) 상부에 리세스 채널 구조(430) 형성 시 발생된 손상을 치유하기 위한 희생 산화막(미도시)을 형성한다. 이후, 반도체 기판(410)에 문턱 전압 조절을 위하여 불순물 이온을 주입한 후, 세정 공정으로 희생 산화막을 제거하여 반도체 기판(410)을 노출한다. 그 다음, 리세스 채널 구조(430)를 포함한 반도체 기판(410) 상부에 게이트 절연막(440)을 형성한다.
본 발명의 일 실시 예에 따르면, 리세스 채널 구조(430)의 수직 깊이는 1,000~2,000Å인 것이 바람직하다. 또한, 제 2 리세스(426)에 대한 식각 공정은 등방성(Isotropic) 식각 방법으로 수행하는 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 패드 절연막(412)에 대한 제거 공정은 습식 식각 방법으로 수행하는 것이 바람직하다. 또한, 희생 산화막의 제거를 위한 세정 공정은 불산(HF)을 포함하는 것이 바람직하다. 이때, 희생 산화막의 두께가 얇아 소자 분리 구조(420)에 손상을 최소화한다. 그리고, 문턱 전압 조절을 위한 불순물 이온 주입 공정은 BF2, P31, As75와 같은 불순물을 포함하여 수행하는 것이 바람직하다.
또한, 본 발명의 다른 실시 예에 따르면, 게이트 절연막(440)은 800~1,000℃의 온도하에서 습식 산화 방식으로 10~100Å의 두께로 형성하는 것이 바람직하다. 또한, 게이트 절연막(440)에 대한 형성 공정은 엔모스 영역(4000n)과 피모스 영역(4000p)에서 게이트 절연막의 두께를 달리하는 듀얼 게이트 절연막 방법으로 수행될 수 있다. 그리고, 게이트 절연막(440)에 대한 형성 공정은 산화막(442)을 형 성한 후, 산화막(442)의 상부 표면에 암모니아(NH3)를 이용한 플라즈마 방법으로 질화막(444)을 형성하여 적층구조로 형성할 수도 있다.
도 4e 및 4f를 참조하면, 전체 구조물 상부에 하부 게이트 도전층(450)을 형성하여 게이트 절연막(440)을 포함한 리세스 채널 구조(430)를 매립한다. 다음으로, 하부 게이트 도전층(450) 상부에 감광막(미도시)을 형성한 후, 피모스 영역(4000p)을 노출하는 마스크(미도시)로 감광막을 노광 및 현상하여 감광막 패턴(452)을 형성한다. 이후, 전체 구조물에 피모스 형성을 위한 이온주입 공정(454)을 수행한다.
본 발명의 일 실시 예에 따르면, 하부 게이트 도전층(450)은 도핑된 폴리실리콘층인 것이 바람직하다. 이때, 도핑된 폴리실리콘층은 5~80Torr의 압력과 450~600℃의 온도하에서 PH3와 SiH4를 포함한 소스 가스를 이용한 LPCVD 방법으로 500~1,500Å의 두께로 형성하는 것이 바람직하다. 또한, 도핑된 폴리실리콘층은 10~30Torr의 압력과 510~550℃의 온도하에서 600~1,000Å의 두께로 형성하는 것이 바람직하다. 한편, PH3의 농도는 1.0E20~3.0E20ions/㎠인 것이 바람직하다.
본 발명의 다른 실시 예에 따르면, 피모스 형성을 위한 이온주입 공정(454)은 피-형(P-type) 카운터 도핑(Counter doping) 방법으로 수행하는 것이 바람직하다. 이때, 이온주입 공정(454)은 보론(B11)을 포함한 피-형 불순물 이온을 이용하며, 5.0E15~5.0E17ions/㎠의 도즈량과 1~10keV의 에너지로 수행하는 것이 바람직하다. 또한, 이온주입 공정(454)은 1.0E16~9.0E16ions/㎠의 도즈량과 3~7KeV의 에너 지로 수행하는 것이 바람직하다.
도 4g 내지 4i를 참조하면, 감광막 패턴(452)을 제거한 후, 엔모스 영역(4000n)과 피모스 영역(4000p)을 포함한 반도체 기판(410) 상부에 하부 게이트 도전층(450)과 상부 게이트 도전층(480) 사이의 보론 아웃 디퓨전을 방지하기 위하여 실리콘 게르마늄(Si1-xGex)층(460)을 형성한다. 본 발명의 일 실시 예에 따르면, 실리콘 게르마늄층(460)의 두께는 50~500Å인 것이 바람직하다. 또한, 실리콘 게르마늄의 농도(X)는 0.01~0.6인 것이 바람직하다. 본 발명의 다른 실시 예에 따르면, 하부 게이트 전극(450)과 상부 게이트 전극(480) 사이에 보론 아웃 디퓨전을 방지하기 위하여 실리콘 게르마늄층(460) 대신 실리콘 게르마늄 탄소(Si1 - xGexCy)층을 형성할 수도 있다.
다음으로, 실리콘 게르마늄층(460) 상부에 배리어층(470)을 형성한 후, 그 상부에 상부 게이트 도전층(480)과 게이트 하드 마스크층(490)을 형성한다. 이후, 게이트 하드 마스크층(490), 상부 게이트 도전층(480), 배리어층(470), 실리콘 게르마늄층(460), 하부 게이트 도전층(450) 및 게이트 절연막(440)을 패터닝하여 엔모스 영역(4000n)과 피모스 영역(4000p)에 게이트 구조물(492)을 형성한다.
본 발명의 일 실시 예에 따르면, 그리고, 배리어층(470)은 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나로 형성하며, 그 두께는 20~100Å인 것이 바람직하다. 또한, 배리 어층(470)의 두께는 30~70Å인 것이 바람직하다.
본 발명의 다른 실시 예에 따르면, 상부 게이트 도전층(480)은 텅스텐(W)층으로 형성하는 것이 바람직하다. 그리고, 상부 게이트 도전층(480)의 두께는 200~1,000Å인 것이 바람직하다. 한편, 상부 게이트 도전층(480)의 두께는 300~700Å인 것이 바람직하다.
한편, 본 발명은 듀얼 씨모스 트랜지스터(Dual CMOS transistor)를 구현하기 위한 것이며, 크기가 줄어든 플레쉬 메모리(Flash memory) 및 에스램(SRAM) 등과 같이 듀얼 씨모스 트랜지스터를 구비한 소자에서 소자 크기의 축소, 높은 브레이크다운 전압(BVdss) 및 낮은 누설전류(Leakage current)를 구현하는데 사용될 수 있다. 즉, 피모스(PMOS) 트랜지스터의 크기를 축소하며, 문턱 전압(Threshold voltage)을 낮춘 소자를 구현할 수 있고, 동시에 낮은 내부 구동 전압과 높은 펀치-쓰루 전압 특성을 갖는 소자를 구현할 수 있다. 또한, 상술한 바와 같은 본 발명은 바람직한 실시 예에 따라 기술되어 있으나, 상기한 실시 예는 그 설명을 위한 것이며 제한하기 위한 것이 아님을 주의하여야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 및 그 제조 방법은 실리콘 게르마늄층으로 보론 아웃 디퓨전을 방지하여 소자의 동작 특성의 개선할 수 있는 효과가 있다. 또한, 게이트 절연막의 신뢰성을 향상시킬 수 있는 이점이 있다. 따라서, 소자의 신뢰도를 향상과 수율을 증가시킬 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 엔모스(NMOS) 영역과 피모스(PMOS) 영역을 포함하는 반도체 기판에 구비된 소자 분리 구조에 의해 정의되는 활성 영역;게이트 영역의 상기 활성 영역 상부에 위치하는 게이트 절연막; 및상기 게이트 절연막 상부에 위치하며, 실리콘 게르마늄(Si1-xGex)층을 포함한 듀얼 폴리 게이트를 포함하되,상기 듀얼 폴리 게이트는 상기 엔모스 영역에 엔-형 폴리실리콘층과 상기 피모스 영역에 피-형 폴리실리콘층으로 형성된 하부 게이트 전극, 상기 실리콘 게르마늄층, 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막으로 이루어진 일군으로부터 선택된 어느 하나로 형성된 배리어층 및 텅스텐층으로 형성된 상부 게이트 전극의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 실리콘 게르마늄층의 두께는 50~150Å인 것을 특징으로 하는 반도체 소자.
- 제 1항에 있어서,상기 실리콘 게르마늄(Si1 - xGex)층의 게르마늄 농도(X)는 0.01~0.6인 것을 특징으로 하는 반도체 소자.
- 삭제
- 엔모스 영역과 피모스 영역을 포함하는 반도체 기판에 구비된 소자 분리 구조에 의해 정의되는 활성 영역;상기 활성 영역의 상기 반도체 기판 내에 위치되는 3차원 리세스 채널 구조;상기 3차원 리세스 채널 구조를 포함한 게이트 영역의 상기 활성 영역 상부에 위치하는 게이트 절연막; 및상기 엔모스 영역과 상기 피모스 영역의 상기 3차원 리세스 채널 구조를 매립하며, 상기 게이트 절연막 상부에 형성되는 실리콘 게르마늄(Si1-xGex)층을 포함한 듀얼 폴리 게이트를 포함하되,상기 듀얼 폴리 게이트는 상기 엔모스 영역에 엔-형 폴리실리콘층과 상기 피모스 영역에 피-형 폴리실리콘층으로 형성된 하부 게이트 전극, 상기 실리콘 게르마늄층, 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막으로 이루어진 일군으로부터 선택된 어느 하나로 형성된 배리어층 및 텅스텐층으로 형성된 상부 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
- 엔모스 영역과 피모스 영역을 포함하는 반도체 기판에 소자 분리 구조를 형성하여 활성 영역을 정의하는 단계;상기 활성 영역 상부에 게이트 절연막을 형성하는 단계;상기 엔모스 영역의 상기 게이트 절연막 상부에 엔-형 도전층 및 상기 피모스 영역의 상기 게이트 절연막 상부에 피-형 도전층을 형성하는 단계;상기 엔-형 도전층 및 상기 피-형 도전층 상부에 실리콘 게르마늄(Si1-xGex)층을 형성하는 단계;상기 실리콘 게르마늄층 상부에 텅스텐 실리사이드(WSix)층/텅스텐 질화(WN)막의 적층구조, 티타늄(Ti)층/텅스텐 질화막의 적층구조 및 티타늄층/텅스텐 실리사이드 질화(WSixN)막의 적층구조로 이루어진 일군으로부터 선택된 어느 하나인 배리어층을 형성하는 단계;상기 배리어층 상부에 텅스텐층을 형성하는 단계; 및상기 텅스텐층, 상기 실리콘 게르마늄층 및 상기 도전층을 패터닝하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 게이트 절연막은 산화막 및 질화막의 적층구조를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 엔-형 및 상기 피-형 도전층 형성 단계는상기 소자 분리 구조 및 상기 게이트 절연막 상부에 언도프트 비정질 실리콘층을 형성하는 단계; 및상기 언도프트 비정질 실리콘층에 인(P) 또는 보론(B)을 포함한 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6항에 있어서,상기 실리콘 게르마늄(Si1 - xGex)층의 게르마늄의 농도(X)는 0.01~0.6인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
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