KR100600243B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 실리콘 기판 상에 게이트 산화막과 하드 마스크로 이용되는 폴리 실리콘 게이트를 순차적으로 형성하는 단계; 상기 폴리 실리콘 게이트 상에 하드 마스크용 산화막을 형성하는 단계; HTO 라이너 산화막과 질화물 스페이서를 순차적으로 형성하는 단계; 불산으로 산화막을 제거한 후 선택적 게르마늄을 형성하는 단계; LTO 산화막을 형성하는 단계; 소스/드레인 형성 불순물을 이온 주입하는 단계; RTA로 어닐링하는 단계 및 상기 LTO 산화막과 하드 마스크용 산화막을 완전히 제거한 후 실리사이드를 형성하는 단계로 이루어짐에 기술적 특징이 있고, 화학적 증착법으로 증착시킨 게르마늄층의 게르마늄이 소스/드레인 이온주입시 주입된 붕소의 확산을 억제하여 최종적으로 얇은 접합 공정을 통해 소자 성능을 안정화하는 효과가 있다.
얇은 접합, 단채널, 하드 마스크, 선택적 게르마늄막
Description
도 1a 내지 도 1d는 종래의 트랜지스터를 형성하는 방법을 나타내는 공정 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 게르마늄이 붕소의 확산을 억제케하여 극 미세 얇은 접합 제조 방법에 관한 것이다.
최근 반도체 소자의 설계 기술이 급속하게 작아짐에 따라 트랜지스터의 구조에도 많은 변화가 요구되고 있다. 동작 속도를 향상시키면서 고집적화를 이루기 위해 단채널 소자가 요구된다. 그러나, 상기 트랜지스터의 채널 길이가 짧아짐에 따라 발생되는 펀치쓰루(Punch Through) 현상 등은 소자의 전기적 특성에 악영향을 줄 수 있다.
상기와 같은 문제점을 해결하기 위해 트랜지스터 동작시 소스(Source)와 드레인(Drain) 간의 전기장의 세기를 감소시키기 위한 얇은 접합(Shallow Junction)을 구현하여 상기 부가적 효과를 완화시키고 있다. 상기 얇은 접합의 구현을 위하여 LDD(ightly Doped Drain) 형태의 소스 및 드레인 전극을 갖는 트랜지스터가 개발되었다.
도 1a 내지 도 1d는 종래의 트랜지스터를 형성하는 방법을 나타내는 공정 단면도이다. 도 1a에 도시된 바와 같이, 소자 분리 영역이 구분된 기판(5)을 마련하고, 상기 소자 분리 영역 중에서 활성 영역의 기판(5) 상에 게이트 전극(20)을 형성한다. 상기 게이트 전극(20)은 게이트 산화막 패턴(10)과 게이트 폴리막 패턴(15)을 갖는다.
도 1b에 도시된 바와 같이, 상기 게이트 전극(20)을 이온 주입 마스크로 사용하는 이온 주입을 실시하여 상기 기판(5)에 이온(25)을 주입시킨다. 이에 따라, 상기 이온 주입을 실시함으로서 상기 게이트 전극(20)과 인접하는 기판(5)에 저농도의 소스/드레인 전극이 형성된다.
도 1c에 도시된 바와 같이, 상기 저농도의 소스/드레인 전극(30)이 형성된 기판(5)의 게이트 전극(20)의 양측벽에 스페이서(35)를 만든다.
도 1d에 도시된 바와 같이, 상기 스페이서(35)를 이온 주입 마스크로 사용하는 이온 주입을 실시하여 상기 기판(5)에 이온(40)을 주입시킨다. 이에 따라, 상기 이온 주입에 의해 고농도의 소스/드레인 전극(30a)이 형성된다.
상기와 같은 종래기술은 소자의 집적화가 가속되면서, 얇은 접합을 형성하기 위해 저 에너지 붕소로 이온 주입을 실시하지만, 붕소의 높은 확산과 낮은 고용도(Solid Solubility)로 인해 얇은 접합이 어렵고, 활성(Active) 저항도 낮게 제어하기 어려운 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 하드 마스크(Hard Mask)로 이용되는 실리콘 산화막 위에 폴리 실리콘 게이트(Poly Silcon Gate)를 형성한 후, HTO(High Temperature Oxidation) 라이너(Liner) SiO2를 형성하고, 질화물 스페이서(Nitride Spacer)를 형성한 후, 선택적 게르마늄(Selective Germanium)을 저압화학증착(Low Pressure Chemical Vapour Deposition)법으로 증착하여 활성 영역에만 키워지게 하고, 소스/드레인 형성 불순물을 게르마늄층에 이온 주입을 한 후, 불순물의 활성화를 위하여 RTA(Rapid Thermal Annealing)로 어닐링을 실시하여, 결과적 선택적 게르마늄층의 게르마늄이 붕소의 확산을 억제하여 얇은 접합을 형성하는 반도체 소자의 제조 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판 상에 게이트 산화막과 하드 마스크로 이용되는 폴리 실리콘 게이트를 순차적으로 형성하는 단계; 상기 폴리 실리콘 게이트 상에 하드 마스크용 산화막을 형성하는 단계; HTO 라이너 산화막과 질화물 스페이서를 순차적으로 형성하는 단계; 불산으로 산화막을 제거한 후 선택적 게르마늄을 형성하는 단계; LTO 산화막을 형성하는 단계; 소스/드레인 형성 불순물을 이온 주입하는 단계; RTA로 어닐링하는 단계 및 상기 LTO 산화막과 하드 마스크용 산화막을 완전히 제거한 후 실리사이드를 형성하는 단계를 포함하여 이루어진 반도체 소자의 제조 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 나타내는 공정 단면도이다. 도 2a에 도시된 바와 같이, 기판(100) 상에 게이트 산화막(110)과 폴리 실리콘 게이트(120)를 형성한다. 상기 폴리 실리콘 게이트(120) 상에 하드 마스크용 실리콘 산화막(130)을 증착한다. 그 두께는 50Å ~ 300Å이다.
도 2b에 도시된 바와 같이, 50Å ~ 100Å의 두께로 HTO 라이너 산화막(140)을 형성한 후, 100Å ~ 300Å의 두께로 질화물 스페이서(150)를 형성한다.
도 2c에 도시된 바와 같이, 불산(HF)을 이용해 산화막을 제거하고, 선택적 게르마늄(160)을 증착한다. 이 공정은 GeH4 가스를 이용하여 공정온도는 300℃ ~ 500℃로 하고, 압력은 50mTorr ~ 70mTorr로 하며, LPCVD 방법으로 500Å ~ 700Å 두께로 증착한다. 따라서, 활성 영역만 게르마늄이 증착되며, SiO2 또는 질화물 등 의 영역에는 형성되지 않는다.
도 2d에 도시된 바와 같이, 소스/드레인 이온주입시 스크린(Screen) 산화막으로 LTO(Low Temperature Oxide) 산화막(170)을 증착한다. 상기 LTO 산화막(170)은 500Å ~ 1000Å 두께로 증착한다.
도 2e에 도시된 바와 같이, 소스/드레인 영역을 불순물로 이온 주입한다. PMOS인 경우에는 붕소(B+) 이온을 사용하는데, 주입 에너지는 3keV ~ 10keV이고, 주입량은 3E15 ~ 6E15 ions/cm2으로 한다.
도 2f에 도시된 바와 같이, RTA로 어닐링하여 이온 주입한 불순물을 활성화한다. 이때, N2 분위기에서 공정온도는 700℃ ~ 900℃이고, 시간은 5분 ~ 10분을 실시한다. 이로 인해, 상기 선택적 게르마늄 증착층의 게르마늄에 의해 붕소의 확산은 급격히 억제되어, 실리콘 표면에 얇은 접합(180)이 형성된다.
이후, 상기 스크린 산화막(170)과 하드 마스크용 산화막(130)을 완전히 제거한 후, 실리사이드(Silicide) 공정을 순차적으로 진행하는 일련의 과정을 거쳐 반도체 소자의 제조를 완료한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 반도체 소자의 제조 방법은 화학적 증착법으로 증착시킨 게르마늄층의 게르마늄이 소스/드레인 이온주입시 주입된 붕소의 확산을 억제하여 최종적으로 얇은 접합 공정을 통해 소자 성능을 안정화하는 효과가 있다.
Claims (9)
- 반도체 소자의 제조 방법에 있어서,실리콘 기판 상에 게이트 산화막과 하드 마스크로 이용되는 폴리 실리콘 게이트를 순차적으로 형성하는 단계;상기 폴리 실리콘 게이트 상에 하드 마스크용 산화막 패턴을 형성하는 단계;상기 게이트 산화막, 상기 폴리 실리콘 게이트 및 상기 산화막 패턴을 덮는 HTO 라이너 산화막을 형성하는 단계;상기 라이너 산화막 상에 스페이서를 형성하는 단계;상기 스페이서를 마스크로 이용하여 불산으로 상기 하드 마스크용 산화막 패턴 상에 배치된 상기 라이너 산화막을 제거한 후 상기 반도체 기판의 표면에 선택적 게르마늄층을 형성하는 단계;상기 게르마늄층을 덮는 LTO 산화막을 형성하는 단계;소스/드레인 형성하기 위한 불순물을 이온 주입하는 단계;RTA로 어닐링하는 단계; 및상기 LTO 산화막과 상기 하드 마스크용 산화막 패턴을 제거한 후 실리사이드를 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 하드 마스크용 산화막 패턴의 두께는 50Å ~ 300Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 HTO 라이너 산화막은 50Å ~ 100Å의 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 질화물 스페이서는 100Å ~ 300Å의 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 선택적 게르마늄 증착은 GeH4 가스를 이용하고, 공정온도는 300℃ ~ 500℃, 압력은 50mTorr ~ 70mTorr, LPCVD 방법으로 500Å ~ 700Å 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 LTO 산화막은 스크린 산화막으로 500Å ~ 1000Å 두께인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 소스/드레인 불순물은 붕소 이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 7항에 있어서,상기 붕소 이온은 주입 에너지 3keV ~ 10keV, 이온 주입량은 3E15 ~ 6E15 ions/cm2으로 주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1항에 있어서,상기 RTA 어닐링은 N2 분위기에서 공정온도는 700℃ ~ 900℃, 시간은 5분 ~ 10분인 것을 특징으로 하는 반도체 소자의 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |