KR100929063B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 더욱 상세하게는 게이트 절연막의 손상을 치유하여 누설전류 특성 및 신뢰성을 향상시키는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 전극 형성 방법은 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판의 상부에 게이트 절연막 및 게이트 도전막을 순차로 형성하는 제1 단계; 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극을 패터닝하는 제2 단계; 게이트 전극 및 게이트 절연막의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행하는 제3 단계; LDD 이온주입 및 포켓 이온주입 공정을 수행하는 제4 단계; 불산 용액으로 손상된 측벽 산화막 및 게이트 절연막의 가장자리를 제거하는 제5 단계; 잔존하는 게이트 전극 및 게이트 절연막의 손상을 치유하기 위해 건식 산화공정을 수행하는 제6 단계; 그리고 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행하는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법에 의하면 측면 산화막과 게이트 절연막 내에 잔존하는 플라즈마 손상을 제거함으로써 게이트 전극의 누설전류를 감소시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
게이트 절연막, 플라즈마 손상, 누설 전류, GOI(gate oxide integrity)
Description
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 더욱 상세하게는 게이트 절연막의 손상을 치유하여 누설전류 특성 및 신뢰성을 향상시키는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
반도체 소자가 집적화됨에 따라 소자의 크기가 작아지면서 GOI(gate oxide integrity) 특성이 중요하게 대두하고 있다. 여기서 GOI는 게이트 절연막의 품질 정도를 말하는 것으로서, 전압을 증가하면서 누설전류가 파괴전류가 될 때의 전압(BV : breakdown voltage)으로 나타낸다.
최근 생산되는 메모리 및 비메모리 분야의 반도체 소자가 각종 모바일(mobile) 제품에 사용되는 비율이 증가함에 따라서 더욱 낮은 누설전류 특성에 대한 요구가 커지고 있다.
특히 90nm 이하의 초미세 반도체 소자의 구조에서는 저전력 소모를 위해 낮은 문턱전압(low threshold voltage) 구동이 요구되고 있고, 게이트 절연막의 두께가 20Å 이하로 작아짐에 따라 누설전류 문제 및 신뢰성 문제가 크게 대두되고 있는 실정이다.
게이트 영역에서의 누설전류 및 신뢰성 문제는 게이트 식각 공정 시 발생하는 플라즈마 손상(plasma damage)과 이후 진행되는 각종 이온 주입(ion implantation) 공정에 의한 영향이 매우 크므로 이러한 손상을 치유하는 것이 매우 중요하다 할 수 있다.
일반적으로 현재까지 사용되고 있는 공정에서는 이러한 게이트 영역에서 유발된 손상을 어닐(anneal) 공정에 의해서 치유(curing)하는 방법을 사용하고 있지만 한계가 있으며 이는 반도체 소자의 특성을 저해시키는 원인이 된다.
도 1a 내지 도 1e는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정별 반도체 소자의 단면도이다.
첨부된 도 1a에 도시한 바와 같이, 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막(20)이 형성된 반도체 기판(10)의 상부에 게이트 절연막(30) 및 게이트 도전막(40)을 형성한다.
첨부된 도 1b에 도시한 바와 같이, 게이트 전극 형성을 위한 포토리소그래피(photolithography) 및 식각(etch) 공정을 진행하여 게이트 전극(gate electrode)(40a)을 패터닝한다.
첨부된 도 1c에 도시한 바와 같이, 게이트 전극 식각 공정에서 발생하는 게이트 전극(40a) 및 게이트 절연막(30)의 플라즈마 손상을 치유하기 위한 측벽 산화(sidewall oxidation) 및 어닐 공정을 수행한다.
첨부된 도 1d에 도시한 바와 같이, LDD(lightly doped drain, 이하 'LDD'라 한다) 이온주입 및 포켓 이온 주입(pocket ion implantation) 공정을 수행한다.
첨부된 도 1e에 도시한 바와 같이, 측벽 어닐(sidewall anneal) 및 스페이서(spacer) 형성 공정 및 소스/드레인(source/drain) 이온주입 공정을 수행한다. 즉 이온 주입 공정에 의해 발생된 손상을 치유하기 위해 RTP(rapid thermal process) 공정을 진행한 후, 스페이서 막을 증착한 후 에치백(etch back) 식각을 진행하여 스페이서(50)를 형성하는 것이다. 상기 스페이서 막은 CVD 증착 방식의 실리콘산화막을 사용할 수 있으며, 버퍼 산화막/실리콘질화막 또는 버퍼 산화막/실리콘질화막/실리콘산화막의 적층구조로 형성하는 것도 가능하다.
이후 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 고농도 분순물을 상기 반도체 기판에 이온주입하여 소오스/드레인 영역을 형성하여 종래의 반도체 소자의 게이트 전극 형성 방법을 완성한다.
그러나 첨부된 도 2에 도시한 바와 같이 종래의 반도체 소자의 게이트 전극 형성 방법에 의하면, 게이트 전극의 측면 산화막과 게이트 절연막 내에 플라즈마 손상이 잔존하여 반도체 소자의 누설전류 특성 및 신뢰성을 열화시키는 문제점이 있다. 도 2는 LDD 및 포켓 이온 주입 공정 후 플라즈마 손상을 보여주는 반도체 소자의 단면도이다.
따라서 본 발명은 상술한 제반 문제점을 해결하고자 안출된 것으로, 측면 산화막과 게이트 절연막 내에 잔존하는 플라즈마 손상을 제거하여 반도체 소자의 누설전류 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공함에 그 목적이 있다.
상술한 바와 같은 목적을 구현하기 위한 본 발명의 반도체 소자의 게이트 전극 형성 방법은 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판의 상부에 게이트 절연막 및 게이트 도전막을 순차로 형성하는 제1 단계; 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극을 패터닝하는 제2 단계; 게이트 전극 및 게이트 절연막의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행하는 제3 단계; LDD 이온주입 및 포켓 이온주입 공정을 수행하는 제4 단계; 불산 용액으로 손상된 측벽 산화막 및 게이트 절연막의 가장자리를 제거하는 제5 단계; 잔존하는 게이트 전극 및 게이트 절연막의 손상을 치유하기 위해 건식 산화공정을 수행하는 제6 단계; 그리고 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행하는 제7 단계;를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기 제5 단계는 HF:H2O 비율이 1:19로 희석된 불산 용액으로 30 ~ 40초 침지하는 것을 특징으로 한다.
또한, 상기 제6 단계는 O2와 H2가스를 사용하여 750 ~ 850℃의 온도에서 진행하는 것을 특징으로 한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법에 의하면 측면 산화막과 게이트 절연막 내에 잔존하는 플라즈마 손상을 제거함으로써 게이트 전극의 누설전류를 감소시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
본 발명의 일실시예에 따른 반도체 소자의 게이트 전극 형성 방법은 제1 단계 내지 제7 단계를 포함하여 이루어져 있다.
상기 제1 단계는 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막 이 형성된 반도체 기판의 상부에 게이트 절연막 및 게이트 도전막을 순차로 형성하는 단계이다.
상기 제2 단계는 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극을 패터닝하는 단계이다.
상기 제3 단계는 게이트 전극 및 게이트 절연막의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행하는 단계이다.
상기 제4 단계는 LDD 이온주입 및 포켓 이온주입 공정을 수행하는 단계이다.
상기 제5 단계는 불산 용액으로 손상된 측벽 산화막 및 게이트 절연막의 가장자리를 제거하는 단계이다.
상기 제6 단계는 잔존하는 게이트 전극 및 게이트 절연막의 손상을 치유하기 위해 건식 산화공정을 수행하는 단계이다.
상기 제7 단계는 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행하는 단계이다.
본 발명의 다른 일실시예에 따른 반도체 소자의 게이트 전극 형성 방법에서, 상기 제5 단계는 HF:H2O 비율이 1:19로 희석된 불산 용액으로 30 ~ 40초 침지하는 것이 바람직하다.
본 발명의 또 다른 일실시예에 따른 반도체 소자의 게이트 전극 형성 방법에서 상기 제6 단계는 O2와 H2가스를 사용하여 750 ~ 850℃의 온도에서 진행하는 것이 바람직하다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대한 구성 및 작용을 상세히 설명하면 다음과 같다.
도 3a 내지 도 3g는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정별 반도체 소자의 단면도이다.
첨부된 도 3a를 참조하면, 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막(20)이 형성된 반도체 기판(10)의 상부에 게이트 절연막(30) 및 게이트 도전막(40)을 순차로 형성한다. 이때 형성되는 필드 산화막(20)은 STI(shallow trench isolation) 공정 또는 LOCOS(local oxidation of silicon) 공정에 의하여 형성하고, 상기 게이트 도전막(40)은 폴리 실리콘막을 증착하는 것이 바람직하다.
첨부된 도 3b를 참조하면, 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극(40a)을 패터닝한다. 이때 상기 게이트 전극(40a)은 반응성 이온 식각(reactive ion etch) 방식으로 패터닝된다.
특히 최근에는 반도체소자가 고집적화됨에 따라 미세한 패턴을 형성하기 위하여서는 식각속도를 높일 수 있고, 로딩 효과(loading effect)를 감소시킬 수 있는 고밀도 플라즈마(high densitiy plasma) 식각 장비를 사용에 따라 가속된 이온의 충돌에 의한 물리적 손상(physical damage)뿐만 아니라 차아징 손상(charging damage) 등의 플라즈마 손상이 발생하게 된다.
첨부된 도 3c를 참조하면, 게이트 전극(40a) 및 게이트 절연막(30)의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행한다. 이때 형성되는 측벽 산화막(sidewall oxide)는 20 ~ 80Å의 두께로 형성하고, 어닐 공정은 800 ~ 950℃의 온도에서 진행하는 것이 바람직하다.
첨부된 도 3d를 참조하면, LDD 이온주입 및 포켓 이온주입 공정을 수행한다. 이 단계에서도 가속된 이온의 충돌에 의한 추가적인 물리적 손상이 발생하게 된다.
첨부된 도 3e를 참조하면, 불산(HF) 용액으로 손상된 측벽 산화막 및 게이트 절연막(30)의 가장자리를 제거한다. 따라서 손상된 측벽 산화막 및 게이트 절연막(30)의 대부분은 이 단계에서 제거된다. 이때 HF:H2O 비율이 1:19로 희석된 불산 용액에 30 ~ 40초 침지함으로써 상기 손상된 측벽 산화막 및 게이트 절연막(30)을 제거하는 것이 바람직하다.
첨부된 도 3f를 참조하면, 잔존하는 게이트 전극(40a) 및 게이트 절연막(30)의 손상을 치유하기 위해 건식 산화공정을 수행한다. 따라서 추가적인 열 산화(thermal oxidation) 방식에 의한 산화 공정을 통하여 잔존하는 측벽 산화막 및 게이트 절연막(30)의 손상을 치유함과 더불어 게이트 절연막(30)의 보완이 이루어진다. 이때 상기 산화 공정은 O2와 H2가스를 사용하여 750 ~ 850℃의 온도에서 진행하는 것이 바람직하다.
첨부된 도 3g를 참조하면, 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행한다. 즉 이온 주입 공정에 의해 주입된 불순물(dopant)의 활성화(activation)을 위해 RTP 공정을 진행하고나서, 스페이서 막을 증착한 후 에치백 식각을 진행하여 스페이서(50)를 형성한다.
이후 상기 게이트 전극 및 상기 스페이서를 마스크로 하여 고농도 분순물을 상기 반도체 기판에 이온주입하여 소오스/드레인 영역을 형성하여 본 발명의 일실시예에 따른 반도체 소자의 게이트 전극 형성 방법을 완성한다.
본 발명은 상기 실시 예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 수정·변형되어 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
도 1a 내지 도 1e는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정별 반도체 소자의 단면도,
도 2는 LDD 및 포켓 이온 주입 공정 후 플라즈마 손상을 보여주는 반도체 소자의 단면도,
도 3a 내지 도 3g는 종래의 반도체 소자의 게이트 전극 형성 방법을 설명하기 위한 공정별 반도체 소자의 단면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 반도체 기판 20 : 필드 산화막
30 : 게이트 절연막 40 : 게이트 도전막
50 : 스페이서 40a : 게이트 전극
Claims (3)
- 활성영역 및 소자간 분리영역을 정의하기 위한 필드 산화막이 형성된 반도체 기판의 상부에 게이트 절연막 및 게이트 도전막을 순차로 형성하는 제1 단계; 게이트 전극 형성을 위한 포토리소그래피 및 식각 공정을 진행하여 게이트 전극을 패터닝하는 제2 단계; 게이트 전극 및 게이트 절연막의 플라즈마 손상을 치유하기 위한 측벽 산화 및 어닐 공정을 수행하는 제3 단계; LDD 이온주입 및 포켓 이온주입 공정을 수행하는 제4 단계; 불산 용액으로 손상된 측벽 산화막 및 게이트 절연막의 가장자리를 제거하는 제5 단계; 잔존하는 게이트 전극 및 게이트 절연막의 손상을 치유하기 위해 건식 산화공정을 수행하는 제6 단계; 그리고 측벽 어닐 및 스페이서 형성 공정 및 소스/드레인 이온주입 공정을 수행하는 제7 단계;를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 제5 단계는 HF:H2O 비율이 1:19로 희석된 불산 용액으로 30 ~ 40초 침지하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제1항에 있어서, 상기 제6 단계는 O2와 H2가스를 사용하여 750 ~ 850℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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| KR1020070100741A KR100929063B1 (ko) | 2007-10-08 | 2007-10-08 | 반도체 소자의 게이트 전극 형성 방법 |
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Publications (2)
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| KR20090035784A KR20090035784A (ko) | 2009-04-13 |
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ID=40760932
Family Applications (1)
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Country Status (1)
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050000208A (ko) * | 2003-06-23 | 2005-01-03 | 주식회사 하이닉스반도체 | 텅스텐/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐오염 제거방법 |
-
2007
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Patent Citations (1)
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| KR20050000208A (ko) * | 2003-06-23 | 2005-01-03 | 주식회사 하이닉스반도체 | 텅스텐/폴리실리콘 게이트를 채용한 반도체소자의 텅스텐오염 제거방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090035784A (ko) | 2009-04-13 |
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