KR100701834B1 - 표시장치, 및 표시장치를 위한 구동회로 - Google Patents

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Abstract

표시장치를 위한 구동회로는 계조전압 생성회로 및 D/A 변환회로를 포함한다. 계조전압 생성회로는 서로 상이한 복수의 제 1 계조전압, 및 서로 상이한 복수의 제 2 계조전압을 생성한다. D/A 변환회로는 프리차지 기간에서 제 1 특정 계조전압으로서 복수의 제 1 계조전압 중 하나의 계조전압에 기초하여 계조전압을 데이터선을 통하여 픽셀의 발광소자를 구동시키며, 제 2 특정 계조전압으로서 복수의 제 2 계조전압 중 하나의 계조전압에 기초하여 계조전류로 데이터선을 통하여 픽셀의 발광소자를 구동시킨다. D/A 변환회로는 제 1 기간에서 특정계조전압에 기초하여 계조전압으로 발광소자를 구동시키는 전압 드라이버, 및 제 2 기간에서 제 2 특정 계조전압에 기초하여 계조전류로 발광소자를 구동시키는 전류 드라이버를 포함한다.
계조전압 생성회로, D/A 변환회로

Description

표시장치, 및 표시장치를 위한 구동회로{DISPLAY APPARATUS, AND DRIVING CIRCUIT FOR THE SAME}
도 1 은 종래의 유기전계발광 표시장치의 회로구성을 나타내는 블록도.
도 2 는 액티브 매트릭스형 구동방법에서의 표시장치의 픽셀의 회로도.
도 3 은 종래의 유기전계발광 표시장치의 데이터선 구동회로의 회로구성을 나타내는 블록도.
도 4 는 종래의 유기전계발광 표시장치의 D/A변환회로의 회로구성을 나타내는 회로도.
도 5 는 본 발명의 제 1 실시형태에 따른 표시패널장치의 회로구성을 나타내는 블록도.
도 6 은 제 1 실시형태에 따른 데이터선 구동회로의 회로구성을 나타내는 블록도.
도 7 은 제 1 실시형태에서의 D/A변환회로와 계조전압 생성회로 (15) 의 회로구성을 나타내는 블록도.
도 8 은 제 1 실시형태에서의 픽셀의 회로구성과, 픽셀과 접속되는 전류 드라이버를 나타내는 블록도.
도 9a 및 도 9b 는 제 1 실시형태에서의 D/A변환회로의 디코더 및 계조전압 선택회로의 구성들의 예를 나타내는 회로도.
도 10 은 제 1 실시형태의 D/A변환회로의 전압 드라이버의 회로구성을 나타내는 회로도.
도 11a 는 제 1 실시형태의 제 1 계조전압 생성회로의 회로구성을 나타내는 블록도.
도 11b 는 제 1 계조전압 생성회로에서의 각각의 기능블록들의 접속을 나타내는 블록도.
도 12a 는 제 1 실시형태에서의 제 2 계조전압 생성회로의 회로구성을 나타내는 회로도.
도 12b 는 제 2 계조전압 생성회로에서의 각각의 기능블록들의 접속을 나타내는 회로도.
도 13 은 전류 드라이버의 소스전압에 대한 전력공급 접속패드들의 로우 배열을 나타내는 다이어그램.
도 14 는 데이터선 구동회로의 각각의 회로의 배열을 나타내는 블록도.
도 15 는 휘도(전류)-감마특성을 가지는 계조특성을 나타내는 도면.
도 16 은 계조설정데이터와 감마값의 대응을 나타내는 테이블.
도 17 은 제 1 전압 생성회로의 설정이 제 2 계조전압 생성회로에서 변경되는 경우의 감마곡선을 나타내는 도면.
도 18 은 제 2 계조전압 생성회로에서의 제 2 전압 생성회로의 설정을 변경하는 것에 따른 휘도(전류)/계조특성을 나타내는 도면.
도 19 는 복수의 제 1 계조전압 및 복수의 제 2 계조전압의 설정에 따른 계조설정의 전압특성을 나타내는 도면.
도 20a 내지 도 20d 는 제 1 실시형태에서의 동작을 나타내는 타이밍 차트.
도 21 은 제 1 계조전압 생성회로의 또 다른 구성을 나타내는 블록도.
도 22 는 전압 생성회로의 또 다른 구성의 회로를 나타내는 회로도.
도 23 은 본 발명의 제 2 실시형태에서의 D/A변환회로의 구성을 나타내는 블록도.
도 24 는 본 발명의 제 3 실시형태에 따른 데이터선 구동회로에서의 계조전압 생성회로의 구성을 나타내는 블록도.
도 25 는 제 4 실시형태에서의 D/A변환회로와 계조전압 생성회로의 구성을 나타내는 블록도.
도 26 은 복수의 제 1 계조전압과 복수의 제 2 계조전압이 제 4 실시형태에서 설정되는 경우의 계조설정의 특성차트.
도 27 은 제 1 계조선택회로의 특정구성들을 나타내는 회로도.
도 28 은 본 발명의 제 5 실시형태에서의 D/A변환회로와 계조전압 생성회로의 구성을 나타내는 블록도.
도 29 는 제 2 스위치가 전류 드라이버와 데이터선 사이에 제공되는 D/A변환회로를 나타내는 블록도.
도 30 은 본 발명의 제 6 실시형태에서의 D/A변환회로의 구성을 나타내는 블록도.
도 31 은 본 발명의 제 7 실시형태에서의 D/A변환회로의 구성을 나타내는 블록도.
도 32 는 데이터선 구동회로에서의 각각의 회로의 또 다른 레이아웃을 나타내는 도면.
도 33 은 데이터선 구동회로의 또 다른 레이아웃을 나타내는 도면.
도 34 는 본 발명의 제 9 실시형태에서의 데이터선 구동회로의 구성을 나타내는 블록도.
도 35 는 본 발명의 제 10 실시형태의 계조전압 생성회로와 D/A변환회로의 구성을 나타내는 블록도.
도 36a 내지 도 36e 는 제 10 실시형태의 동작을 나타내는 타이밍차트.
도 37 은 프리차지기간에서 계조전압 선택회로의 후속스테이지의 회로구성을 나타내는 회로도.
도 38 은 전류구동기간에서 계조전압 선택회로의 후속 스테이지의 회로구성을 나타내는 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1: 데이터선 구동회로
2: 스캐닝선 구동회로
3: 제어회로
4: 표시패널
5: 픽셀
6: 데이터선
7: 스캐닝선
10: 표시장치
11: 시프트 레지스터 회로
12: 데이터 레지스터 회로
13: 데이터 래치회로
14: D/A변환회로
15: 계조전압 생성회로
16: 타이밍 제어회로
17: 입력버퍼회로
21: 제 1 계조전압 생성회로
22: 제 2 계조전압 생성회로
23: 멀티플렉서
24: 디코더
25: 계조전압 선택회로
25a: 제 1 계조전압 선택회로
25b: 제 2 계조전압 선택회로
26: 전압 드라이버
27: 제 1 스위치
28: 전류 드라이버
29: 제 2 스위치
29a: 제 1 전류 스위치
29b: 제 2 전류 스위치
30: 전계발광소자
본 발명은 평판패널 표시장치와 같은 표시장치, 표시장치를 위한 구동회로 및 구동회로에 대한 반도체장치에 관한 것이다.
남자 또는 여자와 머신 사이에 개재된 장치 (인간-머신 인터페이스) 의 중요성이 컴퓨터 기술의 발전과 함께 증가하고 있다. 특히, 출력측에 대한 인간-머신 인터페이스들 중 하나인 표시장치는 더욱 고성능을 가지도록 요구되고 있다. 표시장치는 컴퓨터로부터 출력되는 데이터를 인간이 시각적으로 인식할 수 있게 표시한다. 여러 종류의 표시장치들이 상업적으로 이용되고 있다. 통상적인 표시장치로는, 평판 패널 표시장치가 가장 널리 보급되어 있다.
이 평판 패널 표시장치는 액정표시장치 및 유기전계발광을 이용한 유기전계발광표시장치를 예로 들 수 있다. 유기전계발광 표시장치는 표시패널이 액정표시장치에 비하여 매우 박형이라는 점에서 이점을 가진다. 또한, 유기전계발광 표시장치는 우수한 시야각 특성을 가진다.
평판패널 표시장치의 구동방법, 특히, 유기전계발광 표시장치의 구동방법은 주로 2 가지로 나누어질 수 있다. 즉, 첫째는 간단한 매트릭스형 구동방법이고 또 다른 하나는 액티브 매트릭스형 구동방법이다. 단순한 매트릭스형 구동방법은 그 구조가 간단하기 때문에, 모바일 단말기와 같은 소형크기의 표시장치에 적합하다. 그러나, 이 방법은 응답 속도에서 문제를 가진다. 따라서, 텔레비전 스크린과 같은 대형크기의 표시에는 적합하지 않다. 따라서, 텔레비전이나 퍼스널 컴퓨터에 대해서는, 액티브 매트릭스형 구동방법이 이용된다. 액티브 매트릭스형 구동방법에 적응가능한 기술으로는, TFT (박막 트랜지스터) 액티브 매트릭스형 구동방법이 가장 널리 알려져 있으며, 여기서, TFT 가 픽셀로 이용된다. 예를 들면, 일본공개특허공보 2003-195812호에는, TFT 액티브 매트릭스방법이 개시되어 있다. 또한, TFT 액티브 매트릭스 방법은 2 가지로 더욱 나누어진다. 하나는 전압구동형이고 또 다른 하나는 전류 구동형이다.
도 1 은 종래의 유기전계발광표시장치 (100) 의 회로구성을 나타내는 블록도이다. 도 1 에 도시된 바와 같이, 표시장치 (100) 는 데이터선 구동회로 (101), 스캐닝선 구동회로 (102), 제어회로 (103), 및 표시패널 (104) 을 포함한다. 표시패널 (104) 은 컬럼방향, 즉, 종방향으로 배열된 복수의 데이터선 (111) 을 가진다. 각각의 데이터 선 (111) 은 데이터 선 구동회로 (101) 와 접속되어 있다. 이와 유사하게, 표시패널 (104) 은 로우 방향으로 배열된 복수의 스캐닝선 (121) 을 가진다. 각각의 스캐닝선 (121) 은 스캐닝선 구동회로 (102) 와 접속되어 있다. 또한, 표시패널 (104) 은 복수의 데이터선 (111) 과 복수의 스캐닝선 (121) 의 각각의 교차점들에서 픽셀 (105) 을 가진다.
데이터선 구동회로 (101) 와 스캐닝선 구동회로 (102) 는 제어회로 (103) 와 접속하고 있다. 데이터선 구동회로 (101) 는 제어회로 (103) 로부터 출력되는 픽셀 제어신호에 응답하여 복수의 데이터선 (111) 각각에 전압 또는 전류를 공급한다. 스캐닝선 구동회로 (102) 는 제어회로 (103) 로부터 출력되는 픽셀제어신호에 응답하여 데이터선 구동회로 (101) 뿐만 아니라 복수의 스캐닝선 (121) 에 각각에 전압 또는 전류를 공급한다.
제어회로 (103) 는 데이터선 구동회로 (101) 및 스캐닝선 구동회로 (102) 를 제어한다. 제어회로 (103) 는 표시패널 (104) 상에 표시될 표시 데이터, 및 표시 데이터에 대응하는 제어신호를 수신하고, 이 표시신호와 제어신호에 기초하여 픽셀제어신호를 출력한다. 픽셀 제어신호는 데이터선 구동회로 (101) 와 스캐닝선 구동회로 (102) 를 제어하는데 이용된다. 표시패널은 데이터선 구동회로 (101) 와 스캐닝선 구동회로 (102) 의 출력에 기초하여 각각의 픽셀 (105) 의 발광소자를 구동시킴으로써 표시 이미지로서 표시데이터를 표시한다.
도 1 에 나타낸 표시장치 (100) 는 순차적인 선 구동 및 스캐닝 방법에 기초하여 구동된다. 스캐닝선 구동회로 (102) 는 스캐닝 동기신호에 응답하여 소정의 순서대로 복수의 스캐닝선 (121) 을 구동한다. 데이터선 구동회로 (101) 는 스캐닝선 구동회로 (102) 에 의해 선택적으로 구동되는 스캐닝선 (121) 과 관련되어 복수의 데이터선 (111) 을 구동시켜, 픽셀 (105) 이 표시데이터를 표시한다. 데이터선 구동회로 (101) 는 표시데이터를 표시하기 위한 기간 (데이터선 구동기간이라고 함) 을, 프리차지 기간이라 하는 제 1 기간 및 전류구동기간이라 하는 제 2 기간인, 2 개의 기간으로 나눔으로써 각각의 데이터선 (111) 을 구동시킨다.
도 2 는 액티브 매트릭스형 구동방법에서의 표시장치 (100) 의 픽셀 (105) 회로도를 나타낸다. 도 2 에 도시된 바와 같이, 픽셀 (105) 은 발광소자와 같은 전계발광소자 (130), 구동 TFT (131), 스위치 (132), 및 커패시터 (135) 를 포함한다. 전계발광소자 (130) 는 EL (전계발광) 현상에 따라서 광을 방출한다. 구동 TFT (131) 는 전계발광소자 (130) 와 접지전위 (GND) 사이에 접속된다. 구동 TFT (131) 의 소스는 접지전위 (GND) 와 접속된다. 스위치 (132) 는 데이터 선 (111) 과 스캐닝선 (121) 의 각각의 교차점들에 배열되어 있는 각각의 픽셀 (105) 에 제공된다. 스위치 (132) 는 노드 (133) 를 통하여 구동 TFT (131) 의 게이트와 접속된다. 커패시터 (135) 는 용량성 소자이다. 도 2 에 도시된 바와 같이, 커패시터 (135) 는 노드 (133) 와 접지전위 (GND) 사이에 접속된다.
도 3 은 데이터선 구동회로 (101) 의 회로구성을 나타내는 블록도이다. 도 3 에 도시된 바와 같이, 데이터선 구동회로 (101) 는 시프트 레지스터 회로 (112), 데이터 레지스터 회로 (113), 데이터 래치 회로 (114), D/A 변환회로 (115), 입력버퍼회로 (116), 타이밍 제어회로 (117), 및 기준전류 소스 (118) 를 포함한다. 데이터 레지스터 회로 (113) 는 표시데이터를 저장하는 메모리 회로이다. 데이터 레지스터 회로 (113) 는 시프트 레지스터 회로 (112) 로부터 출력되는 신호와 동기하여 상술한 표시 데이터를 저장한다. 데이터 래치 회로 (114) 는 타이밍 제어회로 (117) 로부터의 래치신호와 동기하여 데이터 레지스터 회로 (113) 에 저장된 표시데이터를 판독한 다음, 그 판독 데이터를 D/A 변환회로 (115) 로 출력한다. D/A 변환 회로 (115) 는 데이터 래치 회로 (114) 로부터의 데이터에 기초하여 데이터선 상으로 출력되어질 전류를 생성한다.
입력버퍼회로 (116) 는 클록신호 (CLK) 와 동기하고 반전제어신호에 기초하여 표시데이터에 대한 비트반전을 수행한 다음 그 반전결과를 데이터 레지스터 회로 (113) 로 출력한다. 타이밍 제어회로 (117) 는 클록신호 (CLK) 와 동기하고 수평동기신호 (STB) 에 응답하여 데이터 래치 회로 (114), D/A 변환회로 (115), 및 기준전류소스 (118) 의 동작 타이밍을 제어한다. 기준전류소스 (118) 는 기준전류를 D/A 변환회로 (115) 에 제공한다. 따라서, 도 3 에 나타낸 데이터선 구동회로 (101) 에서는, 직렬 표시데이터가 시프트레지스터 회로 (112) 와 데이터 레지스터 회로 (113) 의 동작을 통하여 병렬 표시데이터로 변환된다. 이 병렬표시데이터는 데이터 래치회로 (114) 로 출력된다. 데이터 래치 회로 (114) 는 스캐닝선의 스캐닝과 동기하여 병렬표시데이터를 래치한다. D/A 변환회로 (115) 는 스캐닝선 마다 데이터 래치 회로 (114) 에 의해 래치된 병렬표시 데이터를 판독한 다음, 수평구동기간 동안 순차적으로 표시데이터를 출력한다.
도 4 는 D/A 변환회로 (115) 의 회로 구성을 나타내는 회로도이다. 도 4 에 도시된 바와 같이, D/A 변환회로 (115) 는 모든 하나 이상의 데이터 선 마다 컨버터 회로 (151) 와 프리차지 회로 (152) 를 포함한다. 컨버터 회로 (151) 는 표시 데이터를 이용하여 이진 방식으로 가중처리된 복수의 기준전류의 D/A 변환을 수행하여 표시 데이터에 대한 계조전류를 생성한다. 프리차지 회로 (152) 는 쿼지-추가 회로 (153), 전압 드라이버 (154) 및 스위치 (155, 156 및 157) 을 포함 한다. 프리차지 회로 (152) 는 도 2 에 나타낸 픽셀 (105) 의 입력 임피던스 특성과 동일한 임피던스 특성을 가지는 쿼지-추가 회로 (153) 및 전압 드라이버 (154) 에 의해 컨버터 회로 (151) 로부터의 계조전류에 기초하여 픽셀 (105) 의 입력 임피던스 특성에 적응가능한 계조전압을 생성한다. 또한, 프리차지 회로 (152) 는 계조전압과 계조전류를 출력하여, 하나의 수평 구동기간에서의 프리차지 기간과 전류 구동기간의 순서로 스위치 (155, 156 및 157) 의 스위칭을 통하여 데이터선의 전압구동과 전류구동을 수행한다.
데이터선 구동회로 (101) 에서는, 데이터선의 구동을 위한 데이터선 구동기간이 프리차지 기간과 전류구동기간인 2 개의 기간으로 나누어진다. 프리차지기간에서는, 데이터선 구동회로 (101) 가 높은 구동능력으로 전압구동회로에 의해 데이터선 (111) 을 구동시킨다 (이러한 구동을 전압구동이라 한다). 전류 구동기간에서는, 데이터선 구동회로 (101) 가 정전류 소스회로에 의해 정전류값을 가진 전류에서 데이터선 (111) 을 구동시킨다 (이하, 이러한 구동을 전류 구동이라 한다). 데이터 라인 구동회로 (101) 는 프리차지 기간에서 계조전압을 출력하여 전압 구동시 데이터선 (111) 을 구동시킨다. 각각의 픽셀 (105) 에 대한 커패시터 (135) 는 그 출력 계조전압을 이용하여 단기간에 소정의 전압까지 충전된다. 또한, 픽셀 (105) 을 전류구동기간에서 데이터선 구동회로 (101) 로부터 출력되는 계조전류에 의해 고정밀도로 구동시켜, 고정밀도를 가진 표시를 달성할 수 있다.
종래의 표시장치 (100) 에서는, 표시데이터가 구동회로에 의해 특정감마특성 에 적응될 수 있도록 변환된다. 예를들어, CPU 로부터의 표시 데이터가 6 bits 로이루어지는 경우, 표시 데이터는 감마 특성에 적응가능한 표시데이터를 생성하기 위하여 증가되는 비트를 가지도록 변환된다. 표시 데이터의 변환은 제어회로 (103) 에 의해 수행된다. 일본공개특허공보 2003-195812A 에는, 제어회로 (103) 가 변환 테이블에 따라서 10 bits 이상을 가지도록 표시데이터를 변환한 다음, 그 변환된 표시 데이터를 데이터선 구동회로 (101) 에 제공하는 것이 개시되어 있다. 이때, 데이터선 구동회로 (101) 는 그 변환되는 표시 데이터에 기초하여 D/A 변환회로 (115) 가 10 bits 이상의 분해능을 가지며 데이터 선을 구동시킬 것을 요구받는다. D/A 변환회로 (115) 의 컨버터 회로 (151) 에는, 동일한 채널 길이 (L) 를 가지지만 2n 인 상이한 채널폭 (W) 을 가지는 트랜지스터들이 제공된다. 또 다른 경우, D/A 변환회로 (115) 는 상이한 기준전류에 따라서 제어되는, 2n 인 동일한 채널폭 (W) 과 동일한 채널길이 (L) 를 가지는 트랜지스터들이 제공된다. 표시 데이터가 10 bits 인 경우, 컨버터 회로 (151) 에 10개 이상의 트랜지스터들이 제공되기 때문에 회로크기가 커야 한다. 특히, 전자의 구성에서는, 채널 폭 (W) 이 2n 에 의존하기 때문에, 칩 면적이 매우 커지게 된다. 또한, 비트의 수가 증가되기 때문에, 소비전력이 제어회로 (103) 와 데이터선 구동회로 (101) 간의 인터페이스에서 커지게 된다. 또한, 데이터선 구동회로 (101) 에서의 D/A 변환회로 (115) 에는 복수의 트랜지스터들이 제공되기 때문에, 출력 용량이 커지게 된다. 여기서, 전류 (I), 구동전압 (V), 용량 (C) 및 구동시간 (T) 은 다음 식,
I=CV/T
를 만족시킨다. 시간 (T) 은 스캐닝선의 개수와 프레임 주파수로부터 결정된다. 따라서, 용량이 증감함에 따라서 전류값이 증가힌다. 그 결과, 로우 전류레벨에서 데이터선을 구동시키는 것이 어렵다. 표시장치에는, 작은 칩 면적을 가진 구동회로가 요구된다. 또한, 표시장치에는, 저소비전력의 구동회로가 요구된다.
또한, 종래의 표시장치 (100) 에서는, 투명기판 (예를들어, 유리기판) 이 표시패널 (104) 용으로 이용된다. 표시패널이 유리기판을 이용하여 제조되는 경우, 유리기판 상에 형성되는 트랜지스터들의 특성에서의 편차가 실리콘 기판 상에 형성되는 트랜지스터들의 특성에서의 편차보다 수십 배 이상 더 크다. 따라서, 데이터선 구동회로가 유리기판 상에 형성되는 경우, 불균일한 표시가 발생하기 쉬워진다. 따라서, 데이터선 구동회로는 실리콘 기판 상에 형성되는 것이 바람직하다. 실리콘 기판 상에 데이터선 구동회로 (101) 를 형성하는 것에서는, 데이터선 구동회로 (101) 에 포함되어 있는 쿼지추가 회로 (153) 가 유리기판 상에 형성되는 픽셀 (105) 과 동일한 특성을 가지는 것이 어렵게 되고, 그 결과, 회로의 신뢰성이 감소하게 된다. 따라서, 높은 신뢰성을 갖는 표시장치용 구동회로가 요구된다.
또한, 종래의 표시장치 (100) 에서는, 전압 구동으로부터 전류 구동으로의 스위칭을 수행하는 경우, 때때로 결함이 발생한다. 전압이 전압 드라이버에 의 해 고속에서 원하는 전압으로 프리차지되는 경우에도, 전압이 원하는 전압으로 드리프트되기 때문에, 이러한 결함은 특히, 낮은 휘도에서 (하위 전류영역에서) 이미지 품질의 저하를 일으킨다. 따라서, 결함의 발생을 억제하면서 이미지 품질과 신뢰성에서 향상된 표시장치가 요구된다.
상술한 설명과 함께, 일본공개특허공보 2003-223140호에는, EL표시장치가 개시되어 있다. 이 종래의 예에서는, EL 표시장치가 EL 소자를 포함한다. 구동회로는 표시데이터의 계조레벨에 대응하여 PAM 방법에 따라서 전류로 EL 소자를 구동시킨다. 구동회로가 EL 소자에 전류를 공급하기 전에, 프리차지 회로가 계조레벨에 대응하는 프리차지 전압을 공급한다.
또한, 일본공개특허공보 평2-148687호에는, EL 저장표시장치가 개시되어 있다. 이 종래예에서는, EL 저장표시장치가 휘도 제어회로, EL 소자, EL 소자에 제공되는 복수의 메모리 소자, 및 EL 소자와 접속되는 전류소스를 포함한다. 복수의 전류제어소자들은 메모리 소자들에 각각 제공되어, 메모리 소자들에 저장된 신호들에 기초하여 전류소스로부터 EL 소자로 공급되는 전류를 제어한다. EL 소자로부터 요청되는 휘도를 나타내는 신호는 메모리 소자에 제공된다.
본 발명의 목적은 구동회로가 저소비전력을 실현하면서 동작하는 표시장치용 구동회로를 제공하는 것이다.
본 발명의 양태에서, 표시장치용 구동회로는 계조전압 생성회로 및 D/A 변환회로를 포함한다. 계조전압 생성회로는 서로 상이한 복수의 제 1 계조전압 및 서로 상이한 복수의 제 2 계조전압을 생성한다. D/A 변환회로는 프리차지 기간에서 제 1 특정 계조전압으로서 복수의 제 1 계조전압 중 하나의 전압에 기초하여 데이터선을 통하여 계조전압으로 픽셀의 발광소자를 구동시킨 다음, 제 2 특정 계조전압으로서 복수의 제 2 계조전압 중 하나의 전압에 기초하여 데이터선을 통하여 계조전류로 픽셀의 발광소자를 구동시킨다.
여기서, D/A 변환회로에서, 전압 드라이버는 제 1 기간에서 제 1 특정 계조전압에 기초하여 계조전압으로 발광소자를 구동시키고, 전류 드라이버는 제 2 기간에서 제 2 특정 계조전압에 기초하여 계조전류로 발광소자를 구동시킨다. 이 경우, 픽셀은 발광소자를 구동시키는 구동 트랜지스터를 포함하며, 전류 드라이버는 전류 드라이버 트랜지스터를 포함하며, 구동 트랜지스터의 도전형은 전류 드라이버 트랜지스터의 도전형과 반대이다.
계조전압 생성회로에서는, 제 1 계조전압 생성회로가 픽셀의 전류-전압 특성에 적응가능한 복수의 제 1 계조전압을 생성하며, 제 2 계조전압 생성회로가 픽셀의 발광소자의 감마 특성에 적응가능한 복수의 제 2 계조전압을 생성한다. 멀티플렉서는 제 1 기간에서 복수의 제 1 계조전압을 선택하여 D/A 변환회로로 출력하며, 제 2 기간에서 복수의 제 2 계조전압을 선택하여 D/A 변환회로로 출력한다. 이 때, 제 1 계조전압 생성회로는 제 1 계조설정데이터에 기초하여 복수의 제 1 계조전압을 생성하며 제 2 계조전압 생성회로는 제 2 계조설정데이터에 기초하여 복수의 제 2 계조전압을 생성한다.
또한, 계조전압 생성회로에서는, 제 1 계조설정데이터 레지스터가 제 1 계조 설정데이터를 홀딩시킬 수 있고 제 2 계조설정데이터 레지스터가 제 2 계조설정데이터를 홀딩시킬 수 있다. 멀티플렉서는 제 1 기간에서 제 1 계조설정데이터를 선택하며, 제 2 기간에서 제 2 계조설정데이터를 선택하며, 계조전압 생성회로는 제 1 기간에서 제 1 계조설정데이터에 기초하여 복수의 제 1 계조전압을 생성할 수 있고 제 2 기간에서 제 2 계조설정데이터에 기초하여 복수의 제 2 계조전압을 생성할 수 있다.
D/A 변환회로에서, 제 1 스위치는 전압 드라이버와 데이터선 사이에 개재되어, 제 1 스위치가 제 1 기간에서 전압 드라이버와 데이터선을 접속시키며, 제 2 기간에서 전압 드라이버를 데이터선과 접속단절시킨다.
이 경우, D/A 변환회로는 표시데이터를 디코딩하는 디코더, 및 디코더에 의해 디코딩되는 표시데이터에 기초하여 제 1 기간에서 복수의 제 1 계조전압으로부터 제 1 특정 계조전압을 선택하여 전압 드라이버에 공급하고 디코더에 의해 디코딩되는 표시데이터에 기초하여 제 2 기간에서 복수의 제 2 계조전압으로부터 제 2 특정 계조전압을 선택하여 전류 드라이버에 공급하는 계조전압 선택회로를 더 포함한다. 제 1 스위치는 제 1 계조전압 선택회로와 데이터선 간에 접속되어 있다. 제 2 스위치는 전류 드라이버와 데이터 선 사이에 개재되어, 제 2 스위치가 제 1 기간에서 데이터선으로부터 전류 드라이버를 접속단절시키고 제 2 기간에서 데이터선과 전류 드라이버를 접속시킬 수도 있다.
이를 대신하여, D/A 변환회로는 표시데이터를 디코딩하는 디코더, 제 1 기간에서 복수의 제 1 계조전압으로부터 제 1 특정 계조전압을 선택하여 전압 드라이버 에 공급하는 제 1 계조전압 선택회로, 및 제 2 기간에서 복수의 제 2 계조전압으로부터 제 2 특정 계조전압을 선택하여 전류 드라이버에 공급하는 제 2 계조전압 선택회로를 포함할 수 있다. 제 1 스위치는 제 1 계조전압 선택회로와 데이터선 사이에 접속되어 있다.
제 1 계조전압 생성회로에서는, 제 1 기준전압 생성회로가 복수의 전압을 생성하며, 제 1 셀렉터 회로가 제 1 설정 데이터에 기초하여 기준전압 생성회로로부터 공급되는 복수의 전압들 중에서 제 1 기준전압과 제 2 기준전압을 선택한다. 제 1 전압 팔로워 (follower) 회로는 제 1 기준전압과 제 2 기준전압의 임피던스 변환을 수행하며, 제 1 저항 스트링 (string) 회로는 임피던스 변환 이후의 제 1 기준전압과 제 2 기준전압 간의 전압차를 전압분할하여, 복수의 제 1 계조전압을 생성한다. 이를 대신하여, 제 1 계조전압 생성회로에서는, 제 1 기준전압 생성회로가 복수의 전압을 생성할 수 있고 제 1 셀렉터 회로가 제 1 설정데이터에 기초하여 기준전압 생성회로로부터 공급되는 복수의 전압들 중에서 제 1 기준전압과 제 2 기준전압을 선택할 수 있다. 제 1 전압 팔로워 회로는 제 1 기준전압과 제 2 기준전압의 임피던스 변환을 수행하며 제 2 저항 스트링회로는 임피던스 변환 후의 제 1 기준전압과 제 2 기준전압 사이의 전압차를 전압분할하여 복수의 전압을 생성한다. 수정회로는 제 1 설정 데이터에 기초하여 제 2 저항 스트링회로에 의해 생성되는 복수의 전압을 수정한다.
또한, 제 2 계조전압 생성회로에서는, 제 2 기준전압 생성회로가 제 1 전압과 제 2 전압에 기초하여 복수의 전압을 생성할 수 있고, 제 1 전압공급회로가 제 1 전압을 기준전압 생성회로에 공급할 수 있다. 제 2 전압공급회로는 제 2 전압을 기준전압 생성회로에 공급할 수 있고 제 2 셀렉터 회로는 제 2 설정 데이터에 기초하여 기준전압 생성회로로부터 공급되는 복수의 전압 중에서 제 3 기준전압과 제 4 기준전압을 선택하며, 제 2 전압 팔로워 회로는 제 3 기준전압과 제 4 기준전압의 임피던스 변환을 수행한다. 제 3 저항 스트링 회로는 임피던스 변환 이후의 제 3 기준전압과 제 4 기준전압 간의 전압차를 전압분할하여 발광소자의 감마특성에 적응시킨 다음 복수의 제 2 계조전압을 생성한다. 제 2 계조전압 생성회로는 임피던스 변환 이후의 제 3 기준전압과 제 4 기준전압 간의 전압차를 전압분할하여 복수의 전압을 생성하는 제 4 저항 스트링회로, 및 제 2 설정 데이터에 기초하여 제 4 저항 스트링 회로에 의해 생성되는 복수의 전압 중에서 복수의 제 2 계조전압을 수정하는 수정회로를 더 포함할 수 있다.
본 발명의 또 다른 양태에서는, 표시장치는 복수의 데이터선; 복수의 데이터선과의 직교방향으로 배열되어 있는 복수의 스캐닝선; 복수의 데이터선과 복수의 스캐닝선의 각각의 교차점들에 배열되어 있고, 공급신호에 응답하여 휘도를 변경하는 발광소자를 갖고 있는 픽셀; 및 복수의 스캐닝선 각각이 선택되는 경우 복수의 데이터선 각각을 구동시키는 데이터선 구동회로를 포함한다. 데이터선 구동회로는 서로 상이한 복수의 제 1 계조전압 및 서로 상이한 복수의 제 2 계조전압을 생성하는 계조전압 생성회로; 및 프리차지 기간에서 제 1 특정계조전압으로서 복수의 제 1 계조전압 중 하나의 전압에 기초하여 데이터선을 통하여 계조전압으로 픽셀의 발광소자를 구동시키고 제 2 특정 계조전압으로서 복수의 제 2 계조전압 중 하나의 전압에 기초하여 데이터선을 통하여 계조전류로 픽셀의 발광소자를 구동시키는 D/A 변환회로를 포함한다.
여기서, D/A변환회로는 제 1 기간에서 제 1 특정계조전압에 기초하여 계조전압으로 발광소자를 구동시키는 전압 드라이버, 및 제 2 기간에서 제 2 특정계조전압에 기초하여 계조전류로 발광소자를 구동시키는 전류 드라이버를 포함할 수 있다.
계조전압 생성회로에서는, 제 1 계조전압 생성회로는 픽셀의 전류-전압특성에 적응가능한 복수의 제 1 계조전압을 생성하며 제 2 계조전압 생성회로는 픽셀의 발광소자의 감마 특성에 적응가능한 적용되는 복수의 제 2 계조전압을 생성한다. 멀티플렉서는 제 1 계조전압 생성회로 및 제 2 계조전압 생성회로와 접속하여 제 1 기간에서 복수의 제 1 계조전압을 선택하여 D/A 변환회로로 출력하며, 제 2 기간에서 복수의 제 2 계조전압을 선택하여 D/A 변환회로로 출력한다.
계조전압 생성회로에서는, 제 1 계조전압설정 데이터 레지스터가 제 1 계조설정데이터를 홀딩시키며, 제 2 계조설정 데이터 레지스터가 제 2 계조설정데이터를 홀딩시킨다. 멀티플렉서는 제 1 기간에서 제 1 계조설정데이터를 선택하며, 제 2 기간에서 제 2 계조설정데이터를 선택한다. 따라서, 계조전압 생성회로는 제 1 기간에서 제 1 계조설정데이터에 기초하여 복수의 제 1 계조전압을 생성하며, 제 2 기간에서 제 2 계조설정데이터에 기초하여 복수의 제 2 계조전압을 생성한다.
D/A변환회로에서는, 제 1 스위치가 전압 드라이버와 데이터선 사이에 개재되어 제 1 스위치가 제 1 기간에서 전압 드라이버를 데이터선과 접속시키며 제 2 기 간에서 데이터선으로부터 전압 드라이버를 접속단절시키며, 디코더가 표시데이터를 디코딩한다. 계조전압 선택회로는 디코더에 의해 디코딩되는 표시 데이터에 기초하여 제 1 기간에서 복수의 제 1 계조전압으로부터 제 1 특정 계조전압을 선택하여 전압 드라이버에 공급하며, 디코더에 의해 디코딩되는 표시데이터에 기초하여 제 2 기간에서 복수의 제 2 계조전압으로부터 제 2 특정 계조전압을 선택하여 전류 드라이버에 공급한다.
또한, D/A 변환회로에서는, 제 1 스위치가 전압 드라이버와 데이터선 사이에 개재되어, 제 1 스위치가 제 1 기간에서 전압 드라이버를 데이터선과 접속시키며 제 2 기간에서 데이터선으로부터 전압 드라이버를 접속단절시키며, 디코더가 표시데이터를 디코딩한다. 제 1 계조전압 선택회로는 제 1 기간에서 복수의 제 1 계조전압으로부터 제 1 특정계조전압을 선택하여 전압 드라이버에 공급한다. 제 2 계조전압 선택회로는 제 2 기간에서 복수의 제 2 계조전압으로부터 제 2 특정계조전압을 선택하여 전류 드라이버에 공급한다. 제 1 스위치는 제 1 계조전압 선택회로와 데이터선 간에 접속되어 있다.
입력신호와 전력공급 전압의 접속패드들의 로우와 D/A변환회로의 출력단자들 용 패드들의 로우 사이에는, 특정 접속패드들의 로우가 제공되는 것이 바람직하며, 복수의 제 1 전력공급전압은 특정접속패드들의 로우를 통하여 전압 드라이버에 공급된다.
계조전압 생성회로와 계조전압 선택회로는 RGB 색마다 분리되며 연속적인 영역으로 배열되는 것이 바람직하다.
또한, 계조전압 생성회로와 D/A변환회로 중 적어도 하나의 회로는 반도체 칩 상에 형성되는 것이 바람직하다.
픽셀이 유리기판 상에 형성되는 경우, 전류 드라이버와 제 2 계조전압 생성회로는 반도체칩 상에 형성되는 것이 바람직하다.
[바람직한 실시형태의 설명]
이하, 본 발명의 구동회로를 이용하는 표시장치를 첨부 도면을 통하여 자세히 설명한다. 이하 설명에서는, 본 발명의 일 특징으로 되는 표시패널은 순차적인 선 구동방법에 의해 구동되어 이미지를 표시한다. 그러나, 본 발명의 표시패널장치를 위한 구동방법은 순차적인 선구동방법으로 한정되지 않는다.
[제 1 실시형태]
도 5 는 본 발명의 제 1 실시형태에 따른 표시패널장치의 회로구성을 나타내는 블록도이다. 도 5 에 도시된 바와 같이, 표시장치 (10) 는 데이터선 구동회로 (1), 스캐닝선 구동회로 (2), 제어회로 (3), 및 표시패널 (4) 을 포함한다. 표시패널 (4) 은 컬럼방향으로 배열된 복수의 데이터선 (6) 을 가진다. 각각의 데이터선 (6) 은 데이터선 구동회로 (1) 와 접속되어 있다. 이와 유사하게, 표시패널 (4) 은 로우 방향으로 배열되어 있는 복수의 스캐닝선 (7) 을 가진다. 각각의 스캐닝선 (7) 은 스캐닝선 구동회로 (2) 와 접속되어 있다. 또한, 표시패널 (4) 은 복수의 데이터선 (6) 과 복수의 스캐닝선 (7) 의 각각의 교차부들에서 픽셀 (5) 을 가진다.
도 5 에 나타낸 표시장치 (10) 는 순차적인 선 구동방법에 의해 구동된다. 스캐닝선 구동회로 (2) 는 스캐닝 동기신호에 응답하여 소정의 순서로 복수의 스캐닝선 (7) 을 구동시킨다. 데이터선 구동회로 (1) 가 복수의 데이터선 (6) 을 구동시켜, 픽셀 (5) 이 스캐닝선 구동회로 (2) 에 의해 선택적으로 구동되는 스캐닝선 (7) 에 응답하여 표시데이터를 저장한다. 데이터선 구동회로 (1) 는 각각의 픽셀마다 데이터선 구동기간에서 데이터선 (6) 을 구동시켜 표시데이터를 저장한다. 데이터선 구동기간은 제 1 기간과 제 2 기간으로 분할된다. 제 1 기간은 프리차지 기간이고, 제 2 기간은 전류구동기간이다.
데이터선 구동회로 (1) 와 스캐닝선 구동회로 (2) 는 제어회로 (3) 와 접속되어 있다. 데이터선 구동회로 (1) 는 제어회로 (3) 로부터 출력되는 구동회로 제어신호에 응답하여 복수의 데이터선 (6) 으로 소정의 전압 또는 전류를 공급한다. 스캐닝선 구동회로 (2) 는 제어회로 (3) 으로부터 출력되는 구동회로 제어신호에 응답하여 데이터선 구동회로 (1) 뿐만 아니라 복수의 스캐닝선 (7) 으로 소정의 전압 또는 전류를 공급한다.
제어회로 (3) 는 표시패널 (4) 에 표시될 표시데이터, 및 표시데이터에 대응하는 제어신호를 수신한다. 제어회로 (3) 는 구동회로 제어신호를 생성하고, 데이터선 구동회로 (1) 와 스캐닝선 구동회로 (2) 로 신호를 출력한다. 표시패널 (4) 은 매트릭스로 된 복수의 픽셀 (5) 을 가지며, 데이터선 구동회로 (1) 와 스캐닝선 구동회로 (2) 의 출력에 기초하여 이미지를 표시한다. 표시패널 (4) 은 각각의 픽셀 (5) 에 포함된 발광소자로서 전계발광소자를 구동시켜 표시이미지로서 표시 데이터를 출력한다.
도 6 은 데이터선 구동회로 (1) 의 회로구성을 나타내는 블록도이다. 도 6 에 도시된 바와 같이, 데이터선 구동회로 (1) 는 시프트 레지스터 회로 (11), 데이터 레지스터 회로 (12), 데이터 래치회로 (13), D/A변환회로 (14), 계조전압 생성회로 (15), 타이밍 제어회로 (16), 및 입력버퍼회로 (17) 를 포함한다. 시프트 레지스터 회로 (11) 는 클록신호 (CLK) 와 동기하여 수평신호 (STH) 에 응답하여 샘플링 신호를 출력한다. 입력버퍼 회로 (17) 는 표시 데이터를 수신한 다음, 표시데이터를 수신하고, 제어신호 (INV) 에 기초하여 표시데이터에 대한 비트반전을 수행한 다음 클록신호 (CLK) 와 동기하여, 그 비트반전된 표시 데이터를 데이터 레지스터 회로 (12) 로 출력한다. 데이터 레지스터 회로 (12) 는 시프트 레지스터 회로 (11) 로부터 출력되는 샘플링신호와 동기하여 표시데이터를 저장하는 메모리회로이다. 타이밍 제어회로 (16) 는 클록신호 (CLK) 와 동기하고 스트로브 신호 (STB) 에 응답하여 타이밍 제어신호들을 생성하여, 대이터 래치회로 (13), D/A 변환회로 (14), 및 계조전압 생성회로 (15) 의 동작을 제어한다. 데이터 래치회로 (13) 는 타이밍 제어회로 (16) 로부터의 타이밍 제어신호로서 래치신호와 동기하여, 데이터 레지스터 회로 (12) 에 저장되어 있는 표시데이터를 판독한 다음, 그 래치 데이터를 D/A 변환 회로 (14) 로 출력한다. 계조전압 생성회로 (15) 는 계조설정 데이터 (I1 및 I2) 에 기초하여 계조전압을 생성한 다음, 타이밍 제어회로 (16) 로부터의 타이밍 제어신호에 응답하여 D/A 변환회로 (14) 로 계조전압을 출력한다. D/A 변환회로 (14) 는 타이밍 제어회로로부터의 타이밍 제어신호에 응답하고 계조전압 생성회로 (15) 로부터 공급되는 계조전압에 기초하 여 데이터 래치 회로 (13) 로부터의 디지털 표시데이터를 아날로그신호로 변환한다. 데이터선들은 아날로그신호들에 기초하여 구동된다.
도 7 은 제 1 실시형태에서의 D/A 변환회로 (14) 와 계조전압 생성회로 (15) 의 회로구성을 나타내는 블록도이다. 계조전압 생성회로 (15) 는 계조설정데이터 (11) 에 기초하여 복수의 제 1 계조전압을 생성하는 제 1 계조전압 생성회로 (21), 및 계조설정 데이터 (12) 에 기초하여 복수의 제 2 계조전압을 생성하는 제 2 계조전압 생성회로 (22) 및 멀티플렉서 (23) 를 포함한다. 멀티플렉서 (23) 는 복수의 계조전압으로서 복수의 제 1 계조전압 및 복수의 제 2 계조전압 중 하나의 전압을 D/A 변환회로 (14) 로 병렬로 출력한다.
도 7 에 도시된 바와 같이, D/A 변환회로 (14) 는 디코더 (24), 계조전압 선택회로 (25), 전압 드라이버 (26), 제 1 스위치 (27), 전류 드라이버 (28), 및 제 2 스위치 (29) 를 포함한다. 디코더 (24) 는 계조전압 선택회로 (25) 와 접속되어 있다. 계조전압 선택회로 (25) 의 출력단자는 노드 (N1) 를 통하여 전압 드라이버 (26) 의 입력단자 각각과 접속되어 있다. 전압 드라이버 (26) 의 출력단자는 제 1 스위치 (27) 와 접속되어 있다. 제 1 스위치 (27) 는 노드 (N2) 를 통하여 데이터선 (6) 과 접속되어 있다. 전류 드라이버 (28) 의 출력단자는 제 2 스위치 (29) 와 접속되어 있다. 제 2 스위치 (29) 는 노드 (N2) 를 통하여 데이터선 (6) 과 접속되어 있다.
디코더 (24) 는 데이터 래치회로 (13) 로부터 공급되는 하나의 픽셀에 대한 표시 데이터를 디코딩하여 그 디코딩 데이터를 계조전압 선택회로 (25) 로 출력한 다. 계조전압 선택회로 (25) 는 디코더 (24) 로부터 공급되는 표시데이터에 기초하여 계조전압 생성회로로부터 공급되는 복수의 계조전압 중에서 특정 계조전압을 선택한다. 계조전압 선택회로 (25) 는 이 선택데이터를 전압 드라이버 (26) 또는 전류 드라이버 (28) 로 출력한다.
전압 드라이버 (26) 는 높은 구동능력을 가지고 데이터선 (6) 들 중 대응하는 하나를 구동시킬 수 있다. 예를 들면, 전압 드라이버 (26) 에는, 전압 팔로워 회로 또는 소스 팔로워 회로가 제공된다. 전압 드라이버 (26) 는 계조전압 선택회로 (25) 로부터 공급되는 전압에 대응하는 전압으로 데이터선 (6) 을 구동시킨다. 전류 드라이버 (28) 는 정전류로 데이터선 (6) 을 구동시킬 수 있다. 따라서, 데이터선 (6) 과 픽셀 (5) 은 전압 드라이버 (26) 에 의해 프리차지 기간에서 고속으로 전압구동되며, 데이터선 (6) 과 픽셀 (5) 은 전류 드라이버 (28) 에 의해 전류구동기간에서 소정의 전류로 전류구동된다. 전압구동에서는, 전류 플로우의 값과 방향이 모두 변경가능하다. 반면, 전류 구동에서는, 전류값이 일정하고 전류 플로우의 방향은 변경되지 않는다.
계조전압 선택회로 (25) 는 디코더 (24) 로부터의 출력에 기초하여 복수의 계조전압으로서 복수의 제 1 계조전압 중 하나의 전압을 선택한다. 이 선택된 제 1 계조전압은 전압 드라이버 (26) 에 의해 임피던스 변환을 수행받아 프리차지 전압으로서 출력된다. 또한, 계조전압 선택회로 (25) 는 디코더 (24) 로부터의 출력에 기초하여 복수의 계조전압으로서 복수의 제 2 계조전압 중 하나의 전압을 선택한다. 이 선택된 제 2 계조전압은 전류 드라이버 (28) 에 공급된다. 전류 컨버터 (28) 는 계조전압 선택회로 (25) 로부터 공급되는 이 선택된 제 2 전압에 대한 전류변환을 수행하여, 구동전류를 생성한 다음 출력한다. 전압 드라이버 (26) 의 구동능력은 전류 드라이버 (28) 의 구동능력보다 매우 크다. 따라서, 프리차지 전압에 대한 영향은 무시할 만큼 작게된다. 그 결과, 제 2 스위치 (29) 는 D/A 변환회로 (14) 로부터 생략될 수도 있다.
도 8 은 제 1 실시형태의 픽셀 (5), 이 픽셀 (5) 과 접속하는 전류 드라이버 (28) 의 회로 구성을 나타내는 블록도이다. 도 8 에 도시된 바와 같이, 표시패널 (4) 에서의 픽셀 (5) 은 데이터선 (6) 을 통하여 전류 드라이버 (28) 와 접속되어 있다. 픽셀 (5) 은 발광소자로서 전계발광소자 (30), 복수의 박막 트랜지스터 (TFT; 31 내지 34) 및 커패시터 소자 (35) 를 포함한다. 전계발광소자 (30) 는 EL (전계발광) 현상을 통하여 광을 방출한다. 제 1 TFT (34) 는 픽셀 (5) 에 대한 구동 트랜지스터이며 N 채널 트랜지스터로 구성된다. 전계발광소자 (30) 는 전력공급 VDD_EL 과 접속되어 있다. 제 2 TFT (32) 는 전계발광소자 (30) 와 노드 (N3) 사이에 접속되어 있다. 제 3 TFT (31) 는 데이터선 (6) 과 노드 (N3) 사이에 접속되어 있다. 제 1 TFT (34) 는 노드 (N3) 와 접지전위 (GND) 사이에 접속되어 있다. 커패시터 소자 (35) 는 제 1 TFT (34) 의 게이트와 접지전위 (GND) 사이에 접속되어 있다. 제 4 TFT (33) 는 노드 (N3) 와 제 1 TFT (34) 의 게이트 사이에 접속되어 있다.
도 8 에 도시된 전류 드라이버 (28) 는 P 채널 트랜지스터로 구성된다. 전류 드라이버 (28) 의 게이트는 노드 (N1) 를 통하여 계조전압 선택회로 (25) 와 접속되어 있다. 전류 드라이버 (28) 는 전류 (Id) 를 생성한 다음 이 전류를 계조전압 선택회로 (25) 로부터 공급되는 선택된 제 2 계조전압에 기초하여 데이터선 (6) 에 공급한다. 도 8 에 도시된 전류 드라이버 (28) 는 P 채널 트랜지스터로 된 단일 트랜지스터로 구성된다. 그 이유는, 픽셀 (5) 의 제 1 TFT (34) 가 N 채널 트랜지스터이기 때문이다. 픽셀 (5) 의 제 1 TFT (34) 가 P 채널 트랜지스터로 구성되는 경우에는, 전류 드라이버 (28) 가 N 채널 트랜지스터로 구성되는 것이 바람직하다.
도 9a 및 도 9b 는 D/A 변환회로 (14) 에서의 디코더 (24) 와 계조전압 선택회로 (25) 의 구성예들을 나타내는 회로도이다. 도 9a 및 도 9b 는 표시데이터가 2 bits D1 및 D2 로 되어 있고 계조전압이 V1 내지 V2 로 되어 있는 경우의 예를 나타낸다. 도 9a 는 디코더 (24) 와 계조전압 선택회로 (25) 가 독립적으로 구성되는 회로를 나타낸다. 도 9b 는 디코더 (24) 와 계조전압 선택회로 (25) 가 결합되어 있는 회로도를 나타낸다. 도 9a 및 도 9b 에서, 스위치들은 N형 MOS 트랜지스터로서 도시되어 있지만, 이들은 CMOS 구성으로 된 트랜스퍼 스위치들로 구성될 수도 있다.
도 10 은 D/A 변환 회로 (14) 에서의 전압드라이버 (26) 의 회로구성을 나타내는 회로도이다. 도 10 을 참조하면, 전압 드라이버 (26) 의 출력 스테이지는 푸시풀 타입으로 되어 있고, 픽셀 (5) 의 제 1 TFT (34) 가 N 채널 트랜지스터이기 때문에, 차동입력 트랜지스터들은 P 채널 트랜지스터이다. 차동입력 트랜지스터들이 N 채널 트랜지스터인 경우, 전압 범위는 임계전압 (Vth) 에 의해 협소화된 다. 따라서, 차동입력 트랜지스터들과 동일한 P 채널트랜지스터들을 이용하여 접지전위 근방에서 전압범위를 넓힐 수 있다.
차동입력 트랜지스터들이 공핍형 트랜지스터들인 경우, 전압범위를 넓힐 수 있는 경우에도, 이러한 타입의 트랜지스터는 많이 이용되지는 않는다. 그 이유는, 임계전압에서의 편차가 크게 되어, 증폭기의 오프셋전압에서의 편차도 또한 커지게 되기 때문이다. 그러나, 공핍형 트랜지스터들은 다음과 같은 경우, 차동입력 트랜지스터들로서 이용될 수도 있다. 즉, 픽셀 (5) 에서의 제 1 TFT (34) 의 임계전압에서의 편차는 공핍형 트랜지스터의 편차보다 약 1 디지트 (digit) 만큼 더 크다. 또한, 데이터선 (6) 과 픽셀 (5) 이 전압 드라이버 (26) 에 의해 구동된 후에는, 제 1 TFT (34) 가 전류 드라이버 (28) 에 의해 원하는 전류값으로 구동될 수 있다. 따라서, 공핍형 트랜지스터들은 오프셋 전압에서의 편차가 약 0.2V 인 경우, 차동입력 트랜지스터들용으로 이용해도 문제가 생기지 않는다.
도 11a 는 제 1 계조전압 생성회로의 회로 구성을 나타내는 블록도이다. 도 11a 에 나타낸 바와 같이, 제 1 계조전압 생성회로 (21) 는 저항 스트링회로 (21a), 기준전압 생성회로 (21b), 셀렉터 회로 (21c), 및 전압 팔로워회로 (21d) 를 포함한다. 저항 스트링회로 (21a) 에서는, 복수의 저항 (r0 내지 r62) 가 직렬로 접속되어 있다. 원하는 계조전압 (V0 내지 V63) 은 저항 스트링회로 (21a) 의 각각의 노드로부터 멀티플렉서 (23) 로 출력된다. 기준전압 생성회로 (21b) 는 계조설정 데이터에 기초하여 전압을 생성한다. 예를 들면, 계조설정데이터가 8bit 데이터인 경우, 기준전압 생성회로 (21b) 는 256의, 동일한 저항을 가지는 저항 R 에 의해 동일한 간격으로 256 전압을 생성한 다음 출력한다. 셀렉터 회로 (21c) 는 계조설정 데이터에 기초하여 2 개의 임의의 전압을 선택한다. 셀렉터 회로 (21c) 에 의해 선택되는 이 2 개의 임의의 전압은 전압 팔로워 회로 (21d) 에 공급된다. 전압 팔로워 회로 (21d) 는 임피던스 변환을 수행하여 2 개의 임의의 전압에 기초하여 2 개의 기준전압을 생성한다. 전압팔로워 회로 (21d) 는 셀렉터 회로 (21c) 로부터 저항 스트링회로 (21a) 의 양단부들로 기준전압을 인가한다. 제 1 계조전압 생성회로 (21) 는 기준전압 생성회로 (21b), 셀렉터 회로 (21c), 및 전압 팔로워회로 (21d) 의 외부회로를 포함하도록 구성될 수도 있다. 이 때, 2 개의 기준전압은 외부회로로부터 저항스트링회로 (21a) 의 양단부로 공급된다. 복수의 제 1 계조전압을 생성하는 제 1 계조전압 생성회로 (21) 에서는, 원하는 전압이 얻어질 수 있도록 픽셀 (5) 에서의 제 1 TFT (34) 의 전류 (Id)-전압 (Vg) 의 특성과 제 3 TFT (31) 의 ON 저항값을 고려하여 저항 (r0 내지 r62) 의 63개의 저항값들을 설정한다.
도 11b 는 제 1 계조전압 생성회로 (21) 의 각각의 기능블록들의 접속을 나타내는 블록도이다. 도 11b 에 나타낸 바와 같이, 기준전압 생성회로 (21b) 와 셀렉터 회로 (21c) 는, 기준전압 생성회로 (21b) 로부터 출력되는 전압신호 (Vr0 내지 Vrn) (여기서, n 은 임의의 자연수) 가 셀렉터 회로 (21c) 에서의 각각의 셀렉터에 공급되도록 서로 접속되어 있다.
도 12a 는 제 2 계조전압 생성회로 (22) 의 회로구성을 나타내는 회로도이 다. 도 12a 에 도시된 바와 같이, 제 2 계조전압 생성회로 (22) 는 제 1 계조전압 생성회로 (21) 와 유사하게, 저항스트링회로 (22a), 기준전압 생성회로 (22b), 셀렉터회로 (22c) 및 전압 팔로워회로 (22d) 를 포함한다. 저항스트링회로 (22a) 에서는, 원하는 계조전압 (Vc1 (1번째 계조레벨에서) 내지 Vc63 (63번째 계조레벨)) 이 각각의 노드로부터 출력되도록 62개의 저항 (r0 내지 r62) 이 직렬로 접속되어 있다. 전류 드라이버 (28) 로부터 공급되는 전류값이 0[A] 이기 때문에, 계조전압 (Vc0; 0번째 계조레벨) 은 전류 드라이버 (28) 의 접지전위로서 이용된다. 저항 스트링 회로 (22a) 는 멀티플렉서 (23) 를 통하여 계조전압 선택회로 (25) 와 접속되어 있다. 또한, 제 2 계조전압 생성회로 (22) 는 제 1 전압 생성회로 (41) 와 제 2 전압 생성회로 (42) 를 포함한다. 제 1 전압 생성회로 (41) 는 전압생성 트랜지스터 (43), 전압 팔로워 (44), 및 제 1 전류소스 (45) 를 포함한다. 제 2 전압 생성회로 (42) 는 제 1 전압 생성회로 (41) 와 동일하게, 전압 생성트랜지스터 (43), 전압 팔로워 (44) 및 제 2 전류소스 (46) 를 포함한다. 제 1 전압 생성회로 (41) 와 제 2 전압 생성회로 (42) 에 포함되는 각각의 전압생성 트랜지스터 (43) 는 전류 드라이버 (28) 와 동일한 도전형과 동일한 크기를 가지는 것이 바람직하다. 도 12a 를 참조하면, 전압생성 트랜지스터 (43) 의 소스는 전력공급전압 (VDD) 과 접속되어 있고, 그 드레인은 전류 소스 (45 및 46) 와 접속되어 있다. 전압생성 트랜지스터 (43) 의 게이트와 드레인은 단락회로로 되어, 전압 팔로워 (44) 의 입력과 접속되어 있다.
도 12b 는 제 2 계조전압 생성회로 (22) 에서의 각각의 기능블록들의 접속을 나타내는 회로도를 나타낸다. 도 12b 에 나타낸 바와 같이, 전압 기준전압 생성회로 (22b) 와 셀렉터 회로 (22c) 는, 기준전압 생성회로 (22b) 로부터 출력되는 전압신호 (Vr0 내지 Vrn) (여기서, n 은 임의의 자연수) 가 셀렉터 회로 (22c) 에서의 각각의 셀렉터에 공급되도록 서로 접속되어 있다. 또한, 저항스트링회로 (22a) 와 각각의 복수의 계조전압 선택회로 (25) 는, 저항 스트링회로 (22a) 로부터 출력되는 하나 이상의 전압 (Vc0 내지 Vc63) 및 VDD 이 계조전압 선택회로 (25) 에 공급되도록 서로 접속되어 있다. 전압 생성회로 (41 또는 42) 에 의해 생성되는 전압은 제 1 전류 소스 (45) 또는 제 2 전류소스 (46) 의 전류값에 기초한다. 여기서, 전압생성 트랜지스터 (43) 와 전류 드라이버 (28) 의 트랜지스터들은 동일한 기판 상에 형성되며, 트랜지스터들의 임계전압은 거의 동일하게 될 수 있다. 이러한 이유로, 전류 드라이버 (28) 중에서의 임계전압에서의 편차를 제거할 수 있다.
제 1 전압 생성회로 (41) 는 최대휘도 (63번째 계조레벨) 에 대응하는 전압을 생성한다. 제 2 전압 생성회로 (42) 는 최소휘도 (1번째 계조레벨) 에 대응하는 전압을 생성하는데, 이 최소휘도는 최저값이며 비표시레벨 (0번째 계조레벨) 이 아니다. 비표시 (0번째 계조레벨) 의 경우, 전류 드라이버 (28) 의 전류는 0이며, 최소전압은 전류 드라이버 (28) 의 트랜지스터의 임계전압보다 충분히 작게 된다. 따라서, P 채널 트랜지스터의 경우, 전력공급전압 (VDD) 과 동일한 전위인 소스 전압이 공급되며, N 채널 트랜지스터의 경우, 접지전위 (GND) 와 동일한 전위인 소스 전압이 공급된다.
최소휘도 (1번째 계조레벨) 에 대응하는 전압을 생성하기 위해서는, 제 2 소스전류 (46) 의 전류값을 계조설정 데이터에 기초하여 설정한다. 전압생성 트랜지스터 (43) 를 통하여 흐르는 전류에 기초하여 생성되는 게이트 전압은 전압 팔로워 (44) 에 의한 임피던스 변환을 수행받는다. 이와 유사하게, 최대휘도 (63번째 계조레벨) 에 대응하는 전압을 생성하기 위해서는, 제 1 소스전류 (45) 의 전류값을 계조설정 데이터에 기초하여 설정한다. 전압생성 트랜지스터 (43) 를 통하여 흐르는 전류에 기초하여 생성되는 게이트 전압은 전압 팔로워 (44) 에 의한 임피던스 변환을 수행받는다. 제 2 계조전압 생성회로 (22) 는 최대 휘도와 최소 휘도에 대응하는 전압을 생성하며, 그 전압 차이는 저항 스트링 회로 (22a) 에 의해 분할되어 감마 특성에 적응가능한 복수의 제 2 계조전압을 생성한다. 셀렉터 회로 (22c) 와 전압 팔로워 회로 (22d) 는 감마 특성에 대한 미세조정회로이다.
입력신호와 휘도 사이의 관계는
Figure 112005005545794-pat00001
와 같다. 감마값 (
Figure 112005005545794-pat00002
) 은 NTSC에서는
Figure 112005005545794-pat00003
=2.2로 설정되며, 매킨토시에서는
Figure 112005005545794-pat00004
=1.8 로 설정된다. 제 2 계조전압 생성회로 (22) 에 의해 생성되는 전압이
Figure 112005005545794-pat00005
=2.2와
Figure 112005005545794-pat00006
=1.8 모두에 대하여 적응될 수 있기 위해서는, 저항 스트링 회로 (22a) 의 저항값을
Figure 112005005545794-pat00007
=2.0으로 되도록 설정한 다음 그 생성전압들을 미세조정하는 것이 바람직하다. 예를 들어, 전류 드라이버 (28) 의 전류 (Id)-전압 (Vg) 특성은 Id= k(Vg-Vt)2 이다.
Figure 112005005545794-pat00008
=2.0에서 는, 저항 (r1 내지 r62) 을 동일하게 설정한다. 감마 수정은 셀렉터회로 (22c) 와 전압 팔로워 회로 (22d) 에 의해 수행되며, 상술한 전압들은 감마특성에 적응가능한 계조전압이 얻어질 수 있도록 미세하게 조정된다. 또한, 감마특성이 RGB 색마다 상이한 경우, 제 2 계조전압 생성회로 (22) 는 각각의 색에 대한 감마 특성에 적응가능한 계조전압들을 생성한다.
도 13 은 전류 드라이버 (28) 의 소스 전압에 대한 전력공급 접속패드들 (50) 의 로우의 배열을 나타낸다. 도 13 에 도시된 바와 같이, 접속패드들 (50) 의 로우의 배열에서는, 전류 드라이버 전력공급패드들의 복수의 로우들이, 출력패드들의 로우와 입력 및 전력공급 단자 패드들의 로우 사이에 로우 방향으로 평행하게 제공된다. 제 1 실시형태의 표시장치 (10) 에서는, 전류 드라이버 (28) 의 트랜지스터의 게이트 전압 (Vg) 을 제어함으로써 계조전류 (Id) 를 생성하는데, 이 계조전류는 Id= k(Vg-Vt)2 이다 (k 는 비례상수이다). 게이트 전압 (Vg) 은 소스전압으로서 전력공급전압으로부터의 전압이다. 전력공급전압이 모든 전류 드라이버마다 상이한 경우, 전류에서의 편차가 발생한다. 전류드라이버 전력공급패드가 하나이고 240개 전류 드라이버 각각에 100㎂의 전류가 공급되는 것으로 가정한다. 이 경우, 전력공급선으로부터 각각의 전류 드라이버까지의 배선저항이 0.1 Ω인 경우, 0.1Ω×100㎂ ×240 = 2.4mV의 전압강하가 발생한다. 이 값은 256 계조레벨에서의 1 또는2 계조레벨들의 전압차이에 대응한다. 데이터선 구동 IC 는 셀룰라 폰과 같은 소형 표시장치의 유리기판 상에 접속된다. 이 경 우, 유리기판과 IC 사이의 접속저항이 1 패드 당 약 100Ω정도로 높기 때문에, 복수의 패드가 요구된다. 전류 드라이버 (28) 의 소스전압에 대하여 이러한 전력공급접속패드들의 구성을 적용시킴으로써, 전류 드라이버 (28) 의 전력공급 전압변화에 의해 발생되는 전류에서의 편차가 억제될 수 있다.
도 14 는 데이터선 구동회로 (1) 의 각각의 회로 (11 내지 17) 의 배열을 나타내는 블록도이다. 도 14 에 도시된 바와 같이, 배열부 (60) 는 B (청색) 영역 (B1), G (녹색) 영역 (G1), R (적색) 영역 (R1) 및 제 1 특정영역 (54) 으로 구성된다. B (청색) 영역 (B1) 은 표시패널의 복수의 픽셀 (5) 중, B색 (청색) 을 출력하는 픽셀 (5) 에 대응한다. 이와 유사하게, G (녹색) 영역 (G1) 은 G색 (녹색) 을 출력하는 픽셀 (5) 에 대응하며 R (적색) 영역 (R1) 은 R색 (적색) 을 출력하는 픽셀 (5) 에 대응한다. B (청색) 영역 (B1) 에 포함되는 B 배선 (51) 은 B색 (청색) 에 대한 계조전압 배선을 나타낸다. 이와 유사하게, G 배선 (52) 은 G색 (녹색) 에 대한 계조전압배선을 나타내며, R 배선 (53) 은 R색 (적색) 에 대한 계조전압 배선을 나타낸다.
유기전계발광 표시장치에서는, RGB 색 각각에 대하여 상이한 감마 수정을 수행한다. 따라서, RGB 색들의 각각의 단위로 기능블록들을 묶음으로써 감마수정을 적절하게 수행할 수 있다. 도 14 는 영역 (60) 에서의 배열을 나타내는데, 여기서, 시프트 레지스터 회로 (11), 데이터 레지스터 회로 (12), 데이터 래치 회로 (13), 디코더 (24), 계조전압 선택회로 (25) 및 계조전압 생성회로 (15) 각각이 RGB색 마다 개별적으로 제공된다. 반면, 전압 드라이버 (26), 전류 드라이버 (28) 및 복수의 스위치 (27 및 29) 는 각각의 RGB색 마다 개별적으로 제공되지는 않지만, 모든 색들에 대하여 단일 영역 (54) 으로 제공되어, 출력단자의 기생용량을 감소시킬 수 있다. 이러한 영역배열은 계조배선들의 배열에 기여한다. 예를 들어, 표시데이터가 8 bits (256 계조레벨) 인 경우, 계조배선의 수는 256개이다. 따라서, 계조배선들이 각각의 RGB색 에 제공되는 경우, 768 배선에 대한 영역이 요구되어, 계조배선들의 배열이 복잡할 수 있다. 도 14 에 나타낸 배열에 따르면, B영역에 대한 B배선 (51), G영역에 대한 G 배선 (52), 및 R영역에 대한 R배선 (53) 이 서로 교차됨이 없이 분리되어 있다. 따라서, 계조배선영역이 용이하게 배열될 수 있다. 따라서, 반도체장치가, 감소된 칩크기를 갖도록 구성될 수 있다.
도 15 는 감마 특성을 가지는 휘도(전류)-계조특성을 나타낸다. 도 15 에 도시된 바와 같이, 감마특성을 가지는 휘도(전류)-계조특성에서, 최대전류값이 1 인 조건하에서의 저전류 범위에서는, 10 bits 이상의 분해능이 요구되는데, 여기서, 저전류범위는 0 내지 1/3이며, 중간전류범위는 1/3 내지 2/3 이며, 고전류 범위는 2/3 내지 1이다. 예를 들어, 입력신호가 6bits (64 계조레벨) 이고
Figure 112005005545794-pat00009
=2.2이고 최대휘도가 1 인 경우, 각각의 계조레벨은 다음과 같이 표현될 수 있다. 즉,
0번째 계조레벨: 0
1번째 계조레벨: (1/63)2.2 = 0.0001이며, 이 값은 0에 가까움,
2번째 계조레벨: (2/63)2.2 = 0.0005이며, 이 값은 0.0004에 가까움,
3번째 계조레벨: (3/63)2.2 = 0.0012, 및 추가로,
61번째 계조레벨: (61/63)2.2 = 0.93149이며, 이 값은 0.932에 가까움,
62번째 계조레벨: (62/63)2.2 = 0.96541이며, 이 값은 0.964에 가까움,
63번째 계조레벨 (최대휘도): (63/63)2.2 = 1.
이러한 방법으로, 약 0.0004의 분해능이 저전류 범위에 요구되기 때문에, 11 bits (211= 2048) 의 분해능이 요구된다.
중간전류범위로부터 고전류범위까지의 범위에서, 약 0.004의 분해능이 허용가능하기 때문에, 계조는 8 bits (28= 256) 의 분해능으로 표현될 수 있다. 도 7 에 도시된 바와 같이,
Figure 112005005545794-pat00010
가 1 에 접근함에 따라 분해능은 더욱 낮은 값으로 감소될 수 있다.
Figure 112005005545794-pat00011
=2.0인 경우, 저전류 범위에서의 분해능은 약 10 bits 일 수 있으며,
Figure 112005005545794-pat00012
=2.5인 경우, 12 bits 이상의 분해능이 요구된다.
도 16 은 감마값과 계조설정데이터의 대응을 나타내는 테이블이다. 도 16 에 나타낸 바와 같이, 감마값이
Figure 112005005545794-pat00013
=2.0인 경우, 도 12a 및 도 12b 에 도시된 제 2 계조전압 생성회로 (22) 의 저항 (r1 내지 r62) 은 동일한 저항일 수도 있다.
Figure 112005005545794-pat00014
=2.0 이외의 감마값인 경우에는, 원하는 감마특성에 적응될 수 있도록 셀렉터 회로 (22c) 에 의해 계조설정 데이터에 기초하여 조정된다.
도 17 은 제 1 전압 생성회로 (41) 의 설정이 도 12a 및 도 12b 에 나타낸 제 2 계조전압 생성회로 (22) 에서 변경되는 경우의 감마곡선을 나타낸다. 도 17 에 나타낸 바와 같이, 감마곡선은 제 1 전압 생성회로 (41) 의 설정을 변경함으로써 변경될 수 있다. 도 18 은 제 2 계조전압 생성회로 (22) 의 제 2 전압 생성회로 (42) 설정의 변경에 따른 휘도 (전류)/계조특성을 나타낸다. 도 18 에 도시된 바와 같이, 감마곡선은 제 2 전압 생성회로 (42) 의 설정을 변경함으로써 변경될 수 있다. 또한, 감마곡선은 제 2 계조전압 생성회로 (22) 에서의 셀렉터 회로 (22c) 의 설정을 변경함으로써 변경될 수 있다.
도 19 는 복수의 제 1 계조전압과 복수의 제 2 계조전압의 설정에 따른 계조설정의 전압특성을 나타낸다. 곡선 (A) 은 픽셀 (5) 의 입력신호 (계조) /전압 특성의 초기값을 나타낸다. 곡선 (B) 은 수만 시간이 경과한 후, 픽셀 (5) 의 입력신호/전압특성을 나타낸다. 픽셀 (5) 에서의 제 3 TFT (31) 가 턴온으로 되는 동안의 시간은 1/(스캐닝선의 수) 의 값으로서 나타낼 수 있다. 여기서, TFT 의 임계전압은 수만시간에서 약 1 V 만큼 변경된다. 그 이유는 대부분 모든 기간동안 전류가 제 1 TFT (34) 를 통하여 흐르기 때문이며, 따라서, 열화속도가 빨라진다. 따라서, 프리차지 전압을 제 1 TFT (34) 의 열화를 고려하여 설정하는 것이 바람직하다. 즉, 프리차지 전압을 곡선 (A) 과 곡선 (B) 으로 표시된 값들의 평균으로 대략적으로 설정하는 것이 바람직하다. 따라서, 적합한 계조설정을 수행할 수 있다.
도 8 을 참조하여 상술한 바와 같이, 제 1 TFT (34) 가 N 채널 트랜지스터인 경우, 전류드라이버 (28) 는 P 채널 트랜지스터로 구성된다. 이 경우, 제 1 계조전압은 하위 전력공급전위의 근처에 있는 전압으로 되며, 제 2 계조전압은 상위 전력공급전압의 근처에 있는 전압으로 된다. 또한, 제 1 TFT (34) 가 P 채널 트랜지스터인 경우, 전류 드라이버 (28) 는 N 채널 트랜지스터로 구성된다. 이 경우, 제 1 계조전압은 상위 전력공급 전압의 근처에 있는 전압으로 되며, 제 2 계조전압은 하위 전력공급전압의 근처에 있는 전압으로 된다.
실리콘 기판 상의 트랜지스터의 특성에서의 편차가 유리기판 상의 TFT 특성에서의 편차보다 약 1 디지트 정도 우수하기 때문에, 실리콘 기판 상에 데이터선 구동회로 (1) 를 제조하는 것이 바람직하다. 데이터선 구동회로 (1) 는 계조전류와는 무관하게, 열화 특성에서의 전압과 초기 특성에서의 전압의 평균으로 픽셀을 프리차지시킬 수 있다. 또한, 프리차지의 초기값은 초기 특성 (곡선 (A)) 으로 설정할 수 있다. 이 경우, 계조전압 생성회로 (15) 에 의해 설정되는 계조전압은 픽셀 (5) 의 특성에서의 시간기준 변화량에 따라 변경되어야 한다. 따라서, 적절한 계조설정을 수행할 수 있다.
데이터 래치회로 (13) 는 이 실시형태의 설명에서 데이터선 구동회로 (1) 에 포함된다. 그러나, 데이터선 구동회로 (1) 의 구성은 본 발명의 이 실시형태로만 한정되지 않는다. 예를 들어, 본 발명의 효과를 다음과 같은 구성으로도 달성할 수 있다. 즉, 프레임 메모리를 데이터선 구동회로 (1) 내에 구축시킨 다음, 하나의 선에 대한 표시 데이터를 프레임 메모리로부터 데이터 레지스터 회로 (12) 로 모두 함께 출력시켜, 표시데이터를 데이터 레지스터 회로 (12) 에 저장한 다.
도 20a 내지 도 20d 는 제 1 실시형태의 동작을 나타내는 타이밍 차트이다. 도 20a 내지 도 20d 에 도시된 타이밍 차트는 데이터선 구동회로 (1) 의 구동동작을 나타낸다. 표시장치 (10) 는 상술한 바와 같은 순차적인 선 구동스캐닝 방법에 의해 구동된다. 따라서, 데이터선 구동회로 (1) 는 복수의 스캐닝선의 스캐닝에 응답하여 복수의 데이터선 (6) 을 구동시킨다. 즉, 각각의 데이터선 (6) 은 각각의 스캐닝에서 (각각의 데이터선 (6) 이 하나의 스캐닝선의 스캐닝에 응답하여 구동되는 동안의 기간에서 (이 기간을 데이터선 구동기간이라 함)) 순차적으로 구동된다. 각각의 데이터선이 구동되는 경우, 데이터선 구동회로 (1) 는 데이터선 구동기간을 제 1 기간 (프리차지 기간) 과 제 2 기간 (전류구동기간) 으로 나눈다. 여기서, 타이밍 제어회로 (16) 는 데이터 래치 회로 (13), D/A 변환회로 (14), 및 계조전압 생성회로 (15) 의 동작 타이밍을 상술한 바와 같이 수평동기신호와 클록신호 (CLK) 에 응답하여 제어한다. 이하의 동작설명에서는, 타이밍 제어회로 (16) 가 상술한 프리차지 기간과 전류 구동기간에 대응하여 타이밍 제어신호들을 생성하는 것으로 가정한다. 또한, 입력 버퍼 회로 (17) 는 클록신호 (CLK) 와 반전 제어신호에 응답하여 표시데이터의 비트반전을 수행한다.
도 20a 및 도 20d 에 도시된 바와 같이, 계조전압 생성회로 (15) 의 멀티플렉서 (23) 는 제 1 계조전압 생성회로 (21) 에 의해 생성되는 복수의 제 1 계조전압을 프리차지 기간에서 타이밍 제어회로 (16) 로부터 공급되는 타이밍 제어신호에 응답하여 D/A 변환회로 (14) 으로 출력시킨다. 또한, 데이터 래치 회로 (13) 는 타이밍 제어신호에 응답하여 D/A 변환회로 (14) 로, 래치된 표시데이터를 출력시킨다.
D/A 변환회로 (14) 는 타이밍 제어신호 (16) 로부터 공급되는 타이밍 제어신호에 응답하여 제 1 스위치 (27) 를 턴온시킨다. 또한, D/A 변환회로 (14) 는 전압 드라이버 (26) 를 활성화시켜, 계조전압 생성회로 (15) 로부터 출력되는 제 1 계조전압에 대한 임피던스 변환을 수행한다. 임피던스 변환을 수행받은 제 1 계조전압은 노드 (N2) 를 통하여 대응 데이터선 (6) 으로 공급되어, 고속으로 원하는 전압까지 데이터선 (6) 을 구동시킨다. 데이터선 구동회로 (1) 가 각각의 데이터선 (6) 을 구동시키는데 걸리는 프리차지 기간은 약 5㎲의 시간이 걸린다. 또한, 이 프리차지 기간은 데이터선 (6) 에 공급되는 제 1 계조전압에 대응하여 단축시키는 것도 가능하다. 데이터선 구동회로 (1) 는 나머지 기간을 전류구동기간인 하나의 데이터선 구동기간으로 인식한 다음, 전류구동기간에서 데이터선 (6) 을 구동시킨다. 전류구동기간에서, 계조전압 생성회로 (15) 의 멀티플렉서 (23) 는 타이밍 제어회로 (16)로부터 공급되는 타이밍 제어신호에 응답하여 복수의 제 2 계조전압을 D/A 변환회로 (14) 로 출력하는데, 이 제 2 계조전압은 제 2 계조전압 생성회로 (22) 에 의해 생성된 것이다. D/A 변환회로 (14) 는 타이밍 제어신호를 수신한 다음, 이 타이밍 제어신호와 동기하여, 제 1 스위치 (27) 를 턴오프시키고, 제 2 스위치 (29) 를 턴온시킨다. 또한, D/A 변환회로 (14) 는 전압 드라이버 (26) 를 표시 상태로 출력시키도록, 타이밍 제어신호와 동기하여 전압 드라이버 (26) 로의 바이어스전류를 차단한다. 따라서, 계조전압 선택회로 (25) 로부터 출력되는 제 2 계조전압은 전류 드라이버 (28) 로 공급된다. 전류 드라이버 (28) 는 제 2 계조전압에 기초하여 데이터선 (6) 에 공급될 계조전류를 생성하고 그 생성된 계조전류로 데이터선 (6) 들중 대응하는 하나의 데이터선을 구동시킨다. 예를 들어, 표시장치의 픽셀들의 수가 QVGA 사양을 따르고 프레임 사이클이 60Hz 인 경우, 각각의 데이터선의 구동시간은 약 50 ㎲이기 때문에, 전류 드라이버 (28) 의 구동시간은 약 45 ㎲이다. 또한, 전류구동기간에서의 전압 드라이버 (26) 로의 바이어스 전류를 차단함으로써 전압 드라이버 (26) 를 비활성상태로 설정하기 때문에 소비전력을 감소시킬 수 있다. 전류 드라이버 (28) 에 의해 생성되는 계조전류는 전류 드라이버 (28) 의 트랜지스터들의 전류 (Id)/전압 (Vg) 특성에 기초하여 결정된다. 그러나, 전류가 전류 드라이버 (28) 로부터 전력공급선 (VDD) (또는 접지전위 (GND)) 으로 흐르는 경우, 전력공급선에서 전압강하가 발생하는데, 이는 전류의 편차를 발생시킨다. 전류 드라이버 (28) 에서의 전류 편차는 전압 드라이버 (26) 로의 바이어스 전류와 같은 불필요한 전류를 차단시킴으로써 방지된다. 따라서, 이미지 품질이 향상될 수 있다.
제 1 계조전압 생성회로 (21) 에 의해 생성되는 복수의 제 1 계조전압은 제 1 TFT (34) 의 전류 (Id)/전압 (Vg) 특성 및 픽셀 (5) 에서의 제 3 TFT (31) 의 ON 저항에 기초하여 결정된다. 예를 들어, 제 1 TFT (34) 에 인가되는 전압값과 제 1 TFT (34) 를 통하여 흐르는 전류값의 특성은, (전압값, 전류값) = (3V, 1㎂) 및 (3.3V, 10㎂) 이며, 제 3 TFT (31) 의 ON 저항은 100㏀이다. 이 경우, 제 1 TFT (34) 를 통하여 흐르는 전류를 1㎂로 설정하기 위해서는, 프리차지 전압 = 3V + 100㏀ ×1㎂ = 약 3.1 V 이다. 제 1 TFT (34) 를 통하여 흐르는 전류를 10㎂로 설정하기 위해서는, 프리차지 전압 = 3.3V + 100㏀ ×10㎂ = 약 4.3 V 이다. 따라서 이러한 방법으로 설정함으로써, 프리차지전압을 적절하게 설정할 수 있다. 그러나, 픽셀 (5) 에서의 TFT 의 특성변화는 매우 크기 때문에, 프리차지전압값은 초기 특성과 열화 이후의 특성을 고려하여 설정하는 것이 바람직하다.
제 2 계조전압 생성회로 (22) 는 원하는 감마 특성에 적응될 수 있도록 전류 드라이버 (28) 의 트랜지스터들의 전류 (Id)/전압 (Vg) 특성에 기초하여 복수의 제 2 계조전압을 생성한다. 복수의 제 2 계조전압은 감마 특성에 적응될 수 있도록 복수의 저항을 직렬로 접속시킨 다음 각각의 노드로부터 원하는 전압을 생성함으로써 감마 제어데이터에 기초하여 미세하게 조정된다.
전류 드라이버 (28) 는 제 2 계조전압을 수신하는데, 이 전압은 계조전압 선택회로 (25) 에 의해 표시데이터에 기초하여 선택된다. 계조전압 선택회로 (25) 는 미리 결정된 복수의 제 2 계조전압을 수신한다. 복수의 제 2 계조전압은 도 15 에 도시된 감마 특성을 가진 휘도의 계조전류(전류)/계조 특성으로 되도록 제 2 계조전압 생성회로 (22) 에 의해 설정된 계조전압이다. 전류 드라이버 (28) 는 전류구동기간에서 데이터선 (6) 을 통하여 픽셀 (5) 로 제 2 계조전류에 대응하는 계조전류를 공급하여 픽셀을 구동시킨다. 이때, 픽셀 (5) 에서, 제 3 TFT (31) 와 제 4 TFT (33) 가 턴온된다. 전류 드라이버 (28) 에 의해 생성되는 계조전류 (Id) 는 제 1 및 제 3 TFT (34 및 31) 를 통하여 흐른다. 계조전류 (Id) 에 대응하는 전압은 제 1 N 채널 TFT (34) 의 게이트전극에서 생성된다. 이후, 제 4 TFT (33) 가 턴오프되는 경우, 제 1 TFT (34) 의 게이트전극 상에서 전압을 샘플홀딩시킨다. 이후, 제 3 TFT (31) 가 턴오프되고, 제 2 TFT (32) 가 턴온된다. 이때, 제 1 TFT (34) 가 전계발광소자 (30) 를 구동시킨다. 전류 드라이버 (28) 로부터의 계조전류 (Id) 와 동일한 계조전류 (Id) 가 발광소자 (30) 를 통하여 흐른다. 그 결과, 전계발광소자 (30) 가 계조전류값에 대응하는 휘도에서 광을 방출한다.
이러한 전류 드라이버 (28) 는 복수의 전류 소스를 이용하는 종래의 구성에 비하여 1/n 의 트랜지스터들로 구성된다. 이러한 전류 드라이버 (28) 의 구성은 데이터선 구동회로 (1) 의 회로스케일의 상당한 감소에 기여한다. 또한, 전류 드라이버 (28) 의 출력전극의 기생용량이 표시데이터의 비트들의 수에 의존하지 않고 일정하게 되므로 크게 감소될 수 있다. 전류 드라이버 (28) 에 의해 구동되는 전압 (V), 구동시간 (T), 전류 (I) 및 용량 (C) 간의 관계는 다음,
I=CV/T
과 같이 표현될 수 있다. 용량값이 감소하는 경우, 저전류에서의 구동이 가능하게 되며, 구동회로의 수와 표시장치의 소비전력을 감소시킬 수 있다.
도 21 은 제 1 계조전압 생성회로 (21) 의 또 다른 구성을 나타내는 블록도이다. 제 1 계조전압 생성회로 (21) 뿐만 아니라, 도 21 에 나타낸 제 1 계조전압 생성회로 (21-1) 도 저항 스트링회로 (21e), 셀렉터회로 (21f), 및 전압 팔로워회로 (21g) 를 포함한다. 여기서, 기준전압 생성회로 (21b) 와 셀렉터 회로 (21c) 는 도 11a 및 도 11b 에 나타낸 제 1 계조전압 생성회로 (21) 에서와 같이 서로 접속되어 있다. 또한, 저항 스트링회로 (21e) 와 셀렉터 회로 (21f) 는 도 11a 및 도 11b 에 나타낸 제 1 계조전압 생성회로 (21) 에서의 기준전압 생성회로 (21b) 와 셀렉터 회로 (21c) 와 동일한 방식으로 서로 접속되어 있다. 제 1 계조전압 생성회로 (21-1) 는 저항 스트링회로 (21e), 셀렉터회로 (21f), 및 전압 팔로워회로 (21g) 를 더 포함함으로써 감마수정을 위한 저항 스트링회로 (21e) 에 의해 상위 전압과 하위 전압 간의 전압차이를 추가로 분할한다. 제 1 계조전압 생성회로 (21-1) 에 따르면, 감마수정을 위한 미세조정은 최대휘도 또는 최소휘도를 변경시키지 않고 용이하게 이루어질 수 있다.
도 22 는 전압 생성회로 (41 또는 42) 의 또 다른 구성의 회로 (47) 를 나타내는 회로도이다. 도 22 에 나타낸 바와 같이, 전압 생성회로 (47) 는 전류 미러회로를 포함한다. 전류미러회로는 기준전류에 대응하는 특정 트랜지스터 (48), 및 특정 트랜지스터 (48) 에 대응하는 복수의 트랜지스터 (48-1 내지 48-n) 로부터 구성된다. 전압 생성회로 (47) 는 외부에서 특정 트랜지스터 (48) 에 기준전류를 공급한다. 상이한 트랜스컨덕턴스 계수를 가지는 각각의 트랜지스터 (48-1 내지 48-n; n 은 임의의 자연수) 를 형성함으로써, 특정 트랜지스터 (48) 를 통하여 흐르는 전류에 비례하는 복수의 상이한 전류를 얻을 수 있다. 전압 생성회로 (47) 는 복수의 전류들 중 하나의 전류를 선택하여, 그 선택한 전류를 기준전압 생성회로 (22b) 에 공급한다. 도 22 에 나타낸 전압 생성회로 (47) 의 구성의 적응은 기준전압 생성회로 (22b) 로부터 공급되는 전류를 적절하게 생성하고 출력하는데 기여한다.
[제 2 실시형태]
이하, 본 발명의 제 2 실시형태를 설명한다. 도 23 은 본 발명의 제 2 실시형태에서의 D/A 변환회로 (14a) 의 구성을 나타내는 블록도이다. 도 23 에 도시된 바와 같이, 제 2 실시형태에서의 D/A 변환회로 (14a) 는 상술한 D/A 변환회로 (14) 의 구성에 더하여 제 1 스위치 (61), 제 2 스위치 (62), 및 커패시터 (63) 를 포함한다. 제 1 스위치 (61) 는 전압 드라이버 (26) 의 입력과 노드 (N1) 사이에 접속되어 있다. 커패시터 (63) 는 전압 드라이버 (26) 의 입력과 접지전위 사이에 접속되어 있다. 전압 드라이버 (26), 제 1 스위치 (61) 및 커패시터 (63) 는 샘플 홀딩 회로를 구성한다. 또한, 제 2 스위치 (62) 는 노드 (N1) 와 전류 드라이버 (28) 사이에 접속되어 있다.
이하, 도 23 에 나타낸 D/A 변환회로 (14a) 의 동작을 설명한다. D/A 변환회로 (14a) 는 전류구동기간 이전에 즉시 (프리차지 기간의 만료이전에 즉시) 타이밍 제어회로 (16) 로부터 공급되는 타이밍 제어신호에 기초하여 제 1 스위치 (61) 를 턴오프시킨다. 샘플홀딩회로는 전압 드라이버 (26), 제 1 스위치 (61) 및 커패시터 (63) 로부터 구성되어, 턴오프로 되는 제 1 스위치 (61) 에 응답하여 제 1 계조전압의 샘플홀딩동작을 수행한다. D/A 변환회로 (14a) 는 프리차지 기간으로부터 전류 구동기간 까지의 스위칭 동작에 응답하여 제 2 스위치 (62) 를 턴온시킨다. 이 때, 멀티플렉서 (23) 로부터 출력되는 계조전압은 복수의 제 1 계조전압으로부터 복수의 제 2 계조전압으로 스위칭된다. D/A 변환회로 (14a) 는 전류 드라이버 (28) 에 대한 입력전압을 충분히 안정화시킨 후, 제 2 스위치 (29) 를 턴온시킨 다음, 제 1 스위치 (27) 를 턴오프시킨다.
도 19 에 도시된 바와 같이, 복수의 제 1 계조전압 및 복수의 제 2 계조전압은 수 볼트의 전압차이를 가진다. 따라서, 복수의 제 1 계조전압으로부터 복수의 제 2 계조전압으로 스위칭하는데 일정 기간이 걸리게 된다. 또한, 계조전압 선택회로 (25) 에 의해 선택되는 전압이 스위칭되어지는데 일정기간이 걸리게 된다. 이러한 이유로, 결함이 발생할 수 있다. 상술한 D/A 변환회로 (14a) 의 구성에서는, 멀티플렉서 (23) 으로부터 출력되는 계조전압이, 복수의 제 1 계조전압으로부터 복수의 제 2 계조전압으로 스위칭하는 것으로 생기는 이러한 결함이 발생하는 것을 억제한다.
[제 3 실시형태]
이하, 본 발명의 제 3 실시형태를 설명한다. 도 24 는 본 발명의 제 3 실시형태에 따른 데이터선 구동회로 (1) 에서의 계조전압 생성회로 (15a) 의 구성을 나타내는 블록도이다. 도 24 에 도시된 바와 같이, 제 3 실시형태에서의 계조전압 생성회로 (15a) 는 제 1 계조설정 레지스터 (71), 제 2 계조설정 레지스터 (72), 멀티플렉서 (73) 및 계조전압 생성기 (74) 를 포함한다. 제 1 계조설정 레지스터 (71) 는 복수의 제 1 계조전압에 대한 제 1 계조설정 데이터를 저장하는 메모리 회로이다. 이와 유사하게, 제 2 계조설정 레지스터 (72) 는 복수의 제 2 계조전압에 대한 제 2 계조설정 데이터를 저장하는 메모리 회로이다. 멀티플렉서 (73) 는 제 1 계조설정 레지스터 (71) 와 제 2 계조설정 레지스터 (72) 에 저장된 계조설정 데이터 중 하나를 선택하여 그 선택한 계조설정 데이터를 출력한다. 계조전압 생성기 (74) 는 제 1 계조전압 생성회로 (21) (또는 제 2 계조전압 생성회로 (22)) 와 유사하게 구성된 전압 생성회로이다.
이하, 도 24 에 나타낸 계조전압 생성회로 (15a) 의 동작을 설명한다. 제 1 계조설정 레지스터 (71) 와 제 2 계조설정 레지스터 (72) 는 멀티플렉서 (73) 로부터의 리퀘스트에 응답하여 저장된 계조설정 데이터를 출력한다. 멀티플렉서 (73) 는 프리차지 기간에서 타이밍 제어회로 (16) 로부터의 타이밍 제어신호에 응답하여 제 1 계조설정 레지스터 (71) 로부터의 계조설정데이터를 선택한 다음, 그 선택한 계조설정 데이터를 계조전압 생성기 (74) 로 출력한다. 이와 유사하게, 멀티플렉서 (73) 는 전류구동기간에서 타이밍 제어회로 (16) 로부터의 타이밍 제어신호에 응답하여 제 2 계조설정 레지스터 (72) 로부터의 계조설정데이터를 선택한 다음, 그 선택한 계조설정 데이터를 계조전압 생성기 (74) 로 출력한다. 계조전압 생성기 (74) 는 멀티플렉서 (73) 로부터의 출력에 기초하여 프리차지 기간에서 복수의 제 1 계조전압을 생성하고 전류구동기간에서 제 2 계조전압을 생성한다. 계조전압 생성기 (74) 로부터 생성되는 복수의 제 1 계조전압과 복수의 제 2 계조전압은 D/A 변환회로 (14) 로 출력된다.
제 3 실시형태에서의 계조전압 생성회로 (15) 는 제 1 계조설정 레지스터 (71) 와 제 2 계조설정 레지스터 (72) 에서의 계조설정 데이터를 업데이트할 수 있어, 복수의 제 1 계조전압과 복수의 제 2 계조전압을 각각 독립적으로 또는 임의적으로 생성할 수 있다. 그 결과, 예를 들어, 셀룰라 폰을 위한 유기전계발광표시장치에서, 유기전계발광소자로부터 방출되는 광이 태양광의 강한 광 때문에 보여 질 수 없는 경우, 계조전류의 최대 전류값을 조정하여 콘트라스트를 높게 설정할 수 있다. 또한, 소위 대기상태에서, 즉, 사용자가 폰을 이용하지 않는 상태에서는, 계조전류의 최대전류값을 로우로 설정함으로써 콘트라스트를 감소시켜 저소비전력 구동이 가능하게 된다. 이러한 설정은 사용상태에 따라서 임의의 기간으로 설정될 수 있다.
[제 4 실시형태]
이하, 본 발명의 제 4 실시형태를 설명한다. 도 25 는 제 4 실시형태에서의 D/A 변환회로 (14b) 와 계조전압 생성회로 (15) 의 구성을 나타내는 블록도이다. 도 25 에 도시된 바와 같이, D/A 변환회로 (14b) 는 디코더 (24), 제 1 계조전압 선택회로 (25a), 전압 드라이버 (26), 제 1 스위치 (27), 전류 드라이버 (28), 및 제 2 계조전압 선택회로 (25a) 를 포함한다. 제 1 계조전압 선택회로 (25a) 는 제 1 계조전압 생성회로 (21) 로부터 공급되는 복수의 제 1 계조전압 중 제 1 특정 전압을 선택한다. 이와 유사하게, 제 2 계조전압 선택회로 (25b) 는 제 2 계조전압 생성회로 (22) 로부터 공급되는 복수의 제 2 계조전압 중 제 2 특정 전압을 선택한다. 제 1 계조전압 선택회로 (25a) 의 출력은 전압 드라이버 (26) 의 입력과 접속되어 있다. 전압 드라이버 (26) 의 출력은 제 1 스위치 (27) 와 접속되어 있다. 전압 드라이버 (26) 로부터 출력되는 계조전압은 제 1 스위치 (27) 및 노드 (N2) 를 통하여 데이터선 (6) 에 공급된다. 전류 드라이버 (28) 의 입력은 제 2 계조전압 선택회로 (25b) 의 출력과 접속되어 있고, 전류 드라이버 (28) 의 출력은 노드 (N2) 와 접속되어 있다. 전류 드라이버 (28) 로 부터 출력되는 계조전류는 노드 (N2) 를 통하여 데이터선 (6) 에 공급된다.
제 4 실시형태에서는, 제 1 계조전압 선택회로 (25a) 가 CMOS 트랜지스터들의 트랜스퍼 스위치들로 구성되는 것이 바람직하다. 제 2 계조전압 선택회로 (25b) 는 전류 드라이버 (28) 와 대응하여 구성된다. 따라서, 전류 드라이버 (28) 가 P 채널 트랜지스터로 구성되는 경우 제 2 계조전압 선택회로 (25b) 도 P 채널 트랜지스터로 구성된다.
이하, 도 25 에 나타낸 D/A 변환회로 (14b) 와 계조전압 생성회로 (15) 의 동작을 설명한다. 도 25 에 나타낸 바와 같이, 디코더 (24) 는 데이터 래치 회로 (13) 로부터 공급되는 표시 데이터를 디코딩한 다음, 그 디코딩 데이터를 제 1 계조전압 선택회로 (25a) 및 제 2 계조전압 선택회로 (25b) 로 출력시킨다. 제 1 계조전압 선택회로 (25a) 는 디코딩된 표시데이터 뿐만 아니라 계조전압 생성회로 (15) 의 제 1 계조전압 생성회로 (21) 에 의해 생성되는 복수의 제 1 계조전압을 공급받는다. 이와 유사하게, 제 2 계조전압 선택회로 (25b) 는 디코딩된 표시데이터 뿐만 아니라 계조전압 생성회로 (15) 의 제 2 계조전압 생성회로 (22) 에 의해 생성되는 복수의 제 2 계조전압을 공급받는다. 제 1 계조전압 선택회로 (25a) 는 디코더 (24) 로부터의 표시 데이터에 기초하여 복수의 제 1 계조전압 중에서 제 1 특정 전압을 선택하여, 그 선택한 전압을 전압 드라이버 (26) 로 출력시킨다. 이와 유사하게, 제 2 계조전압 선택회로 (25b) 는 디코더 (24) 로부터의 표시 데이터에 기초하여 복수의 제 2 계조전압 중에서 제 2 특정 전압을 선택하여, 그 선택한 전압을 전류 드라이버 (28) 로 출력시킨다. 전압 드라이버 (26) 는 제 1 계조전압 선택회로 (25a) 로부터의 선택한 전압의 임피던스 변환을 수행하여, 계조전압을 생성한다. 전류 드라이버 (28) 는 제 2 계조전압 선택회로 (25b) 로부터의 선택한 전압을 변환하여 계조전류를 생성한다.
이하, 도 26 및 도 27a 내지 27c 를 참조하여 제 4 실시형태의 동작을 자세히 설명한다. 도 26 은 복수의 제 1 계조전압과 복수의 제 2 계조전압이 제 4 실시형태에서 설정되는 경우에 설정하는 계조의 특성차트를 나타낸다. 도 27a 내지 도 27c 는 제 1 계조전압 선택회로 (25a) 의 구체적인 구성을 나타내는 회로도이다. 도 27a 는 최상위 비트 (MSB) 와 MSB 외의 비트에 기초하여 셀렉터 회로를 제어하는 경우의 회로구성을 나타낸다. 도 27b 는 최하위 비트 (LSB) 외의 비트들에 기초하여 셀렉터 회로를 제어하는 경우의 회로구성을 나타낸다. 도 27c 는 최상위 비트 (MSB) 외의 비트들 및 최하위 비트 (LSB) 에 기초하여 셀렉터 회로를 제어하는 경우의 회로 구성을 나타낸다.
도 26 에 도시된 바와 같이, 복수의 제 1 계조전압은 하위 전류영역과 상위 전류영역 사이의 바운더리로 되는 중간 계조레벨인 31번째 계조레벨을 이용하여 설정한다. 계조전압은 0번째 하위전류 영역 내지 31 번째 계조레벨에서의 픽셀의 특성에 대략 적응될 수 있도록 설정된다. 계조전압은 31 번째 내지 63 번째 계조레벨의 상위 전류영역에서 31 번째 계조레벨의 계조전압과 동일한 전압으로 설정된다. 전류를 구동시키기 이전에 전압 구동을 수행하는 이유는 전류 구동시간 (T) 과 전류 간의 관계가 다음,
T=CV/I
로서 표현되므로, 더 작은 전류의 경우, 원하는 전압에 도달하는데 어떤 특정시간이 걸리기 때문이다.
전류는 구동 TFT 의 전류 (Id)/전압 (Vg) 특성에서의 전압의 제곱에 비례, 즉, Id= k(Vg-Vt)2 (k 는 비례상수이다) 으로 된다. 프리차지 전압이 중간 또는 상위 전류영역으로 고정되는 경우에도, 중간 또는 상위 전류영역에서의 전압차이가 작기 때문에 전류 드라이버 (28) 로부터의 계조전류만으로도 단시간에 원하는 전압을 얻을 수 있다. 따라서, 도 27a 에 도시된 바와 같이, 최상위 비트 (MSB) 외의 비트들과 MSB 에 기초하여 제 1 계조전압 선택회로 (25a) 를 제어함으로써 스위치의 수를 (32 + 2) 로 감소시킬 수 있다. 제 1 계조전압 선택회로 (25a) 의 스위치들은 상술한 바와 같이 트랜스퍼로 구성되는 것이 바람직하다.
또한, 프리차지 동작이 전류 구동 이전의 예비 동작이기 때문에 프리차지 전압은 반드시 정확할 필요는 없다. 그 결과, 스위치의 수를 감소시키기 위하여, 최하위 비트 (LSB) 와 최하위 비트의 다음 비트를 무효로 할 수도 있다. 도 27b 는 최하위 비트는 무효화되고 단지 짝수번째 계조레벨만이 설정되는 회로를 나타낸다. 이 경우, 스위치의 수는 32 개로 감소된다. 또한, 도 27c 는 저전류 영역에서 구동전압 차이가 전류구동시 작고, 회로가 도 27a 와 도 27b 에 나타낸 회로들을 결합하여 구성되어지는 회로를 나타낸다. 이 경우, 스위치의 수는 (16 + 2) 로 감소될 수 있다.
제 1 TFT (34) 가 N 채널 트랜지스터로 구성되는 경우, 전류 드라이버 (28) 는 P 채널 트랜지스터로 구성된다. 프리차지 전압은 하위 전력공급전압 근처의 전압이며, 제 2 계조전압은 상위 전력공급전압 근처의 전압이다. 제 1 TFT (34) 가 P 채널 트랜지스터로 구성되는 경우, 전류 드라이버 (28) 는 N 채널 트랜지스터로 구성된다. 프리차지 전압은 상위 전력공급전압 근처의 전압이며, 제 2 계조전압은 하위 전력공급전압 근처의 전압이다. 이러한 방법으로, 제 2 계조전압 선택회로 (25a) 는 2 개의 도전형 중 하나를 가진 트랜지스터로 구성될 수 있다.
제 2 계조전압 선택회로 (25b) 는 프리차지 기간과 전류구동기간에서 제 2 계조전압을 선택한다. 따라서, 종래에 제 1 계조전압으로부터 제 2 계조전압으로의 스위칭에서 전압 지연에 의해 발생하는 결함이 발생하지 않는다. 전압 드라이버 (26) 의 구동능력은 최대 약 20㎂ 의 전류값을 갖는 전류 드라이버 (28) 의 구동능력보다 100 배 이상 더 크게 된다. 따라서, 전압 드라이버 (26) 와 전류 드라이버 (28) 가 프리차지 기간에서 동일한 시간에 동작하는 경우에도, 프리차지 전압은 거의 영향을 받지 않는다.
[제 5 실시형태]
이하, 본 발명의 제 5 실시형태를 설명한다. 도 28 은 본 발명의 제 5 실시형태에서의 D/A 변환회로 (14c) 와 계조전압 생성회로 (15) 의 구성을 나타내는 블록도이다. 도 28 에 도시된 바와 같이, D/A 변환회로 (14c) 는 상술한 D/A 변환회로 (14b) 에서의 경우에 더하여, 더미 스위치 (81) 를 포함한다. 도 28 을 참조하면, 더미 스위치 (81) 는 노드 (N2) 를 통하여 데이터선 (6) 과 접속 되어 있다. 전압 드라이버 (26) 의 출력은 제 1 스위치 (27) 와 노드 (N2) 를 통하여 데이터선 (6) 과 접속되어 있다. 제 1 스위치 (27) 와 더미 스위치 (81) 각각은 트랜지스터로 구성된다. 이들 트랜지스터는 동일한 게이트 길이 (L) 를 가진다. 더미 스위치 (81) 의 트랜지스터의 게이트 폭 (W) 은 제 1 스위치 (27) 의 트랜지스터의 게이트폭에 1/2 폭을 가진다. 또한, 더미 스위치 (81) 의 트랜지스터의 소스 및 드레인은 단락회로이다.
이하, 도 28 에 나타낸 D/A 변환회로 (14c) 의 동작을 설명한다. 상술한 바와 같이, 제 1 스위치 (27) 의 동작은 데이터선 구동기간이 프리차지 기간 또는 전류구동기간인지의 여부에 의존하여 제어된다. D/A 변환회로 (14c) 는 제 1 스위치 (27) 와 더미 스위치 (81) 가 서로 반대위상으로 동작하도록 제어된다. 즉, 제 1 스위치 (27) 가 턴온되는 경우, D/A 변환회로 (14c) 는 더미스위치 (81) 를 턴오프시킨다. 제 1 스위치 (27) 가 턴오프되는 경우, D/A 변환회로 (14c) 는 더미 스위치 (81) 를 턴온시킨다.
회로지연과 스위치의 잡음에 의해 결함이 발생한다. 상술한 바와 같이 D/A 변환회로 (14c) 에서의 더미 스위치 (81) 의 동작을 제어하여 제 1 스위치 (27) 로부터 생성되는 잡음을 감소시킬 수 있다. 그 결과, 결함이 억제되고, 표시장치에서 표시될 이미지의 품질이 향상된다.
도 29 에 도시된 바와 같이, D/A 변환회로 (14c) 는 전류 드라이버 (28) 와 데이터선 (6) 사이에 제공되는 D/A 변환회로 (14d) 로 대체될 수도 있다. 이 경우, 제 2 스위치 (29) 는 프리차지 기간에서 턴오프된다. 제 1 스위치 (27) 는 프리차지 기간에서 전류구동기간으로의 스위칭 시에, ON 상태에서 OFF 상태로 스위칭되도록 제어된다. 여기서, 스위칭시, 제 2 스위치 (29) 는 OFF 상태에서 ON 상태로 스위칭되도록 제어되어, 제 1 스위치 (27) 및 제 2 스위치 (29) 가 모두 턴온되는 동안의 기간이 존재한다. 제 1 스위치 (27) 및 제 2 스위치 (29) 가 모두 턴온되는 동안의 기간은 결함을 억제하는데 기여하며 표시장치에서 표시될 이미지 품질을 향상시킨다.
[제 6 실시형태]
이하, 본 발명의 제 6 실시형태를 설명한다. 도 30 은 본 발명의 제 6 실시형태에서의 D/A 변환회로 (14e) 의 구성을 나타내는 블록도이다. 도 30 에 도시된 바와 같이, D/A 변환회로 (14e) 는 데이터선 구동회로 (1) 의 수송 (shipping) 시 수행되는 최종테스트를 위한 테스트 스위치를 포함한다. D/A 변환회로 (14e) 는 제 1 테스트스위치 (82), 제 2 테스트스위치 (83), 및 제 3 테스트스위치 (84) 를 포함한다.
이하, 도 30 에 나타낸 테스트모드에서의 D/A 변환회로 (14e) 의 동작을 설명한다. 테스트모드에서의 제 1 스테이지에서, 0번째 계조레벨에 대응하는 전류가 전류드라이버 (28) 로부터 공급되는지의 여부를 검사한다. 또한, 제 1 계조레벨과 최대 계조레벨의 전류가 각각 소정의 전류범위 내에 있는지의 여부를 검사한다. 테스트모드에서의 제 2 스테이지에서, 제 3 테스트 스위치 (84) 가 턴온되고, 제 2 테스트 스위치 (83) 가 턴오프된다. 그 결과, 전류 드라이버 (28) 의 전류가 차단된다. 또한, 제 1 계조전압 선택회로 (25a) 의 모든 스위 치가 턴오프되어, 전압 드라이버 (26) 로부터 제 1 계조전압 선택회로 (25a) 를 접속단절시킨다. 이후, 제 2 계조전압 선택회로 (25b) 와 전압 드라이버 (26) 를 접속시키기 위하여, 제 1 테스트 스위치 (82) 가 턴온된다. 이때, 제 2 계조전압 선택회로 (25b) 가 소정의 범위에 있는지의 여부가 또 다른 계조테스트를 위하여 검사된다. 여기서, 0번째 계조레벨에 대응하는 전류는 이상적으로 0㎂이다. 따라서, 0번째 계조레벨을, 누설전류의 존재를 확인함으로써 검사할 수 있다. 따라서, 0번째 계조레벨, 1번째 계조레벨 및 최대 계조레벨의 테스트들을 전류 드라이버 (28) 를 이용하여 수행할 수 있다. 이후, 전압 드라이버 (26) 를 이용하여, 또 다른 계조 테스트를 수행한다. 이러한 방법으로, 테스트를 단기간에 완료할 수 있다.
[제 7 실시형태]
이하, 본 발명의 제 7 실시형태를 설명한다. 도 31 은 본 발명의 제 7 실시형태의 D/A 변환회로 (14f) 의 구성을 나타내는 블록도이다. 도 31 에 도시된 바와 같이, D/A 변환회로 (14f) 의 전류 드라이버 (28) 는 제 1 전류 드라이버 (28a) 와 제 2 전류 드라이버 (28b) 로 구성된다. 또한, D/A 변환회로 (14f) 의 제 2 스위치 (29) 는 제 1 전류 스위치 (29a) 와 제 2 전류 스위치 (29b) 로 구성된다.
제 1 전류 드라이버 (28a) 는 계조전압 선택회로에 의해 선택되는 계조전압을 수신한 다음, 계조전압에 기초하여 플로우 아웃 전류를 생성한다. 제 2 전류 드라이버 (28b) 는 계조전압 선택회로에 의해 선택되는 계조전압을 수신한 다 음, 계조전압에 기초하여 플로우 인 전류를 생성한다. 도 31 에 도시된 바와 같이, 제 1 전류 드라이버 (28a) 의 입력은 노드 (N1) 를 통하여 계조전압 선택회로 (25) 의 출력과 접속되어 있다. 제 1 전류 드라이버 (28a) 의 출력은 제 1 전류 스위치 (29a) 와 노드 (N2) 를 통하여 데이터선 (6) 과 접속되어 있다. 이와 유사하게, 제 2 전류 드라이버 (28b) 의 입력은 노드 (N1) 를 통하여 계조전압 선택회로 (25) 의 출력과 접속되어 있다. 제 2 전류 드라이버 (28b) 의 출력은 제 2 전류 스위치 (29b) 와 노드 (N2) 를 통하여 데이터선 (6) 과 접속되어 있다. 전류 드라이버 (28) 에서의 제 1 전류 드라이버 (28a) 또는 제 2 전류 드라이버 (28b) 는 픽셀 (5) 에서의 제 1 TFT (34) 에 기초하여 특정된다. 제 1 전류 스위치 (29a) 또는 제 2 전류 스위치 (29b) 는 픽셀 (5) 에서의 제 1 TFT (34) 에 기초하여 제 2 스위치 (29) 에서 특정된다. 이 특정한 전류 스위치 (29a 또는 29b) 는 타이밍 제어회로 (16) 로부터 공급되는 타이밍제어신호에 응답하여 전류구동기간에서 턴온된다. 그 결과, 픽셀 (5) 에서의 제 1 TFT (34) 가 N채널 트랜지스터 또는 P채널 트랜지스터인지의 여부에 의존하지 않고 데이터선 구동회로 (1) 를 구성할 수 있다. 따라서, 표시장치의 구동회로의 제조에서, 제 1 전류 스위치 (29a) 및 제 2 전류 스위치 (29b) 를 스위칭함으로써 픽셀 (5) 의 구성을 유연성있게 대처할 수 있다. 이는, 개발비용의 절감을 실현시킨다. 패널의 개발단계에서 픽셀의 설계에 의존하여 많은 종류의 패널들의 시험제조를 수행한다. 특히, 이 스테이지에서, 동일한 제품에 의해 패널을 구동시켜 패널의 품질을 검사한다.
[제 8 실시형태]
이하, 본 발명의 제 8 실시형태를 설명한다. 제 8 실시형태는 데이터선 구동회로 (1) 의 각각의 회로의 레이아웃에 관한 것이다. 데이터선 구동회로 (1) 의 각각의 회로의 레이아웃은 도 14 에 도시된 레이아웃으로 되는 것이 바람직하다. 그러나, 그외의 구성이 특정 조건하에서 허용될 수도 있다. 도 32 는 데이터선 구동회로 (1) 에서의 각각의 회로의 또 다른 레이아웃을 나타내는 블록도이다. 도 32 에 도시된 바와 같이, R 배선 (55), G 배선 (56), 및 B 배선 (57) 이 배열부 (60a) 로서 배열되어 있다. 전류 드라이버 (28) 의 전력공급전압은 배열부 (60a) 에서의 각각의 RGB 색마다의 별도의 영역에 배열될 수 있다. 계조배선영역이 도 14 에 나타낸 배열보다 3 배정도 더 넓지만, 픽셀의 구동전압이 각각의 RGB 색마다 상이한 경우에는 배열부 (60a) 가 바람직하다.
D/A 변환회로 (14) 와 계조전압 생성회로 (15) 는 적어도 R (적색) 영역 (R2), G (녹색) 영역 (G2), B (청색) 영역 (B2) 의 유닛으로 개별적으로 배열된다. 이 경우, 시프트 레지스터 회로 (11), 데이터 레지스터 회로 (12) 및 데이터 래치회로 (13) 는 개별적으로 배열될 수도 있고 동일한 영역에 배열될 수도 있다. 따라서, 전력공급 전압 및 전류 드라이버 (28) 의 감마 특성을 각각의 RGB 색마다 변경하여, 고품질의 표시를 가진 표시장치를 달성한다.
도 33 은 데이터선 구동회로의 또 다른 레이아웃을 나타내는 다이어그램이다. 도 33 의 배열부 (60b) 에 도시된 바와 같이, 시프트 레지스터 회로 (11) 는 제 2 특정영역 (58) 에 배열되어 있다. D/A 변환회로 (14) 의 일부인, 데이 터 레지스터 회로 (12) 와 데이터 래치 회로 (13), 디코더 (24) 및 계조전압 선택회로 (25) (제 1 계조전압 선택회로 (25a) 및 제 2 계조전압 선택회로 (25b)), 및 계조전압 생성회로 (15) 는 각각의 RGB 색마다 개별적으로 배열될 수 있다. R (적색) 영역 (R3), G (녹색) 영역 (G3), B (청색) 영역 (B3) 은 R (적색) G (녹색), B (청색) 에 대응하는 회로들이 배열되어 있는 영역들이다. D/A 변환회로 (14) 의 전압 드라이버 (26), 전류 드라이버 (28) 및 스위치들이 모두 제 2 특정영역 (58) 에 배열되어, 출력단자들에서의 기생용량을 감소시킬 수 있다. 도 33 에 나타낸 배열 (66b) 에서는, 출력 단자로부터의 배선길이가 짧기 때문에 기생용량이 작아진다. 따라서, 계조전압들 또는 계조전류들이 출력되는 배선의 수가 출력단자들의 수보다 큰 경우에는, 도 14 의 배열부 (60) 가 바람직하며, 계조전압들 또는 계조전류들이 출력되는 배선의 수가 출력단자들의 수보다 작은 경우에는, 도 33 의 배열부 (60b) 가 바람직하다.
[제 9 실시형태]
이하, 본 발명의 제 9 실시형태를 설명한다. 도 34 는 본 발명의 제 9 실시형태에서의 데이터선 구동회로 (1) 의 구성을 나타내는 블록도이다. 제 9 실시형태의 데이터선 구동회로 (1) 는 상술한 데이터선 구동회로 (1) 의 구성요소들에 더하여, 스위치회로부를 포함한다. 스위치 회로부는 데이터선 (6) 을 순차적으로 스위칭하면서 데이터선 (6) 을 D/A 변환회로와 접속시킨다. 도 34 에 도시된 바와 같이, 스위치 회로부는 스위치 회로 (A; 18) 와 스위치 회로 (B; 19) 로 구성된다. 스위치 회로 (A; 18) 는 D/A변환회로의 출력과 접속되고 스위치 회로 (B; 19) 는 시프트 레지스터 회로 (11) 의 출력과 접속되어, 샘플링펄스들의 순서를 변경함으로써 이미지 데이터를 스위칭한다.
스위치 회로부는 모든 수평선들에 대하여 또는 모든 프레임기간동안 이미지 데이터를 스위칭할 수 있다. 또한, 스위칭 순서는 램덤할 수도 있고 규칙적일 수도 있다. 제어회로 (3) 는 클록신호 (CLK), 수평동기신호 (Hs) 및 수직동기신호 (Vs) 를 수신한 다음, 타이밍 신호들을 생성하여 래치신호의 타이밍과 스위치회로부를 제어한다. 스위치회로부는 유리기판 상에서 제조될 수 있고 그 외의 회로들은 실리콘 기판 상에서 제조될 수 있다. 각각의 D/A변환회로 (14) 의 전류 드라이버 (28) 의 특성들에서의 편차는 제 9 실시형태에서의 데이터선 구동회로 (1) 의 스위치 회로부에 의해 시간 및 공간으로 분산된다. 그 결과, 표시장치의 이미지품질이 향상될 수 있다.
[제 10 실시형태]
이하, 본 발명의 제 10 실시형태를 설명한다. 도 35 는 본 발명의 제 10 실시형태의 계조전압 생성회로 (15) 와 D/A변환회로 (14g) 의 구성을 나타내는 블록도이다. 본 발명의 제 10 실시형태의 데이터선 구동회로 (1) 는 계조전압 생성회로 (15) 및 이 계조전압 생성회로 (15) 와 접속하는 D/A변환회로 (14g) 를 포함한다. 또한, D/A변환회로 (14g) 는 디코더 (24), 계조전압 선택회로 (25), 전압 드라이버 (26), 전류 드라이버 (28), 커패시터 (C1), 및 복수의 스위치 (SW1 내지 SW5) 를 포함한다. 제 10 실시형태에서의 계조전압 생성회로 (15), 디코더 (24) 및 계조전압 선택회로 (25) 는 상술한 실시형태들과 동일한 구성을 가진 다. 따라서, 이하 설명에서는, 이들의 자세한 설명을 생략한다.
도 35 에 도시된 전압 드라이버 (26) 는 상술한 바와 같이 높은 구동능력으로 데이터선 (6) 을 구동시킬 수 있다. 또한, 전류 드라이버 (28) 는 상술한 바와 같이, 선택된 계조전압들에 기초하여 결정되는 정전류에서 데이터선 (6) 을 구동시킬 수 있다. 도 35 에 도시된 바와 같이, 계조전압 생성회로 (15) 의 제 1 계조전압 생성회로 (21) 는 멀티플렉서 (23) 와 접속되어 있다. 이와 유사하게, 제 2 계조전압 생성회로 (22) 는 멀티플렉서 (23) 와 접속되어 있다.
계조전압 선택회로 (25) 의 출력단자는 스위치 (SW1) 를 통하여 전압 드라이버 (26) 의 정상입력단자와 접속되어 있다. 또한, 정상입력단자와 접지전위 사이에는 커패시터 (C1) 가 접속되어 있다. 전압 드라이버 (26) 의 출력단자는 노드 (N4) 와 접속되어 있다. 스위치 (SW1) 는 노드 (N5) 를 통하여 노드 (N4) 와 전압 드라이버 (26) 의 반전 입력단자 사이에 접속되어 있다. 또한, 전압 드라이버 (26) 의 출력단자는 노드 (N4) 를 통하여 스위치 (SW4) 와 접속되어 있다. 전압 드라이버 (26) 는 동시에 스위치 (SW1 및 SW2) 를 닫음으로써 전압 팔로워로서 동작한다. 또한, 스위치 (SW3) 는 노드 (N4) 를 통하여 전류 드라이버 (28) 의 P 채널 트랜지스터의 게이트 및 스위치 (SW3) 와 접속되어 있다. 또한, 스위치 (SW4) 는 노드 (N5) 를 통하여 상술한 P 채널 트랜지스터의 소스와 전압드라이버 (26) 의 반전 입력단자 사이에 접속되어 있다. P 채널 트랜지스터의 드레인은 노드 (N2) 를 통하여 데이터선 (6; 도시생략) 과 접속되어 있다. 상술한 스위치 (SW2) 는 노드 (N2) 를 통하여 데이터선 (6) 과 접속되어 있다.
도 36a 내지 도 36e 는 제 10 실시형태의 동작을 나타내는 타이밍 차트이다. 제 10 실시형태의 1 수평기간은 프리차지 기간과 전류 구동기간을 포함한다. 도 36a 는 래치신호의 동작 파형을 나타낸다. 도 36a 내지 도 36d 는 D/A 변환회로 (14g) 에서의 각각의 스위치의 ON/OFF 의 타이밍을 나타낸다. 도 36e 는 멀티플렉서 (23) 로부터의 출력을 나타낸다.
도 36a 내지 도 36e 에 도시된 바와 같이, 스위치 (SW1 및 SW2) 각각은 프리차지 기간에서 ON 상태로 설정된다 (도 36b). 이 때, 스위치 (SW3 및 SW4) 각각은 OFF 상태로 설정된다 (도 36c). 도 36e 에 도시된 바와 같이, 제 1 계조전압이 프리차지기간에서 멀티플렉서 (23) 로부터 출력된다. 제 1 계조전압까지 커패시터 (C1) 가 충전되는 경우, 스위치 (SW5) 는 프리차지 기간으로부터 전류 구동기간으로 스위칭하기 이전에 즉시 턴오프된다. 스위치 (SW5) 가 턴오프되기 때문에 제 1 계조전압은 유지된다. 스위치 (SW1 및 SW2) 각각은 전류구동기간에서 ON 상태로부터 OFF 상태로 스위칭된다 (도 36b). 이 때, 스위치 (SW3 및 SW4) 각각은 OFF 상태로부터 ON 상태로 스위칭된다 (도 36c). 제 2 계조전압은 전류 구동기간에서 멀티플렉서 (23) 로부터 출력된다. 계조전압 선택회로 (25) 가 제 2 계조전압으로 스위칭된 이후, 스위치 (SW5) 가 ON 상태로 설정된다.
도 37 은 상술한 프리차지 기간에서 계조전압 선택회로 (25) 의 후속 스테이지에서의 회로의 구성을 나타내는 회로도이다. 도 37 에 도시된 바와 같이, 프리차지 기간에서 스위치 (SW1 및 SW2) 가 턴온 (폐쇄) 되고 스위치 (SW3 및 SW4) 가 턴오프 (개방) 되는 경우, 제 1 계조전압은 계조전압 선택회로 (25) 로부터 전 압 팔로워를 통하여 데이터선 (6) 으로 공급된다. 도 37 에는 도시하지 않았지만, 스위치 (SW3) 와 결합하여 동작하는 스위치가 전류 드라이버 (28) 의 P 채널 트랜지스터의 게이트 상에 제공되는 것이 바람직하다. 동작 스위치는 하이 레벨에서 신호 전압과 동일한 전압을 가진 신호선과 접속되어, 턴오프되어 있는 스위치 (SW3) 에 응답하여 하이레벨의 신호전압을 상술한 게이트에 공급하도록 동작하는 것이 바람직하다.
도 38 은 상술한 전류구동기간에서 계조전압 선택회로 (25) 의 후속스테이지에서의 회로구성을 나타내는 회로도이다. 도 38 에 도시된 바와 같이, 전류구동기간에서 스위치 (SW1 및 SW2) 가 개방되고 스위치 (SW3 및 SW4) 가 폐쇄되는 경우, 전압 드라이버 (26) 의 출력단자는 전류 드라이버 (28) 의 P 채널 트랜지스터의 게이트와 접속되어 있다. 그 결과, 도 38 에 나타낸 전류 드라이버 (28) 는 전압 드라이버 (26) 로부터의 출력에 응답하여 픽셀 (5) 을 구동시키기 위한 계조전류를 생성하고 그 계조전류를 데이터선 (6) 으로 공급한다. 제 10 실시형태에서의 D/A 변환회로 (10g) 의 구성에 의해 미소한 전류로 픽셀을 구동시킬 수 있다. 또한, 전압구동으로부터 전류 구동으로의 스위칭에서 발생하는 결함을 억제할 수 있다. 따라서, 불규칙적인 표시의 발생을 방지하는 것이 가능하다.
상술한 실시형태들이 서로 충돌하지 않는 한 이들 실시형태를 결합하는 것이 가능하다. 또한, 상술한 데이터선 구동기간은 각각의 선 스캐닝에서의 1 수평기간과 반드시 동일한 기간일 필요는 없다. 데이터선 구동회로 (1) 의 회로스케일을 감소시키기 위하여, 예를들어, 1 수평기간을 3색 픽셀에 기초하여 3 개의 구동기간으로 분할할 수도 있다. 이 경우, 데이터래치회로는 모든 구동기간마다 순차적으로 3 개의 데이터선 (6) 의 3 개의 표시데이터를 출력한다. D/A 변환회로는 모든 3 개의 데이터선 (6) 에 대하여 공유될 수도 있다. 표시장치에서의 표시패널 (4) 의 3 개의 데이터선 (6) 은 D/A 변환회로로부터의 출력에 응답하여 3 개의 데이터선 (6) 의 모든 구동기간마다 시분할방식으로 구동될 수도 있다.
본 발명의 표시장치의 구동회로에서, 감마 수정을 수행받은 복수의 계조전압을 선택하여, 복수의 계조전압 중 선택된 하나의 전압을 D/A 변환한다. 이후, 원하는 계조전류를, 그 선택된 계조전압의 D/A 변환결과에 기초하여 단일 트랜지스터를 가진 전류 드라이버에 의해 생성한다. 따라서, 데이터선 구동회로에서의 D/A 변환의 회로스케일이 작게 이루어질 수 있다. D/A 변환회로가 모든 데이터선 또는 모든 데이터선들 마다 제공되기 때문에, 데이터선 구동회로의 회로 스케일도 또한 감소될 수 있다.
또한, 본 발명의 표시장치의 구동회로에 따르면, 표시데이터의 비트들의 수를 증가시키지 않고 감마수정을 수행할 수 있다. 따라서, 제어회로와 데이터선 구동회로 간의 전력소비가 억제될 수 있다. 또한, D/A 변환회로의 전류드라이버가 단일 트랜지스터로 구성되기 때문에, 기생용량이 감소되고, 데이터선이 충분히 더 작은 전류값으로 구동될 수 있다. 또한, 픽셀에 대한 구동전류는 이전에 계조전압 생성회로에서 개별적으로 설정된다. 또한, 데이터선 구동회로는 프리 차지 기간에서 전압 드라이버에 의해 프리차지 전압으로 고속으로 데이터선과 픽셀을 구동시킨다. 이후, 데이터선과 픽셀이 전류 구동기간에서 전류 드라이버에 의해 구동된다. 따라서, 데이터선과 픽셀이 전압 드라이버에 의해 구동되는 경우의 전압 진폭이 더욱 작게 이루어질 수 있다. 또한, 픽셀이 단기간에 충분히 작은 전류로 구동될 수 있다.
또한, 본 발명에 따른 표시유닛의 구동회로는 저항스트링회로로부터 복수의 계조전압을 생성한다. 따라서, 계조전압이 단조롭게 증가한다. 또한, 전류가 단일 트랜지스터를 가진 전류 드라이버에 의해 계조전압으로부터 생성되기 때문에, 전류 드라이브 방식의 데이터선 구동회로를 제조할 수 있어, 이미지품질을 향상시킬 수 있다.
또한, 본 발명에 따른 표시유닛의 구동회로에서는, 계조전압의 단조로운 증가가 0번째 계조레벨, 1번째 계조레벨 및 최대 계조레벨에 대한 전압 레벨들만을 기초하여 확인될 수 있다. 비트 의존 테스트는 전압 드라이버에 의한 전류 드라이버의 입력을 테스트하여 고속으로 수행할 수 있다.
또한, 본 발명에 따른 표시유닛이 구동회로에서는, 데이터선 구동회로를 실리콘 기판 상에 형성하며, 계조전압을, 유리기판 상의 트랜지스터 특성의 열화를 고려하여 계조전압 생성회로에 의해 개별적으로 설정한다. 따라서, 유리기판 상에 제조된 트랜지스터의 특성의 열화의 영향을 거의 받지 않고 특성의 편차도 거의 없는 데이터선 구동회로를 형성할 수 있다.
또한, 본 발명에 따른 표시유닛이 구동회로에서는, 전압구동기간을 전압드라 이버에 의해 수행하고 전류구동을 전류 드라이버에 의해 수행한다. 따라서, 전압 구동으로부터 전류 구동으로의 스위칭에 의한 지연이 없다. 따라서, 스위치의 잡음에 의한 결함의 생성을 억제할 수 있다.

Claims (41)

  1. 서로 상이한 복수의 제 1 계조전압 및 서로 상이한 복수의 제 2 계조전압을 생성하도록 구성되는 계조전압 생성회로; 및
    프리차지 기간에서 제 1 특정 계조전압으로서 상기 복수의 제 1 계조전압 중 하나의 전압에 기초하여 데이터선을 통하여 계조전압으로 픽셀의 발광소자를 구동시키고, 제 2 특정 계조전압으로서 상기 복수의 제 2 계조전압 중 하나의 전압에 기초하여 상기 데이터선을 통하여 계조전류로 상기 픽셀의 상기 발광소자를 구동시키도록 구성되는 D/A 변환회로를 포함하는, 표시장치용 구동회로.
  2. 제 1 항에 있어서,
    상기 D/A 변환회로는,
    제 1 기간에서 상기 제 1 특정 계조전압에 기초하여 상기 계조전압으로 상기 발광소자를 구동시키도록 구성되는 전압 드라이버; 및
    제 2 기간에서 상기 제 2 특정 계조전압에 기초하여 상기 계조전류로 상기 발광소자를 구동시키도록 구성되는 전류 드라이버를 포함하는, 표시장치용 구동회로.
  3. 제 2 항에 있어서,
    상기 픽셀은 상기 발광소자를 구동시키는 구동 트랜지스터를 포함하며,
    상기 전류 드라이버는 전류 드라이버 트랜지스터를 포함하며,
    상기 구동 트랜지스터의 도전형은 상기 전류 드라이버 트랜지스터의 도전형과 반대인, 표시장치용 구동회로.
  4. 제 2 항에 있어서,
    상기 계조전압 생성회로는,
    상기 픽셀의 전류-전압 특성에 적응가능한 상기 복수의 제 1 계조전압을 생성하도록 구성되는 제 1 계조전압 생성회로; 및
    상기 픽셀의 상기 발광소자의 감마 특성에 적응가능한 상기 복수의 제 2 계조전압을 생성하도록 구성되는 제 2 계조전압 생성회로를 포함하는, 표시장치용 구동회로.
  5. 제 4 항에 있어서,
    상기 계조전압 생성회로는 상기 제 1 계조전압 생성회로 및 상기 제 2 계조전압 생성회로와 접속되어 있으며, 상기 제 1 기간에서는 상기 복수의 제 1 계조전압을 선택하여 상기 D/A 변환회로로 출력하고 상기 제 2 기간에서는 상기 복수의 제 2 계조전압을 선택하여 상기 D/A 변환회로로 출력하도록 구성되는 멀티플렉서를 더 포함하는, 표시장치용 구동회로.
  6. 제 4 항에 있어서,
    상기 제 1 계조전압 생성회로는 제 1 계조설정데이터에 기초하여 상기 복수의 제 1 계조전압을 생성하며,
    상기 제 2 계조전압 생성회로는 제 2 계조설정데이터에 기초하여 상기 복수의 제 2 계조전압을 생성하는, 표시장치용 구동회로.
  7. 제 2 항에 있어서,
    상기 계조전압 생성회로는,
    제 1 계조설정데이터를 홀딩시키도록 구성되는 제 1 계조설정데이터 레지스터;
    제 2 계조설정데이터를 홀딩시키도록 구성되는 제 2 계조설정데이터 레지스터;
    상기 제 1 기간에서 상기 제 1 계조설정데이터를 선택하며 상기 제 2 기간에서 상기 제 2 계조설정데이터를 선택하도록 구성되는 멀티플렉서; 및
    상기 제 1 기간에서 상기 제 1 계조설정데이터에 기초하여 상기 복수의 제 1 계조전압을 생성하고 상기 제 2 기간에서 상기 제 2 계조설정데이터에 기초하여 상기 복수의 제 2 계조전압을 생성하도록 구성되는 계조전압 생성회로를 포함하는, 표시장치용 구동회로.
  8. 제 2 항에 있어서,
    상기 D/A 변환회로는, 상기 전압 드라이버와 상기 데이터선 사이에 개재되어 상기 제 1 기간에서 상기 전압 드라이버를 상기 데이터선과 접속시키며 상기 제 2 기간에서 상기 데이터선으로부터 상기 전압 드라이버를 접속단절시키는 제 1 스위치를 더 포함하는, 표시장치용 구동회로.
  9. 제 8 항에 있어서,
    상기 D/A 변환회로는,
    표시데이터를 디코딩하도록 구성되는 디코더; 및
    상기 디코더에 의해 디코딩되는 상기 표시데이터에 기초하여 상기 제 1 기간에서 상기 복수의 제 1 계조전압으로부터 상기 제 1 특정 계조전압을 선택하여 상기 전압 드라이버에 공급하고, 상기 디코더에 의해 디코딩되는 상기 표시데이터에 기초하여 상기 제 2 기간에서 상기 복수의 제 2 계조전압으로부터 상기 제 2 특정 계조전압을 선택하여 상기 전류 드라이버에 공급하는 계조전압 선택회로를 더 포함하며,
    상기 제 1 스위치는 상기 제 1 계조전압 선택회로와 상기 데이터선 간에 접속되어 있는, 표시장치용 구동회로.
  10. 제 9 항에 있어서,
    상기 D/A 변환회로는, 상기 전류 드라이버와 상기 데이터선 사이에 개재되어 상기 제 1 기간에서 상기 데이터선으로부터 상기 전류 드라이버를 접속단절시키고 상기 제 2 기간에서 상기 데이터선을 상기 전류 드라이버와 접속시키는 제 2 스위 치를 더 포함하는, 표시장치용 구동회로.
  11. 제 9 항에 있어서,
    상기 D/A 변환회로는,
    상기 전압 드라이버의 입력과 상기 접지전위 사이에 접속되어 있는 커패시터;
    상기 계조전압 선택회로와 상기 전압 드라이버 사이에 개재되어, 상기 제 1 기간에서 상기 계조전압 선택회로를 상기 전압 드라이버 및 상기 커패시터와 접속시키는 제 3 스위치; 및
    상기 계조전압 선택회로와 상기 전류 드라이버 사이에 개재되어, 상기 제 2 기간에서 상기 계조전압 선택회로를 상기 전류 드라이버와 접속시키는 제 4 스위치를 더 포함하는, 표시장치용 구동회로.
  12. 제 9 항에 있어서,
    상기 전류 드라이버는,
    상기 계조전류를 플로우아웃하도록 구성되는 제 1 전류 드라이버; 및
    상기 계조전류를 흡수하도록 구성되는 제 2 전류 드라이버를 더 포함하며,
    상기 D/A 변환회로는,
    상기 제 1 전류 드라이버와 상기 데이터선 사이에 개재되어 있는 제 5 스위치; 및
    상기 제 2 전류 드라이버와 상기 데이터선 사이에 개재되어 있는 제 6 스위치를 더 포함하고,
    상기 제 5 스위치와 상기 제 6 스위치 중 한 스위치가 상기 발광소자를 구동시키기 위하여 상기 픽셀의 구동 트랜지스터의 도전형에 기초하여 활성화되는, 표시장치용 구동회로.
  13. 제 10 항에 있어서,
    상기 D/A 변환회로는,
    상기 전압 드라이버의 출력과 상기 전류 드라이버의 전류 드라이버 트랜지스터의 게이트 사이에 제공되는 제 7 스위치로서, 상기 전류 드라이버 트랜지스터의 드레인은 상기 데이터선과 접속되어 있는, 제 7 스위치;
    상기 전압 드라이버의 출력과 상기 데이터선 사이에 제공되는 제 8 스위치;
    상기 계조전압 선택회로와 상기 전압 드라이버 사이에 개재되어 있는 제 9 스위치;
    상기 전압 드라이버의 정상 입력과 접지전위 사이에 접속되어 있는 커패시터;
    상기 전압 드라이버의 반전 입력과 상기 전압 드라이버의 출력 사이에 접속되어 있는 제 10 스위치;
    전력공급전위와 상기 전류 드라이버 트랜지스터의 소스 사이에 개재되어 있는 저항; 및
    상기 전압 드라이버의 반전입력과 상기 전류 드라이버 트랜지스터의 소스 사이에 접속되어 있는 제 11 스위치를 더 포함하며,
    상기 제 1 기간에서는, 상기 제 8 스위치, 상기 제 9 스위치, 및 상기 제 10 스위치가 턴온되고, 상기 제 7 스위치 및 상기 제 11 스위치가 턴오프되며,
    상기 제 2 기간에서는, 상기 제 8 스위치, 상기 제 9 스위치, 및 상기 제 10 스위치가 턴오프되고, 상기 제 7 스위치 및 상기 제 11 스위치가 턴온되는, 표시장치용 구동회로.
  14. 제 8 항에 있어서,
    상기 D/A 변환회로는,
    표시데이터를 디코딩하도록 구성되는 디코더;
    상기 제 1 기간에서 상기 복수의 제 1 계조전압으로부터 상기 제 1 특정 계조전압을 선택하여 상기 전압 드라이버에 공급하는 제 1 계조전압 선택회로로서, 상기 제 1 스위치가 상기 제 1 계조전압 선택회로와 상기 데이터선 간에 접속되어 있는, 제 1 계조전압 선택회로; 및
    상기 제 2 기간에서 상기 복수의 제 2 계조전압으로부터 상기 제 2 특정 계조전압을 선택하여 상기 전류 드라이버에 공급하는 제 2 계조전압 선택회로를 포함하는, 표시장치용 구동회로.
  15. 제 14 항에 있어서,
    상기 D/A 변환회로는 상기 데이터선과 접속되어 있는 제 12 스위치를 더 포함하며,
    상기 제 1 스위치는 액티브 제어신호에 응답하여 턴온되고 상기 제 12 스위치는 상기 액티브 제어신호의 반전신호에 응답하여 턴온되는, 표시장치용 구동회로.
  16. 제 14 항에 있어서,
    상기 D/A 변환회로는,
    상기 전류 드라이버와 상기 데이터선 사이에 개재되어, 상기 제 1 기간에서 상기 데이터선으로부터 상기 전류 드라이버를 접속단절시키고 상기 제 2 기간에서 상기 데이터선을 상기 전류 드라이버와 접속시키는 제 2 스위치; 및
    상기 제 1 계조전압 선택회로의 출력과 상기 제 2 계조전압 선택회로의 출력 사이에 개재되어 있는 제 13 스위치를 더 포함하며,
    상기 제 1 스위치는 액티브 제어신호에 응답하여 턴온되고 상기 제 2 스위치는 상기 액티브 제어신호의 반전신호에 응답하여 턴온되며,
    상기 제 2 스위치가 턴오프되는 경우, 상기 제 13 스위치가 테스트모드에서 턴온되는, 표시장치용 구동회로.
  17. 제 15 항에 있어서,
    상기 D/A 변환회로는,
    상기 제 1 계조전압 선택회로의 출력과 상기 제 2 계조전압 선택회로의 출력 사이에 개재되어 있는 제 13 스위치;
    상기 제 2 계조전압 선택회로와 상기 전류 드라이버의 전류 드라이버 트랜지스터의 게이트 사이에 개재되어 있는 제 14 스위치; 및
    상기 전류 드라이버의 전류 드라이버 트랜지스터의 게이트와 전력공급 전위 사이에 개재되어 있는 제 15 스위치를 더 포함하며,
    상기 제 9 스위치가 턴오프되고 상기 제 10 스위치가 턴온되는 경우, 상기 제 8 스위치가 테스트모드에서 턴온되는, 표시장치용 구동회로.
  18. 제 2 항에 있어서,
    상기 제 1 계조전압 생성회로는,
    복수의 전압을 생성하도록 구성되는 제 1 기준전압 생성회로;
    상기 제 1 설정 데이터에 기초하여 상기 제 1 기준전압 생성회로로부터 공급되는 상기 복수의 전압으로부터 제 1 기준전압과 제 2 기준전압을 선택하도록 구성되는 제 1 셀렉터 회로;
    상기 제 1 기준전압과 상기 제 2 기준전압의 임피던스 변환을 수행하도록 구성되는 제 1 전압 팔로워 회로; 및
    임피던스 변환 이후의 상기 제 1 기준전압과 상기 제 2 기준전압 간의 전압차를 전압분할하여 상기 복수의 제 1 계조전압을 생성하도록 구성되는 제 1 저항 스트링 회로를 포함하는, 표시장치용 구동회로.
  19. 제 2 항에 있어서,
    상기 제 1 계조전압 생성회로는,
    복수의 전압을 생성하도록 구성되는 제 1 기준전압 생성회로;
    제 1 설정데이터에 기초하여 상기 제 1 기준전압 생성회로로부터 공급되는 상기 복수의 전압으로부터 제 1 기준전압과 제 2 기준전압을 선택하도록 구성되는, 제 1 셀렉터 회로;
    상기 제 1 기준전압과 상기 제 2 기준전압의 임피던스 변환을 수행하도록 구성되는 제 1 전압 팔로워 회로;
    임피던스 변환 후의 상기 제 1 기준전압과 상기 제 2 기준전압 사이의 전압차를 전압분할하여 복수의 전압을 생성하도록 구성되는 제 2 저항 스트링회로; 및
    제 1 설정 데이터에 기초하여 상기 제 2 저항 스트링회로에 의해 생성되는 상기 복수의 전압을 수정하도록 구성되는 수정회로를 포함하는, 표시장치용 구동회로.
  20. 제 2 항에 있어서,
    상기 제 2 계조전압 생성회로는,
    제 1 전압과 제 2 전압에 기초하여 복수의 전압을 생성하도록 구성되는 제 2 기준전압 생성회로;
    상기 제 2 기준전압 생성회로에 상기 제 1 전압을 공급하도록 구성되는 제 1 전압공급회로;
    상기 제 2 기준전압 생성회로에 상기 제 2 전압을 공급하도록 구성되는 제 2 전압공급회로;
    제 2 설정 데이터에 기초하여 상기 제 2 기준전압 생성회로로부터 공급되는 상기 복수의 전압으로부터 제 3 기준전압과 제 4 기준전압을 선택하도록 구성되는 제 2 셀렉터 회로;
    상기 제 3 기준전압과 상기 제 4 기준전압의 임피던스 변환을 수행하도록 구성되는 제 2 전압 팔로워 회로; 및
    임피던스 변환 이후의 상기 제 3 기준전압과 상기 제 4 기준전압 간의 전압차를 전압분할한 다음 상기 발광소자의 감마특성에 적응시켜 상기 복수의 제 2 계조전압을 생성하도록 구성되는 제 3 저항 스트링 회로를 포함하는, 표시장치용 구동회로.
  21. 제 20 항에 있어서,
    상기 제 1 전압공급회로 및 상기 제 2 전압공급회로 각각은,
    전류 소스;
    기준전압 팔로워 회로; 및
    기준전압생성 트랜지스터를 포함하며,
    상기 기준전압생성 트랜지스터의 소스가 전력공급선과 접속되어 있으며, 상기 기준전압생성 트랜지스터의 드레인이 상기 전류 소스와 접속되어 있고, 상기 기 준전압생성 트랜지스터의 게이트가 상기 기준전압생성 트랜지스터의 드레인과 접속되어 있고 상기 기준전압 팔로워회로의 입력과 접속되어 있는, 표시장치용 구동회로.
  22. 제 20 항에 있어서,
    상기 제 2 계조전압 생성회로는,
    임피던스 변환 이후의 상기 제 3 기준전압과 상기 제 4 기준전압 간의 전압차를 전압분할하여 복수의 전압을 생성하도록 구성되는 제 4 저항 스트링회로; 및
    상기 제 2 설정 데이터에 기초하여 상기 제 4 저항 스트링 회로에 의해 생성되는 복수의 전압으로부터 상기 복수의 제 2 계조전압을 수정하도록 구성되는 수정회로를 더 포함하는, 표시장치용 구동회로.
  23. 제 2 항에 있어서,
    상기 제 1 기간에서는, 상기 전압 드라이버에 바이어스 전류가 공급되어, 상기 전압 드라이버가 활성화되고 상기 제 2 기간에서는, 상기 바이어스 전류가 차단되어 상기 전압 드라이버가 비활성화되는, 표시장치용 구동회로.
  24. 제 2 항에 있어서,
    상기 전류 드라이버는 MOS형 트랜지스터를 포함하며,
    상기 MOS형 트랜지스터의 게이트 전압을 제어하여 상기 계조전류가 생성되 는, 표시장치용 구동회로.
  25. 제 2 항에 있어서,
    상기 전압 드라이버는 상기 제 2 계조전압 선택회로의 트랜지스터들과 동일한 도전형의 트랜지스터로 구성되는, 표시장치용 구동회로.
  26. 제 14 항에 있어서,
    상기 제 1 계조전압 선택회로는 병렬로 접속되어 있는 복수의 제 1 선택 스위치를 포함하며, 상기 표시 데이터가 n 비트인 경우, 상기 복수의 제 1 선택 스위치의 수는 2n 개보다 작으며,
    상기 제 2 계조전압 선택회로는 병렬로 접속되어 있는 복수의 제 2 선택 스위치를 포함하며, 상기 복수의 제 2 선택 스위치의 수는 2n 개인, 표시장치용 구동회로.
  27. 제 26 항에 있어서,
    상기 제 1 계조전압 선택회로는 MSB 와 LSB 외의 상기 표시 데이터의 비트들에 기초하여 상기 제 1 특정 계조전압을 선택하는, 표시장치용 구동회로.
  28. 제 1 항 내지 제 26 항 중 어느 한 항에 있어서,
    특정접속패드들의 로우가 입력신호들과 전력공급전압들에 대한 접속패드들의 로우와, 상기 D/A 변환회로의 출력단자들에 대한 패드들의 로우 사이에 제공되며,
    상기 특정접속패드들의 로우를 통하여 상기 전압 드라이버들로 복수의 제 1 전력공급전압이 제공되는, 표시장치용 구동회로.
  29. 제 9 항에 있어서,
    상기 계조전압 생성회로와 상기 계조전압 선택회로는 각각의 RGB 색에 대하여 분리되어, 연속적인 영역으로 배열되는, 표시장치용 구동회로.
  30. 제 1 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 계조전압 생성회로와 상기 D/A 변환회로 중 적어도 한 회로가 반도체 칩 상에 형성되어 있는, 표시장치용 구동회로.
  31. 제 3 항에 있어서,
    상기 픽셀은 유리기판 상에 형성되며,
    상기 전류 드라이버와 상기 제 2 계조전압 생성회로는 반도체칩 상에 형성되어 있는, 표시장치용 구동회로.
  32. 복수의 데이터선;
    상기 복수의 데이터선과 직교방향으로 배열되어 있는 복수의 스캐닝선;
    상기 복수의 데이터선과 상기 복수의 스캐닝선의 각각의 교차점들에 배열되어 있고, 공급신호에 응답하여 휘도를 변경하는 발광소자를 갖고 있는 픽셀; 및
    상기 복수의 스캐닝선 각각이 선택되는 경우 상기 복수의 데이터선 각각을 구동시키도록 구성되는 데이터선 구동회로를 포함하되,
    상기 데이터선 구동회로는,
    서로 상이한 복수의 제 1 계조전압 및 서로 상이한 복수의 제 2 계조전압을 생성하도록 구성되는 계조전압 생성회로; 및
    프리차지 기간에서 제 1 특정계조전압으로서 상기 복수의 제 1 계조전압 중 하나의 전압에 기초하여 데이터선을 통하여 계조전압으로 픽셀의 발광소자를 구동시키고, 제 2 특정 계조전압으로서 상기 복수의 제 2 계조전압 중 하나의 전압에 기초하여 상기 데이터선을 통하여 계조전류로 상기 픽셀의 상기 발광소자를 구동시키도록 구성되는 D/A 변환회로를 포함하는, 표시장치.
  33. 제 32 항에 있어서,
    상기 D/A 변환회로는,
    상기 제 1 기간에서 상기 제 1 특정계조전압에 기초하여 상기 계조전압으로 상기 발광소자를 구동시키는 전압 드라이버; 및
    상기 제 2 기간에서 상기 제 2 특정계조전압에 기초하여 상기 계조전류로 상기 발광소자를 구동시키는 전류 드라이버를 포함하는, 표시장치.
  34. 제 33 항에 있어서,
    상기 계조전압 생성회로는,
    상기 픽셀의 전류-전압 특성에 적응가능한 상기 복수의 제 1 계조전압을 생성하도록 구성되는 제 1 계조전압 생성회로; 및
    상기 픽셀의 상기 발광소자의 감마 특성에 적응가능한 상기 복수의 제 2 계조전압을 생성하도록 구성되는 제 2 계조전압 생성회로; 및
    상기 제 1 계조전압 생성회로 및 상기 제 2 계조전압 생성회로와 접속되어 있으며, 상기 제 1 기간에서는 상기 복수의 제 1 계조전압을 선택하여 상기 D/A 변환회로로 출력하고 상기 제 2 기간에서는 상기 복수의 제 2 계조전압을 선택하여 상기 D/A 변환회로로 출력하도록 구성되는 멀티플렉서를 더 포함하는, 표시장치.
  35. 제 33 항에 있어서,
    상기 계조전압 생성회로는,
    제 1 계조설정데이터를 홀딩시키도록 구성되는 제 1 계조설정데이터 레지스터;
    제 2 계조설정데이터를 홀딩시키도록 구성되는 제 2 계조설정데이터 레지스터;
    상기 제 1 기간에서 상기 제 1 계조설정데이터를 선택하며 상기 제 2 기간에서 상기 제 2 계조설정데이터를 선택하도록 구성되는 멀티플렉서; 및
    상기 제 1 기간에서 상기 제 1 계조설정데이터에 기초하여 상기 복수의 제 1 계조전압을 생성하고 상기 제 2 기간에서 상기 제 2 계조설정데이터에 기초하여 상기 복수의 제 2 계조전압을 생성하도록 구성되는 계조전압 생성회로를 포함하는, 표시장치.
  36. 제 33 항에 있어서,
    상기 D/A 변환회로는,
    상기 전압 드라이버와 상기 데이터선 사이에 개재되어, 상기 제 1 기간에서 상기 전압 드라이버를 상기 데이터선과 접속시키며 상기 제 2 기간에서 상기 데이터선으로부터 상기 전압 드라이버를 접속단절시키는 제 1 스위치;
    표시데이터를 디코딩하도록 구성되는 디코더; 및
    상기 디코더에 의해 디코딩되는 상기 표시데이터에 기초하여 상기 제 1 기간에서 상기 복수의 제 1 계조전압으로부터 상기 제 1 특정 계조전압을 선택하여 상기 전압 드라이버에 공급하고, 상기 디코더에 의해 디코딩되는 상기 표시데이터에 기초하여 상기 제 2 기간에서 상기 복수의 제 2 계조전압으로부터 상기 제 2 특정 계조전압을 선택하여 상기 전류 드라이버에 공급하는 계조전압 선택회로를 더 포함하는, 표시장치.
  37. 제 33 항에 있어서,
    상기 D/A 변환회로는,
    상기 전압 드라이버와 상기 데이터선 사이에 개재되어, 상기 제 1 기간에서 상기 전압 드라이버를 상기 데이터선과 접속시키며 상기 제 2 기간에서 상기 데이터선으로부터 상기 전압 드라이버를 접속단절시키는 제 1 스위치;
    표시데이터를 디코딩하도록 구성되는 디코더; 및
    상기 제 1 기간에서 상기 복수의 제 1 계조전압으로부터 상기 제 1 특정 계조전압을 선택하여 상기 전압 드라이버에 공급하도록 구성되는 제 1 계조전압 선택회로로서, 상기 제 1 스위치가 상기 제 1 계조전압 선택회로와 상기 데이터선 사이에 접속되어 있는, 제 1 계조전압 선택회로; 및
    상기 제 2 기간에서 상기 복수의 제 2 계조전압으로부터 상기 제 2 특정 계조전압을 선택하여 상기 전류 드라이버에 공급하도록 구성되는 제 2 계조전압 선택회로를 더 포함하는, 표시장치.
  38. 제 32 항 내지 제 37 항 중 어느 한 항에 있어서,
    특정접속패드들의 로우가 입력신호들과 전력공급전압들에 대한 접속패드들의 로우와, 상기 D/A 변환회로의 출력단자들에 대한 패드들의 로우 사이에 제공되며,
    특정접속패드들의 상기 로우를 통하여 상기 전압 드라이버들로 복수의 제 1 전력공급 전압이 공급되는, 표시장치.
  39. 제 36 항에 있어서,
    상기 계조전압 생성회로와 상기 계조전압 선택회로는 각각의 RGB 색에 대하여 분리되어, 연속적인 영역으로 배열되는, 표시장치.
  40. 제 32 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 계조전압 생성회로와 상기 D/A 변환회로 중 적어도 한 회로가 반도체 칩 상에 형성되어 있는, 표시장치.
  41. 제 33 항에 있어서,
    상기 픽셀은 유리기판 상에 형성되며,
    상기 전류 드라이버와 상기 제 2 계조전압 생성회로는 반도체칩 상에 형성되어 있는, 표시장치.
KR1020050008376A 2004-01-30 2005-01-29 표시장치, 및 표시장치를 위한 구동회로 KR100701834B1 (ko)

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