JP2015090414A - 表示駆動回路および表示装置 - Google Patents

Abstract

【課題】表示ドライバＩＣの長辺が長くなった場合、或いは複数の表示ドライバＩＣを設ける場合にも、複数の階調電圧生成回路を設けることなく、ソース回路に第２階調電圧を供給する階調線の収束性の低下を抑える。
【解決手段】接続される表示パネルのソース線を駆動可能な複数のソースアンプを備える表示駆動回路であって、複数の第１階調電圧を出力する複数のプリアンプと、複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路と、複数の抵抗列とを備える。抵抗列は、複数のソース回路それぞれに１個ずつ設けられ、入力される複数の第１階調電圧を分圧して複数の第２階調電圧を生成して、対応するソース回路に供給する。
【選択図】図１

Description

本発明は、表示駆動回路およびそれを搭載した表示装置に関し、特に表示パネルのソース線を駆動する表示駆動回路に好適に利用できるものである。

液晶表示（ＬＣＤ：Liquid Crystal Display）パネルや有機ＥＬ表示（ＯＬＥＤ：Organic ElectroLuminescence Display）パネルなどの表示パネルの高精細化により、表示パネルのソース線（データ線とも呼ばれる）を駆動するソースドライバの出力本数が増加し、表示駆動回路を搭載する半導体チップ（表示ドライバＩＣ（Integrated Circuit）とも呼ばれる）のチップ長辺が長くなってきている。ソースドライバは、チップ長辺に沿って配列されており、共通に配線されて複数の階調電圧を供給する複数の階調線から、表示データに対応する電圧レベルのアナログ信号を生成して、ソース線を駆動する。そのため、チップ長辺が長くなるにしたがって、ソースドライバに入力される階調線も長くなる為、寄生抵抗と寄生容量が増加し、階調線の収束性を低下させ、ひいてはソース線の収束時間を遅くする原因となっている。

特許文献１には、寄生抵抗と寄生容量を低減し、より高速動作が可能な表示ドライバＩＣが開示されている。複数の階調電圧を発生するガンマ階調電圧発生回路を、表示ドライバＩＣの中央部に配置してガンマ階調電圧信号線群（上記「複数の階調線」に相当）を長辺方向に左右に延びるように配線している。

特許文献２には、複数の表示ドライバＩＣによって表示部（表示パネル）を駆動する場合に、表示ドライバＩＣ間の階調電圧のばらつきを解消する回路が開示されている。各表示ドライバＩＣはそれぞれ階調電圧生成回路を備え、隣接して配置される各表示ドライバＩＣの対応する階調線どうしを互いに接続することにより、階調基準電圧が均一化される。

特開２０１２−２５５８６０号公報 特開２００８−２９２９２６号公報

特許文献１及び２について本発明者が検討した結果、以下のような新たな課題があることがわかった。

特許文献１に記載される技術によれば、階調線の配線長を表示ドライバＩＣの長辺の１／２程度に抑えることができるが、それ以上に短縮することができない。仮に特許文献２に記載される２個の表示ドライバＩＣを１個の表示ドライバＩＣに集積すれば、階調電圧を生成する回路から階調線の末端までの配線長は、集積された表示ドライバＩＣの長辺の１／４程度に抑えることができるが、１チップ内に２個の階調電圧生成回路を備えることとなり、チップ面積を増大させる。また、異なる階調電圧生成回路から供給される階調線の末端どうしを短絡することにより、生成された階調電圧の差によって生じる、表示輝度の段差を目立ちにくくすることができるが、生成される階調電圧そのものを均一化することはできない。

本発明の目的は、表示ドライバＩＣの長辺が長くなった場合、或いは複数の表示ドライバＩＣを設ける場合にも、複数の階調電圧生成回路を設けることなく、階調線の収束性の低下を抑えることである。

このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によれば、下記の通りである。

すなわち、接続される表示パネルのソース線を駆動可能な複数のソースアンプを備える表示駆動回路であって、複数の第１階調電圧を出力する複数のプリアンプと、複数のソースアンプをそれぞれ含む複数のソース回路と、複数の抵抗列とを備える。抵抗列は、複数のソース回路それぞれに１個ずつ設けられ、入力される複数の第１階調電圧を分圧して複数の第２階調電圧を生成し、対応するソース回路に供給する。

前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、表示ドライバＩＣの長辺が長くなった場合、或いは複数の表示ドライバＩＣを設ける場合にも、複数の階調電圧生成回路を設けることなく、ソース回路に第２階調電圧を供給する階調線の収束性の低下を抑えることができる。

図１は、実施形態１に係る表示駆動回路及び表示装置の構成例を表すブロック図である。 図２は、比較例である表示駆動回路及び表示装置の構成例を表すブロック図である。 図３は、階調回路の構成例を表す概略回路図である。 図４は、実施形態１に係る表示駆動回路における階調線の時定数を算出するための等価回路図である。 図５は、比較例である表示駆動回路における階調線の時定数を算出するための等価回路図である。 図６は、実施形態１に係る表示ドライバＩＣの実装例を表す概略レイアウト図である。 図７は、実施形態１に係る表示ドライバＩＣの別の実装例を表す概略レイアウト図である。 図８は、実施形態２に係る表示駆動回路の構成例を表すブロック図である。 図９は、実施形態２に係る表示駆動回路における階調線の時定数を算出するための等価回路図である。 図１０は、２チップ構成の比較例である、表示駆動回路及びそれを用いた表示装置の構成例を表すブロック図である。 図１１は、実施形態３に係る表示駆動回路の構成例を表すブロック図である。 図１２は、実施形態３に係る表示駆動回路における階調線の時定数を算出するための等価回路図である。 図１３は、２チップ構成の比較例である表示駆動回路における階調線の時定数を算出するための等価回路図である。

１．実施の形態の概要
先ず、本発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕＜２次ストリングス（抵抗列）の分散配置＞
本発明の代表的な実施の形態に係る表示駆動回路は、接続される表示パネル（９０）の複数のソース線（９１＿１、９１＿２）のそれぞれを駆動可能な複数のソースアンプ（４）を備える表示駆動回路（１、１０）であって、以下のように構成される。

複数の第１階調電圧を出力する複数のプリアンプ（８＿１〜８＿Ｎ）と、前記複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路（３＿１、３＿２、３＿３、３＿４）と、前記複数のソース回路毎に設けられ、入力される前記複数の第１階調電圧を分圧して複数の第２階調電圧を生成して、対応するソース回路に供給する、複数の抵抗列（２＿１、２＿２、２＿３、２＿４）とを備える。

これにより、表示ドライバＩＣ（１０）の長辺が長くなった場合、或いは複数の表示ドライバＩＣ（１０＿１、１０＿２）を設ける場合にも、複数の階調電圧生成回路を設けることなく、ソース回路（３＿１、３＿２、３＿３、３＿４）に第２階調電圧を供給する階調線（２２）の収束性の低下を抑えることができる。

〔２〕＜２次ストリングスを各ソース回路の中央に配置＞
項１において、前記複数のソース回路は、概ね等しい数のソースアンプ（４）を含んで構成され、前記複数のソースアンプは、第１方向（例えば、表示ドライバＩＣ１０の長辺方向）に並んで配列される。前記複数の抵抗列は対応するソース回路に含まれる複数のソースアンプが配列される前記第１方向の幅の、概ね中央にそれぞれ配置される。前記複数の階調線（２２＿１、２２＿２、２２＿３、２２＿４）は、それぞれの抵抗列（２＿１、２＿２）から対応するソース回路（３＿１、３＿２）の前記第１方向の両端に向かって配線される。

これにより、複数の２次ストリングス（抵抗列）に接続されるソースアンプの数と、それぞれの遠端までの配線長が、全てのソース回路（３＿１、３＿２）について概ね均等となり、階調線（２２）の収束性の低下を抑える効果が最大となる。ここで、「概ね等しい」、「概ね中央」、「概ね均等」とは、正確に等しいことを要件とするものではなく、正確である程、効果を最大化させることができるという特性を表現するものである。

〔３〕＜１チップ×２分割＞
項１において、前記複数のソースアンプは、第１方向（例えば、表示ドライバＩＣ１０の長辺方向）に並んで配列される。前記複数の第１階調電圧を生成する回路（６、７）と前記複数のプリアンプ（８＿１〜８＿Ｎ）とを含む階調回路（５）と、それぞれ同数のソースアンプ（４）を含んで構成される２個のソース回路（３＿１、３＿２）と、対応するソース回路に前記複数の第２階調電圧を供給する２個の抵抗列（２＿１、２＿２）とが、単一半導体基板上に形成される。前記２個の抵抗列は、対応するソース回路の前記第１方向の幅の概ね中央にそれぞれ配置される。前記複数の階調線（２２＿１、２２＿２、２２＿３、２２＿４）は、それぞれの抵抗列（２＿１、２＿２）から対応するソース回路の前記第１方向の両端に向かって配線される。

これにより、単一チップで構成される表示ドライバＩＣ（１０）において、表示ドライバＩＣ（１０）の長辺が長くなった場合にも、階調線（２２）の収束性の低下を抑えることができる。

〔４〕＜左右の階調線を短絡＞
項３において、一方のソース回路（３＿１）に配線される前記複数の階調線のうち、他方のソース回路（３＿２）に向かって配線される階調線（２２＿２）は、前記他方のソース回路（３＿２）から自己に向かって配線される階調線（２２＿３）と互いに電気的に接続される。

これにより、２個の２次ストリングス（２＿１、２＿２）がそれぞれ生成する複数の第２階調電圧が、対応する第２階調電圧どうしで互いに差がある場合にも、２個のソース回路（３＿１、３＿２）の接続点において、その差が滑らかにつながって解消され、表示上の急峻な段差を生じることがない。

〔５〕＜１チップ×多分割＞
項１において、前記複数のソースアンプは、第１方向（例えば、表示ドライバＩＣ１０の長辺方向）に並んで配列される。前記複数の第１階調電圧を生成する回路（６、７）と前記複数のプリアンプ（８＿１〜８＿Ｎ）とを含む階調回路（５）と、それぞれ概ね同数のソースアンプ（４）を含んで構成される複数個のソース回路（３＿１〜３＿４）と、対応するソース回路に前記複数の第２階調電圧を供給する複数個の抵抗列（２＿１〜２＿４）とが、単一半導体基板上に形成される。前記複数個の抵抗列は対応するソース回路の前記第１方向の幅の概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第１方向の両端に向かって配線される。

これにより、単一チップで構成される表示ドライバＩＣ（１０）において、表示ドライバＩＣ（１０）の長辺が長くなった場合にも、階調線（２２）の収束性の低下を抑えることができる。項３の場合よりも、階調線の収束性の低下を小さく抑えることができる。

〔６〕＜互いに隣接するソース回路間の階調線を短絡＞
項５において、互いに隣り合って配置されるソース回路間で、前記複数の階調線のうち、一方のソース回路に配線される前記複数の階調線のうち、他方のソース回路に向かって配線される階調線は、前記他方のソース回路から自己に向かって配線される階調線と互いに電気的に接続される。

これにより、複数個の２次ストリングスがそれぞれ生成する複数の第２階調電圧が、対応する第２階調電圧どうしで互いに差がある場合にも、互いに隣り合う２個のソース回路の接続点において、その差が滑らかにつながって解消され、表示上の急峻な段差を生じることがない。

〔７〕＜多チップ構成のマスターチップ＞
項３において、前記複数の第１階調電圧をチップの外部に出力可能に構成される（２３）。

これにより、複数チップで構成される表示ドライバＩＣにおいて、他のスレーブチップに基準となる第１階調電圧を供給することができる、マスター表示ドライバＩＣ（１０＿１）を提供することができる。

〔８〕＜多チップ構成のスレーブチップ＞
項３において、前記階調回路は、前記複数の第１階調電圧を生成する回路（６、７）に代えて、前記複数の第１階調電圧がチップの外部から入力可能に構成され（２４）、前記複数のプリアンプ（９＿１〜９＿Ｎ）は、前記外部から入力された第１階調電圧に基づいて、内部の第１階調電圧を生成し、前記複数の抵抗列（２＿３、２＿４）に供給する。

これにより、複数チップで構成される表示ドライバＩＣ（１０＿１、１０＿２）において、項７のマスターチップ（１０＿１）から供給される第１階調電圧に基づいて、それぞれ２次階調電圧を生成する、スレーブ表示ドライバＩＣ（１０＿２）を提供することができる。

〔９〕＜中央部に自動部回路（表示データ供給回路）＞
項３、項４、項７または項８において、表示データ供給回路（１１）をさらに備える。前記表示データ供給回路は、入力される表示データを対応するソース回路（３＿１、３＿２）に供給可能に構成され、前記ソース回路は、供給された表示データに基づいて、前記表示データに対応するアナログ電圧を前記第２階調電圧から生成して、前記複数のソースアンプ（４）のそれぞれに供給する階調電圧選択回路を備える。前記表示データ供給回路は、前記２個のソース回路（３＿１、３＿２）の間に配置される。

これにより、ソース回路（３＿１、３＿２）に表示データを供給する表示データ供給回路（１１）を、効率よく配置（レイアウト）することができる。表示データ供給回路（１１）は、ディジタル回路であり、他のディジタル回路と共にまとまった領域にレイアウトされる。このとき、表示データ供給回路が、細長い領域、例えば、表示ドライバＩＣの長辺方向にアスペクト比の大きな長方形の領域にレイアウトされると、表示ドライバＩＣ（１０）の短辺を短縮することができない。表示データ供給回路（１１）を項９のように配置することにより、表示ドライバＩＣ（１０）の短辺を短縮することができる。表示ドライバＩＣ（１０）の長辺は表示パネル（９０）に沿って配置されるのに対し、短辺は表示パネル（９０）の周囲、所謂額縁の大きさに影響を与える。表示ドライバＩＣ（１０）の短辺を短縮することにより、表示装置（１００）を表示パネル（９０）の辺に沿って表示ドライバＩＣ（１０）を実装した場合の狭額縁化に寄与することができる。

〔１０〕＜レピータバッファのレイアウト領域の有効利用＞
項２から項９のうちのいずれか１項において、前記複数のソース回路のそれぞれは、前記第１方向に延在するディジタル信号線群と、前記ディジタル信号線群の信号レベルをそれぞれ回復させる１組以上のバッファ群を含み、前記バッファ群は、両側が前記ソースアンプに接する領域に配置される。前記抵抗列は、前記バッファ群がレイアウトされる領域のうちの１つの領域内に、前記バッファ群とともにレイアウトされる。

これにより、２次ストリングス（抵抗列）のレイアウト効率を高めることができ、チップ面積を低減することができる。ソース回路は、表示ドライバＩＣの長辺方向に長くレイアウトされるので、横断的に供給されるディジタル信号は、その配線長が長くなるため、途中にバッファ（レピータバッファ）を設けてその信号レベルを回復させることが必要とされる場合がある。その場合、バッファは単純な回路であるため、レイアウト領域をソースアンプと同じ高さとすると、バッファのレイアウト領域には、未使用の領域が含まれることとなる。２次ストリングス（抵抗列）とバッファ群を１つの領域にレイアウトすることにより、未使用領域を減らしてレイアウト効率を向上することができる。

〔１１〕＜第１階調電圧の供給配線の低抵抗化＞
項１から項１０のうちのいずれか１項において、前記複数のプリアンプ（８＿１〜８＿Ｎ）から前記複数の抵抗列（２＿１〜２＿４）に対して、前記複数の第１階調電圧を供給する配線（２１）の単位長当たりの配線抵抗は、前記複数の第２階調電圧を供給する配線（２２）の単位長当たりの配線抵抗よりも低い。

これにより、階調線の収束性の低下を、より効率的に抑えることができる。第１階調電圧を供給する配線の本数は、第２階調電圧を供給する配線の本数の数分の１と少ない。そのため、この第１階調電圧を供給する配線を選択的に低抵抗化することにより、低抵抗化するために必要なコスト（例えばチップ面積の増加）に対して、階調線の収束性を抑える効果が、より大きい。

〔１２〕＜第１階調電圧の供給配線の幅広配線＞
項１１において、前記複数の第１階調電圧を供給する配線（２１）の配線幅は、前記複数の第２階調電圧を供給する配線（２２）の配線幅よりも広い。

これにより、第１階調電圧を供給する配線（２１）を、第２階調電圧を供給する配線（２２）と同じ配線層、又は同じ配線材料で同じ厚さの別の配線層で形成した場合にも、簡単に低抵抗化することができる。一方、第１階調電圧を供給する配線（２１）を、第２階調電圧を供給する配線（２２）と異なる配線層とし、より低抵抗の配線材料を用い、或いは、より膜厚の厚い配線層とすることによって低抵抗化しても良い。

〔１３〕＜表示装置；２次ストリングス（抵抗列）の分散配置＞
本発明の代表的な実施の形態に係る表示装置は、複数のソース線（９１＿１、９１＿２）を備える表示パネル（９０）と、前記表示パネルに接続され、前記複数のソース線のそれぞれを駆動可能な複数のソースアンプ（４）を備える表示駆動回路（１、１０）とを備える、表示装置（１００）であって、以下のように構成される。

前記表示駆動回路（１、１０）は、複数の第１階調電圧を出力する複数のプリアンプ（８＿１〜８＿Ｎ）と、前記複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路（３＿１、３＿２、３＿３、３＿４）と、前記複数のソース回路毎に設けられ、入力される前記複数の第１階調電圧を分圧して複数の第２階調電圧を生成して対応するソース回路に供給する、複数の抵抗列（２＿１、２＿２、２＿３、２＿４）とを備える。

これにより、表示駆動回路が実装される表示ドライバＩＣ（１０）の長辺が長くなった場合、或いは複数の表示ドライバＩＣ（１０＿１、１０＿２）を設ける場合にも、複数の階調電圧生成回路を設けることなく、ソース回路（３＿１、３＿２、３＿３、３＿４）に第２階調電圧を供給する階調線（２２）の収束性の低下を抑えることができる表示装置を提供することができる。

〔１４〕＜表示装置；１チップ×２分割＞
項１３の前記表示駆動回路において、前記複数のソースアンプは、第１方向（例えば、表示ドライバＩＣ１０の長辺方向）に並んで配列される。前記表示駆動回路は、前記複数の第１階調電圧を生成する回路（６、７）と前記複数のプリアンプ（８＿１〜８＿Ｎ）とを含む階調回路（５）と、それぞれ同数のソースアンプを含んで構成される２個のソース回路（３＿１、３＿２）と、対応するソース回路に前記複数の第２階調電圧を供給する２個の抵抗列（２＿１、２＿２）とが、単一半導体基板上に形成される。前記２個の抵抗列は対応するソース回路の前記第１方向の幅の、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第１方向の両端に向かって配線される。

これにより、単一チップで構成される表示ドライバＩＣ（１０）が搭載された表示装置（１００）において、表示ドライバＩＣ（１０）の長辺が長くなった場合にも、階調線（２２）の収束性の低下を抑えることができる。

〔１５〕＜表示装置；複数の表示ドライバＩＣ＞
項１３において、前記表示駆動回路は、マスター表示ドライバＩＣ（１０＿１）と１個以上のスレーブ表示ドライバＩＣ（１０＿２）を含んで構成され、前記マスター表示ドライバＩＣと前記１個以上のスレーブ表示ドライバＩＣは、前記複数のソース線のうち互いに異なる複数のソース線をそれぞれ駆動可能な、複数のソースアンプ（４）をそれぞれ含んで構成される。

前記マスター表示ドライバＩＣ（１０＿１）は、前記複数のプリアンプ（８＿１〜８＿Ｎ）と、前記複数のソース回路に含まれる複数のマスター側ソース回路（３＿１、３＿２）と、前記複数のマスター側ソース回路毎に設けられ、前記複数のプリアンプから出力される前記複数の第１階調電圧を分圧して複数の第２階調電圧を生成して対応する前記マスター側ソース回路に供給する、複数のマスター側抵抗列（２＿１、２＿２）とを備えて単一半導体基板上に形成され、前記複数の第１階調電圧をチップの外部に出力可能（２３）に構成される。

前記スレーブ表示ドライバＩＣ（１０＿２）は、前記マスター表示ドライバＩＣから出力された前記複数の第１階調電圧を入力可能（２４）に構成され、前記入力された第１階調電圧に基づいて、内部の第１階調電圧を出力する、複数のスレーブ側プリアンプ（９＿１〜９＿Ｎ）と、前記複数のソース回路に含まれ、前記複数のマスター側ソース回路とは異なる複数のスレーブ側ソース回路（３＿３、３＿４）と、前記複数のスレーブ側ソース回路毎に設けられ、前記複数のスレーブ側プリアンプから出力される前記複数の第１階調電圧を分圧して複数の第２階調電圧を生成して対応する前記スレーブ側ソース回路に供給する、複数のスレーブ側抵抗列（２＿３、２＿４）とを備えて、前記マスター表示ドライバＩＣが形成される単一半導体基板とは異なる単一半導体基板上に形成される。

これにより、複数チップで構成される表示ドライバＩＣ（１０＿１、１０＿２）が搭載された表示装置（１００）において、それぞれの表示ドライバＩＣ（１０＿１、１０＿２）に階調電圧生成回路を設けることなく、階調線（２２）の収束性の低下を抑えることができる。階調電圧生成回路（５）は、マスター表示ドライバＩＣ（１０＿１）のみが備え、マスターが生成した第１階調電圧を他のスレーブ表示ドライバＩＣに供給するので、第１階調電圧にばらつきを生じることを防ぐことができる。第２階調電圧は、供給された同一の第１階調電圧から生成されるので、複数の表示ドライバＩＣ間でばらつきが発生しても、十分に小さい。

２．実施の形態の詳細
実施の形態について更に詳述する。

〔実施形態１〕＜２次ストリングスの分散配置（１チップ×２分割）＞
図１は、実施形態１に係る表示駆動回路１及び表示装置１００の構成例を表すブロック図である。また、図２は、比較例である従来の表示駆動回路１及び表示装置１００の構成例を表すブロック図である。

まず、図２に示した、比較例である従来の表示装置１００の構成から説明する。表示装置１００は、複数のソース線９１＿１〜９１＿２を備える表示パネル９０と、表示パネル９０に接続され複数のソース線９１＿１〜９１＿２のそれぞれを駆動可能な複数のソースアンプ４（不図示）を含む表示駆動回路１とを備えて構成される。表示パネル９０は、アクティブマトリクス型の表示パネルであり、例えば、液晶表示パネルや有機ＥＬ表示パネルである。図示を省略された複数のゲート線（走査線とも呼ばれる）を走査することによって選択された表示画素に対して、複数のソース線（データ線とも呼ばれる）から並列に、表示データに対応するアナログ電圧を印加することによって、画素に表示される輝度を決める。

表示駆動回路１は、例えば、表示ドライバＩＣ１０として、表示パネル９０の基板上に実装される。表示駆動回路１は、単一の表示ドライバＩＣ１０で構成されても良いし、複数の表示ドライバＩＣチップ、例えば後述のマスター表示ドライバＩＣ１０＿１とスレーブ表示ドライバＩＣ１０＿２を用いて構成されても良い。単一の表示ドライバＩＣ１０、或いはマスターとスレーブの表示ドライバＩＣ１０＿１と１０＿２は、特に制限されないが、例えば、公知のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor field effect transistor）ＬＳＩ（Large Scale Integrated circuit）の製造技術を用いて、シリコンなどの単一半導体基板上に形成される。

表示駆動回路１は、ソース回路３と階調回路５と自動部回路１１とを含んで構成される。ソース回路３は、図示を省略された階調電圧選択回路とソースアンプ４を含んで構成され、ソース線９１＿１〜９１＿２のそれぞれに印加するアナログ電圧を出力する。ソース回路３は、階調電圧選択回路（不図示）によって、入力されるＭ階調（Ｍは正の整数）の階調線２２から、別に入力される表示データに基づいて１階調乃至２階調を選び、それに基づいてソース線に印加するアナログ電圧を生成し、ボルテージフォロワ増幅器であるソースアンプ４（不図示）によって低インピーダンスに変換して出力する。ここで、Ｍは表示データの表示階調に基づいて決められる値である。例えば表示データが８ビットであり表示階調が２５６階調の場合、Ｍ＝２５６とすれば、ソース回路は２５６本の階調線２２から表示データに対応する１本を選択し、ソースアンプ４（不図示）によってインピーダンス変換（電流増幅）して出力する。階調線２２の数が多いと、チップレイアウトにおける配線面積が大きいので、通常Ｍは２５６よりも小さく、８０〜１００程度とされる。ソースアンプ４（不図示）は、表示データに対応する２本を選択し、表示データの下位２ビットを使って加重平均を算出することにより、２５６階調のアナログ電圧を出力することができるように構成される。ソースアンプ４（不図示）の出力は、端子Ｓ１〜Ｓｙ（ｙは正の整数）から出力されて、表示パネル９０の対応するソース線９１＿１〜９１＿２に接続される。表示データは、例えば表示駆動回路１の外部に接続されるアプリケーションプロセッサから供給され、表示駆動回路１内のラッチ回路に一時的に保持されて、ソース回路３に供給される。このような表示データ供給回路は、ディジタル論理ゲートで構成される。本発明を実施する上では、表示データ供給回路の詳細な実施形態は任意であるため、本明細書では、自動部回路１１として記載されている。

階調線２２は、階調回路５によって生成され供給される。階調回路５は、階調電圧生成回路とも呼ばれ、例えば、１次抵抗列（１ｓｔストリングス）６とデコーダ７とプリアンプ８＿１〜８＿Ｎと２次抵抗列（２ｎｄストリングス）２とを含んで構成される。

図３は、階調回路５の構成例を表す概略回路図である。１５個のプリアンプ８＿１〜８＿１５を含んで構成される例であり、１５階調の第１階調電圧を生成して、２次抵抗列（２ｎｄストリングス）２のタップに供給している。第１階調電圧は、ガンマ特性を規定する。１５個のプリアンプ８＿１〜８＿１５、１５階調の第１階調電圧としたのは、一例に過ぎず、ガンマ特性を十分な精度で近似するために必要な数とすればよい。

１次抵抗列（１ｓｔストリングス）６は、抵抗１Ｒが１２７個直列接続された抵抗列であり、与えられる階調基準電圧と接地レベル（ＧＮＤ）との間を１２８階調に均等に分圧する。デコーダ７は、１２８：１のセレクタ１５個からなり、１２８階調の電圧からそれぞれ１つの電圧レベルを選択して、１５個のプリアンプ８＿１〜８＿１５に供給する。プリアンプ８＿１〜８＿１５からは、１５本の第１階調電圧が出力され、２次抵抗列（２ｎｄストリングス）２のタップに供給される。２次抵抗列（２ｎｄストリングス）２は、これをさらに分圧して、複数の第２階調電圧を生成してソース回路３に供給する。

図３では、２次抵抗列（２ｎｄストリングス）２が階調回路５に含まれないものとして図示したが、従来の表示駆動回路では、２次抵抗列（２ｎｄストリングス）２は、階調電圧生成回路（階調回路５）に含まれている。

図２に示される表示装置１００において、表示パネル９０が高精細化されると、ソース線の数が増える。ソース線の数は、水平方向の画素数によって決まり、数１００本から１０００本、あるいは４０００本以上に増える傾向にある。表示駆動回路１や表示ドライバＩＣ１０では、それに伴って多数のソースアンプが配列されるので、ソース回路３は横方向に長い領域にレイアウトされ、階調線２２も同様に横方向に長く配線される。このように、表示パネル９０が高精細化されるのに伴って、階調線２２の寄生抵抗と寄生容量が増加し、階調線の収束性を低下させ、ひいてはソースの収束時間を遅くする。

なお、図２においては、プリアンプ８の数、即ち第１階調電圧の本数はＮ本（Ｎは正の整数）とされ、第２階調電圧を供給する階調線２２の本数はＭ本と、一般化して示されている。また、階調線２２は、自動部回路１１の上に配線されるように描かれているが、実際には迂回して配線される。階調線２２に自動部回路１１からのノイズが混入するのを防ぐためである。

図１は、実施形態１に係る表示駆動回路１及び表示装置１００の構成例を表すブロック図である。図２に示される、従来の表示駆動回路１及び表示装置１００の構成例との違いは、ソース回路３が左側のソース回路（Ｌ側）３＿１と右側のソース回路（Ｒ側）３＿２に分けられ、それぞれに対応して、２次抵抗列（２ｎｄストリングス）２＿１と２＿２とが設けられている点である。左側のソース回路（Ｌ側）３＿１には、端子ＳＬ１〜ＳＬｘを介して表示パネル９０の左側のソース線９１＿１を駆動するソースアンプ４（不図示）が含まれ、右側のソース回路（Ｒ側）３＿２には、端子ＳＲ１〜ＳＲｘを介して表示パネル９０の右側のソース線９１＿２を駆動するソースアンプ４（不図示）が含まれる。ここでｘは正の整数であって、特に制限されないが、２ｘ＝ｙであるものとして図示されている。２次抵抗列（２ｎｄストリングス）２＿１は左側のソース回路（Ｌ側）３＿１に階調線２２＿１と２２＿２によって２次階調電圧を供給し、２次抵抗列（２ｎｄストリングス）２＿２は右側のソース回路（Ｒ側）３＿２に階調線２２＿３と２２＿４によって２次階調電圧を供給する。２次抵抗列（２ｎｄストリングス）２＿１と２＿２とには、ともに、階調回路５からＮ本の１次階調電圧配線２１によって１次階調電圧が供給される。階調回路５は、例えば、図３に示した回路で構成される。詳しくは上述したので、その構成例についての説明は省略する。

２個の２次抵抗列（２ｎｄストリングス）２＿１と２＿２を、２個のソース回路３＿１と３＿２毎に設けることにより、階調線２２＿１〜２２＿４のそれぞれの配線長が、図２に示される従来の階調線２２と比較して大幅に短縮される。これにより、後述のように、プリアンプ８＿１〜８＿Ｎからソースアンプ４（不図示）に至る配線の時定数が低減され、ソース回路３＿１と３＿２に第２階調電圧を供給する階調線２２＿１〜２２＿４の収束性の低下を抑えることができる。

ここで、左右のソース回路３＿１と３＿２は、概ね等しい数のソースアンプ４を含んで構成され、２次抵抗列（２ｎｄストリングス）２＿１と２＿２は、それぞれソース回路３＿１と３＿２の横方向の幅の中央に配置されるとよい。階調線２２＿１と２２＿２は、左側のソース回路（Ｌ側）３＿１の中央から両端に向かって配線され、階調線２２＿３と２２＿４は、右側のソース回路（Ｒ側）３＿２の中央から両端に向かって配線される。負荷となるソースアンプ４の数、階調線２２＿１〜２２＿４の配線長、即ち寄生抵抗と寄生容量が、均等に分散されるため、階調線２２の収束性の低下を抑える効果を最大とすることができる。

＜階調線の収束性＞
階調線２２の収束性の低下を抑える効果について、より詳しく説明する。

図４は、実施形態１の表示駆動回路１（図１）における階調線の時定数を算出するための等価回路図であり、図５は、その比較例である従来の表示駆動回路１（図２）における階調線の時定数を算出するための等価回路図である。図４と図５はそれぞれ、階調回路５に含まれるプリアンプ８＿１〜８＿Ｎのうちの１個のプリアンプ８に注目し、ソース回路３に含まれる複数のソースアンプ４に至る経路について、配線抵抗を集中定数で表した等価回路である。

まず、図５に示した、比較例である従来の表示駆動回路１（図２）における等価回路図について説明する。プリアンプ８から２次抵抗列（２ｎｄストリングス）２のタップへの配線２１の配線抵抗をＲ１とし、２ｎｄストリングス２内の抵抗をＲ２とし、２ｎｄストリングス２からソースアンプ４への配線２２の配線抵抗をＲ３とし、複数のソースアンプ４の入力容量の合計をＣ４としている。Ｒ３は、階調電圧選択回路（不図示）を構成するスイッチ等による抵抗を含み、分散された容量Ｃ４への配線２２の配線長から算出される。このとき、プリアンプ８からソースアンプ４に至る経路の時定数τ０は、下式
τ０＝（Ｒ１＋Ｒ２＋Ｒ３）×Ｃ４・・・・・・・・・・・・・・（式１）
によって算出される。

次に、図４に示した、本実施形態１の表示駆動回路１（図１）における等価回路図について説明する。図５に示される等価回路と同様に、プリアンプ８から２ｎｄストリングス２＿１と２＿２のタップへの配線２１の配線抵抗をＲ１としている。本実施形態１の表示駆動回路１（図１）においては、前述の通り、ソース回路３が左側のソース回路（Ｌ側）３＿１と右側のソース回路（Ｒ側）３＿２に分けられ、それぞれに対応して、２次抵抗列（２ｎｄストリングス）２＿１と２＿２とが設けられている。プリアンプ８から２ｎｄストリングス２＿１と２＿２のタップへの配線２１は、図２に示される比較例の場合と比較して長くなるが、配線幅を拡げるなどの方法により、配線抵抗を同じＲ１に抑えることできる。その具体的な方法については後述する。配線２１は、２ｎｄストリングス２＿１と２＿２に分岐し、それぞれ２ｎｄストリングス２＿１と２＿２内の抵抗Ｒ２を通って、ソースアンプ４に配線される。左側のソース回路（Ｌ側）３＿１への配線２２＿１と２２＿２の配線抵抗は、比較例における配線抵抗Ｒ３の１／２になる。比較例においては、２ｎｄストリングス２がソース回路３の長辺方向の幅の中央に配置された場合、配線抵抗Ｒ３は、ソース回路３の幅の１／２の配線長を最大値として規定される。これに対して、本実施形態１では、ソース回路３を左右に分け、さらにそれぞれの長辺方向の幅の中央に対応する２ｎｄストリングス２＿１と２＿２を配置することができるので、配線抵抗Ｒ３は、ソース回路３の幅の１／４の配線長を最大値として規定される。そのため、等価回路としては、図５に示される比較例の等価回路と比較して、Ｒ３が１／２になるものとして扱えばよい。さらにソースアンプ４の入力容量も、左右に分けられるので、それぞれＣ４／２となる。以上により、本実施形態１のプリアンプ８からソースアンプ４に至る経路の時定数τ１は、下式
τ１＝（Ｒ１＋Ｒ２＋Ｒ３／２）×Ｃ４／２・・・・・・・・・・（式２）
によって算出される。

比較例の時定数τ０と本実施形態１の時定数τ１を比較すると、抵抗におけるＲ３の項がＲ３／２減少し、容量Ｃ４が１／２となって高速化され、階調線の収束性の低下が抑えられる。本実施形態１では比較例に比べて配線２１が長くなるために配線抵抗が増加しないように、配線２１の配線幅を拡げる等の対策を伴う例を示したが、このような対策を行わずにＲ１が増加した場合であっても、容量Ｃ４が分散されて１／２となる成分の寄与が大きく、全体として、時定数を低下させ、階調線の収束性の低下を抑えることは可能である。

＜レイアウト＞
上述のように、図１に示される本実施形態１の表示駆動回路１においては、１次階調電圧を供給する１次階調電圧配線２１の配線長は、図２に示される従来の場合と比較して長くなる。しかしこれに対して、１次階調電圧配線２１を低抵抗配線とすることによって、１次階調電圧配線２１の配線長が長くなったことに起因する、階調線２２の収束性の低下を抑えることができる。例えば、１次階調電圧配線２１を２次階調電圧配線（階調線）２２＿１〜２２＿４よりも幅の広い配線とすることができる。１次階調電圧配線２１の本数Ｎ本は、一般に、２次階調電圧配線（階調線）２２＿１〜２２＿４の本数Ｍ本の数分の１であるので、２次階調電圧配線（階調線）の配線幅を広くする場合よりも、レイアウト面積の増加が抑えられる。また、１次階調電圧配線２１を２次階調電圧配線（階調線）２２とは別の配線層とし、より抵抗率の低い配線材料を用いて形成することができる。例えば、２次階調電圧配線（階調線）２２を、アルミニウムを主成分とする配線層とし、１次階調電圧配線２１を、銅を主成分とする配線とすることができる。

図６は、実施形態１に係る表示ドライバＩＣ１０の実装例を表す概略レイアウト図である。表示駆動回路１を１チップの表示ドライバＩＣ１０に実装した場合の、ソース回路３近傍のチップレイアウトを模式的に表したものである。煩雑となるのを避けるため、ソースアンプ４等を構成する素子のための活性層のレイアウトパターンは、省略され、主な配線層のみが示される。左側のソース回路（Ｌ側）３＿１に含まれる複数のソースアンプ４は、表示ドライバＩＣ１０の長辺に沿って中央から左側に配列され、それぞれからパッドＳＬ１〜ＳＬｘへ配線され、右側のソース回路（Ｒ側）３＿２に含まれる複数のソースアンプ４は、表示ドライバＩＣ１０の長辺に沿って中央から右側に配列され、それぞれからパッドＳＲ１〜ＳＲｘへ配線される。２次抵抗列（２ｎｄストリングス）２＿１と２＿２は、ソースアンプ４と同じ高さにレイアウトされ、左右のソース回路３＿１と３＿２のそれぞれ中央に配置される。第２階調電圧を供給する階調線２２＿１〜２２＿４は、全てのソースンプ４に接続される階調電圧選択回路（不図示）に共通に接続されるので、左側の２次抵抗列（２ｎｄストリングス）２＿１からは、階調線２２＿１と２２＿２に分けて左側のソース回路（Ｌ側）３＿１の左右方向の両端に向かって配線され、右側の２次抵抗列（２ｎｄストリングス）２＿２からは、階調線２２＿３と２２＿４に分けて右側のソース回路（Ｒ側）３＿２の左右方向の両端に向かって配線される。プリアンプ８は、チップの中央付近に配置され、左右の２次抵抗列（２ｎｄストリングス）２＿１と２＿２に向かってそれぞれ、１次階調電圧配線２１が配線される。

１次階調電圧配線２１の配線幅は、階調線２２＿１〜２２＿４の配線幅よりも広くすることによって、図４に示される配線抵抗Ｒ１を低抵抗化することができる。第１階調電圧を供給する配線２１の本数Ｎ本は、第２階調電圧を供給する配線２２の本数Ｍ本に対して、一般には数分の１と少ない。そのため、この１次階調電圧配線２１を選択的に低抵抗化することにより、低抵抗化するために必要なチップ面積等のコストに対して、階調線の収束性を抑える効果がより大きい。上述のように配線幅を拡げて低抵抗化する場合、Ｎ本の１次階調電圧配線２１の配線幅を拡げる方が、それぞれＭ本の階調線２２＿１〜２２＿４の配線幅を拡げて低抵抗化する場合よりも、チップ面積の増加を抑えることができる。

また、１次階調電圧配線２１を、第２階調電圧を供給する階調線２２＿１〜２２＿４と異なる配線層とし、より低抵抗の配線材料を用い、或いは、より膜厚の厚い配線層とすることによって低抵抗化しても良い。例えば、１次階調電圧配線２１を銅配線とすることにより、階調線２２＿１〜２２＿４がアルミニウムを主成分とする配線である場合と比較して、低抵抗化することができる。また、配線層の膜厚を厚くして低抵抗化することもできる。配線幅を拡げること、配線層を厚くすること、及び、配線材料を低抵抗なものにすることは、１次階調電圧配線２１と階調線２２＿１〜２２＿４とが異なる配線層で形成される場合には、任意に組み合わせて実施することができる。

ソース回路３を左右に分けたために、図６に図示されるように、自動部回路１１を左右のソース回路３＿１と３＿２も挟まれる領域にレイアウトすることが可能となる。これにより、ソース回路３＿１と３＿２に表示データを供給する表示データ供給回路を含む自動部回路１１を、効率よく配置（レイアウト）することができる。自動部回路１１は、ディジタル回路であり、他のディジタル回路と共にまとまった領域にレイアウトされる。このとき、自動部回路１１が、細長い領域、例えば、表示ドライバＩＣ１０の長辺方向にアスペクト比の大きな長方形の領域にレイアウトされると、表示ドライバＩＣ１０の短辺を短縮することができない。一方、自動部回路１１を図６のようにレイアウトすることにより、表示ドライバＩＣ１０の短辺を短縮することができる。表示ドライバＩＣ１０の長辺は表示パネル９０に沿って配置されるのに対し、短辺は表示パネル９０の周囲、所謂額縁の大きさに影響を与える。表示ドライバＩＣ１０の短辺を短縮することにより、表示装置１００を表示パネル９０の辺に沿って表示ドライバＩＣ１０を実装した場合の狭額縁化に寄与することができる。

このとき、１次階調電圧配線２１は、自動部回路１１の周辺を迂回してレイアウトされると好適である。１次階調電圧配線２１に自動部回路１１からのノイズが混入するのを防ぐためである。

また、一般に、ソース回路３がレイアウトされる領域には、自動部回路１１から左右に延びるディジタル信号線が複数配線されている。ソース回路３は、本実施形態１のように左右に分けた場合でも、その幅は数十ｍｍと長くなるので、ディジタル信号を中央から左右端まで伝送するためには、途中に、バッファ（レピータバッファ）を設けて、その信号レベルを回復させることが必要となる。このようなバッファは、ソースアンプ４の間に同じ高さの領域にレイアウトされ、適宜挿入されるが、ディジタル信号のレピータバッファはソースアンプ４と比べて単純な回路であるため、バッファのレイアウト領域には、未使用の領域が含まれることとなる。２次抵抗列（２ｎｄストリングス）２＿１と２＿２は、このようなバッファのレイアウト領域の中の未使用領域を活用して、それぞれマージされた１つの領域にレイアウトすることにより、未使用領域を減らしてレイアウト効率を向上することができる。

図７は、実施形態１に係る表示ドライバＩＣ１０の別の実装例を表す概略レイアウト図である。

ソース回路３とそれに対応する２次抵抗列（２ｎｄストリングス）２＿１と２＿２を、本実施形態１のように左右に分けた場合、左右の２ｎｄストリングス２＿１と２＿２が発生する第２階調電圧が必ずしも等しくなく、誤差を生じる場合がある。この誤差は、表示パネル９０においては、左右の輝度差として現れる。２ｎｄストリングス２＿１と２＿２への入力である第１階調電圧は共通であるので、誤差は極めて小さく、したがって左右の輝度差も極めて小さいが、表示画面に左右を分ける境界線として表示されるため、人の視覚によって視認されてしまい、表示品質の低下となる。

そこで、図７に示されるように、左右の２ｎｄストリングス２＿１と２＿２から中央方向に配線される、階調線２２＿２と２２＿３を、対応する配線どうしで互いに短絡する。これにより、左右の２ｎｄストリングス２＿１と２＿２が発生する第２階調電圧に電位差がある場合であっても、その差が滑らかにつながって、急峻な輝度差を生じさせないようにすることができる。そもそも輝度差は極めて小さいので、滑らかにつながることにより、線状の段差がなくなり、表示品質の低下を防ぐことができる。

また、後述（実施形態２）のように、ソース回路３を３分割以上の多数に分割し、それぞれに２次抵抗列（２ｎｄストリングス）２を設ける場合には、互いに隣り合って配置されるソース回路間で、隣接する複数の階調線２２どうしを互いに短絡する。これにより、各境界部分で急峻な輝度差を生じさせないようにすることができ、表示品質の低下を防ぐことができる。

〔実施形態２〕＜１チップ×多分割＞
実施形態１では、ソース回路３が左右２つのソース回路（Ｌ側）３＿１とソース回路（Ｒ側）３＿２に分けられ、それぞれに対応して、２次抵抗列（２ｎｄストリングス）２＿１と２＿２とが設けられた、表示駆動回路１について主に説明したが、ソース回路３はさらに多数に分割され、それぞれに対応して、同数の２次抵抗列２が設けられても良い。

図８は、実施形態２に係る表示駆動回路１の構成例を表すブロック図である。ソース回路３が４分割された例である。表示駆動回路１は、単一の半導体基板上に形成されて、表示ドライバＩＣ１０として実現されも良い。表示駆動回路１または表示ドライバＩＣ１０は、階調回路５と自動部回路１１と、４分割されたソース回路３＿１〜３＿４と、それぞれに対応して設けられた２次抵抗列（２ｎｄストリングス）２＿１〜２＿４とを含んで構成される。階調回路５と自動部回路１１については、実施形態１において図２を引用して説明した通りであるので、ここでは説明を省略する。ソース回路３は、左右に分割されさらに２分割される。それぞれ同数のソースアンプを含んで構成される（均等に分割される）のが好適であり、ソース回路３＿１は端子ＳＬ１〜ＳＬｘ／２を、ソース回路３＿２は端子ＳＬｘ／２＋１〜ＳＬｘを介して、ソース回路３＿３は端子ＳＲ１〜ＳＲｘ／２を、ソース回路３＿４は端子ＳＲｘ／２＋１〜ＳＲｘを介して、それぞれ接続されるソース線への駆動信号を出力する。２ｎｄストリングス２＿１〜２＿４は、ソース回路３＿１〜３＿４に対応して設けられ、ソース回路３＿１〜３＿４のそれぞれの中央（長辺方向の幅の中央）に配置されるのが好適である。２ｎｄストリングス２＿１からは、階調線２２＿１と２２＿２がソース回路３＿１の左右の両端方向に配線される。２ｎｄストリングス２＿２〜２＿４についても同様に、対応するソース回路３＿２〜３＿４のそれぞれの左右両端方向に、階調線２２＿３と２２＿４、２２＿５と２２＿６、２２＿７と２２＿８が配線される。ソース回路３を均等に４分割し、さらに２ｎｄストリングス２＿１〜２＿４をそれぞれの中央に配置することにより、階調線２２＿１〜２２＿８の配線長を同じ長さに揃えることができる。ここで、「中央」、「同じ」あるいは「均等」などの表現は、高精度の正確性を意味するものではなく、概ね中央、概ね同じ、あるいは、概ね均等であれば足りる。正確に中央、正確に同じ、あるいは正確に均等であれば、奏される効果が最大化されるが、それを外れても効果を奏しなくなるわけではない。

なお、図８には、ソース回路３を４分割する場合を示したが、３分割、あるいは５分割以上でも、同様に、表示駆動回路１または表示ドライバＩＣ１０を構成することができる。

＜階調線の収束性＞
階調線２２の収束性の低下を抑える効果について、より詳しく説明する。

図９は、実施形態２に係る表示駆動回路１（図８）における階調線２２の時定数を算出するための等価回路図である。上述の図４、図５と同様に、階調回路５に含まれるプリアンプ８＿１〜８＿Ｎのうちの１個のプリアンプ８に注目し、ソース回路３に含まれる複数のソースアンプ４に至る経路について、配線抵抗を集中定数で表した等価回路である。図９に示される等価回路において、図４、図５との違いは、配線２１が、２ｎｄストリングス２＿１〜２＿４に分岐し、それぞれの２ｎｄストリングス内の抵抗Ｒ２を通って、ソース回路３＿１〜３＿４へ配線され、ソースアンプ４に配線される点である。プリアンプ８から各２ｎｄストリングス２＿１〜２＿４のタップへの配線２１の配線抵抗は、図４、図５と同じくＲ１とした。配線経路や配線長が異なるが、前述のように、配線幅を調整することにより、同じ抵抗にすることが可能であるためである。

配線抵抗Ｒ３は、図５に示される比較例の等価回路と比較して、それぞれが１／４になる。また、ソースアンプ４の入力容量も、４等分されるので、それぞれＣ４／４となる。以上により、本実施形態２のプリアンプ８からソースアンプ４に至る経路の時定数τ２は、下式
τ２＝（Ｒ１＋Ｒ２＋Ｒ３／４）×Ｃ４／４・・・・・・・・・・（式３）
によって算出される。

比較例の時定数τ０と比較すると、抵抗ではＲ３の項が減少し容量Ｃ４が１／４となって高速化され、階調線の収束性の低下が抑えられる。本実施形態１の時定数τ１と比較しても、抵抗ではＲ３が１／２から１／４にさらに減少し、容量Ｃ４も１／２から１／４にさらに減少するために、時定数τ２はより小さくなり、階調線の収束性の低下がより抑えられる。この効果は、４以上の多数に分割された場合についても、同様に期待される。即ち、分割数が多い程、階調線の収束性の低下がより抑えられる。

〔実施形態３〕＜２チップ＞
上述の実施形態１と実施形態２では、表示駆動回路１が単一の半導体基板上に形成されて、１チップの表ドライバＩＣ１０によって実現される場合について主に説明したが、複数のチップに分けて実現されてもよい。本実施形態３においては２チップに分割する場合について主に説明するが、それ以上多数のチップに分割する場合にも、同様に実施することができる。

図１０は、従来の２チップ構成の比較例である、表示駆動回路１及びそれを用いた表示装置１００の構成例を表すブロック図であり、図１１は、実施形態３に係る表示駆動回路１の構成例を表すブロック図である。

まず、図１０に示した、比較例である従来の表示装置１００の構成から説明する。表示装置１００は、表示パネル９０と、マスター表示ドライバＩＣ１０＿１とスレーブ表示ドライバＩＣ１０＿２とを備えて構成される。表示パネル９０のソース線９１＿１と９１＿２は、それぞれマスターとスレーブの表示ドライバＩＣ１０＿１と１０＿２に接続され、駆動される。

マスター表示ドライバＩＣ１０＿１は、階調回路５と２次抵抗列（２ｎｄストリングス）２＿１とソース回路３＿１と自動部回路１１＿１とを含んで構成される。階調回路５は、実施形態１で説明したように、１次抵抗列（１ｓｔストリングス）６とデコーダ７とプリアンプ８＿１〜８＿Ｎとを含んで構成され、Ｎ本の１次階調電圧配線２１＿１によって、プリアンプ８＿１〜８＿Ｎから出力される１次階調電圧を２次抵抗列（２ｎｄストリングス）２＿１へ供給する。２次抵抗列（２ｎｄストリングス）２＿１はこれをさらに分圧して得られる２次階調電圧を、階調線２２＿１によってソース回路３＿１に供給する。階調回路５から出力される１次階調電圧は、端子２３を介してスレーブ表示ドライバＩＣ１０＿２に対して出力される。

スレーブ表示ドライバＩＣ１０＿２は、プリアンプ９＿１〜９＿Ｎと２次抵抗列（２ｎｄストリングス）２＿２とソース回路３＿２と自動部回路１１＿２とを含んで構成される。マスター表示ドライバＩＣ１０＿１から供給された１次階調電圧は、端子２４を介してスレーブ表示ドライバＩＣ１０＿２に入力され、プリアンプ９＿１〜９＿Ｎを介して、Ｎ本の１次階調電圧配線２１＿２によって、２次抵抗列（２ｎｄストリングス）２＿２に供給される。２次抵抗列（２ｎｄストリングス）２＿２はこれをさらに分圧して得られる２次階調電圧を、階調線２２＿２によってソース回路３＿２に供給する。

図１１は、実施形態３に係る表示駆動回路１の構成例を表すブロック図である。図１０に示される、従来の表示駆動回路１との違いは、ソース回路３がマスター側とスレーブ側の表示ドライバＩＣ１０＿１と１０＿２において、それぞれ２分割され、それに対応してさらにそれぞれ２個の２次抵抗列（２ｎｄストリングス）２＿１〜２＿４が設けられている点である。

マスター表示ドライバＩＣ１０＿１は、階調回路５と２次抵抗列（２ｎｄストリングス）２＿１と２＿２とソース回路３＿１と３＿２と自動部回路１１＿１とを含んで構成される。階調回路５と自動部回路１１＿１については、図１０に示した比較例と同様であるので、説明を省略する。階調回路５から出力される１次階調電圧は、１次階調電圧配線２１＿１を介して２ｎｄストリングス２＿１と２＿２に供給される。２ｎｄストリングス２＿１からは、階調線２２＿１と２２＿２によってソース回路３＿１に２次階調電圧が供給され、２ｎｄストリングス２＿２からは、階調線２２＿３と２２＿４によってソース回路３＿２に２次階調電圧が供給される。階調回路５から出力される１次階調電圧は、端子２３を介してスレーブ表示ドライバＩＣ１０＿２に対して出力される。

スレーブ表示ドライバＩＣ１０＿２は、プリアンプ９＿１〜９＿Ｎと２次抵抗列（２ｎｄストリングス）２＿３と２＿４とソース回路３＿３と３＿４と自動部回路１１＿２とを含んで構成される。プリアンプ９＿１〜９＿Ｎと自動部回路１１＿２については、図１０に示した比較例と同様であるので、説明を省略する。マスター表示ドライバＩＣ１０＿１から供給された１次階調電圧は、端子２４を介してスレーブ表示ドライバＩＣ１０＿２に入力され、プリアンプ９＿１〜９＿Ｎを介して、Ｎ本の１次階調電圧配線２１＿２によって、２次抵抗列（２ｎｄストリングス）２＿３と２＿４に供給される。２ｎｄストリングス２＿３と２＿４は、それぞれこれをさらに分圧して２次階調電圧を生成し、階調線２２＿５と２２＿６によってソース回路３＿３に供給し、階調線２２＿７と２２＿８によってソース回路３＿４に供給する。

ソース回路３は、まずマスター側とスレーブ側それぞれの表示ドライバＩＣ１０＿１と１０＿２に２分割し、さらにそのソース回路を左右に２分割することにより、４分割される。これに対応して４個の２次抵抗列（２ｎｄストリングス）２＿１〜２＿４をソース回路３＿１〜３＿４毎に設けることにより、階調線２２＿１〜２２＿８のそれぞれの配線長が、図１０に示される従来の階調線２２＿１と２２＿２と比較して大幅に短縮される。これにより、後述のように、プリアンプ８＿１〜８＿Ｎからソースアンプ４（不図示）に至る配線の時定数が低減され、階調線２２＿１〜２２＿８の収束性の低下を抑えることができる。

なお、マスター表示ドライバＩＣ１０＿１の機能と、スレーブ表示ドライバＩＣ１０＿２の機能とを兼ね備える１品種の表示ドライバＩＣ１０を２個、あるいは複数個備え、適宜その機能を切替えて、２チップあるいは多チップ構成の表示駆動回路として実装することもできる。これにより、開発すべきＩＣの品種数の増加を抑え、ＩＣの開発費を抑えることができる。

＜階調線の収束性＞
階調線２２の収束性の低下を抑える効果について、より詳しく説明する。

図１２は、実施形態３に係る表示駆動回路１（図１１）における階調線の時定数を算出するための等価回路図であり、図１３は、その比較例である表示駆動回路１（図１０）における階調線の時定数を算出するための等価回路図である。図１２と図１３は、上述の図４、図５、図９と同様に、階調回路５に含まれるプリアンプ８＿１〜８＿Ｎのうちの１個のプリアンプ８に注目し、ソース回路３に含まれる複数のソースアンプ４に至る経路について、配線抵抗を集中定数で表した等価回路である。

まず、図１３に示した、比較例である従来の表示駆動回路１（図１０）における等価回路図について説明する。マスター表示ドライバＩＣ１０＿１において、プリアンプ８から２次抵抗列（２ｎｄストリングス）２＿１のタップへの配線２１＿１の配線抵抗がＲ１であり、２ｎｄストリングス２＿１内の抵抗がＲ２であり、２ｎｄストリングス２＿１からソース回路３＿１内のソースアンプ４への配線２２＿１の配線抵抗がＲ３／２であり、複数のソースアンプ４の入力容量の合計がＣ４／２である。マスター表示ドライバＩＣ１０＿１からスレーブ側に抵抗Ｒ５を介して第１階調電圧が伝送され、スレーブ側表示ドライバＩＣ１０＿２ではプリアンプ９を介して、配線２１＿２を介して２ｎｄストリングス２＿２に供給される。配線２１＿２の配線抵抗も、マスター側と同じＲ１とする。２ｎｄストリングス２＿２からソース回路３＿２内のソースアンプ４への経路は、マスター側と同様である。２ｎｄストリングス２＿２内の抵抗はＲ２であり、２ｎｄストリングス２＿２からソース回路３＿２内のソースアンプ４への配線２２＿２の配線抵抗はＲ３／２であり、複数のソースアンプ４の入力容量の合計はＣ４／２である。図４に示される比較例の場合、ソース回路３が分割されていないのに対し、図１０と図１３の場合は、マスター側とスレーブ側に２等分されているので、ソースアンプ４の入力容量の合計はそれぞれＣ４／２となる。ソース回路３＿１と３＿２は、図２に示される分割されていないソース回路３の、それぞれ１／２の幅の領域にレイアウトされることができるので、配線２２＿１と２２＿２もそれぞれ、図２に示される分割されていない場合の配線２２の１／２の長さとなる。そのため、配線２２＿１と２２＿２の配線抵抗もそれぞれ、分割されていない場合の配線２２の１／２であり、Ｒ３／２となる。

このとき、マスター表示ドライバＩＣ１０＿１のプリアンプ８からソースアンプ４に至る経路の時定数τ３は、下式
τ３＝（Ｒ１＋Ｒ２＋Ｒ３／２）×Ｃ４／２・・・・・・・・・・（式４）
によって算出される。

また、スレーブ表示ドライバＩＣ１０＿２から見たマスター表示ドライバＩＣ１０＿１のプリアンプ８からソースアンプ４に至る経路の時定数τ４は、下式
τ４＝（Ｒ１×２＋Ｒ２＋Ｒ３／２＋Ｒ５）×Ｃ４／２・・・・・（式５）
によって算出される。

次に、図１２に示した、本実施形態３の表示駆動回路１（図１１）における等価回路図について説明する。マスター表示ドライバＩＣ１０＿１においては、図１３に示される等価回路と同様に、プリアンプ８から２ｎｄストリングス２＿１と２＿２のタップへの配線２１＿１の配線抵抗をＲ１としている。配線２１＿１は、２ｎｄストリングス２＿１と２＿２に分岐し、それぞれ２ｎｄストリングス２＿１と２＿２内の抵抗Ｒ２を通って、ソース回路３＿１と３＿２内のソースアンプ４に配線される。ソース回路３＿１と３＿２への配線２２＿１〜２２＿４の配線抵抗は、それぞれ図４に示される比較例における配線抵抗Ｒ３の１／４になる。また、ソースアンプ４の入力容量も、マスターとスレーブに２分割された上、さらに左右に２分割されるので、それぞれＣ４／４となる。スレーブ側表示ドライバＩＣ１０＿２ではプリアンプ９を介して、配線２１＿２を介して２ｎｄストリングス２＿３と２＿４に供給される。配線２１＿２の配線抵抗も、マスター側と同じＲ１とする。２ｎｄストリングス２＿３と２＿４からソース回路３＿３と３＿４内のソースアンプ４への経路は、マスター側と同様である。２ｎｄストリングス２＿３と２＿４内の抵抗はそれぞれＲ２であり、２ｎｄストリングス２＿３と２＿４からソース回路３＿３と３＿４内のソースアンプ４への配線２２＿５〜２２＿８の配線抵抗は、それぞれ図４に示される比較例における配線抵抗Ｒ３の１／４になる。また、ソースアンプ４の入力容量も、マスターとスレーブに２分割された上、さらに左右に２分割されるので、それぞれＣ４／４となる。

このとき、マスター表示ドライバＩＣ１０＿１のプリアンプ８からソースアンプ４に至る経路の時定数τ５は、下式
τ５＝（Ｒ１＋Ｒ２＋Ｒ３／４）×Ｃ４／４・・・・・・・・・・（式６）
によって算出される。

また、スレーブ表示ドライバＩＣ１０＿２から見たマスター表示ドライバＩＣ１０＿１のプリアンプ８からソースアンプ４に至る経路の時定数τ６は、下式
τ６＝（Ｒ１×２＋Ｒ２＋Ｒ３／４＋Ｒ５）×Ｃ４／４・・・・・（式７）
によって算出される。

図１０と図１３に示される２チップ構成の場合の比較例の時定数τ３とτ４と、図１１と図１２に示される本実施形態３の時定数τ５とτ６とを比較すると、抵抗のＲ３の項がＲ３／２からＲ３／４に減少し、容量がＣ４／２からＣ４／４に減少して、時定数が低下し、階調線の収束性の低下が抑えられる。以上のように、表示駆動回路１が複数の表示ドライバＩＣ１０を使って構成された場合であっても、同様に、階調線の収束性の低下を抑えることができる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、実施形態３における２チップ構成による表示装置１００では、マスターとスレーブの表示ドライバＩＣを備え、マスター側で発生した階調電圧をスレーブ側に伝送する形態について説明したが、マスターとスレーブの区別をせずに、それぞれが階調電圧生成回路を備える形態であってもよい。このとき２個の表示ドライバＩＣがそれぞれ生成する階調電圧は、本願発明とは独立の公知技術あるいは発明を採用して、互いに整合されるように構成される。

１ 表示駆動回路
２ ２次抵抗列（２ｎｄストリングス）
３ ソース回路
４ ソースアンプ
５ 階調回路
６ １次抵抗列（１ｓｔストリングス）
７ デコーダ
８、９ プリアンプ
１０ 表示ドライバＩＣ
１１ 自動部回路（表示データ供給回路）
２１ １次階調電圧配線
２２ ２次階調電圧配線（階調線）
２３、２４ 端子
９０ 表示パネル
９１ ソース線（データ線）
１００ 表示装置

Claims (15)

1. 接続される表示パネルの複数のソース線のそれぞれを駆動可能な複数のソースアンプを備える表示駆動回路であって、
   複数の第１階調電圧を出力する複数のプリアンプと、前記複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路と、前記複数のソース回路毎に設けられ、入力される前記複数の第１階調電圧を分圧して複数の第２階調電圧を生成して、対応するソース回路に供給する、複数の抵抗列とを備える、表示駆動回路。
2. 請求項１において、前記複数のソース回路は、概ね等しい数のソースアンプを含んで構成され、
   前記複数のソースアンプは、第１方向に並んで配列され、前記複数の抵抗列は対応するソース回路に含まれる複数のソースアンプが配列される前記第１方向の幅の、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第１方向の両端に向かって配線される、表示駆動回路。
3. 請求項１において、前記複数のソースアンプは、第１方向に並んで配列され、
   前記複数の第１階調電圧を生成する回路と前記複数のプリアンプとを含む階調回路と、それぞれ同数のソースアンプを含んで構成される２個のソース回路と、対応するソース回路に前記複数の第２階調電圧を供給する２個の抵抗列とが、単一半導体基板上に形成され、
   前記２個の抵抗列は、対応するソース回路の前記第１方向の幅の概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第１方向の両端に向かって配線される、表示駆動回路。
4. 請求項３において、一方のソース回路に配線される前記複数の階調線のうち、他方のソース回路に向かって配線される階調線は、前記他方のソース回路から自己に向かって配線される階調線と互いに電気的に接続される、表示駆動回路。
5. 請求項１において、前記複数のソースアンプは、第１方向に並んで配列され、
   前記複数の第１階調電圧を生成する回路と前記複数のプリアンプとを含む階調回路と、それぞれ概ね同数のソースアンプを含んで構成される複数個のソース回路と、対応するソース回路に前記複数の第２階調電圧を供給する複数個の抵抗列とが、単一半導体基板上に形成され、
   前記複数個の抵抗列は対応するソース回路の前記第１方向の幅、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第１方向の両端に向かって配線される、表示駆動回路。
6. 請求項５において、互いに隣り合って配置されるソース回路間で、前記複数の階調線のうち、一方のソース回路に配線される前記複数の階調線のうち、他方のソース回路に向かって配線される階調線は、前記他方のソース回路から自己に向かって配線される階調線と互いに電気的に接続される、表示駆動回路。
7. 請求項３において、前記複数の第１階調電圧をチップの外部に出力可能に構成される、表示駆動回路。
8. 請求項３において、前記階調回路は、前記複数の第１階調電圧を生成する回路に代えて、前記複数の第１階調電圧がチップの外部から入力可能に構成され、前記複数のプリアンプは、前記外部から入力された第１階調電圧に基づいて、内部の第１階調電圧を生成し、前記複数の提供列に供給する、表示駆動回路。
9. 請求項３、請求項４、請求項７または請求項８において、表示データ供給回路をさらに備え、
   前記表示データ供給回路は、入力される表示データを対応するソース回路に供給可能に構成され、前記ソース回路は、供給された表示データに基づいて、前記表示データに対応するアナログ電圧を前記第２階調電圧から生成して、前記複数のソースアンプのそれぞれに供給する階調電圧選択回路を備え、
   前記表示データ供給回路は、前記２個のソース回路の間に配置される、表示駆動回路。
10. 請求項２から請求項９のうちのいずれか１項において、前記複数のソース回路のそれぞれは、前記第１方向に延在するディジタル信号線群と、前記ディジタル信号線群の信号レベルをそれぞれ回復させる１組以上のバッファ群を含み、前記バッファ群は、両側が前記ソースアンプに接する領域に配置され、
    前記抵抗列は、前記バッファ群がレイアウトされる領域のうちの１つの領域内に、前記バッファ群とともにレイアウトされる、表示駆動回路。
11. 請求項１から請求項１０のうちのいずれか１項において、前記複数のプリアンプから前記複数の抵抗列に対して、前記複数の第１階調電圧を供給する配線の単位長当たりの配線抵抗は、前記複数の第２階調電圧を供給する配線の単位長当たりの配線抵抗よりも低い、表示駆動回路。
12. 請求項１１において、前記複数の第１階調電圧を供給する配線の配線幅は、前記複数の第２階調電圧を供給する配線の配線幅よりも広い、表示駆動回路。
13. 複数のソース線を備える表示パネルと、前記表示パネルに接続され、前記複数のソース線のそれぞれを駆動可能な複数のソースアンプを備える表示駆動回路とを備える、表示装置であって、
    前記表示駆動回路は、複数の第１階調電圧を出力する複数のプリアンプと、前記複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路と、前記複数のソース回路毎に設けられ、入力される前記複数の第１階調電圧を分圧して複数の第２階調電圧を生成して対応するソース回路に供給する、複数の抵抗列とを備える、
    表示装置。
14. 請求項１３の前記表示駆動回路において、前記複数のソースアンプは、第１方向に並んで配列され、
    前記表示駆動回路は、前記複数の第１階調電圧を生成する回路と前記複数のプリアンプとを含む階調回路と、それぞれ同数のソースアンプを含んで構成される２個のソース回路と、対応するソース回路に前記複数の第２階調電圧を供給する２個の抵抗列とが、単一半導体基板上に形成され、
    前記２個の抵抗列は対応するソース回路の前記第１方向の幅の、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第１方向の両端に向かって配線される、
    表示装置。
15. 請求項１３において、前記表示駆動回路は、マスター表示ドライバＩＣと１個以上のスレーブ表示ドライバＩＣを含んで構成され、前記マスター表示ドライバＩＣと前記１個以上のスレーブ表示ドライバＩＣは、前記複数のソース線のうち互いに異なる複数のソース線をそれぞれ駆動可能な、複数のソースアンプをそれぞれ含んで構成され、
    前記マスター表示ドライバＩＣは、前記複数のプリアンプと、前記複数のソース回路に含まれる複数のマスター側ソース回路と、前記複数のマスター側ソース回路毎に設けられ、前記複数のプリアンプから出力される前記複数の第１階調電圧を分圧して複数の第２階調電圧を生成して対応する前記マスター側ソース回路に供給する、複数のマスター側抵抗列とを備えて単一半導体基板上に形成され、前記複数の第１階調電圧をチップの外部に出力可能に構成され、
    前記スレーブ表示ドライバＩＣは、前記マスター表示ドライバＩＣから出力された前記複数の第１階調電圧を入力可能に構成され、前記入力された第１階調電圧に基づいて、内部の第１階調電圧を出力する、複数のスレーブ側プリアンプと、前記複数のソース回路に含まれ、前記複数のマスター側ソース回路とは異なる複数のスレーブ側ソース回路と、前記複数のスレーブ側ソース回路毎に設けられ、前記複数のスレーブ側プリアンプから出力される前記複数の第１階調電圧を分圧して複数の第２階調電圧を生成して対応する前記スレーブ側ソース回路に供給する、複数のスレーブ側抵抗列とを備えて、前記マスター表示ドライバＩＣが形成される単一半導体基板とは異なる単一半導体基板上に形成される、
    表示装置。

Images