JP2015090414A - 表示駆動回路および表示装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 15
- 238000003491 array Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 32
- 230000000052 comparative effect Effects 0.000 description 26
- 230000000694 effects Effects 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000004904 shortening Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
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- G09G2310/00—Command of the display device
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- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
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- G09G2320/00—Control of display operating conditions
- G09G2320/02—Improving the quality of display appearance
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Abstract
【課題】表示ドライバICの長辺が長くなった場合、或いは複数の表示ドライバICを設ける場合にも、複数の階調電圧生成回路を設けることなく、ソース回路に第2階調電圧を供給する階調線の収束性の低下を抑える。
【解決手段】接続される表示パネルのソース線を駆動可能な複数のソースアンプを備える表示駆動回路であって、複数の第1階調電圧を出力する複数のプリアンプと、複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路と、複数の抵抗列とを備える。抵抗列は、複数のソース回路それぞれに1個ずつ設けられ、入力される複数の第1階調電圧を分圧して複数の第2階調電圧を生成して、対応するソース回路に供給する。
【選択図】図1
【解決手段】接続される表示パネルのソース線を駆動可能な複数のソースアンプを備える表示駆動回路であって、複数の第1階調電圧を出力する複数のプリアンプと、複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路と、複数の抵抗列とを備える。抵抗列は、複数のソース回路それぞれに1個ずつ設けられ、入力される複数の第1階調電圧を分圧して複数の第2階調電圧を生成して、対応するソース回路に供給する。
【選択図】図1
Description
本発明は、表示駆動回路およびそれを搭載した表示装置に関し、特に表示パネルのソース線を駆動する表示駆動回路に好適に利用できるものである。
液晶表示(LCD:Liquid Crystal Display)パネルや有機EL表示(OLED:Organic ElectroLuminescence Display)パネルなどの表示パネルの高精細化により、表示パネルのソース線(データ線とも呼ばれる)を駆動するソースドライバの出力本数が増加し、表示駆動回路を搭載する半導体チップ(表示ドライバIC(Integrated Circuit)とも呼ばれる)のチップ長辺が長くなってきている。ソースドライバは、チップ長辺に沿って配列されており、共通に配線されて複数の階調電圧を供給する複数の階調線から、表示データに対応する電圧レベルのアナログ信号を生成して、ソース線を駆動する。そのため、チップ長辺が長くなるにしたがって、ソースドライバに入力される階調線も長くなる為、寄生抵抗と寄生容量が増加し、階調線の収束性を低下させ、ひいてはソース線の収束時間を遅くする原因となっている。
特許文献1には、寄生抵抗と寄生容量を低減し、より高速動作が可能な表示ドライバICが開示されている。複数の階調電圧を発生するガンマ階調電圧発生回路を、表示ドライバICの中央部に配置してガンマ階調電圧信号線群(上記「複数の階調線」に相当)を長辺方向に左右に延びるように配線している。
特許文献2には、複数の表示ドライバICによって表示部(表示パネル)を駆動する場合に、表示ドライバIC間の階調電圧のばらつきを解消する回路が開示されている。各表示ドライバICはそれぞれ階調電圧生成回路を備え、隣接して配置される各表示ドライバICの対応する階調線どうしを互いに接続することにより、階調基準電圧が均一化される。
特許文献1及び2について本発明者が検討した結果、以下のような新たな課題があることがわかった。
特許文献1に記載される技術によれば、階調線の配線長を表示ドライバICの長辺の1/2程度に抑えることができるが、それ以上に短縮することができない。仮に特許文献2に記載される2個の表示ドライバICを1個の表示ドライバICに集積すれば、階調電圧を生成する回路から階調線の末端までの配線長は、集積された表示ドライバICの長辺の1/4程度に抑えることができるが、1チップ内に2個の階調電圧生成回路を備えることとなり、チップ面積を増大させる。また、異なる階調電圧生成回路から供給される階調線の末端どうしを短絡することにより、生成された階調電圧の差によって生じる、表示輝度の段差を目立ちにくくすることができるが、生成される階調電圧そのものを均一化することはできない。
本発明の目的は、表示ドライバICの長辺が長くなった場合、或いは複数の表示ドライバICを設ける場合にも、複数の階調電圧生成回路を設けることなく、階調線の収束性の低下を抑えることである。
このような課題を解決するための手段を以下に説明するが、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
一実施の形態によれば、下記の通りである。
すなわち、接続される表示パネルのソース線を駆動可能な複数のソースアンプを備える表示駆動回路であって、複数の第1階調電圧を出力する複数のプリアンプと、複数のソースアンプをそれぞれ含む複数のソース回路と、複数の抵抗列とを備える。抵抗列は、複数のソース回路それぞれに1個ずつ設けられ、入力される複数の第1階調電圧を分圧して複数の第2階調電圧を生成し、対応するソース回路に供給する。
前記一実施の形態によって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、表示ドライバICの長辺が長くなった場合、或いは複数の表示ドライバICを設ける場合にも、複数の階調電圧生成回路を設けることなく、ソース回路に第2階調電圧を供給する階調線の収束性の低下を抑えることができる。
1.実施の形態の概要
先ず、本発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
先ず、本発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕<2次ストリングス(抵抗列)の分散配置>
本発明の代表的な実施の形態に係る表示駆動回路は、接続される表示パネル(90)の複数のソース線(91_1、91_2)のそれぞれを駆動可能な複数のソースアンプ(4)を備える表示駆動回路(1、10)であって、以下のように構成される。
本発明の代表的な実施の形態に係る表示駆動回路は、接続される表示パネル(90)の複数のソース線(91_1、91_2)のそれぞれを駆動可能な複数のソースアンプ(4)を備える表示駆動回路(1、10)であって、以下のように構成される。
複数の第1階調電圧を出力する複数のプリアンプ(8_1〜8_N)と、前記複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路(3_1、3_2、3_3、3_4)と、前記複数のソース回路毎に設けられ、入力される前記複数の第1階調電圧を分圧して複数の第2階調電圧を生成して、対応するソース回路に供給する、複数の抵抗列(2_1、2_2、2_3、2_4)とを備える。
これにより、表示ドライバIC(10)の長辺が長くなった場合、或いは複数の表示ドライバIC(10_1、10_2)を設ける場合にも、複数の階調電圧生成回路を設けることなく、ソース回路(3_1、3_2、3_3、3_4)に第2階調電圧を供給する階調線(22)の収束性の低下を抑えることができる。
〔2〕<2次ストリングスを各ソース回路の中央に配置>
項1において、前記複数のソース回路は、概ね等しい数のソースアンプ(4)を含んで構成され、前記複数のソースアンプは、第1方向(例えば、表示ドライバIC10の長辺方向)に並んで配列される。前記複数の抵抗列は対応するソース回路に含まれる複数のソースアンプが配列される前記第1方向の幅の、概ね中央にそれぞれ配置される。前記複数の階調線(22_1、22_2、22_3、22_4)は、それぞれの抵抗列(2_1、2_2)から対応するソース回路(3_1、3_2)の前記第1方向の両端に向かって配線される。
項1において、前記複数のソース回路は、概ね等しい数のソースアンプ(4)を含んで構成され、前記複数のソースアンプは、第1方向(例えば、表示ドライバIC10の長辺方向)に並んで配列される。前記複数の抵抗列は対応するソース回路に含まれる複数のソースアンプが配列される前記第1方向の幅の、概ね中央にそれぞれ配置される。前記複数の階調線(22_1、22_2、22_3、22_4)は、それぞれの抵抗列(2_1、2_2)から対応するソース回路(3_1、3_2)の前記第1方向の両端に向かって配線される。
これにより、複数の2次ストリングス(抵抗列)に接続されるソースアンプの数と、それぞれの遠端までの配線長が、全てのソース回路(3_1、3_2)について概ね均等となり、階調線(22)の収束性の低下を抑える効果が最大となる。ここで、「概ね等しい」、「概ね中央」、「概ね均等」とは、正確に等しいことを要件とするものではなく、正確である程、効果を最大化させることができるという特性を表現するものである。
〔3〕<1チップ×2分割>
項1において、前記複数のソースアンプは、第1方向(例えば、表示ドライバIC10の長辺方向)に並んで配列される。前記複数の第1階調電圧を生成する回路(6、7)と前記複数のプリアンプ(8_1〜8_N)とを含む階調回路(5)と、それぞれ同数のソースアンプ(4)を含んで構成される2個のソース回路(3_1、3_2)と、対応するソース回路に前記複数の第2階調電圧を供給する2個の抵抗列(2_1、2_2)とが、単一半導体基板上に形成される。前記2個の抵抗列は、対応するソース回路の前記第1方向の幅の概ね中央にそれぞれ配置される。前記複数の階調線(22_1、22_2、22_3、22_4)は、それぞれの抵抗列(2_1、2_2)から対応するソース回路の前記第1方向の両端に向かって配線される。
項1において、前記複数のソースアンプは、第1方向(例えば、表示ドライバIC10の長辺方向)に並んで配列される。前記複数の第1階調電圧を生成する回路(6、7)と前記複数のプリアンプ(8_1〜8_N)とを含む階調回路(5)と、それぞれ同数のソースアンプ(4)を含んで構成される2個のソース回路(3_1、3_2)と、対応するソース回路に前記複数の第2階調電圧を供給する2個の抵抗列(2_1、2_2)とが、単一半導体基板上に形成される。前記2個の抵抗列は、対応するソース回路の前記第1方向の幅の概ね中央にそれぞれ配置される。前記複数の階調線(22_1、22_2、22_3、22_4)は、それぞれの抵抗列(2_1、2_2)から対応するソース回路の前記第1方向の両端に向かって配線される。
これにより、単一チップで構成される表示ドライバIC(10)において、表示ドライバIC(10)の長辺が長くなった場合にも、階調線(22)の収束性の低下を抑えることができる。
〔4〕<左右の階調線を短絡>
項3において、一方のソース回路(3_1)に配線される前記複数の階調線のうち、他方のソース回路(3_2)に向かって配線される階調線(22_2)は、前記他方のソース回路(3_2)から自己に向かって配線される階調線(22_3)と互いに電気的に接続される。
項3において、一方のソース回路(3_1)に配線される前記複数の階調線のうち、他方のソース回路(3_2)に向かって配線される階調線(22_2)は、前記他方のソース回路(3_2)から自己に向かって配線される階調線(22_3)と互いに電気的に接続される。
これにより、2個の2次ストリングス(2_1、2_2)がそれぞれ生成する複数の第2階調電圧が、対応する第2階調電圧どうしで互いに差がある場合にも、2個のソース回路(3_1、3_2)の接続点において、その差が滑らかにつながって解消され、表示上の急峻な段差を生じることがない。
〔5〕<1チップ×多分割>
項1において、前記複数のソースアンプは、第1方向(例えば、表示ドライバIC10の長辺方向)に並んで配列される。前記複数の第1階調電圧を生成する回路(6、7)と前記複数のプリアンプ(8_1〜8_N)とを含む階調回路(5)と、それぞれ概ね同数のソースアンプ(4)を含んで構成される複数個のソース回路(3_1〜3_4)と、対応するソース回路に前記複数の第2階調電圧を供給する複数個の抵抗列(2_1〜2_4)とが、単一半導体基板上に形成される。前記複数個の抵抗列は対応するソース回路の前記第1方向の幅の概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第1方向の両端に向かって配線される。
項1において、前記複数のソースアンプは、第1方向(例えば、表示ドライバIC10の長辺方向)に並んで配列される。前記複数の第1階調電圧を生成する回路(6、7)と前記複数のプリアンプ(8_1〜8_N)とを含む階調回路(5)と、それぞれ概ね同数のソースアンプ(4)を含んで構成される複数個のソース回路(3_1〜3_4)と、対応するソース回路に前記複数の第2階調電圧を供給する複数個の抵抗列(2_1〜2_4)とが、単一半導体基板上に形成される。前記複数個の抵抗列は対応するソース回路の前記第1方向の幅の概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第1方向の両端に向かって配線される。
これにより、単一チップで構成される表示ドライバIC(10)において、表示ドライバIC(10)の長辺が長くなった場合にも、階調線(22)の収束性の低下を抑えることができる。項3の場合よりも、階調線の収束性の低下を小さく抑えることができる。
〔6〕<互いに隣接するソース回路間の階調線を短絡>
項5において、互いに隣り合って配置されるソース回路間で、前記複数の階調線のうち、一方のソース回路に配線される前記複数の階調線のうち、他方のソース回路に向かって配線される階調線は、前記他方のソース回路から自己に向かって配線される階調線と互いに電気的に接続される。
項5において、互いに隣り合って配置されるソース回路間で、前記複数の階調線のうち、一方のソース回路に配線される前記複数の階調線のうち、他方のソース回路に向かって配線される階調線は、前記他方のソース回路から自己に向かって配線される階調線と互いに電気的に接続される。
これにより、複数個の2次ストリングスがそれぞれ生成する複数の第2階調電圧が、対応する第2階調電圧どうしで互いに差がある場合にも、互いに隣り合う2個のソース回路の接続点において、その差が滑らかにつながって解消され、表示上の急峻な段差を生じることがない。
〔7〕<多チップ構成のマスターチップ>
項3において、前記複数の第1階調電圧をチップの外部に出力可能に構成される(23)。
項3において、前記複数の第1階調電圧をチップの外部に出力可能に構成される(23)。
これにより、複数チップで構成される表示ドライバICにおいて、他のスレーブチップに基準となる第1階調電圧を供給することができる、マスター表示ドライバIC(10_1)を提供することができる。
〔8〕<多チップ構成のスレーブチップ>
項3において、前記階調回路は、前記複数の第1階調電圧を生成する回路(6、7)に代えて、前記複数の第1階調電圧がチップの外部から入力可能に構成され(24)、前記複数のプリアンプ(9_1〜9_N)は、前記外部から入力された第1階調電圧に基づいて、内部の第1階調電圧を生成し、前記複数の抵抗列(2_3、2_4)に供給する。
項3において、前記階調回路は、前記複数の第1階調電圧を生成する回路(6、7)に代えて、前記複数の第1階調電圧がチップの外部から入力可能に構成され(24)、前記複数のプリアンプ(9_1〜9_N)は、前記外部から入力された第1階調電圧に基づいて、内部の第1階調電圧を生成し、前記複数の抵抗列(2_3、2_4)に供給する。
これにより、複数チップで構成される表示ドライバIC(10_1、10_2)において、項7のマスターチップ(10_1)から供給される第1階調電圧に基づいて、それぞれ2次階調電圧を生成する、スレーブ表示ドライバIC(10_2)を提供することができる。
〔9〕<中央部に自動部回路(表示データ供給回路)>
項3、項4、項7または項8において、表示データ供給回路(11)をさらに備える。前記表示データ供給回路は、入力される表示データを対応するソース回路(3_1、3_2)に供給可能に構成され、前記ソース回路は、供給された表示データに基づいて、前記表示データに対応するアナログ電圧を前記第2階調電圧から生成して、前記複数のソースアンプ(4)のそれぞれに供給する階調電圧選択回路を備える。前記表示データ供給回路は、前記2個のソース回路(3_1、3_2)の間に配置される。
項3、項4、項7または項8において、表示データ供給回路(11)をさらに備える。前記表示データ供給回路は、入力される表示データを対応するソース回路(3_1、3_2)に供給可能に構成され、前記ソース回路は、供給された表示データに基づいて、前記表示データに対応するアナログ電圧を前記第2階調電圧から生成して、前記複数のソースアンプ(4)のそれぞれに供給する階調電圧選択回路を備える。前記表示データ供給回路は、前記2個のソース回路(3_1、3_2)の間に配置される。
これにより、ソース回路(3_1、3_2)に表示データを供給する表示データ供給回路(11)を、効率よく配置(レイアウト)することができる。表示データ供給回路(11)は、ディジタル回路であり、他のディジタル回路と共にまとまった領域にレイアウトされる。このとき、表示データ供給回路が、細長い領域、例えば、表示ドライバICの長辺方向にアスペクト比の大きな長方形の領域にレイアウトされると、表示ドライバIC(10)の短辺を短縮することができない。表示データ供給回路(11)を項9のように配置することにより、表示ドライバIC(10)の短辺を短縮することができる。表示ドライバIC(10)の長辺は表示パネル(90)に沿って配置されるのに対し、短辺は表示パネル(90)の周囲、所謂額縁の大きさに影響を与える。表示ドライバIC(10)の短辺を短縮することにより、表示装置(100)を表示パネル(90)の辺に沿って表示ドライバIC(10)を実装した場合の狭額縁化に寄与することができる。
〔10〕<レピータバッファのレイアウト領域の有効利用>
項2から項9のうちのいずれか1項において、前記複数のソース回路のそれぞれは、前記第1方向に延在するディジタル信号線群と、前記ディジタル信号線群の信号レベルをそれぞれ回復させる1組以上のバッファ群を含み、前記バッファ群は、両側が前記ソースアンプに接する領域に配置される。前記抵抗列は、前記バッファ群がレイアウトされる領域のうちの1つの領域内に、前記バッファ群とともにレイアウトされる。
項2から項9のうちのいずれか1項において、前記複数のソース回路のそれぞれは、前記第1方向に延在するディジタル信号線群と、前記ディジタル信号線群の信号レベルをそれぞれ回復させる1組以上のバッファ群を含み、前記バッファ群は、両側が前記ソースアンプに接する領域に配置される。前記抵抗列は、前記バッファ群がレイアウトされる領域のうちの1つの領域内に、前記バッファ群とともにレイアウトされる。
これにより、2次ストリングス(抵抗列)のレイアウト効率を高めることができ、チップ面積を低減することができる。ソース回路は、表示ドライバICの長辺方向に長くレイアウトされるので、横断的に供給されるディジタル信号は、その配線長が長くなるため、途中にバッファ(レピータバッファ)を設けてその信号レベルを回復させることが必要とされる場合がある。その場合、バッファは単純な回路であるため、レイアウト領域をソースアンプと同じ高さとすると、バッファのレイアウト領域には、未使用の領域が含まれることとなる。2次ストリングス(抵抗列)とバッファ群を1つの領域にレイアウトすることにより、未使用領域を減らしてレイアウト効率を向上することができる。
〔11〕<第1階調電圧の供給配線の低抵抗化>
項1から項10のうちのいずれか1項において、前記複数のプリアンプ(8_1〜8_N)から前記複数の抵抗列(2_1〜2_4)に対して、前記複数の第1階調電圧を供給する配線(21)の単位長当たりの配線抵抗は、前記複数の第2階調電圧を供給する配線(22)の単位長当たりの配線抵抗よりも低い。
項1から項10のうちのいずれか1項において、前記複数のプリアンプ(8_1〜8_N)から前記複数の抵抗列(2_1〜2_4)に対して、前記複数の第1階調電圧を供給する配線(21)の単位長当たりの配線抵抗は、前記複数の第2階調電圧を供給する配線(22)の単位長当たりの配線抵抗よりも低い。
これにより、階調線の収束性の低下を、より効率的に抑えることができる。第1階調電圧を供給する配線の本数は、第2階調電圧を供給する配線の本数の数分の1と少ない。そのため、この第1階調電圧を供給する配線を選択的に低抵抗化することにより、低抵抗化するために必要なコスト(例えばチップ面積の増加)に対して、階調線の収束性を抑える効果が、より大きい。
〔12〕<第1階調電圧の供給配線の幅広配線>
項11において、前記複数の第1階調電圧を供給する配線(21)の配線幅は、前記複数の第2階調電圧を供給する配線(22)の配線幅よりも広い。
項11において、前記複数の第1階調電圧を供給する配線(21)の配線幅は、前記複数の第2階調電圧を供給する配線(22)の配線幅よりも広い。
これにより、第1階調電圧を供給する配線(21)を、第2階調電圧を供給する配線(22)と同じ配線層、又は同じ配線材料で同じ厚さの別の配線層で形成した場合にも、簡単に低抵抗化することができる。一方、第1階調電圧を供給する配線(21)を、第2階調電圧を供給する配線(22)と異なる配線層とし、より低抵抗の配線材料を用い、或いは、より膜厚の厚い配線層とすることによって低抵抗化しても良い。
〔13〕<表示装置;2次ストリングス(抵抗列)の分散配置>
本発明の代表的な実施の形態に係る表示装置は、複数のソース線(91_1、91_2)を備える表示パネル(90)と、前記表示パネルに接続され、前記複数のソース線のそれぞれを駆動可能な複数のソースアンプ(4)を備える表示駆動回路(1、10)とを備える、表示装置(100)であって、以下のように構成される。
本発明の代表的な実施の形態に係る表示装置は、複数のソース線(91_1、91_2)を備える表示パネル(90)と、前記表示パネルに接続され、前記複数のソース線のそれぞれを駆動可能な複数のソースアンプ(4)を備える表示駆動回路(1、10)とを備える、表示装置(100)であって、以下のように構成される。
前記表示駆動回路(1、10)は、複数の第1階調電圧を出力する複数のプリアンプ(8_1〜8_N)と、前記複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路(3_1、3_2、3_3、3_4)と、前記複数のソース回路毎に設けられ、入力される前記複数の第1階調電圧を分圧して複数の第2階調電圧を生成して対応するソース回路に供給する、複数の抵抗列(2_1、2_2、2_3、2_4)とを備える。
これにより、表示駆動回路が実装される表示ドライバIC(10)の長辺が長くなった場合、或いは複数の表示ドライバIC(10_1、10_2)を設ける場合にも、複数の階調電圧生成回路を設けることなく、ソース回路(3_1、3_2、3_3、3_4)に第2階調電圧を供給する階調線(22)の収束性の低下を抑えることができる表示装置を提供することができる。
〔14〕<表示装置;1チップ×2分割>
項13の前記表示駆動回路において、前記複数のソースアンプは、第1方向(例えば、表示ドライバIC10の長辺方向)に並んで配列される。前記表示駆動回路は、前記複数の第1階調電圧を生成する回路(6、7)と前記複数のプリアンプ(8_1〜8_N)とを含む階調回路(5)と、それぞれ同数のソースアンプを含んで構成される2個のソース回路(3_1、3_2)と、対応するソース回路に前記複数の第2階調電圧を供給する2個の抵抗列(2_1、2_2)とが、単一半導体基板上に形成される。前記2個の抵抗列は対応するソース回路の前記第1方向の幅の、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第1方向の両端に向かって配線される。
項13の前記表示駆動回路において、前記複数のソースアンプは、第1方向(例えば、表示ドライバIC10の長辺方向)に並んで配列される。前記表示駆動回路は、前記複数の第1階調電圧を生成する回路(6、7)と前記複数のプリアンプ(8_1〜8_N)とを含む階調回路(5)と、それぞれ同数のソースアンプを含んで構成される2個のソース回路(3_1、3_2)と、対応するソース回路に前記複数の第2階調電圧を供給する2個の抵抗列(2_1、2_2)とが、単一半導体基板上に形成される。前記2個の抵抗列は対応するソース回路の前記第1方向の幅の、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第1方向の両端に向かって配線される。
これにより、単一チップで構成される表示ドライバIC(10)が搭載された表示装置(100)において、表示ドライバIC(10)の長辺が長くなった場合にも、階調線(22)の収束性の低下を抑えることができる。
〔15〕<表示装置;複数の表示ドライバIC>
項13において、前記表示駆動回路は、マスター表示ドライバIC(10_1)と1個以上のスレーブ表示ドライバIC(10_2)を含んで構成され、前記マスター表示ドライバICと前記1個以上のスレーブ表示ドライバICは、前記複数のソース線のうち互いに異なる複数のソース線をそれぞれ駆動可能な、複数のソースアンプ(4)をそれぞれ含んで構成される。
項13において、前記表示駆動回路は、マスター表示ドライバIC(10_1)と1個以上のスレーブ表示ドライバIC(10_2)を含んで構成され、前記マスター表示ドライバICと前記1個以上のスレーブ表示ドライバICは、前記複数のソース線のうち互いに異なる複数のソース線をそれぞれ駆動可能な、複数のソースアンプ(4)をそれぞれ含んで構成される。
前記マスター表示ドライバIC(10_1)は、前記複数のプリアンプ(8_1〜8_N)と、前記複数のソース回路に含まれる複数のマスター側ソース回路(3_1、3_2)と、前記複数のマスター側ソース回路毎に設けられ、前記複数のプリアンプから出力される前記複数の第1階調電圧を分圧して複数の第2階調電圧を生成して対応する前記マスター側ソース回路に供給する、複数のマスター側抵抗列(2_1、2_2)とを備えて単一半導体基板上に形成され、前記複数の第1階調電圧をチップの外部に出力可能(23)に構成される。
前記スレーブ表示ドライバIC(10_2)は、前記マスター表示ドライバICから出力された前記複数の第1階調電圧を入力可能(24)に構成され、前記入力された第1階調電圧に基づいて、内部の第1階調電圧を出力する、複数のスレーブ側プリアンプ(9_1〜9_N)と、前記複数のソース回路に含まれ、前記複数のマスター側ソース回路とは異なる複数のスレーブ側ソース回路(3_3、3_4)と、前記複数のスレーブ側ソース回路毎に設けられ、前記複数のスレーブ側プリアンプから出力される前記複数の第1階調電圧を分圧して複数の第2階調電圧を生成して対応する前記スレーブ側ソース回路に供給する、複数のスレーブ側抵抗列(2_3、2_4)とを備えて、前記マスター表示ドライバICが形成される単一半導体基板とは異なる単一半導体基板上に形成される。
これにより、複数チップで構成される表示ドライバIC(10_1、10_2)が搭載された表示装置(100)において、それぞれの表示ドライバIC(10_1、10_2)に階調電圧生成回路を設けることなく、階調線(22)の収束性の低下を抑えることができる。階調電圧生成回路(5)は、マスター表示ドライバIC(10_1)のみが備え、マスターが生成した第1階調電圧を他のスレーブ表示ドライバICに供給するので、第1階調電圧にばらつきを生じることを防ぐことができる。第2階調電圧は、供給された同一の第1階調電圧から生成されるので、複数の表示ドライバIC間でばらつきが発生しても、十分に小さい。
2.実施の形態の詳細
実施の形態について更に詳述する。
実施の形態について更に詳述する。
〔実施形態1〕<2次ストリングスの分散配置(1チップ×2分割)>
図1は、実施形態1に係る表示駆動回路1及び表示装置100の構成例を表すブロック図である。また、図2は、比較例である従来の表示駆動回路1及び表示装置100の構成例を表すブロック図である。
図1は、実施形態1に係る表示駆動回路1及び表示装置100の構成例を表すブロック図である。また、図2は、比較例である従来の表示駆動回路1及び表示装置100の構成例を表すブロック図である。
まず、図2に示した、比較例である従来の表示装置100の構成から説明する。表示装置100は、複数のソース線91_1〜91_2を備える表示パネル90と、表示パネル90に接続され複数のソース線91_1〜91_2のそれぞれを駆動可能な複数のソースアンプ4(不図示)を含む表示駆動回路1とを備えて構成される。表示パネル90は、アクティブマトリクス型の表示パネルであり、例えば、液晶表示パネルや有機EL表示パネルである。図示を省略された複数のゲート線(走査線とも呼ばれる)を走査することによって選択された表示画素に対して、複数のソース線(データ線とも呼ばれる)から並列に、表示データに対応するアナログ電圧を印加することによって、画素に表示される輝度を決める。
表示駆動回路1は、例えば、表示ドライバIC10として、表示パネル90の基板上に実装される。表示駆動回路1は、単一の表示ドライバIC10で構成されても良いし、複数の表示ドライバICチップ、例えば後述のマスター表示ドライバIC10_1とスレーブ表示ドライバIC10_2を用いて構成されても良い。単一の表示ドライバIC10、或いはマスターとスレーブの表示ドライバIC10_1と10_2は、特に制限されないが、例えば、公知のCMOS(Complementary Metal-Oxide-Semiconductor field effect transistor)LSI(Large Scale Integrated circuit)の製造技術を用いて、シリコンなどの単一半導体基板上に形成される。
表示駆動回路1は、ソース回路3と階調回路5と自動部回路11とを含んで構成される。ソース回路3は、図示を省略された階調電圧選択回路とソースアンプ4を含んで構成され、ソース線91_1〜91_2のそれぞれに印加するアナログ電圧を出力する。ソース回路3は、階調電圧選択回路(不図示)によって、入力されるM階調(Mは正の整数)の階調線22から、別に入力される表示データに基づいて1階調乃至2階調を選び、それに基づいてソース線に印加するアナログ電圧を生成し、ボルテージフォロワ増幅器であるソースアンプ4(不図示)によって低インピーダンスに変換して出力する。ここで、Mは表示データの表示階調に基づいて決められる値である。例えば表示データが8ビットであり表示階調が256階調の場合、M=256とすれば、ソース回路は256本の階調線22から表示データに対応する1本を選択し、ソースアンプ4(不図示)によってインピーダンス変換(電流増幅)して出力する。階調線22の数が多いと、チップレイアウトにおける配線面積が大きいので、通常Mは256よりも小さく、80〜100程度とされる。ソースアンプ4(不図示)は、表示データに対応する2本を選択し、表示データの下位2ビットを使って加重平均を算出することにより、256階調のアナログ電圧を出力することができるように構成される。ソースアンプ4(不図示)の出力は、端子S1〜Sy(yは正の整数)から出力されて、表示パネル90の対応するソース線91_1〜91_2に接続される。表示データは、例えば表示駆動回路1の外部に接続されるアプリケーションプロセッサから供給され、表示駆動回路1内のラッチ回路に一時的に保持されて、ソース回路3に供給される。このような表示データ供給回路は、ディジタル論理ゲートで構成される。本発明を実施する上では、表示データ供給回路の詳細な実施形態は任意であるため、本明細書では、自動部回路11として記載されている。
階調線22は、階調回路5によって生成され供給される。階調回路5は、階調電圧生成回路とも呼ばれ、例えば、1次抵抗列(1stストリングス)6とデコーダ7とプリアンプ8_1〜8_Nと2次抵抗列(2ndストリングス)2とを含んで構成される。
図3は、階調回路5の構成例を表す概略回路図である。15個のプリアンプ8_1〜8_15を含んで構成される例であり、15階調の第1階調電圧を生成して、2次抵抗列(2ndストリングス)2のタップに供給している。第1階調電圧は、ガンマ特性を規定する。15個のプリアンプ8_1〜8_15、15階調の第1階調電圧としたのは、一例に過ぎず、ガンマ特性を十分な精度で近似するために必要な数とすればよい。
1次抵抗列(1stストリングス)6は、抵抗1Rが127個直列接続された抵抗列であり、与えられる階調基準電圧と接地レベル(GND)との間を128階調に均等に分圧する。デコーダ7は、128:1のセレクタ15個からなり、128階調の電圧からそれぞれ1つの電圧レベルを選択して、15個のプリアンプ8_1〜8_15に供給する。プリアンプ8_1〜8_15からは、15本の第1階調電圧が出力され、2次抵抗列(2ndストリングス)2のタップに供給される。2次抵抗列(2ndストリングス)2は、これをさらに分圧して、複数の第2階調電圧を生成してソース回路3に供給する。
図3では、2次抵抗列(2ndストリングス)2が階調回路5に含まれないものとして図示したが、従来の表示駆動回路では、2次抵抗列(2ndストリングス)2は、階調電圧生成回路(階調回路5)に含まれている。
図2に示される表示装置100において、表示パネル90が高精細化されると、ソース線の数が増える。ソース線の数は、水平方向の画素数によって決まり、数100本から1000本、あるいは4000本以上に増える傾向にある。表示駆動回路1や表示ドライバIC10では、それに伴って多数のソースアンプが配列されるので、ソース回路3は横方向に長い領域にレイアウトされ、階調線22も同様に横方向に長く配線される。このように、表示パネル90が高精細化されるのに伴って、階調線22の寄生抵抗と寄生容量が増加し、階調線の収束性を低下させ、ひいてはソースの収束時間を遅くする。
なお、図2においては、プリアンプ8の数、即ち第1階調電圧の本数はN本(Nは正の整数)とされ、第2階調電圧を供給する階調線22の本数はM本と、一般化して示されている。また、階調線22は、自動部回路11の上に配線されるように描かれているが、実際には迂回して配線される。階調線22に自動部回路11からのノイズが混入するのを防ぐためである。
図1は、実施形態1に係る表示駆動回路1及び表示装置100の構成例を表すブロック図である。図2に示される、従来の表示駆動回路1及び表示装置100の構成例との違いは、ソース回路3が左側のソース回路(L側)3_1と右側のソース回路(R側)3_2に分けられ、それぞれに対応して、2次抵抗列(2ndストリングス)2_1と2_2とが設けられている点である。左側のソース回路(L側)3_1には、端子SL1〜SLxを介して表示パネル90の左側のソース線91_1を駆動するソースアンプ4(不図示)が含まれ、右側のソース回路(R側)3_2には、端子SR1〜SRxを介して表示パネル90の右側のソース線91_2を駆動するソースアンプ4(不図示)が含まれる。ここでxは正の整数であって、特に制限されないが、2x=yであるものとして図示されている。2次抵抗列(2ndストリングス)2_1は左側のソース回路(L側)3_1に階調線22_1と22_2によって2次階調電圧を供給し、2次抵抗列(2ndストリングス)2_2は右側のソース回路(R側)3_2に階調線22_3と22_4によって2次階調電圧を供給する。2次抵抗列(2ndストリングス)2_1と2_2とには、ともに、階調回路5からN本の1次階調電圧配線21によって1次階調電圧が供給される。階調回路5は、例えば、図3に示した回路で構成される。詳しくは上述したので、その構成例についての説明は省略する。
2個の2次抵抗列(2ndストリングス)2_1と2_2を、2個のソース回路3_1と3_2毎に設けることにより、階調線22_1〜22_4のそれぞれの配線長が、図2に示される従来の階調線22と比較して大幅に短縮される。これにより、後述のように、プリアンプ8_1〜8_Nからソースアンプ4(不図示)に至る配線の時定数が低減され、ソース回路3_1と3_2に第2階調電圧を供給する階調線22_1〜22_4の収束性の低下を抑えることができる。
ここで、左右のソース回路3_1と3_2は、概ね等しい数のソースアンプ4を含んで構成され、2次抵抗列(2ndストリングス)2_1と2_2は、それぞれソース回路3_1と3_2の横方向の幅の中央に配置されるとよい。階調線22_1と22_2は、左側のソース回路(L側)3_1の中央から両端に向かって配線され、階調線22_3と22_4は、右側のソース回路(R側)3_2の中央から両端に向かって配線される。負荷となるソースアンプ4の数、階調線22_1〜22_4の配線長、即ち寄生抵抗と寄生容量が、均等に分散されるため、階調線22の収束性の低下を抑える効果を最大とすることができる。
<階調線の収束性>
階調線22の収束性の低下を抑える効果について、より詳しく説明する。
階調線22の収束性の低下を抑える効果について、より詳しく説明する。
図4は、実施形態1の表示駆動回路1(図1)における階調線の時定数を算出するための等価回路図であり、図5は、その比較例である従来の表示駆動回路1(図2)における階調線の時定数を算出するための等価回路図である。図4と図5はそれぞれ、階調回路5に含まれるプリアンプ8_1〜8_Nのうちの1個のプリアンプ8に注目し、ソース回路3に含まれる複数のソースアンプ4に至る経路について、配線抵抗を集中定数で表した等価回路である。
まず、図5に示した、比較例である従来の表示駆動回路1(図2)における等価回路図について説明する。プリアンプ8から2次抵抗列(2ndストリングス)2のタップへの配線21の配線抵抗をR1とし、2ndストリングス2内の抵抗をR2とし、2ndストリングス2からソースアンプ4への配線22の配線抵抗をR3とし、複数のソースアンプ4の入力容量の合計をC4としている。R3は、階調電圧選択回路(不図示)を構成するスイッチ等による抵抗を含み、分散された容量C4への配線22の配線長から算出される。このとき、プリアンプ8からソースアンプ4に至る経路の時定数τ0は、下式
τ0=(R1+R2+R3)×C4・・・・・・・・・・・・・・(式1)
によって算出される。
τ0=(R1+R2+R3)×C4・・・・・・・・・・・・・・(式1)
によって算出される。
次に、図4に示した、本実施形態1の表示駆動回路1(図1)における等価回路図について説明する。図5に示される等価回路と同様に、プリアンプ8から2ndストリングス2_1と2_2のタップへの配線21の配線抵抗をR1としている。本実施形態1の表示駆動回路1(図1)においては、前述の通り、ソース回路3が左側のソース回路(L側)3_1と右側のソース回路(R側)3_2に分けられ、それぞれに対応して、2次抵抗列(2ndストリングス)2_1と2_2とが設けられている。プリアンプ8から2ndストリングス2_1と2_2のタップへの配線21は、図2に示される比較例の場合と比較して長くなるが、配線幅を拡げるなどの方法により、配線抵抗を同じR1に抑えることできる。その具体的な方法については後述する。配線21は、2ndストリングス2_1と2_2に分岐し、それぞれ2ndストリングス2_1と2_2内の抵抗R2を通って、ソースアンプ4に配線される。左側のソース回路(L側)3_1への配線22_1と22_2の配線抵抗は、比較例における配線抵抗R3の1/2になる。比較例においては、2ndストリングス2がソース回路3の長辺方向の幅の中央に配置された場合、配線抵抗R3は、ソース回路3の幅の1/2の配線長を最大値として規定される。これに対して、本実施形態1では、ソース回路3を左右に分け、さらにそれぞれの長辺方向の幅の中央に対応する2ndストリングス2_1と2_2を配置することができるので、配線抵抗R3は、ソース回路3の幅の1/4の配線長を最大値として規定される。そのため、等価回路としては、図5に示される比較例の等価回路と比較して、R3が1/2になるものとして扱えばよい。さらにソースアンプ4の入力容量も、左右に分けられるので、それぞれC4/2となる。以上により、本実施形態1のプリアンプ8からソースアンプ4に至る経路の時定数τ1は、下式
τ1=(R1+R2+R3/2)×C4/2・・・・・・・・・・(式2)
によって算出される。
τ1=(R1+R2+R3/2)×C4/2・・・・・・・・・・(式2)
によって算出される。
比較例の時定数τ0と本実施形態1の時定数τ1を比較すると、抵抗におけるR3の項がR3/2減少し、容量C4が1/2となって高速化され、階調線の収束性の低下が抑えられる。本実施形態1では比較例に比べて配線21が長くなるために配線抵抗が増加しないように、配線21の配線幅を拡げる等の対策を伴う例を示したが、このような対策を行わずにR1が増加した場合であっても、容量C4が分散されて1/2となる成分の寄与が大きく、全体として、時定数を低下させ、階調線の収束性の低下を抑えることは可能である。
<レイアウト>
上述のように、図1に示される本実施形態1の表示駆動回路1においては、1次階調電圧を供給する1次階調電圧配線21の配線長は、図2に示される従来の場合と比較して長くなる。しかしこれに対して、1次階調電圧配線21を低抵抗配線とすることによって、1次階調電圧配線21の配線長が長くなったことに起因する、階調線22の収束性の低下を抑えることができる。例えば、1次階調電圧配線21を2次階調電圧配線(階調線)22_1〜22_4よりも幅の広い配線とすることができる。1次階調電圧配線21の本数N本は、一般に、2次階調電圧配線(階調線)22_1〜22_4の本数M本の数分の1であるので、2次階調電圧配線(階調線)の配線幅を広くする場合よりも、レイアウト面積の増加が抑えられる。また、1次階調電圧配線21を2次階調電圧配線(階調線)22とは別の配線層とし、より抵抗率の低い配線材料を用いて形成することができる。例えば、2次階調電圧配線(階調線)22を、アルミニウムを主成分とする配線層とし、1次階調電圧配線21を、銅を主成分とする配線とすることができる。
上述のように、図1に示される本実施形態1の表示駆動回路1においては、1次階調電圧を供給する1次階調電圧配線21の配線長は、図2に示される従来の場合と比較して長くなる。しかしこれに対して、1次階調電圧配線21を低抵抗配線とすることによって、1次階調電圧配線21の配線長が長くなったことに起因する、階調線22の収束性の低下を抑えることができる。例えば、1次階調電圧配線21を2次階調電圧配線(階調線)22_1〜22_4よりも幅の広い配線とすることができる。1次階調電圧配線21の本数N本は、一般に、2次階調電圧配線(階調線)22_1〜22_4の本数M本の数分の1であるので、2次階調電圧配線(階調線)の配線幅を広くする場合よりも、レイアウト面積の増加が抑えられる。また、1次階調電圧配線21を2次階調電圧配線(階調線)22とは別の配線層とし、より抵抗率の低い配線材料を用いて形成することができる。例えば、2次階調電圧配線(階調線)22を、アルミニウムを主成分とする配線層とし、1次階調電圧配線21を、銅を主成分とする配線とすることができる。
図6は、実施形態1に係る表示ドライバIC10の実装例を表す概略レイアウト図である。表示駆動回路1を1チップの表示ドライバIC10に実装した場合の、ソース回路3近傍のチップレイアウトを模式的に表したものである。煩雑となるのを避けるため、ソースアンプ4等を構成する素子のための活性層のレイアウトパターンは、省略され、主な配線層のみが示される。左側のソース回路(L側)3_1に含まれる複数のソースアンプ4は、表示ドライバIC10の長辺に沿って中央から左側に配列され、それぞれからパッドSL1〜SLxへ配線され、右側のソース回路(R側)3_2に含まれる複数のソースアンプ4は、表示ドライバIC10の長辺に沿って中央から右側に配列され、それぞれからパッドSR1〜SRxへ配線される。2次抵抗列(2ndストリングス)2_1と2_2は、ソースアンプ4と同じ高さにレイアウトされ、左右のソース回路3_1と3_2のそれぞれ中央に配置される。第2階調電圧を供給する階調線22_1〜22_4は、全てのソースンプ4に接続される階調電圧選択回路(不図示)に共通に接続されるので、左側の2次抵抗列(2ndストリングス)2_1からは、階調線22_1と22_2に分けて左側のソース回路(L側)3_1の左右方向の両端に向かって配線され、右側の2次抵抗列(2ndストリングス)2_2からは、階調線22_3と22_4に分けて右側のソース回路(R側)3_2の左右方向の両端に向かって配線される。プリアンプ8は、チップの中央付近に配置され、左右の2次抵抗列(2ndストリングス)2_1と2_2に向かってそれぞれ、1次階調電圧配線21が配線される。
1次階調電圧配線21の配線幅は、階調線22_1〜22_4の配線幅よりも広くすることによって、図4に示される配線抵抗R1を低抵抗化することができる。第1階調電圧を供給する配線21の本数N本は、第2階調電圧を供給する配線22の本数M本に対して、一般には数分の1と少ない。そのため、この1次階調電圧配線21を選択的に低抵抗化することにより、低抵抗化するために必要なチップ面積等のコストに対して、階調線の収束性を抑える効果がより大きい。上述のように配線幅を拡げて低抵抗化する場合、N本の1次階調電圧配線21の配線幅を拡げる方が、それぞれM本の階調線22_1〜22_4の配線幅を拡げて低抵抗化する場合よりも、チップ面積の増加を抑えることができる。
また、1次階調電圧配線21を、第2階調電圧を供給する階調線22_1〜22_4と異なる配線層とし、より低抵抗の配線材料を用い、或いは、より膜厚の厚い配線層とすることによって低抵抗化しても良い。例えば、1次階調電圧配線21を銅配線とすることにより、階調線22_1〜22_4がアルミニウムを主成分とする配線である場合と比較して、低抵抗化することができる。また、配線層の膜厚を厚くして低抵抗化することもできる。配線幅を拡げること、配線層を厚くすること、及び、配線材料を低抵抗なものにすることは、1次階調電圧配線21と階調線22_1〜22_4とが異なる配線層で形成される場合には、任意に組み合わせて実施することができる。
ソース回路3を左右に分けたために、図6に図示されるように、自動部回路11を左右のソース回路3_1と3_2も挟まれる領域にレイアウトすることが可能となる。これにより、ソース回路3_1と3_2に表示データを供給する表示データ供給回路を含む自動部回路11を、効率よく配置(レイアウト)することができる。自動部回路11は、ディジタル回路であり、他のディジタル回路と共にまとまった領域にレイアウトされる。このとき、自動部回路11が、細長い領域、例えば、表示ドライバIC10の長辺方向にアスペクト比の大きな長方形の領域にレイアウトされると、表示ドライバIC10の短辺を短縮することができない。一方、自動部回路11を図6のようにレイアウトすることにより、表示ドライバIC10の短辺を短縮することができる。表示ドライバIC10の長辺は表示パネル90に沿って配置されるのに対し、短辺は表示パネル90の周囲、所謂額縁の大きさに影響を与える。表示ドライバIC10の短辺を短縮することにより、表示装置100を表示パネル90の辺に沿って表示ドライバIC10を実装した場合の狭額縁化に寄与することができる。
このとき、1次階調電圧配線21は、自動部回路11の周辺を迂回してレイアウトされると好適である。1次階調電圧配線21に自動部回路11からのノイズが混入するのを防ぐためである。
また、一般に、ソース回路3がレイアウトされる領域には、自動部回路11から左右に延びるディジタル信号線が複数配線されている。ソース回路3は、本実施形態1のように左右に分けた場合でも、その幅は数十mmと長くなるので、ディジタル信号を中央から左右端まで伝送するためには、途中に、バッファ(レピータバッファ)を設けて、その信号レベルを回復させることが必要となる。このようなバッファは、ソースアンプ4の間に同じ高さの領域にレイアウトされ、適宜挿入されるが、ディジタル信号のレピータバッファはソースアンプ4と比べて単純な回路であるため、バッファのレイアウト領域には、未使用の領域が含まれることとなる。2次抵抗列(2ndストリングス)2_1と2_2は、このようなバッファのレイアウト領域の中の未使用領域を活用して、それぞれマージされた1つの領域にレイアウトすることにより、未使用領域を減らしてレイアウト効率を向上することができる。
図7は、実施形態1に係る表示ドライバIC10の別の実装例を表す概略レイアウト図である。
ソース回路3とそれに対応する2次抵抗列(2ndストリングス)2_1と2_2を、本実施形態1のように左右に分けた場合、左右の2ndストリングス2_1と2_2が発生する第2階調電圧が必ずしも等しくなく、誤差を生じる場合がある。この誤差は、表示パネル90においては、左右の輝度差として現れる。2ndストリングス2_1と2_2への入力である第1階調電圧は共通であるので、誤差は極めて小さく、したがって左右の輝度差も極めて小さいが、表示画面に左右を分ける境界線として表示されるため、人の視覚によって視認されてしまい、表示品質の低下となる。
そこで、図7に示されるように、左右の2ndストリングス2_1と2_2から中央方向に配線される、階調線22_2と22_3を、対応する配線どうしで互いに短絡する。これにより、左右の2ndストリングス2_1と2_2が発生する第2階調電圧に電位差がある場合であっても、その差が滑らかにつながって、急峻な輝度差を生じさせないようにすることができる。そもそも輝度差は極めて小さいので、滑らかにつながることにより、線状の段差がなくなり、表示品質の低下を防ぐことができる。
また、後述(実施形態2)のように、ソース回路3を3分割以上の多数に分割し、それぞれに2次抵抗列(2ndストリングス)2を設ける場合には、互いに隣り合って配置されるソース回路間で、隣接する複数の階調線22どうしを互いに短絡する。これにより、各境界部分で急峻な輝度差を生じさせないようにすることができ、表示品質の低下を防ぐことができる。
〔実施形態2〕<1チップ×多分割>
実施形態1では、ソース回路3が左右2つのソース回路(L側)3_1とソース回路(R側)3_2に分けられ、それぞれに対応して、2次抵抗列(2ndストリングス)2_1と2_2とが設けられた、表示駆動回路1について主に説明したが、ソース回路3はさらに多数に分割され、それぞれに対応して、同数の2次抵抗列2が設けられても良い。
実施形態1では、ソース回路3が左右2つのソース回路(L側)3_1とソース回路(R側)3_2に分けられ、それぞれに対応して、2次抵抗列(2ndストリングス)2_1と2_2とが設けられた、表示駆動回路1について主に説明したが、ソース回路3はさらに多数に分割され、それぞれに対応して、同数の2次抵抗列2が設けられても良い。
図8は、実施形態2に係る表示駆動回路1の構成例を表すブロック図である。ソース回路3が4分割された例である。表示駆動回路1は、単一の半導体基板上に形成されて、表示ドライバIC10として実現されも良い。表示駆動回路1または表示ドライバIC10は、階調回路5と自動部回路11と、4分割されたソース回路3_1〜3_4と、それぞれに対応して設けられた2次抵抗列(2ndストリングス)2_1〜2_4とを含んで構成される。階調回路5と自動部回路11については、実施形態1において図2を引用して説明した通りであるので、ここでは説明を省略する。ソース回路3は、左右に分割されさらに2分割される。それぞれ同数のソースアンプを含んで構成される(均等に分割される)のが好適であり、ソース回路3_1は端子SL1〜SLx/2を、ソース回路3_2は端子SLx/2+1〜SLxを介して、ソース回路3_3は端子SR1〜SRx/2を、ソース回路3_4は端子SRx/2+1〜SRxを介して、それぞれ接続されるソース線への駆動信号を出力する。2ndストリングス2_1〜2_4は、ソース回路3_1〜3_4に対応して設けられ、ソース回路3_1〜3_4のそれぞれの中央(長辺方向の幅の中央)に配置されるのが好適である。2ndストリングス2_1からは、階調線22_1と22_2がソース回路3_1の左右の両端方向に配線される。2ndストリングス2_2〜2_4についても同様に、対応するソース回路3_2〜3_4のそれぞれの左右両端方向に、階調線22_3と22_4、22_5と22_6、22_7と22_8が配線される。ソース回路3を均等に4分割し、さらに2ndストリングス2_1〜2_4をそれぞれの中央に配置することにより、階調線22_1〜22_8の配線長を同じ長さに揃えることができる。ここで、「中央」、「同じ」あるいは「均等」などの表現は、高精度の正確性を意味するものではなく、概ね中央、概ね同じ、あるいは、概ね均等であれば足りる。正確に中央、正確に同じ、あるいは正確に均等であれば、奏される効果が最大化されるが、それを外れても効果を奏しなくなるわけではない。
なお、図8には、ソース回路3を4分割する場合を示したが、3分割、あるいは5分割以上でも、同様に、表示駆動回路1または表示ドライバIC10を構成することができる。
<階調線の収束性>
階調線22の収束性の低下を抑える効果について、より詳しく説明する。
階調線22の収束性の低下を抑える効果について、より詳しく説明する。
図9は、実施形態2に係る表示駆動回路1(図8)における階調線22の時定数を算出するための等価回路図である。上述の図4、図5と同様に、階調回路5に含まれるプリアンプ8_1〜8_Nのうちの1個のプリアンプ8に注目し、ソース回路3に含まれる複数のソースアンプ4に至る経路について、配線抵抗を集中定数で表した等価回路である。図9に示される等価回路において、図4、図5との違いは、配線21が、2ndストリングス2_1〜2_4に分岐し、それぞれの2ndストリングス内の抵抗R2を通って、ソース回路3_1〜3_4へ配線され、ソースアンプ4に配線される点である。プリアンプ8から各2ndストリングス2_1〜2_4のタップへの配線21の配線抵抗は、図4、図5と同じくR1とした。配線経路や配線長が異なるが、前述のように、配線幅を調整することにより、同じ抵抗にすることが可能であるためである。
配線抵抗R3は、図5に示される比較例の等価回路と比較して、それぞれが1/4になる。また、ソースアンプ4の入力容量も、4等分されるので、それぞれC4/4となる。以上により、本実施形態2のプリアンプ8からソースアンプ4に至る経路の時定数τ2は、下式
τ2=(R1+R2+R3/4)×C4/4・・・・・・・・・・(式3)
によって算出される。
τ2=(R1+R2+R3/4)×C4/4・・・・・・・・・・(式3)
によって算出される。
比較例の時定数τ0と比較すると、抵抗ではR3の項が減少し容量C4が1/4となって高速化され、階調線の収束性の低下が抑えられる。本実施形態1の時定数τ1と比較しても、抵抗ではR3が1/2から1/4にさらに減少し、容量C4も1/2から1/4にさらに減少するために、時定数τ2はより小さくなり、階調線の収束性の低下がより抑えられる。この効果は、4以上の多数に分割された場合についても、同様に期待される。即ち、分割数が多い程、階調線の収束性の低下がより抑えられる。
〔実施形態3〕<2チップ>
上述の実施形態1と実施形態2では、表示駆動回路1が単一の半導体基板上に形成されて、1チップの表ドライバIC10によって実現される場合について主に説明したが、複数のチップに分けて実現されてもよい。本実施形態3においては2チップに分割する場合について主に説明するが、それ以上多数のチップに分割する場合にも、同様に実施することができる。
上述の実施形態1と実施形態2では、表示駆動回路1が単一の半導体基板上に形成されて、1チップの表ドライバIC10によって実現される場合について主に説明したが、複数のチップに分けて実現されてもよい。本実施形態3においては2チップに分割する場合について主に説明するが、それ以上多数のチップに分割する場合にも、同様に実施することができる。
図10は、従来の2チップ構成の比較例である、表示駆動回路1及びそれを用いた表示装置100の構成例を表すブロック図であり、図11は、実施形態3に係る表示駆動回路1の構成例を表すブロック図である。
まず、図10に示した、比較例である従来の表示装置100の構成から説明する。表示装置100は、表示パネル90と、マスター表示ドライバIC10_1とスレーブ表示ドライバIC10_2とを備えて構成される。表示パネル90のソース線91_1と91_2は、それぞれマスターとスレーブの表示ドライバIC10_1と10_2に接続され、駆動される。
マスター表示ドライバIC10_1は、階調回路5と2次抵抗列(2ndストリングス)2_1とソース回路3_1と自動部回路11_1とを含んで構成される。階調回路5は、実施形態1で説明したように、1次抵抗列(1stストリングス)6とデコーダ7とプリアンプ8_1〜8_Nとを含んで構成され、N本の1次階調電圧配線21_1によって、プリアンプ8_1〜8_Nから出力される1次階調電圧を2次抵抗列(2ndストリングス)2_1へ供給する。2次抵抗列(2ndストリングス)2_1はこれをさらに分圧して得られる2次階調電圧を、階調線22_1によってソース回路3_1に供給する。階調回路5から出力される1次階調電圧は、端子23を介してスレーブ表示ドライバIC10_2に対して出力される。
スレーブ表示ドライバIC10_2は、プリアンプ9_1〜9_Nと2次抵抗列(2ndストリングス)2_2とソース回路3_2と自動部回路11_2とを含んで構成される。マスター表示ドライバIC10_1から供給された1次階調電圧は、端子24を介してスレーブ表示ドライバIC10_2に入力され、プリアンプ9_1〜9_Nを介して、N本の1次階調電圧配線21_2によって、2次抵抗列(2ndストリングス)2_2に供給される。2次抵抗列(2ndストリングス)2_2はこれをさらに分圧して得られる2次階調電圧を、階調線22_2によってソース回路3_2に供給する。
図11は、実施形態3に係る表示駆動回路1の構成例を表すブロック図である。図10に示される、従来の表示駆動回路1との違いは、ソース回路3がマスター側とスレーブ側の表示ドライバIC10_1と10_2において、それぞれ2分割され、それに対応してさらにそれぞれ2個の2次抵抗列(2ndストリングス)2_1〜2_4が設けられている点である。
マスター表示ドライバIC10_1は、階調回路5と2次抵抗列(2ndストリングス)2_1と2_2とソース回路3_1と3_2と自動部回路11_1とを含んで構成される。階調回路5と自動部回路11_1については、図10に示した比較例と同様であるので、説明を省略する。階調回路5から出力される1次階調電圧は、1次階調電圧配線21_1を介して2ndストリングス2_1と2_2に供給される。2ndストリングス2_1からは、階調線22_1と22_2によってソース回路3_1に2次階調電圧が供給され、2ndストリングス2_2からは、階調線22_3と22_4によってソース回路3_2に2次階調電圧が供給される。階調回路5から出力される1次階調電圧は、端子23を介してスレーブ表示ドライバIC10_2に対して出力される。
スレーブ表示ドライバIC10_2は、プリアンプ9_1〜9_Nと2次抵抗列(2ndストリングス)2_3と2_4とソース回路3_3と3_4と自動部回路11_2とを含んで構成される。プリアンプ9_1〜9_Nと自動部回路11_2については、図10に示した比較例と同様であるので、説明を省略する。マスター表示ドライバIC10_1から供給された1次階調電圧は、端子24を介してスレーブ表示ドライバIC10_2に入力され、プリアンプ9_1〜9_Nを介して、N本の1次階調電圧配線21_2によって、2次抵抗列(2ndストリングス)2_3と2_4に供給される。2ndストリングス2_3と2_4は、それぞれこれをさらに分圧して2次階調電圧を生成し、階調線22_5と22_6によってソース回路3_3に供給し、階調線22_7と22_8によってソース回路3_4に供給する。
ソース回路3は、まずマスター側とスレーブ側それぞれの表示ドライバIC10_1と10_2に2分割し、さらにそのソース回路を左右に2分割することにより、4分割される。これに対応して4個の2次抵抗列(2ndストリングス)2_1〜2_4をソース回路3_1〜3_4毎に設けることにより、階調線22_1〜22_8のそれぞれの配線長が、図10に示される従来の階調線22_1と22_2と比較して大幅に短縮される。これにより、後述のように、プリアンプ8_1〜8_Nからソースアンプ4(不図示)に至る配線の時定数が低減され、階調線22_1〜22_8の収束性の低下を抑えることができる。
なお、マスター表示ドライバIC10_1の機能と、スレーブ表示ドライバIC10_2の機能とを兼ね備える1品種の表示ドライバIC10を2個、あるいは複数個備え、適宜その機能を切替えて、2チップあるいは多チップ構成の表示駆動回路として実装することもできる。これにより、開発すべきICの品種数の増加を抑え、ICの開発費を抑えることができる。
<階調線の収束性>
階調線22の収束性の低下を抑える効果について、より詳しく説明する。
階調線22の収束性の低下を抑える効果について、より詳しく説明する。
図12は、実施形態3に係る表示駆動回路1(図11)における階調線の時定数を算出するための等価回路図であり、図13は、その比較例である表示駆動回路1(図10)における階調線の時定数を算出するための等価回路図である。図12と図13は、上述の図4、図5、図9と同様に、階調回路5に含まれるプリアンプ8_1〜8_Nのうちの1個のプリアンプ8に注目し、ソース回路3に含まれる複数のソースアンプ4に至る経路について、配線抵抗を集中定数で表した等価回路である。
まず、図13に示した、比較例である従来の表示駆動回路1(図10)における等価回路図について説明する。マスター表示ドライバIC10_1において、プリアンプ8から2次抵抗列(2ndストリングス)2_1のタップへの配線21_1の配線抵抗がR1であり、2ndストリングス2_1内の抵抗がR2であり、2ndストリングス2_1からソース回路3_1内のソースアンプ4への配線22_1の配線抵抗がR3/2であり、複数のソースアンプ4の入力容量の合計がC4/2である。マスター表示ドライバIC10_1からスレーブ側に抵抗R5を介して第1階調電圧が伝送され、スレーブ側表示ドライバIC10_2ではプリアンプ9を介して、配線21_2を介して2ndストリングス2_2に供給される。配線21_2の配線抵抗も、マスター側と同じR1とする。2ndストリングス2_2からソース回路3_2内のソースアンプ4への経路は、マスター側と同様である。2ndストリングス2_2内の抵抗はR2であり、2ndストリングス2_2からソース回路3_2内のソースアンプ4への配線22_2の配線抵抗はR3/2であり、複数のソースアンプ4の入力容量の合計はC4/2である。図4に示される比較例の場合、ソース回路3が分割されていないのに対し、図10と図13の場合は、マスター側とスレーブ側に2等分されているので、ソースアンプ4の入力容量の合計はそれぞれC4/2となる。ソース回路3_1と3_2は、図2に示される分割されていないソース回路3の、それぞれ1/2の幅の領域にレイアウトされることができるので、配線22_1と22_2もそれぞれ、図2に示される分割されていない場合の配線22の1/2の長さとなる。そのため、配線22_1と22_2の配線抵抗もそれぞれ、分割されていない場合の配線22の1/2であり、R3/2となる。
このとき、マスター表示ドライバIC10_1のプリアンプ8からソースアンプ4に至る経路の時定数τ3は、下式
τ3=(R1+R2+R3/2)×C4/2・・・・・・・・・・(式4)
によって算出される。
τ3=(R1+R2+R3/2)×C4/2・・・・・・・・・・(式4)
によって算出される。
また、スレーブ表示ドライバIC10_2から見たマスター表示ドライバIC10_1のプリアンプ8からソースアンプ4に至る経路の時定数τ4は、下式
τ4=(R1×2+R2+R3/2+R5)×C4/2・・・・・(式5)
によって算出される。
τ4=(R1×2+R2+R3/2+R5)×C4/2・・・・・(式5)
によって算出される。
次に、図12に示した、本実施形態3の表示駆動回路1(図11)における等価回路図について説明する。マスター表示ドライバIC10_1においては、図13に示される等価回路と同様に、プリアンプ8から2ndストリングス2_1と2_2のタップへの配線21_1の配線抵抗をR1としている。配線21_1は、2ndストリングス2_1と2_2に分岐し、それぞれ2ndストリングス2_1と2_2内の抵抗R2を通って、ソース回路3_1と3_2内のソースアンプ4に配線される。ソース回路3_1と3_2への配線22_1〜22_4の配線抵抗は、それぞれ図4に示される比較例における配線抵抗R3の1/4になる。また、ソースアンプ4の入力容量も、マスターとスレーブに2分割された上、さらに左右に2分割されるので、それぞれC4/4となる。スレーブ側表示ドライバIC10_2ではプリアンプ9を介して、配線21_2を介して2ndストリングス2_3と2_4に供給される。配線21_2の配線抵抗も、マスター側と同じR1とする。2ndストリングス2_3と2_4からソース回路3_3と3_4内のソースアンプ4への経路は、マスター側と同様である。2ndストリングス2_3と2_4内の抵抗はそれぞれR2であり、2ndストリングス2_3と2_4からソース回路3_3と3_4内のソースアンプ4への配線22_5〜22_8の配線抵抗は、それぞれ図4に示される比較例における配線抵抗R3の1/4になる。また、ソースアンプ4の入力容量も、マスターとスレーブに2分割された上、さらに左右に2分割されるので、それぞれC4/4となる。
このとき、マスター表示ドライバIC10_1のプリアンプ8からソースアンプ4に至る経路の時定数τ5は、下式
τ5=(R1+R2+R3/4)×C4/4・・・・・・・・・・(式6)
によって算出される。
τ5=(R1+R2+R3/4)×C4/4・・・・・・・・・・(式6)
によって算出される。
また、スレーブ表示ドライバIC10_2から見たマスター表示ドライバIC10_1のプリアンプ8からソースアンプ4に至る経路の時定数τ6は、下式
τ6=(R1×2+R2+R3/4+R5)×C4/4・・・・・(式7)
によって算出される。
τ6=(R1×2+R2+R3/4+R5)×C4/4・・・・・(式7)
によって算出される。
図10と図13に示される2チップ構成の場合の比較例の時定数τ3とτ4と、図11と図12に示される本実施形態3の時定数τ5とτ6とを比較すると、抵抗のR3の項がR3/2からR3/4に減少し、容量がC4/2からC4/4に減少して、時定数が低下し、階調線の収束性の低下が抑えられる。以上のように、表示駆動回路1が複数の表示ドライバIC10を使って構成された場合であっても、同様に、階調線の収束性の低下を抑えることができる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、実施形態3における2チップ構成による表示装置100では、マスターとスレーブの表示ドライバICを備え、マスター側で発生した階調電圧をスレーブ側に伝送する形態について説明したが、マスターとスレーブの区別をせずに、それぞれが階調電圧生成回路を備える形態であってもよい。このとき2個の表示ドライバICがそれぞれ生成する階調電圧は、本願発明とは独立の公知技術あるいは発明を採用して、互いに整合されるように構成される。
1 表示駆動回路
2 2次抵抗列(2ndストリングス)
3 ソース回路
4 ソースアンプ
5 階調回路
6 1次抵抗列(1stストリングス)
7 デコーダ
8、9 プリアンプ
10 表示ドライバIC
11 自動部回路(表示データ供給回路)
21 1次階調電圧配線
22 2次階調電圧配線(階調線)
23、24 端子
90 表示パネル
91 ソース線(データ線)
100 表示装置
2 2次抵抗列(2ndストリングス)
3 ソース回路
4 ソースアンプ
5 階調回路
6 1次抵抗列(1stストリングス)
7 デコーダ
8、9 プリアンプ
10 表示ドライバIC
11 自動部回路(表示データ供給回路)
21 1次階調電圧配線
22 2次階調電圧配線(階調線)
23、24 端子
90 表示パネル
91 ソース線(データ線)
100 表示装置
Claims (15)
- 接続される表示パネルの複数のソース線のそれぞれを駆動可能な複数のソースアンプを備える表示駆動回路であって、
複数の第1階調電圧を出力する複数のプリアンプと、前記複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路と、前記複数のソース回路毎に設けられ、入力される前記複数の第1階調電圧を分圧して複数の第2階調電圧を生成して、対応するソース回路に供給する、複数の抵抗列とを備える、表示駆動回路。 - 請求項1において、前記複数のソース回路は、概ね等しい数のソースアンプを含んで構成され、
前記複数のソースアンプは、第1方向に並んで配列され、前記複数の抵抗列は対応するソース回路に含まれる複数のソースアンプが配列される前記第1方向の幅の、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第1方向の両端に向かって配線される、表示駆動回路。 - 請求項1において、前記複数のソースアンプは、第1方向に並んで配列され、
前記複数の第1階調電圧を生成する回路と前記複数のプリアンプとを含む階調回路と、それぞれ同数のソースアンプを含んで構成される2個のソース回路と、対応するソース回路に前記複数の第2階調電圧を供給する2個の抵抗列とが、単一半導体基板上に形成され、
前記2個の抵抗列は、対応するソース回路の前記第1方向の幅の概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第1方向の両端に向かって配線される、表示駆動回路。 - 請求項3において、一方のソース回路に配線される前記複数の階調線のうち、他方のソース回路に向かって配線される階調線は、前記他方のソース回路から自己に向かって配線される階調線と互いに電気的に接続される、表示駆動回路。
- 請求項1において、前記複数のソースアンプは、第1方向に並んで配列され、
前記複数の第1階調電圧を生成する回路と前記複数のプリアンプとを含む階調回路と、それぞれ概ね同数のソースアンプを含んで構成される複数個のソース回路と、対応するソース回路に前記複数の第2階調電圧を供給する複数個の抵抗列とが、単一半導体基板上に形成され、
前記複数個の抵抗列は対応するソース回路の前記第1方向の幅、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第1方向の両端に向かって配線される、表示駆動回路。 - 請求項5において、互いに隣り合って配置されるソース回路間で、前記複数の階調線のうち、一方のソース回路に配線される前記複数の階調線のうち、他方のソース回路に向かって配線される階調線は、前記他方のソース回路から自己に向かって配線される階調線と互いに電気的に接続される、表示駆動回路。
- 請求項3において、前記複数の第1階調電圧をチップの外部に出力可能に構成される、表示駆動回路。
- 請求項3において、前記階調回路は、前記複数の第1階調電圧を生成する回路に代えて、前記複数の第1階調電圧がチップの外部から入力可能に構成され、前記複数のプリアンプは、前記外部から入力された第1階調電圧に基づいて、内部の第1階調電圧を生成し、前記複数の提供列に供給する、表示駆動回路。
- 請求項3、請求項4、請求項7または請求項8において、表示データ供給回路をさらに備え、
前記表示データ供給回路は、入力される表示データを対応するソース回路に供給可能に構成され、前記ソース回路は、供給された表示データに基づいて、前記表示データに対応するアナログ電圧を前記第2階調電圧から生成して、前記複数のソースアンプのそれぞれに供給する階調電圧選択回路を備え、
前記表示データ供給回路は、前記2個のソース回路の間に配置される、表示駆動回路。 - 請求項2から請求項9のうちのいずれか1項において、前記複数のソース回路のそれぞれは、前記第1方向に延在するディジタル信号線群と、前記ディジタル信号線群の信号レベルをそれぞれ回復させる1組以上のバッファ群を含み、前記バッファ群は、両側が前記ソースアンプに接する領域に配置され、
前記抵抗列は、前記バッファ群がレイアウトされる領域のうちの1つの領域内に、前記バッファ群とともにレイアウトされる、表示駆動回路。 - 請求項1から請求項10のうちのいずれか1項において、前記複数のプリアンプから前記複数の抵抗列に対して、前記複数の第1階調電圧を供給する配線の単位長当たりの配線抵抗は、前記複数の第2階調電圧を供給する配線の単位長当たりの配線抵抗よりも低い、表示駆動回路。
- 請求項11において、前記複数の第1階調電圧を供給する配線の配線幅は、前記複数の第2階調電圧を供給する配線の配線幅よりも広い、表示駆動回路。
- 複数のソース線を備える表示パネルと、前記表示パネルに接続され、前記複数のソース線のそれぞれを駆動可能な複数のソースアンプを備える表示駆動回路とを備える、表示装置であって、
前記表示駆動回路は、複数の第1階調電圧を出力する複数のプリアンプと、前記複数のソースアンプをいくつかに分けてそれぞれ含む複数のソース回路と、前記複数のソース回路毎に設けられ、入力される前記複数の第1階調電圧を分圧して複数の第2階調電圧を生成して対応するソース回路に供給する、複数の抵抗列とを備える、
表示装置。 - 請求項13の前記表示駆動回路において、前記複数のソースアンプは、第1方向に並んで配列され、
前記表示駆動回路は、前記複数の第1階調電圧を生成する回路と前記複数のプリアンプとを含む階調回路と、それぞれ同数のソースアンプを含んで構成される2個のソース回路と、対応するソース回路に前記複数の第2階調電圧を供給する2個の抵抗列とが、単一半導体基板上に形成され、
前記2個の抵抗列は対応するソース回路の前記第1方向の幅の、概ね中央にそれぞれ配置され、前記複数の階調線は、それぞれの抵抗列から対応するソース回路の前記第1方向の両端に向かって配線される、
表示装置。 - 請求項13において、前記表示駆動回路は、マスター表示ドライバICと1個以上のスレーブ表示ドライバICを含んで構成され、前記マスター表示ドライバICと前記1個以上のスレーブ表示ドライバICは、前記複数のソース線のうち互いに異なる複数のソース線をそれぞれ駆動可能な、複数のソースアンプをそれぞれ含んで構成され、
前記マスター表示ドライバICは、前記複数のプリアンプと、前記複数のソース回路に含まれる複数のマスター側ソース回路と、前記複数のマスター側ソース回路毎に設けられ、前記複数のプリアンプから出力される前記複数の第1階調電圧を分圧して複数の第2階調電圧を生成して対応する前記マスター側ソース回路に供給する、複数のマスター側抵抗列とを備えて単一半導体基板上に形成され、前記複数の第1階調電圧をチップの外部に出力可能に構成され、
前記スレーブ表示ドライバICは、前記マスター表示ドライバICから出力された前記複数の第1階調電圧を入力可能に構成され、前記入力された第1階調電圧に基づいて、内部の第1階調電圧を出力する、複数のスレーブ側プリアンプと、前記複数のソース回路に含まれ、前記複数のマスター側ソース回路とは異なる複数のスレーブ側ソース回路と、前記複数のスレーブ側ソース回路毎に設けられ、前記複数のスレーブ側プリアンプから出力される前記複数の第1階調電圧を分圧して複数の第2階調電圧を生成して対応する前記スレーブ側ソース回路に供給する、複数のスレーブ側抵抗列とを備えて、前記マスター表示ドライバICが形成される単一半導体基板とは異なる単一半導体基板上に形成される、
表示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013230046A JP2015090414A (ja) | 2013-11-06 | 2013-11-06 | 表示駆動回路および表示装置 |
US14/533,460 US9558708B2 (en) | 2013-11-06 | 2014-11-05 | Display drive circuit and display device |
CN201410643471.4A CN104637429B (zh) | 2013-11-06 | 2014-11-06 | 显示驱动电路和显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013230046A JP2015090414A (ja) | 2013-11-06 | 2013-11-06 | 表示駆動回路および表示装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015090414A true JP2015090414A (ja) | 2015-05-11 |
Family
ID=53006726
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013230046A Pending JP2015090414A (ja) | 2013-11-06 | 2013-11-06 | 表示駆動回路および表示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9558708B2 (ja) |
JP (1) | JP2015090414A (ja) |
CN (1) | CN104637429B (ja) |
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- 2013-11-06 JP JP2013230046A patent/JP2015090414A/ja active Pending
-
2014
- 2014-11-05 US US14/533,460 patent/US9558708B2/en active Active
- 2014-11-06 CN CN201410643471.4A patent/CN104637429B/zh active Active
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US20150124006A1 (en) | 2015-05-07 |
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