JP4958392B2 - 表示装置 - Google Patents

Description

本発明は、電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する複数の薄膜トランジスタとを１つの画素回路として、この画素回路をマトリクス状に配置したアクティブマトリクス型の表示装置に関する。

近年、情報化が進展し、携帯情報端末にも、かつてのパーソナルコンピューターに匹敵する処理能力を要求されるようになってきた。これに伴い、映像表示装置にも高精細化、高品質化が要求され、薄型、軽量、高視野角、低消費電力なものが望まれている。

この要求に応えるべく、ガラス基板上にマトリクス状に薄膜能動素子（薄膜トランジスタ、Thin Film Transistor、または単にTFT）を形成し、その上にＴＦＴによって駆動が制御される電気光学素子を形成した表示装置（ディスプレイ）の開発がさかんに行われている。

薄膜能動素子を形成する基板はアモルファスシリコンやポリシリコンなどの半導体膜を成膜後、パターニングし、メタルで配線接続した形態が主流である。薄膜能動素子の電気的特性の違いから、アモルファスシリコンを利用する場合は別に駆動用のＩＣ（Integrated Circuit）を必要とし、ポリシリコンを利用する場合は駆動用の回路を基板上に形成できるという特徴がある。

現在、広く用いられている液晶ディスプレイ（Liquid Crystal Display、または単にLCD）では、大型なものに関しては、前者のアモルファスシリコンタイプが普及しているが、中・小型では後者の高精細化に向くポリシリコンタイプが主流になりつつある。

自己発光型で、薄型、軽量、高視野角といった特長を有するエレクトロルミネッセンス型（有機ＥＬ）ディスプレイは、ポリシリコンタイプのみ量産されている。

一般に、有機ＥＬ素子は、ＴＦＴと組み合わせることによって、その電圧電流制御作用を利用し、電流が制御される。ここでいう電流電圧制御作用とは、ＴＦＴのゲート端子に電圧を印加して、ソース・ドレイン間の電流を制御する作用のことをいう。有機ＥＬ素子に駆動電流を供給するＴＦＴのゲート端子の電圧を輝度データ（階調データ）に応じたものにセットすることで、輝度データに応じた駆動電流を有機ＥＬ素子供給して、発光強度を調整することができ、所望の階調を表示することが可能となる。

しかし、このような構成を採用しているため、有機ＥＬ素子の発光強度はＴＦＴの特性に非常に敏感に影響を受ける。特に、ポリシリコンＴＦＴ、中でも低温ポリシリコンと呼ばれる低温プロセスで形成されるポリシリコンＴＦＴは、隣接画素間においても比較的大きな電気的特性の違いが生じることが確認されており、有機ＥＬディスプレイの表示品質、特に画面内の表示均一性を劣化させる大きな要因の一つとなっている。

それを改善する従来技術が、特許文献１に開示されている。この従来技術では、有機ＥＬ素子を駆動するポリシリコンＴＦＴをスイッチとして用い、点灯、消灯の二つの状態でのみ動作させる（デジタル駆動する）ことでその特性のばらつきを抑え、その点灯期間を制御することで多階調化している。

特開２００２−２９７０９４

しかしながら、ポリシリコンＴＦＴをスイッチとして用い、有機ＥＬ素子に電圧を印加するか否かで駆動すると、有機ＥＬ素子の経時劣化により、比較的短期間で駆動電圧が上昇し、オン電流が低下する。このオン電流が低下した画素は焼きつきとして表示に現れるため、比較的に寿命が短くなるという問題があった。

本発明は、電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する複数の薄膜トランジスタとを１つの画素回路として、前記画素回路をマトリクス状に配置したアクティブマトリクス型表示アレイと、前記マトリクスの各列に対応して設けられ、対応する列の画素回路にデータ信号を供給するデータラインと、前記データラインへの前記データ信号の供給を制御するデータドライバと、前記マトリクスの各行に対応して設けられ、対応する行の画素回路に選択信号を供給する選択ラインと、前記選択ラインに選択信号を供給するゲートドライバと、を有し、前記データ信号は、オン電流を供給するか否かで、「１」、「０」を表すデジタル信号であることを特徴とする。

また、前記データドライバは、オン電流を供給しない場合には、所定のオフ電位をデータラインに供給することが好適である。

また、前記データラインに対し、データ信号の供給に先立って所定のプリチャージ電圧を供給するプリチャージ回路を有し、このプリチャージ回路が所定のオフ電位をデータラインに供給することが好適である。

また、前記データドライバは、１フレームにおける画素毎の表示データに基づいて、各画素についての１フレーム内の複数のサブフレームにおける前記データ信号の「１」、「０」を決定し、サブフレーム毎に前記データ信号をデータラインに供給することが好適である。

また、前記データドライバは、１つのデータラインに対し、異なる行であって、異なるサブフィールドの画素についてのデータ信号を順次供給し、前記ゲートドライバは、データラインに供給されるデータ信号を供給すべき行の選択ラインをデータ信号の供給に同期して順次選択することが好適である。

さらに、前記データラインに接続される補助回路を有し、前記補助回路は前記データラインに供給された前記データドライバからのデータ信号の前記オン電流の一部を流すことが可能であることが好適である。

また、前記補助回路は、データラインに供給されるオン電流の一部を流すトランジスタと、その状態におけるトランジスタのゲート電圧を保持するコンデンサを有し、前記画素回路は、この補助回路のコンデンサに保持された電圧に応じて前記ダイオード型発光素子を電流駆動することが好適である。

また、前記補助回路は、電流供給力が画素回路と比較して大きいことが好適である。

また、前記補助回路は、１つのデータラインに対し異なる電流供給力を有する複数の補助回路から構成されることが好適である。

また、前記補助回路は、スイッチを介しデータラインに接続され、１水平期間に少なくとも１回、前記データラインに接続されることが好適である。

また、前記データドライバは同じデータ電圧に対し、複数のデータ電流を前記データラインに供給することが可能であり、１水平期間中に前記複数のデータ電流を切り替えることが好適である。

また、前記複数のデータ電流は、前記データラインに、１水平期間の前半に画素に書き込むデータ電流より大きい電流として供給されることが好適である。

有機ＥＬ素子を電流駆動する画素構成とし、有機ＥＬ素子をオンする場合には、データラインにオン電流を供給し、オフする場合にはデータラインにオフ電位を供給して画素に書き込むことで、有機ＥＬ素子を駆動ＴＦＴで電流駆動する。このため、有機ＥＬ素子の経時劣化による駆動電圧が上昇しても一定の電流でデジタル駆動でき、画素の焼きつきを防止して、寿命を長くすることができる。

特に、補助回路を利用することで、データラインに大電流を流し、データの書き込みを行うことができ、電流書き込みを短時間で完了することができる。

以下、図面を用いて本発明の実施の形態を詳細に説明する。

（１）第１実施形態
＜全体構成＞
図１に、本発明における第１実施形態の全体構成を示す。

有機ＥＬディスプレイ１は、各画素がマトリクス状に配置されているアクティブマトリクス型表示アレイ１０１、表示アレイ１０１の各列に設けられたデータライン１０７にデータ信号を供給するデータドライバ１０２、表示アレイ１０１の各行に設けられた第１選択ライン１０８と、第２選択ライン１０９に第１の選択電位と、第２の選択電位をそれぞれ供給するゲートドライバ１０３、各データライン１０７のデータ電流の一部を流す補助回路１１０、データ制御バス１１２を介してデータドライバ１０２に映像信号および制御信号を供給するとともにゲート制御バス１１３を介してゲートドライバ１０３に制御信号を供給する制御回路１０６、メモリバス１１４を介して制御回路１０６に制御されるフレームメモリ１２１、外部からの映像信号やクロックを入力する入力バス１１１から構成されている。低温ポリシリコンプロセスを適用すれば、制御回路１０６、フレームメモリ１２１以外の回路は、すべてガラス基板上に容易に形成でき、表示デバイス１０５を構成することができる。なお、制御回路１０６、フレームメモリ１２１については、別のＩＣによって、構成する方が効率的であるが、ガラス基板上に形成することが不可能なわけではない。

制御回路１０６は、外部からの映像信号やクロックについて、必要に応じて所定のレベルへの変換処理を施し、変換後の信号をデータドライバ１０２、ゲートドライバ１０３へ供給する。

制御回路１０６とフレームメモリ１２１はそれぞれ単体のＩＣで構成してもよいが、メモリバス１１４のバス幅が広くなるため、制御回路１０６のピン数が増え、実装面積が増大し、またコスト、消費電力が上昇する。

そこで、ＳｏＣ（System On Chip）として制御回路１０６内にフレームメモリ１２１を内蔵し、一つのＩＣとして用いてもよい。あるいはＳｉＰ（System In Package）として、制御回路１０６とフレームメモリ１２１を一つのパッケージ内に封止し、メモリバス１１４をパッケージ内に収めて、実装面積を縮小し、外部ピンの増加と消費電力を低減してもよい。

現在、液晶ディスプレイ用のＩＣにはＲＡＭ内蔵ドライバと呼ばれる、ＲＡＭ（フレームメモリ）をデータドライバ内に組み込んだＩＣが提供されている。これに倣い、フレームメモリ１２１とデータドライバ１０２をＩＣとして一体化し、それを用いてもよい。

＜画素回路構成＞
次に、図２を用いて、アクティブマトリクス型表示アレイ１０１内にマトリクス状に配置されている、本実施形態で用いる画素回路の構成について説明する。

画素回路は、有機ＥＬ素子２０１、有機ＥＬ素子２０１を電流駆動する駆動ＴＦＴ２０２、駆動ＴＦＴ２０２のゲート端子とドレイン端子を接続するダイオードスイッチＴＦＴ２０３、有機ＥＬ素子２０１を点灯するか否か（電流を流すか流さないか）を制御する点灯制御ＴＦＴ２０４、データライン１０７からの階調電流を画素内へ供給制御するゲートＴＦＴ２０５、保持容量２０６、有機ＥＬ素子２０１に電流を供給する電流供給ライン２１１、保持容量２０６の一方の端子電位を所定値に固定する固定電位ライン２１２を有して構成される。固定電位ライン２１２は電流供給ライン２１１と接続してもよい。

駆動ＴＦＴ２０２のソース端子は電流供給ライン２１１に、ドレイン端子は点灯制御ＴＦＴ２０４のソース端子とダイオードスイッチＴＦＴ２０３のソース端子に、ゲート端子は保持容量２０６の固定電位ライン２１２に接続されていない片方の端子とゲートＴＦＴ２０５のドレイン端子、ダイオードスイッチＴＦＴ２０３のドレイン端子に接続される。

点灯制御ＴＦＴ２０４のゲート端子は第１選択ライン１０８に接続され、ドレイン端子は有機ＥＬ素子２０１のアノードに接続される。

ゲートＴＦＴ２０５のゲート端子は第１選択ライン１０８に、ソース端子はデータライン１０７に接続される。

ダイオードスイッチＴＦＴ２０３のゲート端子は第２選択ライン１０９に接続される。

電流供給ライン２１１、固定電位ライン２１２、有機ＥＬ素子のカソード電極はすべての画素で共有されている。

なお、駆動ＴＦＴ２０２、ダイオードスイッチＴＦＴ２０３、点灯制御ＴＦＴ２０４はＰチャネル型ＴＦＴであり、ゲートＴＦＴ２０５はＮチャネル型ＴＦＴである。

データドライバ１０２、ゲートドライバ１０３、補助回路１１０を用いて図２の画素回路を制御する方法に関しては後述するが、以下に図２の画素を用いて有機ＥＬ素子を駆動する方法を説明する。

＜画素駆動方法＞
画素に書き込むデータ信号は、オン電流とオフ電位の２値である。まず、第１、第２選択ライン１０８、１０９をアクティブとすると、ゲートＴＦＴ２０５がオン、点灯制御ＴＦＴ２０４がオフ、ダイオードスイッチＴＦＴ２０３がオンする。

オン電流を書き込む際には、データライン１０７に所望のオン電流を流すと、駆動ＴＦＴ２０２は、ダイオードスイッチＴＦＴ２０３によりゲート端子とドレイン端子が接続されてＭＯＳダイオードとなっているため、電流供給ライン２１１から駆動ＴＦＴ２０２のソース端子、ドレイン端子を経由し、ダイオードスイッチＴＦＴ２０３のソース端子、ドレイン端子を通過後、ゲートＴＦＴ２０５を介してデータライン１０７に流れる。

この際、駆動ＴＦＴ２０２のゲート端子には駆動ＴＦＴ２０２がデータライン１０７に流れているオン電流を流す電位が生成され、これが保持容量２０６に保持される。

この電位が安定した後、第１、第２選択ライン１０８、１０９を非アクティブとすることで保持容量２０６（駆動ＴＦＴ２０２のゲート）にオン電流を生成する電位が保持され、次にアクセスされるまで駆動ＴＦＴ２０２は書き込まれたオン電流を有機ＥＬ素子２０１に流しつづける。

オフ電位の書き込みは、同様に第１、第２選択ライン１０８、１０９をオンし、駆動ＴＦＴ２０２がオフする電位をデータライン１０７へ供給すると、保持容量にオフ電位が書き込まれるため、その電位が安定した後、第１、第２選択ライン１０８、１０９をオフすることで、次にアクセスされるまで駆動ＴＦＴ２０２は有機ＥＬ素子２０１に電流を流さない状態を維持する。

図２の画素回路のように、ゲートＴＦＴ２０５をＮ型、ダイオードスイッチＴＦＴ２０３をＰ型とすると、ゲートＴＦＴ２０５が“Ｈｉｇｈ”でアクティブ、ダイオードスイッチＴＦＴ２０３が“Ｌｏｗ”でアクティブとなる。したがって、この構成では、両ＴＦＴは、互いに逆の極性で制御されるため、保持容量２０６に保持された電位は選択ライン１０８、１０９の選択電位による変動を受けにくくなる。

すなわち、階調電流の書き込み時には、第１選択ライン１０８は“Ｈｉｇｈ”、第２選択ライン１０９は“Ｌｏｗ”となるため、保持容量に与える影響が互いにキャンセルされ、選択解除時にも、第１選択ライン１０８は“Ｌｏｗ”、第２選択ライン１０９は“Ｈｉｇｈ”となるため、同様にキャンセルされる。

このように、画素回路を、複数の選択ラインを互いに逆極性で制御する構成にすると、保持容量２０６に保持される電位の変動を抑制することができる。

次に、図２の画素回路がマトリクス状に配置された表示アレイ１０１を前述のように駆動するために用いるデータドライバ１０２および補助回路１１０の構成について図３に基づいて説明する。ここで、データドライバ内の出力回路３０４の構成については図１６、個々の補助回路３０５の構成については図１７に示す。また、ゲートドライバ１０３の構成ついて図４を用いてその内部構成を説明する。

＜データドライバ＞
データドライバ１０２はシフトレジスタ３０１、１ライン分のデータを順次ラッチする第１ラッチ回路３０２、１ライン分のデータを一定期間保持する第２ラッチ回路３０３、ラッチデータに基づきオン電流、オフ電位をデータライン１０７に供給する出力回路３０４、データバス３１１、データ転送制御ライン３１２から構成される。

デジタル駆動を行う場合、各データラインはオン電流、オフ電位の２値で駆動されるため、データバス３１１の１本で１画素のデータを伝送できる。例えば、データバス３１１が２４本とすると、フルカラーディスプレイでは、８画素分を１度に転送することができることになる。

上記例に従うと、データバス３１１上の８画素データは、シフトレジスタ３０１のパルスで第１ラッチ回路３０２に順次転送され、１ライン分のデータとして、次にシフトレジスタのパルスが入力されるまで保持される。この間、第１ラッチ３０２のデータは第２データラッチ３０３に反映されず、１ライン分のデータラッチ動作が完了した時点でデータ転送制御ライン３１２をアクティブとすることで、第１ラッチ３０２のデータを第２ラッチ３０３に転送する。

出力回路３０４は、第２ラッチ３０３のデータに応じてオン電流、オフ電位を生成し、データライン１０７に供給する。

出力回路３０４がデータライン１０７にデータを供給している間、第１ラッチ３０２は再度シフトレジスタ３０１のシフトパルスにより、次のラインデータを８画素毎に順次ラッチする。これらの動作を繰り返して１画面のデータライン１０７へのデータ供給を続ける。

＜出力回路構成＞
出力回路３０４は、図１６に示されるが、簡単な構成では図１６（ａ）に示されるように、Ｐチャネル型のオフ電位スイッチＴＦＴ１６０１、Ｎチャネル型のオン電流生成ＴＦＴ１６０２、レベルシフタ１６０３、入力部１６００から構成される。

入力部１６００は、オフ電位スイッチＴＦＴ１６０１のゲート端子、レベルシフタ１６０３の入力に接続され、オフ電位スイッチＴＦＴ１６０１のソース端子は電源ラインＶＤＤに、ドレイン端子はデータライン１０７に接続されている。

オン電流生成ＴＦＴ１６０２のゲート端子はレベルシフタ１６０３の出力へ接続され、ソース端子は電源ラインＶＳＳへ、ドレイン端子はデータライン１０７へ接続されている。

入力部１６００は第２ラッチ回路３０３に接続されているため、第２ラッチ回路３０３のデータにより、データライン１０７はオン電流、もしくはオフ電位が供給される。

第２ラッチ回路３０３のラッチデータが”Ｈｉｇｈ”の場合、オフ電位スイッチＴＦＴ１６０１はオフしており、レベルシフタ１６０３の出力に、この”Ｈｉｇｈ”がレベルシフトされた電位が生成されることから、オン電流生成ＴＦＴ１６０２が前記シフト電位に応じた電流を生成し、データライン１０７に供給する。

第２ラッチ３０３のラッチデータが”Ｌｏｗ”の場合、レベルシフタ１６０３の出力にはオン電流生成ＴＦＴ１６０２がオフするレベルが生成され、オフ電位スイッチ１６０１がオンするため、データライン１０７にはオフ電位が供給される。

オン電流生成ＴＦＴ１６０２により生成されるオン電流は、オン電流生成ＴＦＴ１６０２のＶｔｈのばらつきにより、著しく変化するので、図１６（ｂ）のようなＶｔｈ補正回路を付加することが望ましい。

図１６（ｂ）のＶｔｈ補正回路付き出力回路は、図１６（ａ）の回路に加え、Ｎチャネル型リセットＴＦＴ１６０４、１６０５、Pチャネル型スイッチＴＦＴ１６０６、１６０７、リセット容量１６０８、出力制御ライン１６１０を有している。

＜閾値電圧Ｖｔｈ補正＞
Ｖｔｈ補正手順を以下に説明する。まず、出力制御ライン１６１０を非アクティブとすると、スイッチＴＦＴ１６０６、１６０７がオフ、リセットＴＦＴ１６０４、１６０５がオンする。リセットＴＦＴ１６０４、１６０５がオンすると、オン電流生成ＴＦＴ１６０２は、ゲート端子とドレイン端子が接続され、ＭＯＳダイオードとなり、リセット容量１６０８にオン電流生成ＴＦＴ１６０２のＶｔｈが書き込まれる。

次に、出力制御ライン１６１０をアクティブとすると、リセットＴＦＴ１６０４、１６０５はオフ、スイッチＴＦＴ１６０６、１６０７がオンするため、リセット容量１６０８に書き込まれたＶｔｈは保持され、レベルシフタ１６０３の出力は保持容量の一端に接続される。このため、オン電流生成ＴＦＴ１６０２のゲート電位Ｖｇｓは、レベルシフタ１６０３の出力電位をＶｌｓとすると、Ｖｇｓ＝Ｖｔｈ＋Ｖｌｓとなり、常にＶｔｈが加算されるゲート電位となる。

Ｖｔｈが補正されたゲート電位により生成されるオン電流は、アクティブな出力制御ライン１６１０によりオンとなったスイッチＴＦＴ１６０６を経由してデータライン１０７に供給される。

＜補助回路＞
補助回路１１０は、各データラインに接続可能な補助回路３０５、補助回路イネーブルライン３１３から構成される。

個々の補助回路３０５は、図１７に示されるように、画素回路内の有機ＥＬ素子２０１、点灯制御ＴＦＴ２０４を略し、ダイオードスイッチＴＦＴ２０３のゲート電位を図１７（ａ）に示すようにダイオードスイッチＴＦＴ２０３がオンする固定電位に接続するか、もしくは図１７（ｂ）に示すように画素回路と同様に、第２の補助回路イネーブルライン３１４を設け、それに接続して構成される。なお、補助回路３０５においては、画素回路へのデータ書き込み時にのみ電流を流せばよいため、補助容量２０６は省略してもよい。

補助回路３０５内の駆動ＴＦＴ２０２は、画素回路と比較して、同じゲート電位に対し、より大きな電流を流すことができる（電流供給力が高い）。ここでは後の説明のため、ｘを１以上の実数とし、（ｘ−１）倍の電流供給力を有するものとする。

選択画素にオン電流を書き込む場合、データラインの配線容量が数ｐＦ〜数十ｐＦ程度存在するため、書き込み時間をある程度消費すること、またデジタル駆動では書き込み時間が通常駆動と比較して短いことなどを考慮すると、より高速な電流書き込みを実現する必要がある。

そこで、データライン１０７に、より大きな電流を流してデータラインを高速に駆動し、補助回路３０５にその一部の電流を流すことで、選択画素には所望の電流を流すように制御する。

ここでは、画素の駆動ＴＦＴが流すオン電流をｉとすると、補助回路の電流供給力が画素回路の（ｘ−１）倍であることから、データライン１０７にｘ＊ｉの電流を流すと、補助回路には（ｘ−１）＊ｉの電流が流れ、画素回路にはｉの電流が流れる。

データライン１０７に流す電流を決定する倍率ｘは選択画素に割り当てられたアクセスタイム、配線容量などを考慮して決定する。

補助回路３０５の駆動ＴＦＴと画素回路の駆動ＴＦＴで特性が異なる場合、画素に書き込まれる電流は所望の値と異なる。

そこで、選択期間の前半に補助回路を接続し、データラインにｘ＊ｉの電流を流して高速に駆動しつつ、画素には間接的に電流ｉに近い電流を流す。その後半では補助回路をデータラインから切り離し、データラインに所望の電流ｉを流して、画素に直接電流ｉを書き込むというように２段階で制御してもよい。

この場合、データドライバ１０２内の出力回路にはｘ＊ｉの電流と、ｉの電流を切り替えるため、図１６の回路をもう１つ用意するか、レベルシフタ１６０３に２値の電圧レベルを設け、切り替えてもよい。また、オン電流ｉ、倍率ｘはＲＧＢそれぞれで異なる値としてもよい。

また、補助回路３０５は、図１８に示されるように、データライン１０７に複数設けておいてもよい。図１８（ａ）は電流供給力の等しい複数の補助回路をデータラインに接続可能な例で、補助回路イネーブルラインＳＵＢＡ、ＳＵＢＢ、ＳＵＢＣをアクティブにして、データラインに接続すべき補助回路を選択可能としている。

図１８（ｂ）は電流供給力の異なる複数の補助回路をデータラインに接続可能な例で、例えば電流供給力を２のべき乗に異なる補助回路を４つ接続可能とした場合、補助回路イネーブルラインＳＵＢ０、ＳＵＢ１、ＳＵＢ２をアクティブにして、合計１６通りの電流供給力が生成できるため、電流供給力の調整が可能となる。

＜ゲートドライバ＞
次に、図４を用いてゲートドライバ１０３の内部構成を説明する。ゲートドライバ１０３は、シフトレジスタ４０１、イネーブル回路４０２、レベルシフタ４０３、バッファ４０４で構成される。Ｖ１〜Ｖｎはシフトレジスタ４０１の出力、Ｅ１〜３はイネーブル制御ラインである。

イネーブル回路４０２の１入力はシフトレジスタの出力Ｖｉ（ｉは自然数）がそれぞれ入力され、他の１入力には３本のイネーブル制御線Ｅ１〜Ｅ３のいずれかが接続されている。つまり、図４に示すように、シフトレジスタの出力Ｖ１、Ｖ４、・・・、Ｖ３＊ｉ−２に接続されるイネーブル回路４０２にはイネーブル制御線Ｅ１が、Ｖ２、Ｖ５、・・・、Ｖ３＊ｉ−１に接続されるイネーブル回路にはイネーブル制御線Ｅ２が、Ｖ３、Ｖ６、・・・、Ｖ３＊ｉに接続されるイネーブル回路にはイネーブル制御線Ｅ３が接続されている。

シフトレジスタ４０１は、入力パルスをクロックによってシフトし、出力Ｖｉにシフトパルスを出力する。シフトレジスタ４０１から出力されたシフトパルスは、イネーブル制御ラインＥ１〜Ｅ３のいずれかで制御されるイネーブル回路４０２によって選択的に有効化され、レベルシフタ４０３へ反映する。

レベルシフタ４０３は、シフトレジスタ４０１の信号レベルを、ゲート信号線を駆動可能な信号レベルに変換する。バッファ４０４はレベルシフタ４０３の信号レベルをバッファして第１、第２選択ライン１０８、１０９に互いに逆極性で出力することで選択ラインを所定の電位に駆動する。

図４では、イネーブル制御線はＥ１〜Ｅ３の３本としたが、それに限定されることはなく、４本以上でもよい。

＜駆動方法＞
以上に説明したデータドライバ１０２、ゲートドライバ１０３、補助回路１１０を用いてデジタル駆動を行うための駆動方法について説明する。

図５は、アクティブマトリクス型ディスプレイにおけるデジタル駆動の駆動シーケンスを、横軸を時間、縦軸を書き込みを行うラインとして示している。図５は説明を簡単にするため、４ビット１６階調のデジタル駆動の例である。

デジタル駆動では１フレーム期間を複数のサブフレームＳＦ０〜ＳＦｎに分割し、各サブフレーム期間はビットデータに相当する重み付けされた表示期間が割り当てられている。図５に示すＴ０〜Ｔ３は各サブフレーム期間を示し、それぞれがビットデータＤ０〜Ｄ３に対応している。Ｄ０〜Ｄ３のビットが“１”の時、それに対応するサブフレームＳＦ０〜ＳＦ３がＴ０〜Ｔ３の期間点灯し、ビットが“０”の時、それに対応するサブフレームＳＦ０〜ＳＦ３がＴ０〜Ｔ３の期間消灯する。

点灯及び消灯期間は、概ねＴ０：Ｔ１：Ｔ２：Ｔ３＝１：２：４：８となるように制御する。このように制御することで４ビット１６階調表示が可能となる。さらに６ビットや８ビットといった多階調化を実現する場合も同様な考え方が適用できることは言うまでもない。

図６は、図５のＸ−Ｘ’期間のタイミングチャートである。説明を簡単にするため、１０ラインの表示を考える。

６０１はゲートドライバ１０３のシフトレジスタに入力する入力パルス、６０２はシフトレジスタのデータをシフトするＴｖ周期のクロックである。６０３は初段のシフトレジスタの出力Ｖ１で、このパルスがシフトクロック６０２によって各シフトレジスタに順次シフトされ、各出力Ｖｉ（ｉは１〜１０）にパルスを出力する。

入力パルス６０１は、パルス幅をＰ０＝２＊Ｔｖ、Ｐ１＝５＊Ｔｖ、Ｐ２＝８＊Ｔｖ、Ｐ３＝１６＊Ｔｖとあらかじめ決めて入力している。

Ｘ−Ｘ’期間に着目すると、この期間、シフトレジスタ出力Ｖ２、Ｖ７、Ｖ９が“Ｈｉｇｈ”となっているが、図４のゲートドライバの構成で示したように、Ｖ２はＥ２、Ｖ７はＥ１、Ｖ９はＥ３のイネーブル制御ラインでイネーブルされるため、第２ライン、第７ライン、第９ラインの選択ラインは時分割で選択することができる。

＜時分割選択＞
図７は、図６のＸ−Ｘ’期間に、第２、第７、第９ラインを時分割で選択する際のタイミングチャートである。

７０１は、第２、第７、第９段のシフトレジスタ出力Ｖ２、Ｖ７、Ｖ９の出力パルスである。７０２は、第３、第８、第１０段のシフトレジスタ出力Ｖ３、Ｖ８、Ｖ１０の出力パルスである。７０３、７０４、７０５はそれぞれＥ１、Ｅ２、Ｅ３のイネーブルパルス、７０６はデータドライバ１０２のシフトレジスタ３０１に入力するデータ転送開始パルス、７０７は第１ラッチ３０２のデータ、７０８は第１ラッチ３０２のデータを第２ラッチ３０３へ転送する転送パルス、７０９は第２ラッチ３０４のデータである。

データドライバ１０２の初段のシフトレジスタに入力されるデータ転送開始パルス７０６は、シフトレジスタ３０１によりパルスが順次転送され、第１ラッチに１ライン分のデータを取り込む。１ライン分のデータが第１ラッチに取り込まれた後、データ転送パルス７０８がデータ転送制御ライン３１２に入力され、１ライン分の第１ラッチデータが第２ラッチに一括転送される。

オン電流生成ＴＦＴ１６０２のＶｔｈ補正を行う場合、データ転送パルス７０８を出力制御ライン１６１０に入力し、この”Ｈｉｇｈ”期間にＶｔｈ補正を行えばよい。

第２ラッチデータ３０４の値は出力回路３０５によりデータライン１０７に出力され、画素にオン電流、オフ電圧として書き込まれるが、書き込まれる情報は第２ラッチデータで決まるため、ここではデータライン１０７上の信号は示していない。

Ｘ−Ｘ’期間の３分割された最初の期間で、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｈｉｇｈ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ２のパルスがイネーブル回路により有効となり、第２ラインの選択ラインがアクティブになる。このタイミングで第２ラッチ３０３のデータが第２ラインのビット２データであるため、第２ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ１の表示が終了し、サブフレームＳＦ２の表示を開始する。

第２番目の区間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｖ９のパルスがイネーブル回路により有効となり、第９ラインの選択ラインがアクティブになる。このタイミングで第２ラッチ３０３のデータが第９ラインのビット０データであるため、第９ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ３の表示が終了し、サブフレームＳＦ０の表示を開始する。

最後の区間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ７のパルスがイネーブル回路により有効となり、第７ラインのゲート線がアクティブになる。このタイミングで第２データラッチ３０３のデータが第７ラインのビット１データであるため、第７ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ０の表示が終了し、サブフレームＳＦ１の表示を開始する。

図８は、図６のＹ−Ｙ’期間の時分割選択タイミングチャートで、８０１はＶ１、Ｖ９の出力パルス、８０２はＶ２、Ｖ１０の出力パルス、８０３、８０４、８０５はそれぞれＥ１、Ｅ２、Ｅ３のイネーブル信号、８０７は第１ラッチ３０２、８０９は第２ラッチ３０３のデータである。

Ｙ−Ｙ’期間の３分割された最初の区間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｖ９のパルスがイネーブル回路により有効となり、第９ラインの選択ラインがアクティブになる。このタイミングで第２ラッチ３０３のデータが第９ラインのビット２データであるため、第９ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ１の表示が終了し、サブフレームＳＦ２の表示を開始する。

次の区間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｖ１のパルスがイネーブル回路により有効となり、第１ラインの選択ラインがアクティブになる。このタイミングで第２ラッチ３０３のデータが第１ラインのビット３データであるため、第１ラインの画素にはこのデータが書き込まれ、サブフレームＳＦ２の表示が終了し、サブフレームＳＦ３の表示を開始する。

最後の区間では、Ｅ１〜Ｅ３いずれも“Ｈｉｇｈ”でないため、どの選択ラインもアクティブにならない。

このように駆動することで、図６に示すように、１フレームをサブフレームＳＦ０〜ＳＦ３に分割し、全ライン数が１０ラインという少ない例ではあるが、矛盾無く各画素に時分割でビットデータを書き込むことができる。

図９には、各サブフレームＳＦ０〜ＳＦ３の時分割選択順序、パルス間隔Ｐ０〜Ｐ３、サブフレーム期間（現サブフレーム開始から次のサブフレームの開始までの期間）、ＳＦ０のサブフレーム期間Ｔ０に対するＴ１〜Ｔ３の比率がテーブルに示されている。

図１０に図９のサブフレーム期間で階調を生成した場合の入出力階調特性が示されている。図９のテーブルに従えば、増加する入力階調に対し、階調レベルが反転することなく生成可能であることが理解される。

＜データ処理＞
図１１は、図７、８で示したタイミングで第２ラッチにデータを保持するため、フレームメモリ１２１を用いてデータ制御回路１０６が処理するデータ処理タイミングを示す。

１１０１は入力バス１１１より入力される入力データ、１１０２は制御回路１０６により生成され、フレームメモリ１２１に書き込むデータ、１１０３はフレームメモリ１２１から読み出すデータである。

入力バス１１１より入力される映像データはフルカラーディスプレイの場合、ＲＧＢの３チャンネル存在するが、ＲＧＢいずれも同じ操作であるため、図１１ではそのうちの１つのみ示してある。

ａ：ｂと表記したビットデータは、１ラインのデータのうち、第ａ番目の第ｂビット目のビットデータを意味し、１：０であれば、第１番目データのビット０であり、３２０：３であれば、第３２０番目データのビット３データである。

図１１には、１ラインが３２０画素のラインデータが３２０クロックで入力される例が示されており、入力されるデータ１１０１のうち、連続する４ビットの４画素データ毎に、連続する４画素のビット０データ、ビット１データ、ビット２データ、ビット３データにデータの並べ替えを行い、データ１１０２を生成する。

並べ替えられたビットデータ１１０２はフレームメモリ１２１に３２０クロックで書き込まれる。

読み出し時には、例えばＸ−Ｘ’期間の場合、第２ラインのビット２、第９ラインのビット０、第７ラインのビット１の順にデータを供給する必要がある。図１１では、８０クロックで第２ラインのビット２データから３２０画素分読み出し、次の８０クロックで第９ラインのビット０データ、次の８０クロックで第７ラインのビット１を読み出している。

このようにフレームメモリ１２１からデータを読み出すことで、時分割選択時に必要なデータを供給できる。

＜多階調化駆動方法＞
以上、例として４ビット１６階調表示例を示したが、実際、携帯情報端末等で用いられているディスプレイでは６〜８ビット、すなわち６４〜２５６階調表示が求められている。このような多階調表示時でも前述の駆動方法を適用できる。

ただし、時分割選択がゲートドライバ１０３の構成では、最大３ラインに限られる。このような構成であっても、８ビット、２５６階調表示を可能とするデジタル駆動方法について説明する。

８ビット２５６階調表示では、Ｔ０：Ｔ１・・・：Ｔ７＝１：２・・・：１２８として設定され、発光期間の短いサブフレームから発光期間の長いサブフレームまで必要となる。短いサブフレームはパルス間隔が密になり、時分割でゲート線を選択するにはより多くのイネーブル制御ラインを必要とする。また、長いサブフレームは点灯期間が低周波となるため、フリッカの要因となりやすい。

そこで、パルス間隔Ｐ０〜Ｐ７、時分割選択順序を図１２のように設定した。ここでＳＦ７−１、ＳＦ７−２は３本のイネーブル制御ラインでデジタル駆動するためにＳＦ７のパルス区間を例えば均等に分割したそれぞれのパルス間隔Ｐ７−１、Ｐ７−２である。

２つのＰ７のパルス間隔はビットデータ７に対応しているため、Ｐ７−１とＰ７−２のデータは一致している。

図１３には、横軸を時間、縦軸を選択ラインとし、サブフレームＳＦ７を２つに分割した８ビット２５６階調駆動シーケンスが示されている。

例えば、２４０ラインあるパネルを考えると、サブフレームＳＦ０のデータを書き込んでいる選択ラインが第１００ラインである図１４のＸ−Ｘ’期間において、図１２より、サブフレームＳＦ１の選択ラインは第９６ライン、サブフレームＳＦ７−１の選択ラインは８９ラインにあり、それ以降は画面内に存在していないことになる。

図１４は、Ｘ−Ｘ’期間の時分割タイミングチャートであり、１４０１はシフトレジスタ出力Ｖ８９、Ｖ９６、Ｖ１００の出力パルス、１４０２はシフトレジスタ出力Ｖ９０、Ｖ９７、Ｖ１０１の出力パルス、１４０３、１４０４、１４０５はそれぞれイネーブル制御ラインＥ１、Ｅ２、Ｅ３のイネーブルパルス、１４０６はデータドライバ１０２のシフトレジスタの初段に入力するデータ転送開始パルス、１４０７は第１ラッチ３０２のデータ、１４０８は第１ラッチ３０２のデータを第２ラッチ３０３に転送するパルス、１４０９は第２ラッチ３０３のデータである。

シフトレジスタの出力パルスＶ８９、Ｖ９６、Ｖ１００の“Ｈｉｇｈ”期間を３分割した最初の期間で、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｈｉｇｈ”であるため、Ｅ３に接続されているイネーブル回路により、Ｖ９６の信号が有効化され、第９６ラインの選択ラインがアクティブになる。そのタイミングで第２ラッチ３０３にはライン９６のビット１データが保持されているため、第９６ラインの画素にそのデータが書き込まれ、Ｔ１の期間その表示を行う。

２番目の期間では、Ｅ１が“Ｈｉｇｈ”、Ｅ２が“Ｌｏｗ”、Ｅ３が“Ｌｏｗ”であるため、Ｅ１に接続されているイネーブル回路により、Ｖ１００の信号が有効化され、第１００ラインの選択ラインがアクティブになる。そのタイミングで第２ラッチ３０３にはライン１００のビット０データが格納されているため、第１００ラインの画素にそのデータが書き込まれ、Ｔ０の期間その表示を行う。

最後期間では、Ｅ１が“Ｌｏｗ”、Ｅ２が“Ｈｉｇｈ”、Ｅ３が“Ｌｏｗ”であるため、Ｅ２に接続されているイネーブル回路により、Ｖ８９の信号が有効化され、第８９ラインの選択ラインがアクティブになる。そのタイミングで第２ラッチ３０３にはライン８９のビット７データが格納されているため、第８９ラインの画素にそのデータが書き込まれ、Ｔ７−１の期間その表示を行う。

図１２のサブフレーム期間Ｔ０〜Ｔ７で２５６階調表示を行うと、図１５のような入力階調と出力階調の特性が得られる。

このように、サブフレーム間隔が密な部分に、サブフレーム間隔の大きなサブフレームの一部を挿入することで、３本のイネーブル制御ラインで多階調化できる。

（２）第２実施形態
＜画素回路構成＞
図２０は、従来に用いられている画素回路で、図２０において、ダイオードスイッチＴＦＴ２０３、点灯制御ＴＦＴ２０４を略し、駆動ＴＦＴ２０２のドレイン端子を有機ＥＬ素子２０１のアノードに接続した構成である。

図２０の画素回路は、トランジスタ数が少ない構成であるため、回路面積を比較的消費しない。したがって、開口率を向上でき、さらに高精細なパネルを構成できる利点がある。

＜画素駆動方法＞
画素回路は、データドライバ１０２、ゲートドライバ１０３、補助回路３０５を用いて以下のように駆動される。

データドライバ１０２の出力回路３０４がデータライン１０７にオン電流を供給し、選択ライン１０８と補助回路イネーブルライン３１３をアクティブとすると、補助回路３０５がデータライン１０７に接続され、データライン１０７のオン電流が補助回路３０５に流される。

補助回路３０５の駆動ＴＦＴが画素回路の駆動ＴＦＴに対し、ｘを正の実数として、ｘ倍の電流供給力を有するものとすると、データライン１０７にｘ＊ｉの電流を流した際、画素回路には電流は流れず、補助回路にｘ＊ｉの電流が流れる。

データライン１０７には補助回路の駆動ＴＦＴがｘ＊ｉを流す電位が生成され、その電位が画素回路に書き込まれる。

画素回路の駆動ＴＦＴは補助回路の駆動ＴＦＴに対し、ｘ分の１の電流供給力であるので、書き込み電位に対し、電流ｉを生成する。

選択ライン１０８を非アクティブとすると、前記電位は次にアクセスされるまで保持容量２０６に保持され、有機ＥＬ素子２０１を電流ｉで駆動し続ける。

ただし、画素内の駆動ＴＦＴと補助回路の駆動ＴＦＴの特性に差があると、データライン上の電流に対し、均一にｘ分の１の電流が有機ＥＬ素子に流れない。

そこで、補助回路を複数設けた図１８の構成を用いて、補正することが可能である。例えば、図１８（ａ）を用いて特性の近いいずれか一つの補助回路を選択する方法、もしくは各ラインで、データラインに接続する補助回路を変更するなどの方法が考えられる。

図１８（ｂ）を用いれば、いくつかの補助回路を組み合わせて特性を補正することができ、また各ラインで組み合わせを変更するなどの方法が適用できる。

（３）第３実施形態
＜全体構成＞
図１９には第３実施形態の全体構成が示されている。

有機ＥＬディスプレイ２は、図１の有機ＥＬディスプレイ１において、データライン１０７に接続され、所定のプリチャージ電位を供給するプリチャージ回路１０４、プリチャージイネーブルライン１１５が付加されて構成される。

プリチャージ回路１０４を設けた場合、データドライバ１０２の出力回路３０４はオフ電位を供給する必要がないため、図１６の出力回路構成において、オフ電位スイッチＴＦＴ１６０１は略すことができる。

＜駆動方法＞
プリチャージ回路１０４を用いてデジタル駆動を行う方法について以下説明する。

図２１は図６のＸ−Ｘ’期間の時分割選択タイミングチャートで、７１０はプリチャージイネーブルライン１１５に供給されるプリチャージパルス、７１１はデータライン１０７上のデータ信号である。

図２１において、各３分割された選択期間の前半で、プリチャージイネーブルラインがアクティブであることから、データライン１０７にはまずプリチャージ電位が供給されている。

図２の画素回路において、第１、第２選択ライン１０８、１０９がアクティブになると、まず、画素内に前記プリチャージ電位が書き込まれる。このプリチャージ電位は駆動ＴＦＴ２０２をオフするレベル、すなわちオフ電位である。

次に、補助回路１１０がデータライン１０７に接続され、データドライバ１０２の出力回路３０４がオン電流を供給すれば、その後、データライン１０７にデータ電流が供給され、補助回路の駆動ＴＦＴと画素内の駆動ＴＦＴの電流供給力に応じたデータ電流が画素回路に書き込まれる。

オフ電位スイッチ１６０１が略された、データドライバ１０２の出力回路３０４の出力がハイインピーダンスとなると、データライン１０７にはプリチャージ回路１０４に供給されたオフ電位がそのまま維持されるため、画素内にはオフ電位が保持される。

以降の駆動方法は第１実施形態と同じで、同様な電流駆動型デジタル駆動を行うことができる。

第１実施形態の全体構成図である。 画素回路構成図である。 データドライバ内部構成図である。 ゲートドライバの内部構成図である。 ４ビット１６階調デジタル駆動のサブフレームチャートである。 ゲートドライバのタイミングチャートである。 時分割選択タイミングチャートである。 時分割選択タイミングチャートである。 ４ビット１６階調デジタル駆動サブフレーム設定テーブルである。 ４ビット１６階調入出力階調特性図である。 ４ビット１６階調デジタル駆動データ処理タイミングチャートである。 ８ビット２５６階調サブフレーム設定テーブルである。 ８ビット２５６階調デジタル駆動のサブフレームチャートである。 時分割選択タイミングチャートである。 ８ビット２５６階調入出力階調特性図である。 出力回路の内部構成図である。 補助回路の内部構成図である。 複数の補助回路の構成図である。 第３実施形態の全体構成図である。 画素回路構成図である。 時分割タイミングチャートである。

符号の説明

１０１ アクティブマトリクス型表示アレイ、１０２ データドライバ、１０３ ゲートドライバ、１０４ プリチャージ回路、１０５ 表示デバイス、１０６ 制御回路、１０７ データライン、１０８ 第１選択ライン、１０９ 第２選択ライン、１１０ 補助回路、１１１ 入力バス、１１２ データ制御バス、１１３ ゲート制御バス、１１４ メモリバス、１２１ フレームメモリ、２０１ 有機ＥＬ素子、２０２ 駆動ＴＦＴ、２０３ ダイオードスイッチＴＦＴ、２０４ 点灯制御ＴＦＴ、２０５ ゲートＴＦＴ、２０６ 保持容量、２１１ 電流供給ライン、２１２ 固定電位ライン、３０１ シフトレジスタ、３０２ 第１ラッチ回路、３０３ 第２ラッチ回路、３０４ 出力回路、３０５ 補助回路、３１１ データバス、３１２ データ転送制御ライン、３１３，３１４ 補助回路イネーブルライン、４０１ シフトレジスタ、４０２ イネーブル回路、４０３ レベルシフタ、４０４ バッファ回路、１６００ 入力部、１６０１ オフ電位スイッチＴＦＴ、１６０２ オン電流生成ＴＦＴ、１６０３ レベルシフタ、１６０４，１６０５ リセットＴＦＴ、１６０６，１６０７ スイッチＴＦＴ、１６０８ リセット容量、１６１０ 出力制御ライン。

Claims (10)

1. 電流駆動されるダイオード型発光素子と前記ダイオード型発光素子を制御する複数の薄膜トランジスタとを１つの画素回路として、前記画素回路をマトリクス状に配置したアクティブマトリクス型表示アレイと、
   前記マトリクスの各列に対応して設けられ、対応する列の画素回路にデータ信号を供給するデータラインと、
   前記データラインへの前記データ信号の供給を制御するデータドライバと、
   前記マトリクスの各行に対応して設けられ、対応する行の画素回路に選択信号を供給する選択ラインと、
   前記選択ラインに選択信号を供給するゲートドライバと、
   を有し、
   前記データ信号は、オン電流を供給するか否かで、「１」、「０」を表すデジタル信号であり、
   さらに、
   前記データラインに接続される補助回路を有し、
   前記補助回路は、データラインに供給されるオン電流の一部を流すトランジスタと、その状態におけるトランジスタのゲート電圧を保持するコンデンサを有し、前記データラインに供給された前記データドライバからのデータ信号の前記オン電流の一部を流すことが可能であり、
   前記画素回路は、この補助回路のコンデンサに保持された電圧に応じて前記ダイオード型発光素子を電流駆動する
   ことを特徴とする表示装置。
2. 請求項１に記載の表示装置において、
   前記データドライバは、オン電流を供給しない場合には、所定のオフ電位をデータラインに供給することを特徴とする表示装置。
3. 請求項１に記載の表示装置において、
   前記データラインに対し、データ信号の供給に先立って所定のプリチャージ電圧を供給するプリチャージ回路を有し、このプリチャージ回路が所定のオフ電位をデータラインに供給することを特徴とする表示装置。
4. 請求項１〜３のいずれか１つに記載の表示装置において、
   前記データドライバは、１フレームにおける画素毎の表示データに基づいて、各画素についての１フレーム内の複数のサブフレームにおける前記データ信号の「１」、「０」を決定し、サブフレーム毎に前記データ信号をデータラインに供給することを特徴とする表示装置。
5. 請求項４に記載の表示装置において、
   前記データドライバは、１つのデータラインに対し、異なる行であって、異なるサブフィールドの画素についてのデータ信号を順次供給し、
   前記ゲートドライバは、データラインに供給されるデータ信号を供給すべき行の選択ラインをデータ信号の供給に同期して順次選択することを特徴とする表示装置。
6. 請求項１に記載の表示装置において、
   前記補助回路は、電流供給力が画素回路と比較して大きいことを特徴とする表示装置。
7. 請求項６に記載の表示装置において、
   前記補助回路は、１つのデータラインに対し異なる電流供給力を有する複数の補助回路から構成されることを特徴とする表示装置。
8. 請求項６または７のいずれか１つに記載の表示装置において、
   前記補助回路は、スイッチを介しデータラインに接続され、１水平期間に少なくとも１回、前記データラインに接続されることを特徴とする表示装置。
9. 請求項６〜８のいずれか１つに記載の表示装置において、
   前記データドライバは同じデータ電圧に対し、複数のデータ電流を前記データラインに供給することが可能であり、１水平期間中に前記複数のデータ電流を切り替えることを特徴とする表示装置。
10. 請求項９に記載の表示装置において、
    前記複数のデータ電流は、前記データラインに、１水平期間の前半に画素に書き込むデータ電流より大きい電流として供給されることを特徴とする表示装置。

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