KR100692281B1

KR100692281B1 - 칩 인덕터 및 그 제조 방법

Info

Publication number: KR100692281B1
Application number: KR1020057021067A
Authority: KR
Inventors: 하야미 쿠도; 마사히코 카와구치; 야스히로 나카타
Original assignee: 가부시키가이샤 무라타 세이사쿠쇼
Priority date: 2004-01-23
Filing date: 2004-11-17
Publication date: 2007-03-12
Also published as: KR20060009302A; TW200525560A; US7460000B2; JPWO2005071699A1; EP1708209A4; TWI248091B; WO2005071699A1; EP1708209A1; JP4140061B2; US20070069844A1

Abstract

본 발명은 소형·박형이라고 하는 특징을 확보하면서 양호한 Q 특성을 실현한 칩 인덕터 및 그 제조 방법을 제공한다. 칩 인덕터(1)는 도체 패턴(31, 32, 33, 34)과 절연층(35, 36, 37, 38)을 세라믹스 기판(2)상에 교대로 복수 적층하고, 이것들 복수의 도체 패턴(31, 32, 33, 34) 끼리를 그 적층 방향으로 직렬 접속하여 하나의 코일(30)을 형성함으로써 이루어진다. 구체적으로는, 세라믹스 기판(2)의 바로 위에 형성된 최하층의 도체 패턴(31)의 턴수를 다른 복수의 도체 패턴(32, 33, 34)의 턴수보다도 많이 설정하고, 또한 다른 복수의 도체 패턴(32, 33, 34)의 턴수를 서로 거의 같은 턴수로 설정한다. 바람직하게는, 도체 패턴(31)의 턴수를 다른 도체 패턴(32, 33, 34)의 턴수의 약 1.5배로 설정한다.

칩 인덕터, 도체 패턴, 기판

Description

칩 인덕터 및 그 제조 방법{CHIP INDUCTOR AND PROCESS FOR PRODUCING THE SAME}

본 발명은 코일을 형성하는 도체 패턴과 절연층을 교대로 적층하여 이루어지는 칩 인덕터 및 그 제조 방법에 의한 것이다.

칩 인덕터는 외형이 소형·박(薄)형의 칩 형상으로 형성되어 있고, 전자 기기의 소형화·박형화에 대응된 지극히 고성능이고 범용성이 높은 전자 부품의 1종류이며, 예컨대 노이즈 필터로서 여러가지의 전자 회로에 조립되어 사용되고 있다.

이 종류의 인덕터에 의한 제 1 종래 기술 예로서, 예컨대, 특허문헌 1에 개시된 기술이 있다. 이 인덕터는 코일 도체와 저유전율 절연막을 절연성 기판상에 교대로 적층해 가고, 각 저유전율 절연막의 상하의 코일 도체 끼리를 그 저유전율 절연막에 형성된 창부를 통하여 접속(소위 층간 접속)함으로써, 칩 인덕터 전체로서 직렬로 된 일련의 코일을 형성하는 적층 인덕터이다. 그리고, 이 적층 인덕터는 상기 일련의 코일 전체의 인덕턴스를 보다 크게 하기 위하여 코일 도체와 저유전율 절연막의 적층체를 더욱 다층화하고 있다. 즉, 코일 전체의 합계 턴(turn)수를 많게 함으로써, 각 코일 도체의 선폭 및 두께를 확보하여 저직류 저항화를 달성하면서, 소망의 고인덕턴스값을 얻고 있다. 이 결과, 양호한 Q 특성을 실현하지 못한다 고 하는 것이다.

또한, 제 2 종래 기술로서, 예컨대, 특허문헌 2에 개시된 기술이 있다. 이 기술은 상기와 같은 적층 인덕터에 있어서의 적층체의 상층측이나 하층측에 턴수가 많은 코일 도체를 배치하고, 이들 상층 및 하층에 끼워진 중간층에 턴수가 적은 코일 도체를 배치함으로써 코일 전체에 있어서의 직류 저항값의 분포를 다르게 하고 있다. 즉, 적층체의 중심부(중간층의 부분)를 저직류 저항화함과 아울러, 상층이나 하층과 같은 외측 근방의 부분을 고직류 저항화한다. 이것에 의해, 적층체의 제조시의 압착 변형을 작게 함과 아울러, 적층 인덕터의 방열 특성의 향상을 도모하고 있다.

특허문헌 1: 일본 특허 공개평 9-17634호 공보

특허문헌 2: 일본 특허 공개 2002-246231호 공보

그러나, 상기한 제 1 종래 기술에서는 다음과 같은 문제가 생길 우려가 있다.

즉, 코일 전체의 인덕턴스를 크게 하기 위하여, 코일 도체와 저유전율 절연막의 적층체를 더욱 다층화하면, 선폭은 가늘게 되지 않더라도 해결되지만, 그 다층화된 부분만 적층체의 전체적인 외형 치수의 두께(높이)가 커지게 되고, 소형·박형이라고 하는 칩 인덕터로서의 특징을 손상해 버릴 우려가 있다.

또한, 제 2 기술에서는 턴수가 많은 코일 도체를 적층체의 상층측이나 하층측에 배치하므로, 인덕턴스를 높게 하면서 양호한 방열 특성을 얻을 수 있지만, 턴수가 적은 층에서는 직류 저항값를 작게 하기 위하여, 코일 도체의 선폭을 크게 하 지 않으면 안되고, 그 만큼 코일의 내경도 작아져 인덕턴스가 낮아지고, Q 특성이 저하될 우려가 있다. 또한, 턴수가 많은 층에서는 선폭의 설정이 제한된다. 이 때문에, 이 층을 소성하면, 이 층의 선폭이 수축되어 가늘어지고, 이 결과, 직류 저항값이 증대한다고 하는 문제도 있다.

본 발명은 상술한 과제를 해결하기 위하여 이루어진 것으로, 소형·박형이라고 하는 특장을 확보하면서 양호한 Q 특성을 실현한 칩 인덕터 및 그 제조 방법을 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위하여, 청구항 1의 발명은 기판과 이 기판상에 도체 패턴과 절연층이 교대로 복수 적층되어 이루어지고, 또한 복수의 도체 패턴 끼리가 그 적층 방향으로 직렬 접속되어 이루어지는 하나의 코일을 갖는 적층체로 구성되는 칩 본체; 및 이 칩 본체의 양측 단면에 각각 부설되며 또한 한쪽이 하나의 코일의 한쪽단에 접속되고 다른 쪽이 하나의 코일의 다른 쪽단에 접속된 1쌍의 외부 접속 전극을 구비하는 칩 인덕터로서: 하나의 코일을 형성하는 복수의 도체 패턴의 외경 치수를 거의 같게 설정하고, 또한 상기 복수의 도체 패턴 중 하측 반부에 존재하는 복수의 도체 패턴 중 어느 하나를 최다 턴수의 도체 패턴으로 하고, 칩 본체를 구성하는 적층체의 두께와 기판의 두께를 거의 같게 설정하여, 최하층의 도체 패턴을 칩 본체의 거의 중앙부에 위치시킨 구성으로 한다.

이러한 구성에 의해, 복수의 도체 패턴을 직렬 접속하여 이루어지는 하나의 코일에 있어서, 복수의 도체 패턴 중 하측 반부에 존재하는 복수의 도체 패턴 중 어느 하나가 최다 턴수의 도체 패턴이 되므로, 그 만큼 인덕턴스가 높아진다. 그리고, 상기 도체 패턴 이외의 다른 복수의 도체 패턴은 턴수가 적으므로, 코일 전체로서의 직류 저항을 낮은 값으로 유지할 수 있다.

청구항 2의 발명은 청구항 1에 기재된 칩 인덕터에 있어서, 최하층의 도체 패턴을 최다 턴수의 도체 패턴으로 설정함과 아울러, 다른 복수의 도체 패턴의 턴수를 서로 거의 같은 턴수로 설정한 구성으로 한다.

이러한 구성에 의해, 하나의 코일에 있어서, 최하층의 도체 패턴만이 최다 턴수가 되므로, 그 만큼 인덕턴스가 높아진다. 더욱이, 최하층의 도체 패턴 이외의 대다수를 차지하는 다른 복수의 도체 패턴은 턴수가 적어져서 완료되므로, 코일 전체로서의 직류 저항을 더욱 낮은 값으로 유지할 수 있다. 또한, 최하층의 도체 패턴만을 최다 턴수로 하여, 그 인덕턴스를 높게 하고 있으므로, 도체 패턴의 적층수를 증가시키지 않더라도 완료된다.

청구항 3의 발명은 청구항 2에 기재된 칩 인덕터에 있어서, 최하층의 도체 패턴의 턴수를 다른 복수의 도체 패턴의 턴수의 약 1.5배로 설정한 구성으로 한다.

이러한 구성에 의해, 하나의 코일 전체로서의 인덕턴스값을 더욱 향상시킬 수 있음과 아울러, 직류 저항값의 증대를 더욱 억제할 수 있다.

청구항 4의 발명은 청구항 3에 기재된 칩 인덕터에 있어서, 최하층의 도체 패턴의 턴수를 약 1.5권으로 하고, 다른 도체 패턴의 턴수를 약 1권으로 한 구성으로 한다.

청구항 5의 발명은 청구항 1 내지 청구항 4 중 어느 하나에 기재된 칩 인덕터에 있어서, 각 외부 접속 전극은 칩 본체의 상면으로부터 측단면을 통하여 하면에 이르는 단면이 거의 コ자 형상을 이루는 구성으로 했다.

청구항 6의 발명은 청구항 5에 기재된 칩 인덕터에 있어서, 각 외부 접속 전극을 코일이 만드는 자속이 상기 외부 접속 전극의 부분으로서 칩 본체 상면 및 하면에 위치하는 부분을 통과하지 않도록 형성한 구성으로 한다.

이러한 구성에 의해, 이 칩 인덕터에 있어서의 하나의 코일에 의해 생기는 자계가 외부 접속 전극에 의해 방해될 수 있는 것을 회피할 수 있다.

청구항 7의 발명은 청구항 1 내지 청구항 6 중 어느 하나에 기재된 칩 인덕터에 있어서, 복수의 도체 패턴은 절연층에 형성된 개구부를 통하여 적층 방향으로 직렬 접속되어 하나의 코일을 이루는 것인 구성으로 했다.

청구항 8의 발명은, 청구항 1 내지 청구항 7 중 어느 하나에 기재된 칩 인덕터에 있어서, 기판은 세라믹스 기판 또는 웨이퍼이며, 도체 패턴은 감광성 도체 페이스트를 패터닝하고 소성하여 이루어진 것이고, 절연층은 절연재 페이스트를 소성하여 이루어진 것인 구성으로 했다.

청구항 9의 발명은 청구항 1 내지 청구항 8 중 어느 하나에 기재된 칩 인덕터에 있어서, 복수의 도체 패턴은 서로 선폭이 거의 같게 설정되어 있는 구성으로 했다.

또한, 청구항 1O의 발명은 감광성 도체 페이스트를 패터닝하여 소성함으로써 도체 패턴을 형성하는 공정; 및 이 공정에 이어서 절연층을 소성하는 공정을 세라믹스 기판 또는 웨이퍼상에 교대로 복수회 반복하여, 복수의 도체 패턴 끼리를 그 적층 방향으로 직렬 접속하여 이루어지는 하나의 코일을 가진 칩 인덕터를 제조하는 칩 인덕터 제조 방법으로서: 복수의 도체 패턴 중 세라믹스 기판 또는 웨이퍼의 바로 위에 형성되는 최하층의 도체 패턴의 턴수를 다른 복수의 도체 패턴의 턴수보다도 많게 설정하고, 또한 다른 복수의 도체 패턴의 턴수를 서로 거의 같은 턴수로 설정하는 구성으로 했다.

이러한 구성에 의해, 최하층의 도체 패턴이 세라믹스 기판 또는 웨이퍼의 바로 위에 형성되어 있으므로, 소성 시의 수축이 절연층상에 형성된 다른 복수의 도체 패턴보다도 적어진다. 이 결과, 소망의 선폭을 확보하면서, 턴수를 다른 복수의 도체 패턴의 턴수보다도 많게 할 수 있다.

청구항 11의 발명은 청구항 1O에 기재의 칩 인덕터 제조 방법에 있어서, 최하층의 도체 패턴을 다른 복수의 도체 패턴의 턴수의 약 1.5배의 턴수로 형성하는 구성으로 했다.

이러한 구성에 의해, 소성 시에 있어서의 최하층의 도체 패턴의 수축율이 낮은 것에 의한 턴수의 증가 가능화와 소성된 선폭의 축소의 억제가 서로 어울려서, 완성된 하나의 코일 전체로서의 인덕턴스값의 향상과 직류 저항값의 증대의 억제가 더욱 향상된다.

청구항 12의 발명은 청구항 10 또는 청구항 11에 기재된 칩 인덕터 제조 방법에 있어서, 절연층에 개구부를 형성하고, 그 개구부를 통하여 복수의 도체 패턴 끼리를 그 적층 방향으로 직렬 접속하여, 하나의 코일을 형성하는 구성으로 했다.

이상 설명한 바와 같이, 청구항 1 내지 청구항 9의 발명에 의한 칩 인덕터에 의하면, 복수의 도체 패턴을 직렬 접속하여 이루어지는 하나의 코일의 인덕턴스를 높게 할 수 있음과 아울러 그 직류 저항을 낮은 값으로 유지할 수 있으므로, 코일 전체의 Q 특성을 향상시킬 수 있다.

특히, 청구항 2의 발명에 의한 칩 인덕터에 의하면, 하나의 코일에 있어서의 최하층의 도체 패턴만이 최다 턴수가 되므로, 그 만큼 인덕턴스가 높아진다. 게다가, 이것 이외의 대다수를 차지하는 다른 복수의 도체 패턴을 많은 턴수로 하지 않더라도 해결되므로, 코일 전체로서의 직류 저항을 낮은 값으로 유지할 수 있고, 그 결과, 코일 전체의 Q 특성을 향상시킬 수 있다. 게다가, 그와 같이 최하층의 도체 패턴만을 최다 턴수로 함으로써 인덕턴스를 향상시키고 있으므로, 도체 패턴의 적층수를 증가시키지 않고, 인덕터 전체의 박형화를 도모할 수 있다.

또한, 청구항 3의 발명에 의한 칩 인덕터에 의하면, 최하층의 도체 패턴의 턴수를 다른 복수의 도체 패턴의 턴수의 약 1.5배로 설정한 구성으로 했으므로, 하나의 코일 전체로서의 인덕턴스값의 향상과 직류 저항값의 증대의 억제를 도모할 수 있고, 코일 전체의 Q 특성을 더욱 향상시킬 수 있다.

또한, 청구항 6의 발명에 의한 칩 인덕터에 의하면, 하나의 코일에 의해 생기는 자계가 외부 접속 전극에서 방해되는 것을 회피할 수 있으므로, 코일 전체의 인덕턴스를 더욱 향상시켜, Q 특성의 보다 큰 향상을 달성할 수 있다.

또한, 청구항 10 내지 청구항 12의 발명에 의한 칩 인덕터 제조 방법에 의하면, 소망의 선폭을 확보하면서, 최하층의 도체 패턴의 턴수를 다른 복수의 도체 패턴의 턴수보다도 많게 할 수 있으므로, 적층수를 증대시키지 않고 최하층의 도체 패턴만을 많은 턴수로 하여 인덕턴스를 높게 할 수 있고, 또한 그 이외의 다른 복수의 도체 패턴의 턴수를 적게 하여, 선폭을 확보할 수 있다. 또한, 최하층의 도체 패턴의 소성시에 있어서의 수축이 절연층상에 형성된 다른 복수의 도체 패턴보다도 적고, 거의 소망의 선폭을 유지하므로, 코일 전체의 직류 저항값을 낮게 할 수 있고, 이 결과, 인덕터 전체를 박형인 채로 유지하면서, 코일 전체의 Q 특성을 향상시키는 것이 가능해진다.

도 1은 본 발명의 일실시예에 의한 칩 인덕터의 분해 사시도이다.

도 2는 칩 인덕터의 외관을 나타내는 사시도이다.

도 3은 비아 홀의 부분을 나타내는 도 2의 화살표 A-A 단면도이다.

도 4는 코일과 외부 접속 전극의 접속 부분을 나타내는 도 2의 화살표 B-B 단면도이다.

도 5는 칩 인덕터의 제조 프로세스의 주요한 흐름을 나타낸 공정도이다.

도 6은 최하층의 도체 패턴의 소성시에 있어서의 상태를 나타내는 단면도이다.

도 7은 다른 도체 패턴의 소성시에 있어서의 선폭 방향의 수축 현상을 모식적으로 나타낸 단면도이다.

도 8은 최다 턴수의 도체 패턴을 최하층으로 하여 칩 인덕터의 거의 중앙부에 위치시킨 경우의 자계의 분포 상태를 모식적으로 나타낸 단면도이다.

도 9는 최다 턴수의 도체 패턴을 칩 인덕터의 상부에 배치한 경우의 자계의 분포 상태를 모식적으로 나타낸 단면도이다.

이하, 본 발명의 최선의 형태에 대해서 도면을 참조하여 설명한다.

실시예 1

도 1은 본 발명의 일실시예에 의한 칩 인덕터의 분해 사시도이며, 도 2는 그 외관을 나타내는 사시도이며, 도 3은 비아 홀의 부분을 나타내는 도 2의 화살표 A-A 단면도이고, 도 4는 그 내부에 형성된 코일과 외부 접속 전극의 접속 부분을 나타내는 도 2의 화살표 B-B 단면도이다.

이 실시예의 칩 인덕터(1)는 세라믹스 기판(2)과, 그 위에 적층 형성된 적층체(3)와, 그 세라믹스 기판(2) 및 적층체(3)로 이루어지는 칩 본체의 좌우 양단에 각각 부설된 외부 접속 전극(4-1, 4-2)으로 구성되어 있다.

세라믹스 기판(2)은 알루미나 재료를 소성하여 형성한 두께 0.15[mm]의 기판을 종×횡이 약 0.6[mm]×0.3[mm]이라고 하는 미소 치수로 절단한 것이다.

적층체(3)는, 도 1에 나타낸 바와 같이, 외경 치수(R)가 같은 복수의 도체 패턴(31∼34)과 복수의 절연층(35∼38)을 교대로 적층한 것이다.

복수의 도체 패턴(31∼34) 중의 도체 패턴(31)은 최다 턴수의 도체 패턴이며, 세라믹스 기판(2)의 표면 바로 위에 형성되어 최하층에 위치되어 있다. 이 도체 패턴(31)의 턴수는 약 1.5권이며, 다른 도체 패턴(32, 33, 34)의 턴수보다도 약 1.5배의 턴수로 설정되어 있다. 따라서, 다른 도체 패턴(32, 33, 34)의 턴수는 모두 약 1권으로 설정되어 있다.

이와 같이 구성된 도체 패턴(31∼34)은 서로 거의 같은 선폭으로 설정되어 있고, 또한, 도체 패턴(31∼34)은 개구부로서의 비아 홀(51, 52, 53)을 각각 통하여 그 적층 방향으로 순서대로 직렬 접속되어 하나의 코일(30)을 이루고 있다.

구체적으로는, 도 3에도 나타낸 바와 같이, 턴수가 1.5권인 도체 패턴(31)이 세라믹스 기판(2)의 바로 위에 형성되어 있고, 절연층(35)이 이 도체 패턴(31)과 세라믹스 기판(2) 표면을 덮도록 적층 형성되어 있다. 그리고, 절연층(35)의 표면상에 턴수가 약 1권인 도체 패턴(32)이 형성되어, 이 도체 패턴(32) 및 절연층(35)의 표면을 덮도록 절연층(36)이 적층 형성되어 있다. 더욱이, 그 절연층(36)의 표면상에는 약 1권의 도체 패턴(33)이 형성되어, 이 도체 패턴(33) 및 절연층(36)의 표면을 덮도록 절연층(37)이 적층 형성되어 있다. 그리고, 이 절연층(37)의 표면상에 약 1권의 도체 패턴(34)이 형성되어, 외층으로서 겸용되는 절연층(38)이 이 도체 패턴(34) 및 절연층(37) 표면을 덮도록 적층 형성되어 있다.

이러한 적층체(3)의 각 부위를 구성하는 도체 패턴(31∼34)은, 후술하는 바와 같이, 은 및 유리 등을 주재료로 하는 감광성 도전 페이스트를 패터닝·소성하여 이루어지고, 절연층(35∼38)은 유리 등을 주재료로 하는 절연 페이스트를 인쇄·소성하여 이루어진다.

또한, 이 적층체(3)의 두께는 세라믹스 기판(2)의 두께와 동일하고, 약 0.15[mm]로 되어 있다. 즉, 세라믹스 기판(2)의 두께는 칩 인덕터 전체의 두께의 거의 반으로 설정되어 있다. 따라서, 세라믹스 기판(2)의 표면 바로 위에 형성된 최하층의 도체 패턴(31)은 세라믹스 기판(2)과 적층체(3)로 구성되는 칩 본체의 두 께 방향에 있어서, 거의 중앙부에 위치하고 있는 것으로 된다.

외부 접속 전극(4-1, 4-2)은, 도 2에 나타낸 바와 같이, 거의 コ자 형상을 이루고, 세라믹스 기판(2)과 적층체(3)로 구성되는 칩 본체의 양측단면에 이 각 측단면을 포함하여 상면의 일부분 및 하면의 일부분을 덮도록 각각 부설되어 있다. 즉, 외부 접속 전극(4-1, 4-2)은, 도 3에 나타낸 바와 같이, 칩 본체의 상면인 절연층(38)의 상면으로부터 칩 본체의 측단면(도 3의 좌, 우측면)을 통하여 칩 본체의 하면인 세라믹스 기판(2)의 하면에 이르는 단면이 거의 コ자 형상을 이룬다. 이들 외부 접속 전극(4-1, 4-2)은 코일(30)의 양단자에 각각 접속되어 있다. 구체적으로는, 도 4에 나타낸 바와 같이, 외부 접속 전극(4-1)은 도체 패턴(31)에 접속되고, 외부 접속 전극(4-2)은 도체 패턴(34)에 접속되어 있다. 이들 외부 접속 전극(4-1, 4-2)의 표면에는 각각 Ni, Sn, Cu 등의 도금이 행해져서, 도전성 및 외부와의 접속성 등이 양호한 것으로 되어 있다.

이어서, 이 칩 인덕터의 제조 방법에 대해서 설명한다.

도 5는 이 칩 인덕터의 제조 프로세스의 주요한 흐름을 나타낸 공정도이다.

우선, 도 5(a)에 나타낸 바와 같이, 감광성 도체 페이스트(39)를 세라믹스 기판(2)의 표면상에 도포한다. 그리고, 그것을 포토리소그래피법에 의해 패터닝하여, 약 1.5권의 부분적인 시트 코일 형상의 미소성 패턴으로 한 후, 소성하여, 도 5(b)에 나타낸 바와 같이, 약 1.5권의 최하층의 도체 패턴(31)을 형성한다.

그런데, 미소성 도체 패턴은 소성시에 수축되려 하지만, 세라믹스 기판(2)상에 형성되어 있으므로, 도체 패턴(31)의 소성시에 있어서의 선폭의 수축은 다른 도 체 패턴(32, 33, 34)의 선폭의 수축에 비하여 대단히 작다.

상기 공정에 이어서, 도 5(c)에 나타낸 바와 같이, 절연층(35)을 도체 패턴(31)과 세라믹스 기판(2) 표면을 덮도록 제막하고, 비아 홀(51)을 형성한 후, 소성 한다.

그리고, 도 5(d)에 나타낸 바와 같이, 상기와 같은 감광성 도체 페이스트(39)를 절연층(35)의 표면상에 도포하고(도시되지 않음), 이 페이스트를 포토리소그래피법에 의해 패터닝함으로써, 약 1권의 부분적인 시트 코일 형상의 미소성 패턴을 형성한다. 이 때, 감광성 도체 페이스트(39)가 비아 홀(51)에 들어간다. 이러한 상태에서 패턴을 소성 인쇄함으로써, 패턴수가 약 1권인 도체 패턴(32)이 형성되어, 이 도체 패턴(32)이 비아 홀(51)을 통하여 도체 패턴(31)과 전기적으로 접속된 상태가 된다.

이 때의 소성에서는, 절연층(35)은 유리를 주재료로 하고, 또한 그 위의 미소성 도체 패턴은 은페이스트 재료로 이루어지므로, 유리가 은의 소결 보조재로서 작용하고, 도체 패턴(32)의 선폭의 수축율을 높인다. 따라서, 소성에 의해 얻어진 도체 패턴(32)은 도체 패턴(31)의 경우보다도 대폭적으로 수축된다. 그러나, 이 도체 패턴(32)은 최하층의 도체 패턴(31)보다도 적은 턴수로 설정되어 있으므로, 상기와 같은 수축에 의한 선폭의 감소 분을 미리 고려하여, 그 만큼 미소성 도체 패턴(32)의 선폭 등의 치수를 크게 해 두는 것이 가능하다. 이렇게 하여, 소성시에 선폭이 감소되는 우려가 높은 절연층(35)상의 도체 패턴(32)에 대해서도, 소망의 선폭으로 형성할 수 있다. 보다 바람직하게는, 도체 패턴(32)의 선폭이 도체 패턴 (31)의 선폭과 거의 같아지도록 설정된다.

이어서, 도 5(e)에 나타낸 바와 같이, 절연층(36)을 도체 패턴(32)과 절연층(35) 표면을 덮도록 제막하고, 비아 홀(52)을 형성한 후, 소성한다.

그리고, 도 5(f)에 나타낸 바와 같이, 이 절연층(36)상에, 도체 패턴(32)과 동 턴수의 도체 패턴(33), 절연층(35)과 마찬가지로 비아 홀(53)을 갖는 절연층(37), 도체 패턴(32)과 동 턴수의 도체 패턴(34), 보호층으로서 겸용되는 절연층(38)을 이 순서대로 순차 적층 형성해 간다. 그리고, 이렇게 하여 제작된 웨이퍼를 스크라이브 및 롤러 브레이크에 의해 분할하고, 약 0.6[mm]×0.3[mm]의 각각의 칩 본체를 제작한다.

이렇게 하여 제작된 칩 본체의 적층체(3)의 내부에는 약 1.5권의 최하층 도체 패턴(31)과 약 1권의 다른 도체 패턴(32, 33, 34)이 그 적층 방향으로 비아 홀(51, 52, 53)을 통하여 직렬 접속되어, 하나의 코일(30)이 형성되어 있다.

따라서, 외부 접속 단자(4-1, 4-2)를 이 하나의 코일(30)의 양단에 접속시킨 상태에서, 칩 본체의 양측단(1a, 1b)에 각각 인화·도금 등을 하여 부설함으로써, 도 1 내지 도 3에 나타낸 칩 인덕터(1)를 완성시킨다.

그 다음, 이 실시예의 칩 인덕터와 그 제조 방법에 있어서의 작용 및 효과에 대해서 설명한다.

우선, 소성시에 있어서의 도체 패턴(31∼34)의 수축 작용과 그 효과에 대해서 서술한다.

도 6은 최하층의 도체 패턴의 소성시에 있어서의 상태를 나타내는 단면도이 며, 도 7은 다른 도체 패턴의 소성시에 있어서의 선폭 방향의 수축 현상을 모식적으로 나타낸 단면도이다.

도 6에 나타낸 바와 같이, 최하층의 도체 패턴(31)은 세라믹스 기판(2)의 바로 위에 형성된다. 따라서, 도체 패턴(31)의 소결 보조재로서 작용하는 유리가 세라믹스 기판(2)에 존재하지 않으므로, 미소성 도체 패턴(31') 전체를 소성하여도, 도체 패턴(31)의 선폭은 대부분 감소하지 않는다.

이와 같이, 세라믹스 기판(2)의 바로 위에 형성되는 도체 패턴(31)은 소성 공정을 거쳐도, 도체 패턴(32, 33, 34)에 비하여 그 수축이 대단히 작으므로, 소성후도 그 단면적을 소망의 크기로 유지할 수 있다. 따라서, 선폭 수축에 의한 직류 저항값의 증대를 억제하면서, 다턴화에 의한 인덕턴스의 증가를 도모할 수 있고, 그 결과, 코일(30)의 Q 특성을 향상시킬 수 있다. 더욱이, 도체 패턴(31)에 있어서, 턴수를 얻음으로써, 다른 도체 패턴(32, 33, 34)의 적층수를 증가시키지 않더라도 해결되고, 이 결과, 칩 인덕터(1) 전체의 박형화가 가능해진다.

한편, 도체 패턴(32, 33, 34)에 대해서는, 도 7(a)에 나타낸 바와 같이, 소성전에, 도체 패턴[32'(33', 34')]이 절연층[35(36, 37)]상에 있으므로, 절연층[35(36, 37)]의 주성분인 유리가 도체 패턴[32'(33', 34')]의 은의 소결 보조재로서 작용한다. 이 결과, 소성시에, 도 7(b)에 나타낸 바와 같이, 도체 패턴[32(33, 34)]의 선폭이 도체 패턴(31)의 경우보다도 대폭적으로 수축된다. 그러나, 도체 패턴[32(33, 34)]의 턴수는 약 1권이며, 최하층의 도체 패턴(31)보다도 적은 턴수로 설정되어 있으므로, 미소성 도체 패턴[32'(33', 34')]의 선폭의 치수를 완성 선폭 보다도 미리 크게 해 둘 수 있다. 따라서, 소성시에 있어서의 선폭의 감소분을 미리 예상하여, 미소성 도체 패턴[32'(33', 34')]의 선폭을 크게 설정해 둠으로써, 도체 패턴(31)과 거의 같은 선폭의 도체 패턴[32(33, 34)]을 형성할 수 있다.

이와 같이, 도체 패턴(32, 33, 34)은 적은 턴수로 소망의 선폭으로 형성될 수 있으므로, 코일(30) 전체로서의 직류 저항을 낮은 값으로 유지할 수 있고, 이 결과, 코일(30) 전체의 Q 특성을 향상시킬 수 있다.

그 다음, 도체 패턴(31∼34)의 턴수의 설정에 대해서 서술한다.

이 실시예에서는, 도 1에 나타낸 바와 같이, 최하층의 도체 패턴(31)의 턴수를 약 1.5턴으로 하고, 다른 복수의 도체 패턴(32, 33, 34)의 턴수를 같게 거의 1턴으로 함으로써, 하나의 코일(30) 전체로서의 인덕턴스값의 향상과, 직류 저항값의 증대의 억제를 도모하고, 코일 전체의 Q 특성의 더 나은 향상을 달성하고 있다.

이것은 최하층의 도체 패턴의 턴수를 과다하게 설정하면, 그 코일 패턴으로서의 내경이 매우 작아져 버려서 Q 특성이 저하되고, 반대로, 다른 도체 패턴(32, 33, 34)으로 거의 변화되지 않는 적은 턴수로 설정하면, 코일(30) 전체로서의 인덕턴스를 증대시키는 것이 곤란해지기 때문이다. 이러한 관점에서, 최하층의 도체 패턴(31)의 턴수를 약 1.5권으로 함과 아울러 다른 도체 패턴(32, 33, 34)의 턴수를 약 1권으로 함으로써, Q 특성의 최적화를 도모했다.

최후에, 최다 턴수의 도체 패턴(31)을 최하층으로 하여, 칩 인덕터(1)의 두께 방향 거의 중앙부에 위치시킴에 의한 작용 및 효과에 대해서 서술한다.

도 8은 최다 턴수의 도체 패턴을 최하층으로 하여 칩 인덕터의 거의 중앙부 에 위치시킨 경우의 자계의 분포 상태를 모식적으로 나타낸 단면도이며, 도 9는 최다 턴수의 도체 패턴을 칩 인덕터의 상부에 배치한 경우의 자계의 분포 상태를 모식적으로 나타낸 단면도이다. 또한, 도 8에서는 설명과 이해를 용이하게 하기 위하여, 도체 패턴(31)의 권수를 2턴으로 하고, 다른 도체 패턴의 권수를 1턴으로서 표시했다.

이 실시예에서는, 도 8에 나타낸 바와 같이, 최다 턴수로 내경이 가장 좁은 도체 패턴(31)을 최하층에 배치하고, 칩 인덕터(1)의 두께 방향 거의 중앙부에 위치시켜, 이 상방에 턴수가 적고 내경이 넓은 도체 패턴(32, 33, 34)을 배치한 상태로 되어 있다.

이러한 상태에서는, 코일(30)에 의해 그 주위에 생성되는 자계(8)는 칩 인덕터(1)의 좌우 양단에 설치되어 있는 외부 접속 전극(4-1, 4-2)에 방해할 수 있는 것이 없으므로, 고자속 밀도로 분포되는 것으로 상정된다. 이것에 의해, 이 칩 인덕터(1) 전체로서의 Q 특성은 높아진다.

한편, 도 9에 나타낸 바와 같이, 최다 턴수의 도체 패턴(31)을 최상위에 배치하고, 그 하방에 1권의 도체 패턴(32, 33, 34)을 배치한 경우에는, 코일(30)에 의해 생성되는 자계(9)는 그 전체적인 분포가 도체 패턴(31)이 위치되어 있는 측에 즉 상방에 오버랩되므로, 그 일부분의 자속이 칩 인덕터(1)의 외부 접속 전극(4-1, 4-2)에 방해되어 버린다. 이 결과, 그 만큼 자속이 통과하기 어려워지고, Q 특성이 높아지지 않는다.

이와 같이, 최다 턴수의 도체 패턴(31)을 칩 인덕터(1) 전체의 약 1/2의 두 께를 갖는 세라믹스 기판(2)의 바로 위에 형성하고, 칩 인덕터(1) 전체의 두께 방향 거의 중앙부에 위치시킴으로써, 칩 인덕터(1)의 Q 특성을 향상시킬 수 있다.

또한, 본 발명은 상기 실시예에 한정되는 것이 아니고, 발명의 요지 범위내에 있어서 여러가지 변형이나 변경이 가능하다.

상기 실시예에서는, 개개의 칩 인덕터(1)의 외형 치수를 약 0.6[mm]×0.3[m m]로 했지만, 이 외에도 예컨대, 1.0[mm]×0.5[mm]로 하는 것이나, 세라믹스 기판(2)을 두께가 0.2[mm]나 0.25[mm]의 것으로 하는 것 등도 가능하다.

또한, 기판으로서 알루미나를 소성하여 이루어지는 세라믹스 기판을 이용한 경우에 대해서 설명했지만, 기판 이외에도 예컨대 웨이퍼를 이용하는 것 등도 가능하다.

또한, 최하층의 도체 패턴(31)을 약 1.5권으로 하고, 다른 도체 패턴(32, 33, 34)은 약 1권으로 했지만, 권수에 대해서는 이것만으로 한정되는 것이 아니다.

또한, 상기 실시예에서는, 최하층의 도체 패턴(31)을 최다 턴수로 설정했지만, 이것에 한정되는 것이 아니다. 즉, 복수의 도체 패턴(31∼34)의 하측 반부에 존재하는 도체 패턴(31, 32) 중 어느 것을 최다 턴수로 설정하면 좋다.

Claims

기판과 이 기판상에 도체 패턴과 절연층이 교대로 복수 적층되어 이루어지고, 또한 복수의 도체 패턴 끼리가 그 적층 방향으로 직렬 접속되어 이루어지는 하나의 코일을 갖는 적층체로 구성되는 칩 본체; 및 이 칩 본체의 양측 단면에 각각 부설되며 또한 한쪽이 하나의 코일의 한쪽단에 접속되고 다른 쪽이 하나의 코일의 다른 쪽단에 접속된 1쌍의 외부 접속 전극을 구비하는 칩 인덕터로서:

상기 하나의 코일을 형성하는 복수의 도체 패턴의 외경 치수를 실질적으로 동일하게 설정하고, 또한 상기 복수의 도체 패턴 중 하측 반부에 존재하는 복수의 도체 패턴 중 어느 하나를 최다 턴수의 도체 패턴으로 하고;

상기 칩 본체를 구성하는 적층체의 두께와 기판의 두께를 실질적으로 동일하게 설정하여, 최하층의 도체 패턴을 칩 본체의 중앙부에 위치시킨 것을 특징으로 하는 칩 인덕터.
제 1 항에 있어서,

상기 최하층의 도체 패턴을 최다 턴수의 도체 패턴으로 설정함과 아울러, 다른 복수의 도체 패턴의 턴수를 서로 같은 턴수로 설정한 것을 특징으로 하는 칩 인덕터.
제 2 항에 있어서,

상기 최하층의 도체 패턴의 턴수를 다른 복수의 도체 패턴의 턴수의 약 1.5배로 설정한 것을 특징으로 하는 칩 인덕터.
제 3 항에 있어서,

상기 최하층의 도체 패턴의 턴수를 약 1.5권으로 하고, 상기 다른 도체 패턴의 턴수를 약 1권으로 한 것을 특징으로 하는 칩 인덕터.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 각 외부 접속 전극은 칩 본체의 상면으로부터 측단면을 통하여 하면에 이르는 단면이 コ자 형상을 이루는 것을 특징으로 하는 칩 인덕터.
제 5 항에 있어서,

상기 각 외부 접속 전극을 코일이 만드는 자속이 상기 외부 접속 전극의 부분으로서 칩 본체 상면 및 하면에 위치하는 부분을 통과하지 않도록 형성한 것을 특징으로 하는 칩 인덕터.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 복수의 도체 패턴은 절연층에 형성된 개구부를 통하여 적층 방향으로 직렬 접속되어 하나의 코일을 이루는 것을 특징으로 하는 칩 인덕터.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 기판은 세라믹스 기판 또는 웨이퍼이며,

상기 도체 패턴은 감광성 도체 페이스트를 패터닝하고 소성하여 이루어진 것이고,

상기 절연층은 절연재 페이스트를 소성하여 이루어진 것을 특징으로 하는 칩 인덕터.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 복수의 도체 패턴은 서로 선폭이 실질적으로 동일하게 설정되어 있는 것을 특징으로 하는 칩 인덕터.
감광성 도체 페이스트를 패터닝하여 소성함으로써 도체 패턴을 형성하는 공정; 및 이 공정에 이어서 절연층을 소성하는 공정을 세라믹스 기판 또는 웨이퍼상에 교대로 복수회 반복하여, 복수의 상기 도체 패턴 끼리를 그 적층 방향으로 직렬 접속하여 이루어지는 하나의 코일을 가진 칩 인덕터를 제조하는 칩 인덕터 제조 방법으로서:

복수의 도체 패턴 중 상기 세라믹스 기판 또는 웨이퍼의 바로 위에 형성되는 최하층의 도체 패턴의 턴수를 다른 복수의 도체 패턴의 턴수보다도 많게 설정하고, 또한 상기 다른 복수의 도체 패턴의 턴수를 서로 같은 턴수로 설정하는 것을 특징으로 하는 칩 인덕터 제조 방법.
제 1O 항에 있어서,

상기 최하층의 도체 패턴을 다른 복수의 도체 패턴의 턴수의 약 1.5배의 턴수로 형성하는 것을 특징으로 하는 칩 인덕터 제조 방법.
제 10 항 또는 제 11 항에 있어서,

상기 절연층에 개구부를 형성하고, 그 개구부를 통하여 복수의 도체 패턴 끼리를 그 적층 방향으로 직렬 접속하여, 상기 하나의 코일을 형성하는 것을 특징으로 하는 칩 인덕터 제조 방법.