JP4140061B2 - チップインダクタおよびその製造方法 - Google Patents
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Description
この種のインダクタに係る第1の従来技術例として、例えば、特許文献1に開示された技術がある。このインダクタは、コイル導体と低誘電率絶縁膜とを絶縁性基板上に交互に積層して行き、各低誘電率絶縁膜の上下のコイル導体同士をその低誘電率絶縁膜に設けられた窓部を介して接続(いわゆる層間接続)することで、チップインダクタ全体として直列した一繋がりのコイルを形成する積層インダクタである。そして、この積層インダクタは、上記一繋がりのコイル全体のインダクタンスを、より大きくするために、コイル導体と低誘電率絶縁膜との積層体をさらに多層化している。すなわち。コイル全体の合計ターン数を多くすることで、各コイル導体の線幅および厚みを確保して低直流抵抗化を達成しつつ、所望の高インダクタンス値を得ている。この結果、良好なQ特性を実現せんとするものである。
すなわち、コイル全体のインダクタンスを大きくするために、コイル導体と低誘電率絶縁膜との積層体をさらに多層化すると、線幅は細くしなくとも済むが、その多層化した分だけ積層体の全体的な外形寸法の厚さ(高さ)が大きくなり、小型・薄型であるというチップインダクタとしての特長を損なってしまうおそれがある。
かかる構成により、複数の導体パターンを直列接続してなる一のコイルにおいて、複数の導体パターンのうち下側半部に存する複数の導体パターンのいずれかを最多ターンの略1.5巻としたので、その分、インダクタンスが高くなる。そして、当該導体パターン以外の他の複数の導体パターンはターン数が略1巻であり、ターン数が少ないので、コイル全体としての直流抵抗を低い値に保つことができる。
かかる構成により、一のコイルにおいて、最下層の導体パターンのみが最多ターンの略1.5巻になるので、その分、インダクタンスが高くなる。さらに、最下層の導体パターン以外の大多数を占める他の複数の導体パターンは略1巻であり、ターン数が少なくて済むので、コイル全体としての直流抵抗をさらに低い値に保つことができる。また、最下層の導体パターンのみを最多ターン数にして、そのインダクタンス高くしているので、導体パターンの積層数を増加させなくとも済む。
かかる構成により、このチップインダクタにおける一のコイルによって生じる磁界が外部接続電極によって妨げられることを回避できる。
かかる構成により、最下層の導体パターンが、セラミックス基板又はウエハの直上に設けられているので、焼成時の収縮が、絶縁層上に設けられた他の複数の導体パターンよりも少なくなる。この結果、所望の線幅を確保しつつ、ターン数を他の複数の導体パターンのターン数よりも多くすることができる。すなわち、焼成時における最下層の導体パターンの収縮率が低いので、そのターン数を略1.5巻にしても焼成時における線幅の縮小が抑制される。このため、略1.5巻というターン数の増加と線幅の確保によって、出来上った一のコイル全体としてのインダクタンス値を高くすることができると共に、直流抵抗値の増大を抑制することができる。
複数の導体パターン31〜34のうちの導体パターン31は、最多ターン数の導体パターンであり、セラミックス基板2の表面直上に設けられて最下層に位置している。この導体パターン31のターン数は略1.5巻であり、他の導体パターン32,33,34のターン数よりも略1.5倍のターン数に設定されている。したがって、他の導体パターン32,33,34のターン数は、いずれも略1巻に設定されている。
このように構成された導体パターン31〜34は、互いにほぼ等しい線幅に設定されており、また、導体パターン31〜34は、開口部としてのビアホール51,52,53をそれぞれ通してその積層方向に順に直列的に接続され、一のコイル30をなしている。
このような積層体3の各部位を構成する導体パターン31〜34は、後述するように、銀及びガラス等を主材料とする感光性導電ペーストをパターニング・焼成してなり、絶縁層35〜38は、ガラス等を主材料とする絶縁ペーストを印刷・焼成してなる。
図5は、このチップインダクタの製造プロセスの主要な流れを表した工程図である。
ところで、未焼成の導体パターンは、焼成時に収縮しようとするが、セラミックス基板2上に形成されているので、導体パターン31の焼成時における線幅の収縮は、他の導体パターン32,33,34の線幅の収縮と比べて非常に小さい。
このときの焼成では、絶縁層35がガラスを主材料とし、且つその上の未焼成の導体パターンが銀ペースト材料からなるので、ガラスが銀の焼結助材として作用し、導体パターン32の線幅の収縮率を高める。したがって、焼成によって得られた導体パターン32は、導体パターン31の場合よりも大幅に収縮する。しかし、この導体パターン32は、最下層の導体パターン31よりも少ないターン数に設定されているので、上記のような収縮による線幅の減少分を予め考慮に入れて、その分、未焼成の導体パターン32の線幅等の寸法を大きめにしておくことが可能である。このようにして、焼成時に線幅が減少するおそれが高い絶縁層35上の導体パターン32についても、所望の線幅に形成することができる。より好ましくは、導体パターン32の線幅が導体パターン31の線幅とほぼ等しくなるように設定する。
そして、図5(f)に示すように、この絶縁層36の上に、導体パターン32と同ターン数の導体パターン33、絶縁層35と同様にビアホール53を有する絶縁層37、導体パターン32と同ターン数の導体パターン34、保護層として兼用される絶縁層38を、この順に順次積層形成していく。そして、このようにして作製されたウエハを、スクライブ及びローラブレイクにより分割して、約0.6[mm]×0.3[mm]の個々のチップ本体を作製する。
そこで、外部接続端子4−1,4−2を、この一のコイル30の両端に接続させた状態で、チップ本体の両側端1a,1bにそれぞれ焼き付け・メッキなどして付設することで、図1〜図3に示したチップインダクタ1を完成させる。
図6は、最下層の導体パターンの焼成時における状態を示す断面図であり、図7は、他の導体パターンの焼成時における線幅方向の収縮現象を模式的に表した断面図である。
図6に示すように、最下層の導体パターン31は、セラミックス基板2の直上に設けられる。したがって、導体パターン31の焼結助材として作用するガラスがセラミックス基板2に存在しないので、未焼成の導体パターン31′全体を焼成しても、導体パターン31の線幅はほとんど減少しない。
このように、セラミックス基板2の直上に設けられる導体パターン31は、焼成工程を経ても、導体パターン32,33,34に比べてその収縮が非常に小さいので、焼成後もその断面積を所望の大きさに保つことができる。したがって、線幅収縮による直流抵抗値の増大を抑制しつつ、多ターン化によるインダクタンスの増加を図ることができ、その結果、コイル30のQ特性を向上させることができる。さらに、導体パターン31において、ターン数を稼ぐことにより、他の導体パターン32,33,34の積層数を増加させなくとも済み、この結果、チップインダクタ1全体の薄型化が可能となる。
このように、導体パターン32,33,34は、少ないターン数で所望の線幅に形成することができるので、コイル30全体としての直流抵抗を低い値に保つことができ、この結果、コイル30全体のQ特性を向上させることができる。
この実施例では、図1に示すように、最下層の導体パターン31のターン数を略1.5ターンとし、他の複数の導体パターン32,33,34のターン数を等しく略1ターンとすることで、一のコイル30全体としてのインダクタンス値の向上と、直流抵抗値の増大の抑制とを図り、コイル全体のQ特性のさらなる向上を達成している。
これは、最下層の導体パターンのターン数を過多に設定すると、そのコイルパターンとしての内径が余りにも小さくなってしまってQ特性が低下し、逆に、他の導体パターン32,33,34とほとんど変わらないような少ないターン数に設定すると、コイル30全体としてのインダクタンスを増大させることが困難になるからである。かかる観点から、最下層の導体パターン31のターン数を略1.5巻とすると共に他の導体パターン32,33,34のターン数を略1巻とすることで、Q特性の最適化を図った。
図8は、最多ターン数の導体パターンを最下層にしてチップインダクタのほぼ中央部に位置させた場合の磁界の分布状態を模式的に表した断面図であり、図9は、最多ターン数の導体パターンをチップインダクタの上部に配置した場合の磁界の分布状態を模式的に表した断面図である。なお、図8では、説明と理解を容易にするため、導体パターン31の巻数を2ターンとし、他の導体パターンの巻数を1ターンとして表示した。
この実施例では、図8に示すように、最多ターン数で内径が最も狭い導体パターン31を最下層に配して、チップインダクタ1の厚さ方向ほぼ中央部に位置させ、この上方に、ターン数の少く内径が広い導体パターン32,33,34を配置した状態となっている。
かかる状態では、コイル30によってその周囲に生成される磁界8は、チップインダクタ1の左右両端に設けられている外部接続電極4−1,4−2に妨げられることがないので、高磁束密度で分布すると想定される。これにより、このチップインダクタ1全体としてのQ特性は高くなる。
上記実施例では、個々のチップインダクタ1の外形寸法を約0.6[mm]×0.3[mm]としたが、この他にも例えば、1.0[mm]×0.5[mm]とすることや、セラミツクス基板2を厚さが0.2[mm]や0.25[mm]のものとすることなども可能である。
また、基板としてアルミナを焼成してなるセラミックス基板を用いた場合について説明したが、基板以外にも、例えばウエハを用いることなども可能である。
また、上記実施例では、最下層の導体パターン31を最多の略1.5巻に設定したが、これに限るものではない。すなわち、複数の導体パターン31〜34の下側半部に存する導体パターン31,32のいずれかのターン数を最多の略1.5巻に設定すれば良い。
Claims (9)
- 基板とこの基板上に導体パターンと絶縁層とが交互に複数積層されて成り且つ複数の上記導体パターン同士がその積層方向に直列接続してなる一のコイルを有した積層体とで構成されるチップ本体と、このチップ本体の両側端面にそれぞれ付設され且つ一方が上記一のコイルの一方端に接続され他方が一のコイルの他方端に接続された1対の外部接続電極とを具備するチップインダクタであって、
上記一のコイルを形成する複数の導体パターンの外径寸法を略等しく設定し、且つ当該複数の導体パターンのうち下側半部に存する複数の導体パターンの少なくとも一の導体パターンのターン数を略1.5巻とすると共に、他の導体パターンのターン数を略1巻とし、
上記チップ本体を構成する積層体の厚みと基板の厚みとを略等しく設定して、最下層の導体パターンをチップ本体の略中央部に位置させた、
ことを特徴とするチップインダクタ。 - 請求項1に記載のチップインダクタにおいて、
上記最下層の導体パターンのターン数を略1.5巻に設定すると共に、他の複数の導体パターンのターン数を略1巻に設定した、
ことを特徴とするチップインダクタ。 - 請求項1又は請求項2に記載のチップインダクタにおいて、
上記各外部接続電極は、上記チップ本体の上面から上記側端面を通じて下面に至る断面略コ字状をなす、
ことを特徴とするチップインダクタ。 - 請求項3に記載のチップインダクタにおいて、
上記各外部接続電極を、上記コイルが作る磁束が当該外部接続電極の部分であって上記チップ本体上面及び下面に位置する部分を通らないように、形成した、
ことを特徴とするチップインダクタ。 - 請求項1ないし請求項4のいずれかに記載のチップインダクタにおいて、
上記複数の導体パターンは、上記絶縁層に設けた開口部を通して積層方向に直列接続されて、上記一のコイルをなすものである
ことを特徴とするチップインダクタ。 - 請求項1ないし請求項5のいずれかに記載のチップインダクタにおいて、
上記基板は、セラミックス基板又はウエハであり、
上記導体パターンは、感光性導体ペーストをパターニングして焼成してなるものであり、
上記絶縁層は、絶縁材ペーストを焼成してなるものである
ことを特徴とするチップインダクタ。 - 請求項1ないし請求項6のいずれかに記載のチップインダクタにおいて、
上記複数の導体パターンは、互いに線幅が略等しく設定されている
ことを特徴とするチップインダクタ。 - 感光性導体ペーストをパターニングして焼成することにより導体パターンを形成する工程と、この工程に引き続いて、絶縁層を焼成する工程とを、セラミックス基板又はウエハ上に、交互に複数回繰り返して、複数の上記導体パターン同士をその積層方向に直列接続してなる一のコイルを有したチップインダクタを製造するチップインダクタ製造方法であって、
複数の上記導体パターンのうち、上記セラミックス基板又はウエハの直上に設けられる最下層の導体パターンのターン数を略1.5巻に設定し、且つ上記他の複数の導体パターンのターン数を略1巻に設定する
ことを特徴とするチップインダクタ製造方法。 - 請求項8に記載のチップインダクタ製造方法において、
上記絶縁層に開口部を設け、その開口部を通して複数の上記導体パターン同士をその積層方向に直列接続して、上記一のコイルを形成する
ことを特徴とするチップインダクタ製造方法。
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