KR100652853B1 - 반도체 장치 - Google Patents

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KR100652853B1
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히데까즈 사또
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후지쯔 가부시끼가이샤
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Abstract

드라이 에칭에 의해 반도체 기판이나 폴리실리콘층에 발생하는 손상층을 효과적으로 제거하여, 기생 저항이나 접합 누설이 저감된 반도체 장치의 제조 방법을 제공한다. 반도체 장치의 제조 방법은, 반도체 기판상에 절연막을 형성하는 공정과, 상기 절연막을, 드라이 공정에 의해 에칭하는 공정과, 상기 에칭에 의해 상기 반도체 기판상에 발생한 손상층을, 열분해한 원자 상태의 수소에 의해, 소정의 온도 하에서 제거하는 공정을 포함한다.
드라이 에칭, 기생 저항, 접합 누설, 열분해, 수소

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 컨택트 에칭에 의한 손상층의 발생을 설명하기 위한 도면.
도 2는 종래의 손상층의 제거 방법을 설명하는 도면.
도 3은 본 발명의 제1 실시예에 관한 손상층의 제거 방법을 설명하는 도면.
도 4는 손상층의 제거에 사용되는 가열 촉매체를 이용한 처리 장치의 도면.
도 5는 손상층을 제거할 때의 에칭 속도의 면방위성을 나타내는 그래프.
도 6은 본 발명의 제1 실시예에 관한 방법으로 손상층을 제거한 후의, 컨택트홀의 매립을 도시하는 도면.
도 7은 본 발명의 제2 실시예에 관한 방법으로 손상층을 제거함과 더불어 금속을 도입하여 형성한 컨택트 플러그의 페일 비트의 저감 효과를 나타내는 그래프.
도 8은 본 발명의 손상층의 제거를 이용한 반도체 장치의 제조 공정을 도시하는 도면(그 1).
도 9는 본 발명의 손상층의 제거를 이용한 반도체 장치의 제조 공정을 도시하는 도면(그 2).
도 10은 본 발명의 손상층 제거의 응용예를 도시하는 도면.
도 11은 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 도시하는 도면(그 1).
도 12는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 도시하는 도면(그 2).
도 13은 반도체 장치의 미세화에 대응하는 본 발명의 적응성을 설명하기 위한 도면.
도 14는 반도체 장치의 미세화에 대응하는 본 발명의 적응성을 설명하기 위한 도면.
도 15는 본 발명의 제3 실시예의 변형예 1을 도시하는 도면(그 1).
도 16은 본 발명의 제3 실시예의 변형예 1을 도시하는 도면(그 2).
도 17은 본 발명의 제3 실시예의 변형예 2를 도시하는 도면(그 1).
도 18은 본 발명의 제3 실시예의 변형예 2를 도시하는 도면(그 2).
도 19는 본 발명의 제4 실시예에 관한 반도체 장치를 개략 구성도.
도 20은 제4 실시예의 반도체 장치의 제조 공정도(그 1).
도 21은 제4 실시예의 반도체 장치의 제조 공정도(그 2).
도 22는 제4 실시예의 반도체 장치의 제조 공정도(그 3).
도 23은 제4 실시예의 반도체 장치의 제조 공정도(그 4).
도 24는 제4 실시예의 반도체 장치의 제조 공정도(그 5).
도 25는 제4 실시예의 반도체 장치의 제조 공정도(그 6).
도 26은 제4 실시예의 반도체 장치의 제조 공정도(그 7).
<도면의 주요 부분에 대한 부호의 설명>
11, 51, 81, 101, 210: 실리콘 기판(반도체 기판)
12, 55a, 55b: n형 확산층
13, 87, 93: 실리콘 산화막(절연층)
14, 59, 65: 레지스트 패턴
15, 61, 89, 92, 107, 113, 127, 133: 손상층
19: n형 도프드 폴리실리콘
20, 58, 66, 88: 컨택트홀
21: 배리어 메탈
22: 메탈
23, 62, 110, 115: 단면이 역사다리꼴(이방성) 형상인 리세스
40: 처리 장치
41: 가스 공급 포트
42: 스테이지
43: 가열 촉매체
45: 피처리 기판
50, 200: 반도체 장치
53, 83, 103, 218: 게이트 전극
54, 84, 111, 135, 244: 사이드 월
63: 비트선 컨택트
57, 64, 138, 254: 절연층
91: 폴리실리콘 플러그
258: 컨택트 플러그
[특허문헌1] 일본 특허공개 제2000-91310호 공보(특허 제3305270호)
[특허문헌2] 일본 특허공개 평10-209428호 공보
[특허문헌3] 일본 특허공개 제2002-289554호 공보
본 발명은, 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 불순물 함유 반도체층과 도전체막과의 컨택트부를 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 집적 회로의 미세화에 따라서, 컨택트홀 등의 어스펙트비가 높아지는 한편, 반도체 기판에 형성되는 불순물 확산층이 얕아져 가고 있다. 또한, 게이트 전극의 선폭이나 간격도 좁아져 가고 있지만, 실리사이드 형성 영역의 확보가 필요하다.
컨택트홀은, 통상적으로, 도 1의 (a)에 도시하는 바와 같이, 레지스트 패턴(1004)을 마스크로 하여, 절연막(1003)을 에칭함으로써 형성된다. 실리콘 산화막(SiO2)에 의한 절연막(1003)을 에칭하는 경우에는, 예를 들면 플루오르 카본 가스를 사용하고, 플라즈마 에칭에 의해 실리콘 기판(1001)에 형성된 불순물 확산 층(1002)이 노출될 때까지 에칭을 행한다.
실리콘 산화막(1003)을 플라즈마 에칭하기 위해서는, 플라즈마중의 이온 에너지를 1KeV 이상까지 상승시킨다. 이 때문에, 실리콘 산화막(절연막)(1003)의 제거후에 노출하는 불순물 확산층(1002)을 오버 에칭할 때에, 이온의 충격에 의해, 불순물 확산층(1002)에 손상층(1005)이 형성된다. 이 손상층(1005)은, 플라즈마 에칭에 의해 주입된 탄소 이온이 Si-C 결합을 형성한 영역으로, 불순물 확산층(1002)의 표면으로부터 5nm 정도의 깊이에 달한다.
이와 같은 손상층은, 사이드 월 형성시의 드라이 에칭에 의해서도 발생한다. 또한, 불순물 주입전에도, 게이트 전극 가공시에, 주로 전자파에 의한 손상층이 형성된다. 게이트 에칭에 의한 손상층은, 그 후에 형성되는 LDD 영역의 기생 저항의 상승이나 접합 누설의 원인으로 된다.
불순물 확산층(1002)의 손상을 방지하기 위하여, 플라즈마중의 이온 에너지를 1KeV에서, 예를 들면 0.5KeV로 내리는 것이 고려된다. 0.5KeV 정도에서도, 실리콘 산화막의 에칭은 가능하고, 손상층(1005)의 깊이도 얕아진다.
그러나, 이온 에너지를 내리면, 실리콘 산화막(1003)과 실리콘 기판(1001)의 에칭 선택비가 저하한다. 이 결과, 도 1의 (b)에 도시하는 바와 같이, 실리콘 기판(1001)이 50nm 이상이나 절삭된다고 하는 문제가 발생한다. 디바이스의 미세화에 따라서 불순물 확산층(1002)의 깊이가 얕아져 있는 상황에서는, 선택비의 저하에 의한 실리콘 절삭(1006)은 심각하다. 따라서, 이온 에너지를 내림에 따른 손상층의 방지는 현실적이지 않다.
불순물 확산층(1002) 표면의 손상층(1005)은 저항이 높아, 컨택트 저항의 증대로 연결된다. 따라서, 종래에는, CF4나 SF6 등의 불소 래디컬에 의한 등방성 에칭에 의해, 손상층(1005)을 제거하였다. 등방성 에칭에서는, 도 2의 (a)에 도시한 바와 같이, 컨택트홀(1020)의 바닥부에 언더 컷트(1009)가 발생한다. 언더 컷트(1009)가 있으면, 도 2의 (b)에 도시한 바와 같이, 티타늄(Ti)이나 질화티타늄(TiN) 등의 배리어 메탈(1007)에 단선이 발생하여, 컨택트홀에 매립되는 텅스텐(W) 등의 금속(1010)이 실리콘과 반응한다. 이 결과, 언더 컷트부에 금속 실리사이드(1008)가 이상 형성되어, 접합 누설 전류가 증대한다.
손상층을 제거하기 위해, 수소 가스의 비율을 80% 이상, 유량 50SCCM 이상, 압력 50mTorr 이상의 조건에서, 기판을 수소 플라즈마에 의해 에칭하는 방법이 제안되어 있다(예를 들면, 특허문헌 1 참조).
또한, 컨택트 저항을 저감시키는 방법으로서, 반도체 기판과 도전체막과의 계면의 접촉 면적을 증대시키는 것이 제안되어 있다(예를 들면, 특허문헌 2 참조). 이 방법에서는, 기판의 (111)면 또는 (100)면에, 이방성 에칭에 의해 V자 형상 또는 역사다리꼴 형상의 홈을 형성함으로써, 컨택트홀의 바닥면에 요철을 형성하여, 접촉 면적의 증대를 도모하고 있다.
또한, 누설 전류를 저감시켜 DRAM의 리프레시 특성을 개선하기 위해, 티타늄(Ti), 니켈(Ni), 코발트(Co), 플래티넘(Pt) 등, 실리사이드화의 활성화 에너지가 1.8eV 이하인 금속 원소를, 소정의 농도로 스토리지 전극에 도입하는 것이 제안되 어 있다(예를 들면, 특허문헌 3 참조). 적극적으로 실리사이드화하기 쉬운 금속을 실리콘중에 도입하여, 실리사이드화시킴으로써, 게터링 사이트를 형성한다. 이 결과, DRAM의 누설 전류를 감소시킬 수 있다.
그러나, 전술한 특허문헌 1에 개시된 방법에서는, 온도 제어는 행해지지 않아, 손상층의 제거후의 형상은, 등방적인 것으로 되는 것이다. 따라서, 언더 컷트의 발생을 방지할 수 없어, 컨택트 저항을 효과적으로 억제할 수 없다.
특허문헌 2에 개시된 방법은, 개구부의 내부에 에칭용의 마스크 패턴을 형성하기 위해, 넓은 컨택트 면적이 있는 부분에 밖에 적용할 수 없다. 따라서, 어스펙트비가 높은 컨택트홀 바닥부의 손상층의 제거에는 부적절하다.
특허문헌 3에 개시된 방법에서는, 산화막 에칭의 챔버내에서 금속을 도입하기 때문에, 다수의 웨이퍼를 처리하는 경우에, 금속 원소의 도입량이 불안정하게 될 가능성이 있다. 산화막 에칭중에 발생하는 유기계 생성물의 영향으로, 도입되는 금속의 주입량이 변화하기 때문이다.
따라서, 본 발명은, 어스펙트비가 큰 컨택트홀에서도, 언더 컷트를 발생시키는 일없이 손상층을 제거할 수 있는 반도체 장치의 제조 방법을 제공한다.
또한, 안정적으로 실리콘 기판에 금속을 도입함으로써, 컨택트 부분에서의 누설 전류의 발생을 억제할 수 있는 반도체 장치의 제조 방법을 제공한다.
또한, 게이트 전극이나 사이드 월 에칭후에 실리콘 기판에 발생한 손상층을 제거하여 기생 저항이나 접합 누설을 저감할 수 있는 반도체 장치의 제조 방법을 제공한다.
또한, 충분한 실리사이드 형성 영역을 확보할 수 있는 저저항의 반도체 장치를 제공한다.
본 발명에서는, 에칭처리에 의해 발생한 실리콘 기판이나 폴리실리콘 플러그의 손상층을, 열분해시킨 원자 상태의 수소에 의해, 소정의 온도 하에서 제거한다. 원자 상태의 수소로, 일정한 온도 제어하에서 에칭함으로써, 언더 컷트가 없는 이방성의 형상으로 손상층을 제거할 수 있다.
또한, 수소를 열분해시키기 위한 가열 촉매체로서, 실리사이드화의 활성화 에너지가 1.8eV 이하인 금속을 포함하는 금속 촉매체를 이용하고, 금속 촉매체로부터의 증발을 이용하여, 안정된 양의 금속을 반도체 기판에 공급한다. 이에 의해 접합 누설 전류가 저감된다.
제1 측면에서는, 반도체 장치의 제조 방법은,
(a) 반도체 기판상에, 절연막을 형성하는 공정과,
(b) 상기 절연막을, 드라이 공정에 의해 에칭하는 공정과,
(c) 상기 에칭에 의해 상기 반도체 기판상에 발생한 손상층을, 열분해한 원자 상태의 수소에 의해, 소정의 온도 하에서 제거하는 공정을 포함한다.
열분해한 원자 상태의 수소는, 예를 들면 가열한 촉매체에 수소를 포함하는 분자를 접촉시켜 생성할 수 있다.
손상층의 제거공정은, 예를 들면 반도체 기판을 유지하는 서셉터 온도를 170 ℃ 이상으로 유지하여 행한다.
일례로서는, 가열한 촉매체로서, 실리사이드화의 활성화 에너지가 1.8eV 이하인 금속을 포함하고, 그 금속을 상기 반도체 기판에 도입하는 공정을 더 포함한다.
이에 의해, 소정량의 금속을 안정적으로 반도체 기판에 도입할 수 있다.
제2 측면에서는, 반도체 장치의 제조 방법은,
(a) 반도체 기판상에, 절연막을 형성하는 공정과,
(b) 상기 절연막 상에 전극으로 되는 도전막을 형성하는 공정과,
(c) 상기 도전막을, 드라이 공정에 의해 에칭하는 공정과,
(d) 상기 에칭에 의해 상기 반도체 기판상에 발생한 손상층 중 적어도 일부를, 상기 절연막 중 적어도 일부를 제거한 후, 열분해한 원자 상태의 수소에 의해, 소정의 온도 하에서 제거하는 공정을 포함한다.
제3 측면에서는, 반도체 장치의 제조 방법은,
(a) 반도체 기판상에, 절연막을 개재하여 게이트 전극을 형성하는 공정과,
(b) 상기 게이트 전극의 측벽에, 드라이 에칭에 의해 사이드 월을 형성하는 공정과,
(c) 상기 사이드 월의 형성에 의해 상기 반도체 기판상에 발생한 손상층 중 적어도 일부를, 열분해한 원자 상태의 수소에 의해, 소정의 온도 하에서 제거하는 공정을 더 포함한다.
어떤 측면에서도, 소정의 온도 조건하에서, 열분해에 의한 수소 원자(수소 래디컬)에 의해 기판을 처리함으로써, 언더 컷트를 발생시키는 일없이, 단면이 역사다리꼴인 형상으로 손상층을 제거할 수 있다. 이에 의해, 기생 용량이나 접합 누설이 억제된다.
제4 측면에서는, 기생 저항을 저감하여 접합 누설을 억제한 반도체 장치를 제공한다. 반도체 장치는,
반도체 기판과,
상기 반도체 기판상에 절연막을 개재하여 위치하는 게이트 전극과,
상기 게이트 전극의 측벽에 위치하는 사이드 월과,
상기 게이트 전극의 양측의 반도체 기판에 형성된 불순물 확산 영역을 구비하고, 상기 사이드 월 바닥면의 단면 형상은, 역사다리꼴 형상이고,
상기 사이드 월의 외측에 위치하는 불순물 확산 영역 표면의 단면 형상은, 역사다리꼴 형상이다.
불순물 확산 영역의 표면의 단면 형상을 언더 컷트가 없는 역사다리꼴형으로 함으로써, 실리사이드화의 면적을 확대하여, 접합 누설을 저감한 저저항의 반도체 장치가 실현된다.
(제1 실시예)
도 3 내지 도 6은 본 발명의 제1 실시예에 관한 손상층의 제거를 설명하기 위한 도면이다. 본 실시예에서는, 반도체 장치의 제조 공정에 있어서, 절연층의 드라이 에칭에 의해 실리콘 기판에 발생하는 손상층을, 가열 촉매체를 이용한 처리 장치내에서, 열분해 수소에 의해 에칭 제거한다. 이하에서는, 컨택트홀 형성시에, 홀 바닥면에 발생하는 손상층의 제거를 예로 들어 설명한다.
우선, 도 3의 (a)에 도시한 바와 같이, 컨택트 저항 측정용 샘플에, 컨택트홀(20)을 형성한다. 보다 구체적으로는, p형 10Ω의 실리콘 기판(11)의 원하는 영역에, n형 확산층(이하, 적절하게 "실리콘 확산층"이라고 칭함)(12)을 형성한다. n형 확산층(12)은 불순물로서 As를 이용하고, 주입 에너지 30KeV로, 4E15/㎠의 이온 주입을 행하여 형성한다.
다음으로, CVD법을 이용하여, 실리콘 산화막(13)을 50nm의 막두께로 형성한다. 실리콘 산화막(13)상에, 포토리소그래피법에 의해, 레지스트 패턴(14)을 형성한다. 레지스트 패턴(14)에는 0.4㎛ 직경의 컨택트홀 패턴이 형성되어 있다. 이와 같은 웨이퍼를 산화막 에처에 설치하고, 레지스트 패턴(14)을 마스크로 하여, 실리콘 산화막(13)에 컨택트홀(20)을 형성한다.
산화막 에처는, 예를 들면 방전 주파수 380kHz에서 플라즈마 처리를 행하는 병행 평판형 에처이다. 에칭 가스에는 CHF3, CF4, Ar을 이용한다. 이 에칭 조건에서의 플라즈마중의 이온 에너지는 1.2KeV이다.
이 조건에서, 실리콘 산화막(13)을 50nm 에칭한다. 실리콘 확산층(12)이 노출되는 시점에, 손상층(15)은 5nm의 깊이로 되어 있다. 이 손상층(15)에는 탄소(C)가 주입되어 있고, 실리콘 확산층(12)중에서 Si-C를 형성함으로써, 컨택트 저항 증대의 요인으로 된다.
다음으로, 도 3의 (b)에 도시하는 바와 같이, 컨택트홀(20) 바닥부의 손상 층(15)을 제거한다. 손상층(15)을 제거함에, 컨택트홀 형성후의 실리콘 기판을, 가열 촉매체를 구비한 처리 장치로 이동하여, 열분해 수소를 발생시켜, 기상에서 에칭한다.
도 4는 가열 촉매체(43)를 이용한 처리 장치(40)의 개략 구성도이다. 처리 장치(40)는, 수소 가스를 도입하는 가스 공급 포트(41)와, 피처리 기판(실리콘 기판)(45)을 유지하는 스테이지(42)와, 가열 촉매체(43)를 구비한다. 가열 촉매체로서, 제1 실시예에서는, 텅스텐 필라멘트를 이용한다. 텅스텐 필라멘트를 1800℃로 가열해 놓고, 가스 공급 포트(41)로부터 수소 가스를 유량 120SCCM으로 공급한다. 가열한 텅스텐 필라멘트(43)에 수소 분자를 접촉시켜, 열분해한 원자 상태의 수소를 생성한다. 이 열분해 수소를, 스테이지(42)에 유지된 실리콘 기판(피처리 기판)(45)과 반응시켜, 손상층(15)을 약 8nm 제거한다. 이 때의 처리 압력은 1.33Pa이다.
손상층(15)의 제거후의 형상은, 피처리 기판(45)의 온도에 의존한다. 170℃ 이상에서 처리한 경우, 도 3의 (b)에 도시한 바와 같은 양호한 이방성의 단면 형상을 갖는 리세스(23)가 얻어지지만, 170℃보다도 낮은 기판 온도에서는, 도 2의 (a)에 도시한 바와 같은 등방성의 형상으로 되어, 컨택트 저항이 증대하는 원인으로 된다.
피처리 기판(45)의 온도는, 170℃ 이상, 또한 불순물의 열확산 온도보다도 낮게, 바람직하게는 300℃ 내지 500℃의 범위이다.
도 4에 도시하는 예에서는, 열분해 수소에 의해 손상층(15)을 제거하는 동 안, 스테이지(42)를 420℃로 유지하고 있어, 스테이지(42)의 온도를 기판의 서셉터 온도로 간주할 수 있다. 420℃에서 손상층을 약 8nm 제거한 경우, 단면이 양호한 역사다리꼴 형상으로 되는 것이 SEM에 의해 관찰되고 있다. 이것은, 실리콘 기판의 에칭 속도의 면방위 의존성에 의한다.
도 5는, 열분해 수소에 의해 에칭한 경우의, 실리콘 기판의 (100)면과 (111)면의 에칭 속도와 서셉터 온도와의 관계를 나타내는 그래프이다. 170℃ 근방에서, (111)면의 에칭 속도가 급격히 떨어지고, 170℃ 이상, 특히 200℃ 이상에서는, (100)면이 우위로 에칭된다.
이에 대하여, 170℃보다도 낮은 영역에서는, (111)면과 (100)면이 동일 정도로 에칭되기 때문에, 종래에 행해지고 있던 불소 래디컬에 의한 등방성 에칭과 동일한 형상으로 되어, 컨택트 저항의 열화를 방지할 수 없다.
실리콘 기판 에칭의 면방위 의존성의 메카니즘은, 다음과 같이 고려된다. 즉, 최외측 표면의 실리콘 원자는, (100)면에서는 결합수 2개에 의해 고정되어 있다. 한편, (111)면에서는, 결합수 3개에 의해 고정되어 있다. (111)면이 결합하고 있는 결합수의 개수가 많은 만큼, 해리함에 있어서 에너지가 필요하다. 또한, 기판 표면의 온도가 높아질수록, 기판 표면에서의 수소의 체재 시간(흡착 시간)이 짧아져서, (111)면에서 충분한 에너지가 얻어지지 않는 상황으로 된다. 이 결과, (100)면과 (111)면의 에칭 레이트비가 높아져서, 언더 컷트가 없는 손상층의 제거가 가능해진다.
도 6의 (a) 및 (b)는, 손상층(15)을 제거한 후의 컨택트홀(20)의 매립을 나 타낸다. 도 6의 (a)에서는, n형 도프드 폴리실리콘(19)을 성막하여, 컨택트홀을 매립하고, 도 6의 (b)는 컨택트홀 내에 배리어 메탈(21)을 형성후, 금속으로 매립한 예를 나타낸다. 도 6의 (a) 및 (b)의 구성예는, 예를 들면 비트선 컨택트나, 캐패시터와 트랜지스터를 접속하는 컨택트 플러그에 적용된다.
다음으로, 도 6의 (a)에 도시하는 샘플에, 전극들(도시 생략)을 형성하고, 컨택트 저항을 측정했다. 비교예로서, 손상층을 제거하지 않고서 n형 도프드 폴리실리콘의 컨택트를 형성한 것과, 종래의 등방성 에칭에 의해 손상층을 제거한 후에 n형 도프드 폴리실리콘의 컨택트를 형성한 것을 준비하여, 마찬가지로 하여 컨택트 저항을 측정했다. 측정 결과를 표 1에 나타낸다.
샘플 손상층의 제어 없음 종래 방법에 의한 손상층 제거 제1 실시예에 따른 손상층 제거
컨택트 저항 200Ω 60Ω 40Ω
표 1로부터 분명한 바와 같이, 소정의 온도 범위에서 열분해 수소를 이용하여 손상층을 제거한 경우에는, 컨택트 저항을 효과적으로 저감할 수 있다. 손상층을 제거하지 않는 경우에는, 실리콘 확산층의 표면 영역에 형성된 Si-C 결합에 의해, 컨택트 저항의 증대가 현저하다. 또한, 종래의 불소 래디컬에 의한 에칭 제거에서는, 언더 컷트의 영향에 의해, 컨택트 저항의 저감 효과가 불충분하다.
일반적으로, 컨택트홀 내에 폴리실리콘을 성장하여 컨택트를 형성하는 경우에는, 언더 컷트가 있어도, 홀 내의 충전은 비교적 양호하게 행해진다. 그러나, 손상층이 제거된 영역이나 그 근방에서 보이드의 발생을 완전히 억제할 수 없어, 컨택트 저항을 충분히 억제할 수 없다.
이에 대하여, 본 발명의 실시예에 따르면, 도 6의 (a)에 도시하는 바와 같이, 손상층을 이방성의 바닥면 형상으로 제거할 수 있기 때문에, 컨택트홀 내에 보이드를 발생시키지 않고 폴리실리콘을 성장할 수 있다.
충전 효과가 비교적 양호한 폴리실리콘의 컨택트에서 조차, 표 1과 같은 컨택트 저항의 저감 효과가 발휘된다. 도 6의 (b)에 도시한 실리콘-메탈 컨택트를 형성한 경우에는, 종래 방법과 비교하여, 컨택트 저항의 저감 효과는 더 커진다.
상기에서는, 비트선 컨택트나, 스토리지 노드와의 컨택트 플러그의 형성을 예로 들어, 손상층의 제거를 설명했지만, 전술한 손상층의 제거 방법은, 사이드 월 에칭에 의한 손상의 제거 등, 에칭 가스에 의한 임의의 손상층의 제거에 적용할 수 있다.
통상적으로, 반도체 장치의 형성 공정에서는, 소자 분리를 행하고, 게이트 전극을 형성한 후에, 사이드 월 에칭을 행한다. 이 때, 실리콘 기판 표면이 노출된다. 노출된 표면은, 사이드 월 에칭에 의한 손상층이 발생한다. 이 부분을, 소정의 온도 제어하에, 열분해 수소에 의해 에칭함으로써, 이방성의 리세스 형상으로 손상층을 에칭 제거할 수 있다. 이 결과, 후의 실리사이드 공정에서의 실리사이드 형성 불량을 효과적으로 억제할 수 있다. 또한, 사이드 월 에칭에 의한 손상층의 제거후에, 실리콘 게르마늄을 에피택셜 성장하는 경우에도, 에피택셜 성장을 양호하게 행할 수 있는 실리콘 표면이 제공된다.
(제2 실시예)
다음으로, 도 4의 처리 장치를 이용하여, 손상층의 제거와 함께, 또는 손상층의 제거후에, 금속을 실리콘 확산층에 도입하는 메카니즘을 설명한다. 도 4의 처리 장치(40)에 있어서, 가열 촉매체(43)로서, 티타늄을 포함하는 금속 필라멘트를 이용한다. 티타늄은, 실리사이드화의 활성화 에너지가 1.8eV 이하이고, 실리콘 기판 내에서 실리사이드화하여 게터링 사이트를 만들기 쉽다.
우선, 도 3의 (a)와 동일한 샘플을, 처리 장치(40)내의 스테이지(42)상에 설치한다. 스테이지 온도(서셉터 온도)는 420℃로 설정하고, 처리실내의 압력을 1.33Pa로 설정해 놓는다. 티타늄을 포함하는 가열 촉매체(43)를 미리 1900℃로 가열해 놓고, 가스 공급 포트(41)로부터 공급하는 수소 분자를 접촉시켜, 열분해한 수소를 생성한다. 열분해 수소를 실리콘과 반응시켜 에칭함과 동시에, 가열된 촉매체(43)로부터 증발하는 티타늄을, 실리콘 기판(피처리 기판)(45)상에 공급한다. 이 상태에서, 손상층(15)을 8nm 정도 제거한다.
산화막 에칭에 이용한 처리실과는 별도의 처리실(40)을 이용하여, 손상층의 제거와 컨택트부에의 금속의 도입을 행하기 때문에, 산화막 에칭에 의한 유기 생성물의 영향이 배제된다. 그 결과, 다수의 기판을 처리하는 경우에도, 티타늄의 도입량을 안정적으로 제어할 수 있다. 또한, 손상층의 제거와 금속의 도입을 동시에 행하는 경우에는, 손상층 제거후에 표면 근방에 남는 금속량을 고려하여, 금속의 도입량을 설정하면 된다. 이 때, 금속의 도입량은, 손상층의 실리콘의 제거와 금속 도입의 경쟁 반응에 의해 결정되지만, 금속 도입량은 안정적으로 행하는 것이 가능하다.
전술한 예에서는, 열분해 수소에 의한 손상층의 제거와, 티타늄의 도입을 동시에 행하고 있지만, 동일한 처리 장치내에서, 연속하여 행하여도 무방하다. 예를 들면, 열분해 수소에 의해 손상층을 제거한 후에, 일단 수소 가스의 공급을 멈춘다. 다음으로, 헬륨(He), 아르곤(Ar) 등의 불활성 가스를 가스 공급 포트(41)로부터 공급하면서, 가열 촉매체(43)로부터 티타늄을 공급한다. 이 방법에서는, 처리 시간은 다소 길어지지만, 금속 도입량의 제어성이 더욱 향상한다.
손상층의 제거와 동시에 금속을 도입할지, 또는 손상층의 제거 후에 금속을 도입할지는, 요구되는 디바이스의 동작 특성에 따라 구분하여 사용할 수 있다. 어느 경우에도, 실리콘 기판에 도입되는 금속 원소의 농도는 1×1011atoms/㎠ 이상, 1×1015atoms/㎠ 이하로 제어된다.
도 7은, 실리콘 기판에 도입되는 티타늄의 농도와, 페일(불량) 비트와의 관계를 나타내는 도면이다. 전술한 어느 하나의 방법으로, 손상층의 제거와 티타늄의 도입을 행한 후, 도 6의 (a)에 도시한 바와 같이, 컨택트홀 내에 컨택트 플러그를 형성하고, 실리콘 산화막(13)상의 폴리실리콘(19)을 패터닝한 스토리지 전극과, 유전체막(도시 생략)과, 상부 전극(도시 생략)으로 캐패시터를 구성하여 페일 비트를 카운트한다. 500밀리초 이하로 전하가 손실되는 비트를 페일(불량) 비트로서 카운트했다.
도 7로부터 알 수 있는 바와 같이, 소정량의 티타늄을 실리콘 확산층중에 도입함으로써, 페일 비트 수가 감소하고 있다. 이것은, 실리콘 기판(11)에서 티타늄이 실리사이드화하여, 게터링 사이트로 되어, 누설 전류를 방지하기 위함으로 고려된다.
이와 같이, 제1 실시예에서 설명한 손상층의 제거와, 제2 실시예에서 설명한 금속의 도입을 조합함으로써, 컨택트 저항과 누설 전류를 저감한, 양호한 컨택트의 형성이 실현된다.
도 8 및 도 9는, 전술한 손상층의 제거 및/또는 금속 도입을 이용한 반도체 장치의 제조 공정의 일례를 나타낸다.
우선, 도 8의 (a)에 도시한 바와 같이, p형 실리콘 기판(51)에 소자 분리 영역(필드 산화막)(52)을 형성하고, 소정의 형상의 게이트 전극(또는 워드선)(53)을 형성하고, 게이트 전극(53)과 필드 산화막(52)을 마스크로 하여 저농도의 n형 불순물을 주입한다. 계속해서, 전면에 퇴적한 실리콘 산화막을 수직 방향으로 에칭하여 사이드 월(54)을 형성한다. 필요에 따라, 사이드 월(54) 형성후에, 실리콘 기판을 가열 촉매체의 처리 장치(도 4 참조)에 설치하여, 열분해 수소에 의해 표면의 손상층을 제거한다. 동일한 처리 장치내에서, 가열 촉매체로부터, 실리사이드화 에너지가 1.8eV 이하인 고융점 금속, 예를 들면 티타늄(Ti), 플래티넘(Pt), 코발트(Co), 니켈(Ni) 등을, 실리콘 기판에 도입해도 무방하다.
또한, 사이드 월(54)을 마스크로 하여 고농도의 n형 불순물을 주입하여 LDD 구조의 불순물 확산층(55a, 55b)을 형성한다.
다음으로, 도 8의 (b)에 도시하는 바와 같이, 전면에 실리콘 산화막 및 층간 절연막을 포함하는 절연층(57)을 퇴적하여, 소정의 형상으로 패터닝한 레지스트 패턴(59)을 형성하고, 레지스트 패턴(59)을 마스크로 하여, 불순물 확산층(55b)에 도달하는 컨택트홀(58)을, 플라즈마 에칭에 의해 형성한다. 플라즈마 에칭의 결과, 불순물 확산층(55b)의 표면에 손상층(61)이 발생한다.
다음으로, 도 8의 (c)에 도시하는 바와 같이, 실리콘 기판을 가열 촉매체의 처리 장치에 설치한다. 가열 촉매체를 1800℃로 가열해 놓고, 처리실내의 압력을 1.33Pa, 서셉터 온도를 거의 420℃로 설정하여, 수소 가스를 공급한다. 이러한 조건하에서, 열분해 수소에 의해 손상층(61)을 제거한다. 이에 의해, 컨택트홀(58)의 바닥면에, 이방성(역사다리꼴)의 단면 형상의 리세스(62)가 생긴다. 필요에 따라, 가열 촉매체로부터 티타늄(Ti), 플래티넘(Pt), 코발트(Co), 니켈(Ni) 등을 실리콘 기판에 도입해도 무방하다. 손상층의 제거후에, 레지스트 패턴(59)을 제거한다.
다음으로, 도 8의 (d)에 도시하는 바와 같이, 컨택트홀(58)내와 절연막(57)상에 n형 불순물을 함유하는 폴리실리콘막을 퇴적하여, 패터닝함으로써, 불순물 확산층(55b)에 접속되는 비트선 컨택트(63)를 형성한다.
다음으로, 도 9의 (a)에 도시하는 바와 같이, 산화 실리콘 등의 층간 절연막(64)을 퇴적하여, 층간 절연막(64)상에 레지스트 패턴(65)을 형성한다.
또한, 도 9의 (b)에 도시하는 바와 같이, 레지스트 패턴(65)을 마스크로 하여, 층간 절연막(64), 실리콘 산화막을 포함하는 절연층(57)을 순차적으로 플라즈마 에칭한다. 이에 의해, 불순물 확산 영역(55a)에 달하는 컨택트홀(66)을 형성한다.
이 실리콘 기판을, 티타늄을 포함하는 가열 촉매체를 구비하는 처리실에 설치한다. 가열 촉매체를 1500℃로 가열해 놓고, 서셉터 온도 420℃, 압력 1.33Pa로 설정한다. 수소 가스를 공급하여, 열분해 수소에 의해 컨택트홀(66)의 바닥면의 손상층을 제거함과 더불어, 가열 촉매체로부터 티타늄을 노출한 불순물 확산층(55a)에 도입한다.
이에 의해, 컨택트폴(66)의 바닥면이, 단면이 역사다리꼴형인 형상으로 된다. 이 결과, 접촉 면적이 확대되어, 컨택트 저항이 저감한다. 또한, 불순물 확산층(55a)에는, 1×1014 atoms/㎠의 티타늄이 함유된다.
다음으로, 도 9의 (c)에 도시하는 바와 같이, 컨택트홀(66)내에 n형의 도프드 실리콘을 성장하여, 층간 절연막(64)상의 폴리실리콘을 소정의 형상으로 패터닝하여, 스토리지 컨택트 플러그(71a)와, 스토리지 전극(하부 전극)(71b)을 형성한다. 또한 유전체막(72)과, 폴리실리콘의 상부 전극(73)을 형성하고, 캐패시터(70)를 형성한다. 그 후, 절연막(74)을 형성하여 반도체 장치(50)가 만들어진다.
비트선 컨택트(63)와 불순물 확산층(55b)의 계면은, 단면이 역사다리꼴인 이방성의 형상으로 되어 있어, 컨택트 저항이 저감되어 있다. 마찬가지로, 스토리지 컨택트(71a)와 불순물 확산층(55a)의 계면의 단면 형상도, 언더 컷트가 없는 이방성의 형상이어서, 컨택트 저항이 저감되어 있다. 또한, 불순물 확산층(55a)에 도입된 티타늄에 의해, 스토리지 노드로부터의 누설 전류를 저감할 수 있다. 전체적으로, 우수한 컨택트 특성을 갖는 반도체 장치를 실현할 수 있다.
전술한 예에서는, 금속을 도입할 때에, 티타늄을 포함하는 가열 촉매체를 이용했지만, 실리사이드화의 활성화 에너지가 1.8eV 이하이고, 또한 융점이 높은 금속이면, 티타늄(Ti) 이외에도 가열 촉매체로서 이용할 수 있다. 예를 들면, 티타늄 대신에 플래티넘(Pt), 코발트(Co), 니켈(Ni) 등을 가열 촉매체에 이용해도 무방하다.
또한, 전술한 예에서는, 열분해 수소를 생성하기 위해 수소 가스를 공급했지만, 도입하는 가스는, 암모니아(NH3) 등, 열분해에 의해 전하를 갖지 않는 원자 상태의 수소를 발생시키는 분자 구조의 가스이면, 동일한 효과가 얻어진다.
또한, 본 발명의 손상층의 제거 방법은, 강유전체를 이용한 스토리지 노드에도 적용할 수 있다. 이 경우, 손상층의 제거와 함께, 티타늄 등의 금속을 도입한 후, 배리어 메탈을 형성하고, 컨택트홀을 메탈로 충전하여, 컨택트 플러그를 작성해도 무방하다. 이 경우, 컨택트 저항의 저감 효과가 한층 더 현저하게 됨과 더불어, 실리콘 기판에의 누설 전류를 저감할 수 있다.
전술한 본 발명의 손상층의 제거 방법은, 도 8의 (a)와 관련하여 설명한 바와 같이, 실리콘 기판에의 셀프 얼라인 컨택트(SAC) 홀의 개구나, 폴리실리콘 플러그에의 컨택트홀 개구에도 적용 가능하다.
도 10의 (a)는, SAC 홀 개구시의 손상층의 발생을 도시한 도면이다. 실리콘 기판(81)상에, 게이트 절연막(82)을 개재하여 게이트 전극(83)이 형성되고, 실리콘 기판(81)내에 불순물 확산 영역(85)이 형성되어 있다. 게이트 전극(83)의 측벽에는 사이드 월(84)이 형성되고, 사이드 월(84)은 SAC 에칭 스토퍼로서의 질화막(86)에 의해 피복되며, 또한 산화막(87)에 의해 피복되어 있다.
SAC 에칭을 행하는 장소에 레지스트 마스크를 형성하고(도시 생략), 2 주파수의 병행 평판 에처(dual frequency RIE)를 이용하여,
(1) 산화막(87)의 에칭
(2) 질화막(86)상에 생긴 생성물의 제거
(3) 질화막(86)의 에칭
을 순차적으로 행하여 셀프·얼라인·컨택트(88)를 형성한다. 제1 단계의 산화막(87)의 에칭은, 가스종으로서 C4F8, CO, Ar, O2를 이용한다. 제2 단계의 생성물 제거는 O2, Ar, 제3 단계의 질화막(86)의 에칭은 CHF3, Ar, O2를 공급하여 행한다.
이 때, 제3 단계에서 실리콘 확산층(85)에 탄소가 주입되어, 손상층(Si-C의 형성)(89)이 생긴다. 이온 에너지는 1.0KeV 정도이다.
여기서, 이 손상층(89)을, 수소 래디컬 처리에 의해 제거한다. 구체적으로 설명하면, 촉매체를 1800℃로 가열하고, 압력 1.33Pa, 서셉터 온도 420℃로 수소 가스를 챔버에 도입하고, 열분해 수소 원자(수소 래디컬)를 발생시켜, 실리콘 기판의 손상층을 단면이 역사다리꼴인 형상으로 제거한다.
도 10의 (b)는 폴리실리콘 컨택트 플러그에의 컨택트홀 개구시의 손상층의 발생을 도시한 도면이다. 도 10의 (a)에서 형성한 컨택트홀(88)에 폴리실리콘을 성장시켜 폴리실리콘 플러그(91)를 형성한 후, 산화막(93)을 퇴적하고, 레지스트 마스크(도시 생략)를 이용하여, 폴리실리콘 플러그(91)에 달하는 컨택트홀(94)을 형성한다. 에칭은, 방전 주파수가 380Hz인 RIE로 행한다. 가스종은, CHF3, CF4, Ar을 이용하고, 이온 에너지는 1.2KeV로 설정한다. 이 때, 폴리실리콘 플러그(91)의 표면에 탄소가 주입되어, 손상층(92)이 형성된다(Si-C의 형성). 이 경우에도, 촉매체 1800℃, 압력 1.33Pa, 서셉터 온도 420℃로, 수소 가스를 챔버에 도입하여 래디컬을 생성하고, 수소 래디컬 처리에 의해 플러그(91)상의 손상층(92)을 제거한다. 이 경우에도, 저항 증대의 원인으로 되는 손상층(92)이 제거되어, 저저항의 컨택트 플러그를 형성할 수 있다.
(제3 실시예)
도 11 및 도 12는 본 발명의 제3 실시예에 관한 반도체 장치의 제조 공정을 도시하는 도면이다. 제3 실시예에서는, 게이트 전극의 가공후와, 사이드 월 형성후에, 촉매체에 의한 열분해를 이용한 수소 래디컬 처리를 행하여, 손상층을 제거한다.
우선, 도 11의 (a)에 도시하는 바와 같이, 기판(10l)상에 열산화에 의해 게이트 산화막(102)을 형성하고, CVD법에 의해 폴리실리콘막(103)과 반사 방지막의 SiN막(104)을 퇴적한다. 그 후, 레지스트를 소정의 형상으로 패터닝하여 레지스트 마스크(105)를 형성한다.
다음으로, 도 11의 (b)에 도시한 바와 같이, 드라이 에칭에 의해 SiN막(104)과 폴리실리콘막(103)을 에칭한다. 폴리실리콘의 에칭 조건은, Cl2와 O2를 각각 50SCCM 및 10SCCM으로 공급하고, 마이크로파 1000W, 바이어스 50W, 압력 3mTorr로 한다. 이 때, 게이트 산화막(102)을 개재하여, 기판(101)의 표면에 손상층(107)이 형성된다. 이 손상층은, 전자파에 의한 손상이 주체이다.
다음으로, 도 11의 (c)에 도시한 바와 같이, 폴리실리콘 에칭용의 레지스트 마스크(105)를 제거하여, LDD 형성용의 레지스트 마스크(도시 생략)를 형성하고, n형 또는 p형의 불순물을 주입하여, LDD(109)를 형성한다.
다음으로, 도 11의 (d)에 도시한 바와 같이, LDD 형성용의 레지스트 마스크를 제거한다. 이 때, 레지스트 잔사 제거를 위해, 희불산계의 처리에 의해, 기판(101)상의 산화막(102)이 제거되어, 게이트 에칭 가공시에 형성된 손상층(107)이 노출로 된다.
다음으로, 도 11의 (e)에 도시하는 바와 같이, 촉매체를 1800℃로 가열하고, 압력 1.33Pa, 서셉터 온도 420℃로 수소 가스를 챔버에 도입하여, 수소 래디컬을 생성하여, 손상층(107)을 제거한다. 이 때, 서클로 둘러싸인 부분 A의 확대도에 도시한 바와 같이, 불순물 확산층(109)의 표면으로부터, 단면이 역사다리꼴인 형상(110)으로 손상층(107)이 제거된다. 이에 의해, 기생 저항을 저감하여, 금속 실리사이드의 이상 형성 등에 의한 접합 누설을 억제할 수 있다.
다음으로 도 12의 (a)에 도시하는 바와 같이, 산화막을 형성하고, 드라이 에칭에 의해 사이드 월(111)을 형성한다. 에칭 조건은, CHF3, CF4, Ar을 각각 100SCCM, 150SCCM, 600SCCM으로 공급하고, 압력 1000mTorr, 인가 전력 400W로 한다. 이 때, 기판(101)의 표면에 이온 주입에 의한 손상층(113)이 형성된다. 이 때의 손상층은, 탄소 이온의 주입에 의한 Si-C의 형성이 주체이다.
다음으로, 도 12의 (b)에 도시하는 바와 같이, 게이트 전극(103)상의 SiN막(104)을 제거하고, 소스·드레인(SD)(112)의 형성용으로 레지스트 마스크(도시 생략)를 형성하고, n형 또는 p형의 불순물을 주입한다.
다음으로, 도 12의 (c)에 도시하는 바와 같이, 촉매체를 1800℃로 가열하고, 압력 1.33Pa, 서셉터 온도 420℃로 수소 가스를 챔버에 도입하여, 수소 래디컬의 생성에 의해 손상층(113)을 제거한다. 이 경우에도, 서클로 둘러싼 부분 B의 확대도에 도시한 바와 같이, 언더 컷트를 발생시키는 일없이, 소스·드레인 영역(112)의 표면으로부터, 단면이 역사다리꼴인 형상(115)으로 손상층(113)이 제거된다. 이에 의해, 기생 저항이 저감하여, 접합 누설을 억제할 수 있다. 손상층(113)의 제거후에 연속하여, 실리사이드화를 위한 금속을 도입해도 무방하지만, 촉매체에, Ti, Co, Pt, Ni 등, 실리사이드를 형성하는 금속 재료를 이용한 경우, 손상층(113)의 제거와 동시에, LDD(109) 표면에 실리사이드화의 활성화 에너지가 1.8eV 이하인 금속의 도입을 행할 수 있다. 이에 의해 안정된 양의 금속을 반도체 기판에 공급할 수 있어, 접합 누설 전류가 저감된다.
마지막으로, 도 12의 (d)에 도시하는 바와 같이, 층간 절연막(116)을 퇴적하여 다음 공정으로 이행한다.
도 13 및 도 14는 반도체 장치의 미세화에의 적응성을 설명하기 위한 모식도이다. 도 13의 (a)는 게이트 전극(103)의 가공후에 LDD(109)를 형성한 상태를 도시한 도면, 도 13의 (b)는 게이트 전극(103)의 에칭에 의한 손상층을, 촉매체를 이용한 수소 래디컬 처리에 의한 손상층 제거후의 상태를 도시한 도면이다. 도 13의 (b)에 도시한 바와 같이, 단면이 역사다리꼴인 형상의 손상층이 제거되기 때문에, 게이트 전극(103)간의 간격을 변화시키지 않고, 실리사이드 형성 영역의 면적을 확대할 수 있다. 또한, 언더 컷트의 발생이 없기 때문에, 접합 누설을 방지할 수 있다.
도 14의 (a)는 사이드 월(111) 형성후에 소스·드레인 영역(112)을 형성한 상태를 도시한 도면, 도 14의 (b)는 사이드 월(111)의 에칭에 의한 손상층을, 촉매체를 이용한 수소 래디컬 처리에 의한 손상층 제거후의 상태를 도시한 도면이다. 도 14의 예에서는, 게이트 전극 가공후의 손상층의 제거 외에, 사이드 월 가공후에도 손상층의 제거를 행하고 있기 때문에, 게이트 전극(103)간의 기판 단면 형상이, 이중 테이퍼(이중의 역사다리꼴)로 되어 있다.
이 경우에도, 게이트 전극(103)간의 간격을 변화시키지 않고, 실리사이드 형성 영역의 면적을 확대할 수 있다. 통상은, 세선으로 되면 실리사이드의 형성이 곤란해지지만, 수소 래디컬 처리를 행할 때의 촉매체에, 실리사이드화의 활성 에너지가 1.8eV 이하인 금속을 포함하는 금속 매체를 이용함으로써, 실리사이드화 영역의 확대와 동시에, LDD 영역(109) 표면에 실리사이드화의 활성 에너지가 1.8eV 이하인 금속을 안정적으로 도입하는 것이 가능하게 되어, TiSi나 CoSi를 사용한 미세 MOS 구조의 제조에 유리하다.
또한, 손상층의 제거는, 게이트 전극 가공후, 또는 사이드 월 형성후의 어느 한쪽에서 행하는 것만으로도, 기생 저항의 저감 효과와, 접합 누설의 억제 효과를 달성할 수 있다.
도 15 및 도 16은 제3 실시예에 관한 반도체 장치의 제조 방법의 변형예를 도시하는 도면이다. 이 예에서는, 게이트 절연막의 두께가 상이한 소자의 배열에 수소 래디컬 처리에 의한 손상층의 제거를 적용한다. 복수의 기능 블록을 탑재하는 LSI에서는, 기능 블록에 의해 동작 전압이 상이하고, 블록마다 상이한 게이트 산화막두께의 트랜지스터가 형성된다.
우선, 도 15의 (a)에 도시하는 바와 같이, 기판(101)상에 열산화에 의해 소자 분리(LOCOS) 영역(121)과 막두께가 상이한 게이트 산화막(122 및 123)을 형성하고, CVD법에 의해 폴리실리콘막(103)과 반사 방지의 SiN막(104)을 퇴적한다. 그 후, 레지스트를 소정의 형상으로 패터닝하여 레지스트 마스크(105)를 형성한다.
다음으로, 도 15의 (b)에 도시하는 바와 같이, 드라이 에칭에 의해 SiN막(104)과 폴리실리콘막(103)을 에칭한다. 폴리실리콘의 에칭 조건은, Cl2와 O2를 각각 50SCCM 및 10SCCM으로 공급하고, 마이크로파 1000W, 바이어스 50W, 압력 3mTorr로 한다. 그 후, 산화막 에칭 조건으로 절환하여, 에칭을 계속한다. 산화막 에칭의 조건은, 예를 들면 CHF3, CF4, Ar을 각각 100SCCM, 150SCCM, 600SCCM으로 공급하고, 압력 1000mTorr, 인가 전력 400W로 한다. 이 때, 기판(101)의 표면에, 주로 탄소 이온의 주입(Si-C의 형성)에 의한 손상층(127)이 형성된다. 특히, 얇은 쪽의 게이트 산화막(122)측에서의 손상이 크다.
다음으로, 도 15의 (c)에 도시하는 바와 같이, 폴리실리콘 에칭용의 레지스트 마스크(105)를 제거하여, LDD 형성용의 레지스트 마스크(도시 생략)를 형성하고, n형 또는 p형의 불순물을 주입하여, LDD(109)를 형성한다.
*다음으로, 도 15의 (d)에 도시하는 바와 같이, LDD 형성용의 레지스트 마스크를 제거한다.
다음으로, 도 15의 (e)에 도시하는 바와 같이, 촉매체를 1800℃로 가열하고, 압력 1.33Pa, 서셉터 온도 420℃로 수소 가스를 챔버에 도입하여, 수소 래디컬에 의해 손상층(127)을 제거한다. 손상층(127)의 제거후의 단면 형상(110)은 역사다리꼴로 되어, 실리사이드 형성 영역의 면적이 확장됨과 더불어, 기생 저항을 저감할 수 있다. 또한, 언더 컷트가 발생하지 않기 때문에, 접합 누설을 억제할 수 있다.
다음으로, 도 16의 (a)에 도시하는 바와 같이, 산화막을 형성하고, 드라이 에칭에 의해 사이드 월(111)을 형성한다. 에칭 조건은, CHF3, CF4, Ar을 각각 100SCCM, 150SCCM, 600SCCM으로 공급하고, 압력 1000mTorr, 인가 전력 400W로 한다. 이 때, 기판(101)의 표면에 이온 주입에 의한 손상층(113)이 형성된다. 이 때의 손상층은, 탄소 이온의 주입에 의한 Si-C의 형성이 주체이다.
다음으로, 도 16의 (b)에 도시하는 바와 같이, 게이트 전극(103)상의 SiN막(104)을 제거하고, 소스·드레인(SD)(112)의 형성용으로 레지스트 마스크(도시 생략)를 형성하고, n형 또는 p형의 불순물을 주입한다.
다음으로, 도 16의 (c)에 도시하는 바와 같이, 촉매체를 1800℃로 가열하고, 압력 1.33Pa, 서셉터 온도 420℃로 수소 가스를 챔버에 도입하여, 수소 래디컬의 생성에 의해 손상층(113)을 제거한다. 이 경우에도, 소스·드레인 영역(112)의 표면의 단면 형상은, 역사다리꼴의 형상으로 된다. 이에 의해, 기생 저항이 저감하여, 접합 누설을 억제할 수 있다.
다음으로, 도 16의 (d)에 도시하는 바와 같이, 층간 절연막(116)을 퇴적하여 다음 공정으로 이행한다. 또한, 도 16의 (a) 내지 (d)에서는, 게이트 절연막두께의 막두께가 한 종류인 트랜지스터만이 그려져 있지만, 손상층의 제거는 일괄해서 행해진다.
도 17 및 도 18은, 제3 실시예의 반도체 장치의 제조 방법의 변형예 2를 도시한 도면이다. 변형예 2에서도, 상이한 막두께의 게이트 절연막을 갖는 트랜지스터의 형성에, 수소 래디컬에 의한 손상층의 제거를 적용한다. 변형예 1에서는, 폴리실리콘 게이트 전극의 에칭에 이어서, 게이트 산화막의 에칭을 행했지만, 변형예 2에서는, 사이드 월 형성후에, 게이트 산화막의 에칭을 행한다.
우선, 도 17의 (a)에 도시하는 바와 같이, 기판(101)상에 열산화에 의해 소자 분리(LOCOS) 영역(121)과 막두께가 상이한 게이트 산화막(122 및 123)을 형성하고, CVD법에 의해 폴리실리콘막(103)과 반사 방지의 SiN막(104)을 퇴적한다. 그 후, 레지스트를 소정의 형상으로 패터닝하여 레지스트 마스크(105)를 형성한다.
다음으로, 도 17의 (b)에 도시하는 바와 같이, 드라이 에칭에 의해 SiN막(104)과 폴리실리콘막(103)을 에칭한다. 폴리실리콘의 에칭 조건은, Cl2와 O2를 각각 50SCCM 및 10SCCM으로 공급하고, 마이크로파 1000W, 바이어스 50W, 압력 3mTorr로 한다. 게이트 산화막(122 및 123)을 남기기 때문에, 기판(101) 표면에의 손상층의 형성은 거의 없다.
다음으로, 도 17의 (c)에 도시하는 바와 같이, 폴리실리콘 에칭용의 레지스트 마스크(105)를 제거하고, LDD 형성용의 레지스트 마스크(도시 생략)를 형성하고, n형 또는 p형의 불순물을 주입하여, LDD(131 및 132)를 형성한다. 두께가 상이한 게이트 산화막(122, 123)을 통하여 이온 주입을 행하기 때문에, 박막측과 후막측에서 동시에 LDD 주입하는 경우에는, 실제로 불순물이 주입되는 깊이, 농도가 상이하다.
다음으로, 도 17의 (d)에 도시하는 바와 같이, LDD 형성용의 레지스트 마스크를 제거한다.
다음으로, 도 18의 (a)에 도시하는 바와 같이, 산화막을 퇴적하여 드라이 에칭에 의해 사이드 월(135)을 형성한다. 에칭 조건은, CHF3, CF4, Ar을 각각 100SCCM, 150SCCM, 600SCCM으로 공급하고, 압력 1000mTorr, 인가 전력 400W로 한다. 이 때, 기판(101)의 표면에, 주로 탄소 이온의 주입(Si-C의 형성)에 의한 손상층(133)이 형성된다. 또한, 막두께측의 게이트 산화막(123)을 LDD(132)상에 남기지 않도록 에칭하기 때문에, 박막측의 LDD(131) 표면에의 손상이 크다.
다음으로, 도 18의 (b)에 도시하는 바와 같이, 게이트 전극(103)상의 SiN막(104)을 제거하고, 소스·드레인(SD)(136)의 형성용으로 레지스트 마스크(도시 생략)를 형성하고, n형 또는 p형의 불순물을 주입한다.
다음으로, 도 18의 (c)에 도시하는 바와 같이, 촉매체를 1800℃로 가열하고, 압력 1.33Pa, 서셉터 온도 420℃로 수소 가스를 챔버에 도입하여, 수소 래디컬에 의해 손상층(133)을 제거한다. 손상층(133)의 제거후의 단면 형상(137)은 역사다리꼴로 되어, 실리사이드 형성 영역의 면적이 확장됨과 더불어, 기생 저항을 저감할 수 있다. 또한, 언더 컷트가 발생하지 않기 때문에, 접합 누설을 억제할 수 있다.
다음으로, 도 18의 (d)에 도시하는 바와 같이, 층간 절연막(138)을 퇴적하여 다음 공정으로 이행한다.
이와 같이, 제3 실시예에 따르면, 게이트 전극의 형성시에 발생하는 손상층이나, 사이드 월 가공시에 발생하는 손상층도, 역사다리꼴의 단면 형상으로 제거할 수 있어, 실리사이드 형성 영역의 면적이 확장됨과 더불어, 언더 컷트에 기인하는 금속 실리사이드의 이상 형성을 방지할 수 있다. 따라서, 저저항으로 접합 누설이 억제된 반도체 장치를 제조할 수 있다.
(제4 실시예)
도 19는 본 발명의 제4 실시예에 관한 반도체 장치의 모식도이다. 제4 실시예의 반도체 장치는, 예를 들면 도 19의 (a)에 도시하는 바와 같이, 플래시 메모리를 혼재한 로직 반도체 장치(200)이다. 반도체 장치(200)는, 주로직 회로부(202)와, 입출력 회로부(204)와, 플래시 메모리 셀부(206)와, 플래시 메모리 셀 제어 회로부(208)를 갖고 있다. 입출력 회로부(204)는, PMOS 영역(204P)과, NMOS 영역(204N)을 갖고, 플래시 메모리 셀 제어 회로부(208)는, PMOS 영역(208P)과, NMOS 영역(208N)을 갖는다.
반도체 장치(200)는, 도 19의 (b)에 도시하는 바와 같이, 기판(210)의 n형 웰(190) 중의 p형 웰(178)(이중 웰)에 형성된 플래시 메모리 셀(Flash cell), n채널 고전압·저임계값 트랜지스터(N-HV Low Vt), n채널 고전압·고임계값 트랜지스터(N-HV High Vt)와, n형 웰(180)에 형성된 p채널 고전압·저임계값 트랜지스터(P-HV Low Vt), p채널 고전압·고임계값 트랜지스터(P-HV High Vt)를 갖는다. 이들의 고전압 트랜지스터는, 플래시 메모리 셀 제어 회로부(208)를 구성하는 트랜지스터로서, 플래시 메모리 셀의 판독 전압이나, 기입/소거 전압에 견딜 수 있는 제1 막두께의 게이트 절연막(304)을 갖는다.
반도체 장치(200)는 또한, p형 웰(182)내에 형성된 n채널 중전압 트랜지스터(N-MV)와, n형 웰(184)에 형성된 p채널 중전압 트랜지스터(P-MV)를 갖는다. 이들의 중전압 트랜지스터는, 입출력 회로부(204)를 구성하는 트랜지스터로서, 제2 막두께의 게이트 절연막(306)을 갖는다.
또한, p형 웰(186)에 형성된 n채널 저전압·고임계값 트랜지스터(N-LV High Vt) 및 n채널 저전압·저임계값 트랜지스터(N-LV Low Vt)와, n형 웰(188)에 형성된 p채널 저전압·고임계값 트랜지스터(P-LV High Vt) 및 p채널 저전압·저임계값 트랜지스터(P-LV Low Vt)를 갖는다. 이들의 저전압 트랜지스터는, 주 로직 회로부(202)를 구성하는 트랜지스터로서, 고속 동작을 위한 극박막(제3 막두께)의 게이트 절연막(302)을 갖는다.
도 20 내지 도 26은 도 19에 도시한 반도체 장치(200)의 제조 공정도이다.
우선, 도 20의 (a)에 도시하는 바와 같이, 기판(210)의 소정의 영역에 소자 분리 영역(211)을 형성하고, 기판(210)내의 소정의 위치에 n형 웰(180, 184, 188, 190)과 p형 웰(178, 182, 186)을 형성하기 위한 불순물을 주입하고, 플래시 메모리 셀(Flash cel1)의 터널 산화막(156)을 퇴적하고, 폴리실리콘 플로팅 게이트(158)를 형성한 후에, 전면에 ONO막(160)을 형성한다. ONO막(160)상에, 플래시 메모리 셀(Flash cel1)만을 피복하는 레지스트 마스크(192)를 형성하고, 플래시 메모리 셀 이외의 영역의 ONO막(160)을 제거한다. 또한, 웨트 에칭에 의해, 플래시 메모리 셀 이외의 영역의 터널 산화막(156)을 제거한다.
다음으로, 도 20의 (b)에 도시하는 바와 같이, 레지스트 마스크(192)를 제거하고, 활성 영역에, 막두께 13nm의 실리콘 산화막(194)을 형성한다. 플래시 메모리 셀(Flash cel1) 및 고전압 트랜지스터(N-HV Low Vt, N-HV High Vt, P-HV Low Vt, P-HV High Vt)의 영역을 피복하고, 그 밖의 영역을 노출하는 레지스트 마스크(196)를 형성한다. 레지스트 마스크(196)를 이용하여 웨트 에칭을 행하여, 중전압 트랜지스터(N-MV, P-MV) 형성 영역과 저전압 트랜지스터(N-LV Low Vt, N-LV High Vt, P-LV Low Vt, P-LV High Vt) 형성 영역의 실리콘 산화막(194)을 제거한다.
다음으로, 도 21의 (c)에 도시하는 바와 같이, 레지스트 마스크(196)를 제거하여, 중전압 트랜지스터(N-MV, P-MV) 형성 영역 및 저전압 트랜지스터(N-LV Low Vt, N-LV High Vt, P-LV Low Vt, P-LV High Vt) 형성 영역을 피복하는 실리콘 산화막(198)을, 막두께 4.5nm로 형성한다. 이 때, 실리콘 산화막(194)의 막두께도 증가한다. 또한, 저전압 트랜지스터(N-LV Low Vt, N-LV High Vt, P-LV Low Vt, P-LV High Vt) 형성 영역만이 노출되는 레지스트 마스크(199)를 형성하고, 웨트 에칭에 의해 저전압 트랜지스터 형성 영역의 실리콘 산화막(198)을 제거한다.
다음으로, 도 21의 (d)에 도시하는 바와 같이, 레지스트 마스크(199)를 제거하고, 열산화에 의해, 저전압 트랜지스터(N-LV Low Vt, N-LV High Vt, P-LV Low Vt, P-LV High Vt) 형성 영역에 막두께 2.2nm의 실리콘 산화막(게이트 산화막)(302)을 형성한다. 이 열산화 공정에 의해, 실리콘 산화막(194, 198)의 막두께도 증가하고, 고전압 트랜지스터(N-MV Low Vt, N-HV High Vt, P-HV Low Vt, P-HV High Vt) 형성 영역에는, 두께 16nm의 게이트 절연막(304)이, 중전압 트랜지스터(N-MV, P-MV) 형성 영역에는, 두께 5.5nm의 게이트 산화막(306)이 형성된다.
다음으로, 도 22의 (e)에 도시하는 바와 같이, CVD법에 의해 폴리실리콘막(308)을 성장하고, 계속해서, 플라즈마 CVD법에 의해, 폴리실리콘막(308)상에 실리콘 질화막(310)을 성장한다. 이 실리콘 질화막(310)은, 하층의 폴리실리콘막(308)을 패터닝할 때의 반사 방지 및 에칭 마스크도 겸함과 더불어, 후술하는 바와 같이, 플래시 셀의 게이트 전극 측벽을 산화할 때에, 로직 부분의 게이트 전극을 보호하는 역할도 행한다. 그리고, 포토리소그래피 및 드라이 에칭에 의해, 플래시 메모리 셀(Flash cell) 형성 영역의 실리콘 질화막(310), 폴리실리콘막(308), ONO막(160), 플로팅 게이트(158)를 가공하고, 플래시 메모리 셀의 게이트 전극(212)을 형성한다.
다음으로, 도 22의 (f)에 도시하는 바와 같이, 플래시 메모리 셀(Flash cell)의 소스·드레인(214)을 형성하고, 게이트 전극(212)의 측벽에 사이드 월(216)을 형성한다. 또한, 고전압 트랜지스터(N-HV Low Vt, N-HV High Vt, P-HV Low Vt, P-HV High Vt) 형성 영역, 중전압 트랜지스터(N-MV, P-MV) 형성 영역, 저전압 트랜지스터(N-LV Low Vt, N-LV High Vt, P-LV Low Vt, P-LV High Vt) 형성 영역의 폴리실리콘막(308)을 패터닝하여, 게이트 전극(218)을 형성한다.
다음으로, 도 23의 (g)에 도시하는 바와 같이, p채널 저전압 트랜지스터(P-LV Low Vt, P-LV High Vt) 형성 영역만을 노출하고, 그 밖의 부분을 피복하는 레지스트 마스크(320)를 형성하고, p형의 익스텐션(222)을 형성한다.
다음으로, 도 23의 (h)에 도시하는 바와 같이, 레지스트 마스크(320)를 제거하여, n채널 저전압 트랜지스터(P-LV Low Vt, P-LV High Vt) 형성 영역만을 노출하고, 그 밖의 부분을 피복하는 레지스트 마스크(324)를 형성하고, n형의 익스텐션(226)을 형성한다.
다음으로, 도 24의 (i)에 도시하는 바와 같이, 도 23의 (g) 및 도 23의 (h)와 동일한 방법으로, 순차적으로, p채널 중전압 트랜지스터(P-MV)의 익스텐션(230), n채널 중전압 트랜지스터(N-MV)의 익스텐션(234), p채널 고전압 트랜지스터(P-HV Low Vt, P-HV High Vt)의 익스텐션(238) 및 n채널 고전압 트랜지스터(N-HV Low Vt, N-HV High Vt)의 익스텐션(242)에 형성하고, 최후의 영역의 이온 주입에 사용한 레지스트 마스크를 제거한다. 그 후, 열 CVD법에 의해 실리콘 산화막을 퇴적하고, 게이트 산화막을 남기지 않도록 실리콘 산화막을 에치백하여 사이드 월(244)을 형성한다. 이 때, 탄소 이온의 주입에 의해, 익스텐션 영역의 표면에, 주로 Si-C의 형성에 의한 손상층(도시 생략)이 형성된다.
다음으로, 도 24의 (j)에 도시하는 바와 같이, p형 소스·드레인(248)과 n형 소스·드레인(252)을 순차적으로 형성한다.
다음으로, 도 25의 (k)에 도시하는 바와 같이, 사이드 월(244)의 형성시에 발생한 손상층을 제거한다. 즉, 챔버 내에 보유된 촉매체를 1800℃로 가열하고, 압력 1.33Pa, 서셉터 온도 420℃로, 수소 가스를 챔버에 도입하여, 수소 가스를 원자 수소(또는 수소 래디컬) 상태가 되도록 열적으로 분해한다. 이 원자 수소(또는 수소 래디컬)에 의해, 소스·드레인 영역의 표면의 손상층이, 단면이 역사다리꼴인 형상으로 제거된다. 실리사이드화의 활성화 에너지가 1.8eV 이하인 금속을 가열 촉매체로서 사용한 경우, 증발된(evaporated) 금속 입자가 손상층 제거 공정 동안 소스·드레인(248, 252)의 표면에 도입된다. 이렇게 하여, 게이트 산화막의 막두께가 서로 다른 트랜지스터들이 기판(210)상에 형성된다.
다음으로, 도 25의 (l)에 도시하는 바와 같이, 전면에 절연막(254)을 퇴적하고, 각 트랜지스터의 소스·드레인(248, 252)에 도달하는 컨택트홀(256)을 형성한다. 컨택트홀(256) 형성시에도, 소스·드레인(248) 탄소 이온의 주입에 의한 손상층이 발생하기 때문에, 다시 촉매체를 1800℃, 압력 1.33Pa, 서셉터 온도 420℃의 조건으로, 수소 래디컬을 생성하여, 손상층을 제거한다.
마지막으로, 도 26의 (m)에 도시하는 바와 같이, 컨택트홀 내를 도전 재료로 매립하여 플러그(258)를 형성하고, 절연막 상에 원하는 배선(260)을 형성한다. 또한, 도시는 하지 않지만, 필요에 따라 절연막의 성장, 배선의 형성 등을 반복하여, 반도체 장치(200)를 완성한다.
전술한 공정에서 제작되는 반도체 장치(200)는, 어느 기능 블록에 있어서도, 저저항으로 접합 누설이 억제된 양호한 특성의 소자를 갖는다.
또한, 도시는 하지 않지만, 제4 실시예의 반도체 장치의 제조 공정에, 도 10의 (b)에서 나타내는 폴리실리콘 플러그에의 컨택트홀의 형성을 조합하여도 무방하다. 이 경우에도, 컨택트홀의 에칭에 의해 폴리실리콘 플러그에 발생한 손상을, 촉매체에 의한 수소 래디컬 처리에 의해 제거함으로써, 미세화된 배선 구조이더라도, 상층의 배선과 양호한 전기적 접속을 취할 수 있다. 또한, 제4 실시예에서는, 소스·드레인 형성후에 사이드 월 형성 시의 손상층 제거를 실시하고 있지만, 소스·드레인 형성전에 사이드 월 형성시의 손상을 제거하고, 그 후에 소스·드레인을 형성해도 무방하다.
마지막으로, 이상의 설명에 관하여, 이하의 부기를 개시한다.
(부기 1) 반도체 기판상에, 절연막을 형성하는 공정과,
상기 절연막을, 드라이 공정에 의해 에칭하는 공정과,
상기 에칭에 의해 상기 반도체 기판상에 발생한 손상층을, 열분해한 원자 상태의 수소에 의해, 소정의 온도 하에서 제거하는 공정
을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 2) 상기 열분해한 원자 상태의 수소는, 가열한 촉매체에 수소를 포함하는 분자를 접촉시켜 생성하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 3) 상기 손상층의 제거공정에서, 상기 반도체 기판의 서셉터 온도를 170℃ 이상으로 유지하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 4) 상기 가열한 촉매체는 텅스텐인 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 5) 상기 가열한 촉매체는, 실리사이드화의 활성화 에너지가 1.8eV 이하인 금속을 포함하고, 그 금속을 상기 반도체 기판에 도입하는 공정을 더 포함하는 것을 특징으로 하는 부기 2에 기재된 반도체 장치의 제조 방법.
(부기 6) 상기 손상층의 제거에 의해, 상기 반도체 기판의 (111)면과 (100)면이 노출하는 단면이 역사다리꼴인 리세스가 형성되는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 7) 상기 절연막의 에칭 공정은, 탄소를 포함하는 가스에 의해 에칭을 행하고,
상기 손상층은, 탄소가 주입된 손상층인 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 8) 상기 에칭에 의해, 상기 절연막에 컨택트홀을 형성하고,
상기 컨택트홀 바닥면에 생긴 손상층을 제거한 후에, 상기 컨택트홀을 도전성 물질로 충전하여 컨택트부를 형성하는 공정을
더 포함하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 9) 상기 반도체 기판상에 폴리실리콘 플러그를 형성하는 공정과,
상기 폴리실리콘 플러그 상에 퇴적한 절연막을 드라이 에칭하여 상기 폴리실리콘 플러그에 도달하는 컨택트홀을 형성하는 공정과,
상기 드라이 에칭에 의해 상기 폴리실리콘 플러그 상에 발생한 손상층을, 열분해한 원자 상태의 수소에 의해 제거하는 공정을
더 포함하는 것을 특징으로 하는 부기 1에 기재된 반도체 장치의 제조 방법.
(부기 10) 상기 손상층의 제거는, 상기 절연막의 에칭과 상이한 처리 장치를 이용하여 행하는 것을 특징으로 하는 부기 1 또는 9에 기재된 반도체 장치의 제조 방법.
(부기 11) 상기 가열한 촉매체는, 티타늄(Ti), 니켈(Ni), 코발트(Co), 플래티넘(Pt) 중 적어도 1개를 포함하고, 상기 금속을 반도체 기판에 도입하는 공정은, 상기 손상층의 제거와 동시, 또는 상기 손상층의 제거후에 연속하여 행해지는 것을 특징으로 하는 부기 5에 기재된 반도체 장치의 제조 방법.
(부기 12) 반도체 기판상에, 절연막을 형성하는 공정과,
상기 절연막 상에 전극으로 되는 도전막을 형성하는 공정과,
상기 도전막을, 드라이 공정에 의해 에칭하는 공정과,
상기 에칭에 의해 상기 반도체 기판상에 발생한 손상층 중 적어도 일부를, 상기 절연막 중 적어도 일부를 제거한 후, 열분해한 원자 상태의 수소에 의해, 소정의 온도 하에서 제거하는 공정을
포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13) 반도체 기판상에, 절연막을 개재하여 게이트 전극을 형성하는 공정과,
상기 게이트 전극의 측벽에, 드라이 에칭에 의해 사이드 월을 형성하는 공정과,
상기 사이드 월의 형성에 의해 상기 반도체 기판상에 발생한 손상층 중 적어도 일부를, 열분해한 원자 상태의 수소에 의해, 소정의 온도 하에서 제거하는 공정을
더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14) 상기 열분해한 원자 상태의 수소는, 가열한 촉매체에 수소를 포함하는 분자를 접촉시켜 생성하는 것을 특징으로 하는 부기 12 또는 13에 기재된 반도체 장치의 제조 방법.
(부기 15) 상기 손상층의 제거 공정에서, 상기 반도체 기판을 유지하는 서셉터 표면 온도를 170℃ 이상으로 유지하는 것을 특징으로 하는 부기 12 또는 13에 기재된 반도체 장치의 제조 방법.
(부기 16) 상기 가열한 촉매체는 텅스텐인 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 17) 상기 가열한 촉매체는, 실리사이드화의 활성화 에너지가 1.8eV 이하인 금속을 포함하고, 그 금속을 상기 반도체 기판에 도입하는 공정을 더 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 18) 상기 가열한 촉매체는, 티타늄(Ti), 니켈(Ni), 코발트(Co), 플래티넘(Pt) 중 적어도 하나를 포함하고, 상기 손상층의 제거와 동시에, 또는 제거후에, 상기 촉매체를 구성하는 원소의 일부를 상기 반도체 기판에 도입하는 공정을 더 포함하는 것을 특징으로 하는 부기 14에 기재된 반도체 장치의 제조 방법.
(부기 19) 반도체 기판과,
상기 반도체 기판상에 절연막을 개재하여 위치하는 게이트 전극과,
상기 게이트 전극의 측벽에 위치하는 사이드 월과,
상기 게이트 전극의 양측의 반도체 기판에 형성된 불순물 확산 영역을 구비하고,
상기 사이드 월 바닥면의 단면 형상은 역사다리꼴 형상이고,
상기 사이드 월의 외측에 위치하는 불순물 확산 영역 표면의 단면 형상은 역사다리꼴 형상인 것을 특징으로 하는 반도체 장치.
(부기 20) 상기 불순물 확산 영역에 도달하는 컨택트 플러그를 더 갖고,
상기 컨택트 플러그의 바닥면의 단면 형상은 역사다리꼴인 것을 특징으로 하는 부기 19에 기재된 반도체 장치.
언더 컷트를 발생시키는 일없이, 반도체 장치 제조의 과정에서 발생하는 손상층을 제거할 수 있다. 이 결과, 손상층을 제거한 부분에서의 저항을 저감하여, 접합 누설을 방지할 수 있다.
또한, 소정량의 금속을 안정적으로 반도체 기판에 도입할 수 있다. 이 결과, 실리콘 기판에의 누설 전류를 저감할 수 있다.

Claims (1)

  1. 반도체 기판과,
    상기 반도체 기판상에 절연막을 개재하여 위치하는 게이트 전극과,
    상기 게이트 전극의 측벽에 위치하는 사이드 월과,
    상기 게이트 전극의 양측의 반도체 기판에 형성된 불순물 확산 영역
    을 구비하고,
    상기 사이드 월 바닥면의 단면 형상은, 역사다리꼴 형상이고,
    상기 사이드 월의 외측에 위치하는 불순물 확산 영역 표면의 단면 형상은, 역사다리꼴 형상인 것을 특징으로 하는 반도체 장치.
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4032058B2 (ja) 2004-07-06 2008-01-16 富士通株式会社 半導体装置および半導体装置の製造方法
KR100558036B1 (ko) * 2004-12-28 2006-03-07 주식회사 하이닉스반도체 반도체메모리장치의 제조 방법
KR100657166B1 (ko) * 2005-08-30 2006-12-13 동부일렉트로닉스 주식회사 구리 금속 배선의 형성 방법
US8435873B2 (en) 2006-06-08 2013-05-07 Texas Instruments Incorporated Unguarded Schottky barrier diodes with dielectric underetch at silicide interface
JP4245012B2 (ja) 2006-07-13 2009-03-25 東京エレクトロン株式会社 処理装置及びこのクリーニング方法
US7615445B2 (en) * 2006-09-21 2009-11-10 Sandisk Corporation Methods of reducing coupling between floating gates in nonvolatile memory
US20080296778A1 (en) * 2007-05-30 2008-12-04 Qimonda Ag Interconnection Structure and Integrated Circuit
JPWO2008156182A1 (ja) * 2007-06-18 2010-08-26 日本電気株式会社 半導体装置及びその製造方法
JP4935684B2 (ja) 2008-01-12 2012-05-23 東京エレクトロン株式会社 成膜方法及び成膜装置
JP2011049315A (ja) * 2009-08-26 2011-03-10 Toshiba Corp 半導体集積回路
KR101660782B1 (ko) * 2010-07-29 2016-09-29 삼성전자주식회사 메모리 소자 및 이의 제조방법
US9184050B2 (en) 2010-07-30 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Inverted trapezoidal recess for epitaxial growth
KR101096226B1 (ko) * 2010-10-28 2011-12-22 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 제조 방법
JP5984044B2 (ja) * 2012-04-16 2016-09-06 須賀　唯知 金属触媒下及び不活性ガス雰囲気下で有機酸ガスを用いた表面酸化物除去方法及び接合装置
US9305796B2 (en) * 2013-11-05 2016-04-05 Applied Materials, Inc. Methods for etching silicon using hydrogen radicals in a hot wire chemical vapor deposition chamber
CN104752246B (zh) * 2013-12-26 2018-03-27 中芯国际集成电路制造(上海)有限公司 用于判定gox击穿失效的样品制备方法
JP6354363B2 (ja) 2014-06-12 2018-07-11 富士通セミコンダクター株式会社 半導体装置の製造方法
US9640385B2 (en) * 2015-02-16 2017-05-02 Applied Materials, Inc. Gate electrode material residual removal process
KR102290538B1 (ko) 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10872760B2 (en) * 2016-07-26 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Cluster tool and manufacuturing method of semiconductor structure using the same
JP6861365B2 (ja) * 2017-08-29 2021-04-21 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置およびその製造方法
JP7283036B2 (ja) * 2018-07-13 2023-05-30 富士電機株式会社 半導体装置および製造方法
JP7349861B2 (ja) 2019-09-24 2023-09-25 東京エレクトロン株式会社 エッチング方法、ダメージ層の除去方法、および記憶媒体
US11756793B2 (en) * 2019-12-27 2023-09-12 Hitachi High-Tech Corporation Semiconductor device manufacturing method
US20220157604A1 (en) * 2020-11-16 2022-05-19 Applied Materials, Inc. Apparatus, systems, and methods of using atomic hydrogen radicals with selective epitaxial deposition

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5350480A (en) * 1993-07-23 1994-09-27 Aspect International, Inc. Surface cleaning and conditioning using hot neutral gas beam array
FR2737734B1 (fr) * 1995-08-10 1997-08-29 Alcatel Optronics Procede de gravure d'un substrat par jets chimiques
JPH09306867A (ja) * 1996-05-14 1997-11-28 Toyota Central Res & Dev Lab Inc 半導体装置の製造方法
JPH10209428A (ja) 1997-01-27 1998-08-07 Sony Corp 半導体装置及びその製造方法
US6465842B2 (en) * 1998-06-25 2002-10-15 Kabushiki Kaisha Toshiba MIS semiconductor device and method of fabricating the same
JP2000223419A (ja) 1998-06-30 2000-08-11 Sony Corp 単結晶シリコン層の形成方法及び半導体装置の製造方法、並びに半導体装置
JP3305270B2 (ja) 1998-09-14 2002-07-22 宮崎沖電気株式会社 半導体装置の製造方法
JP2000100749A (ja) 1998-09-25 2000-04-07 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
US6511575B1 (en) * 1998-11-12 2003-01-28 Canon Kabushiki Kaisha Treatment apparatus and method utilizing negative hydrogen ion
US6136698A (en) * 1999-06-04 2000-10-24 United Integrated Circuits Corp Method of increasing contact area of a contact window
EP1077274A1 (en) * 1999-08-17 2001-02-21 Applied Materials, Inc. Lid cooling mechanism and method for optimized deposition of low-k dielectric using tri methylsilane-ozone based processes
US6316322B1 (en) * 1999-09-24 2001-11-13 Advanced Micro Devices, Inc. Method for fabricating semiconductor device
KR100382725B1 (ko) * 2000-11-24 2003-05-09 삼성전자주식회사 클러스터화된 플라즈마 장치에서의 반도체소자의 제조방법
JP4657480B2 (ja) 2001-03-27 2011-03-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US6933243B2 (en) * 2002-02-06 2005-08-23 Applied Materials, Inc. High selectivity and residue free process for metal on thin dielectric gate etch application
US6743669B1 (en) * 2002-06-05 2004-06-01 Lsi Logic Corporation Method of reducing leakage using Si3N4 or SiON block dielectric films
KR101352995B1 (ko) * 2003-02-14 2014-01-21 어플라이드 머티어리얼스, 인코포레이티드 수소-함유 라디칼을 이용한 자연 산화물 세정
TW200524018A (en) * 2003-11-20 2005-07-16 Ulvac Inc Method of cleaning surface of semiconductor substrate, method of manufacturing film, method of manufacturing semiconductor device and semiconductor device
JP4032058B2 (ja) 2004-07-06 2008-01-16 富士通株式会社 半導体装置および半導体装置の製造方法

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