JP4657480B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、不純物含有半導体層と導電膜との接続構造を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリを有する携帯機器の利用数の増加にともない、半導体メモリの消費電力の低減が要求されている。
半導体メモリの１つであるＤＲＡＭは、ストレージキャパシタのストレージ電極をＭＯＳトランジスタの不純物拡散層に接続する構造を有している。
【０００３】
ストレージキャパシタに蓄積された電荷（情報）は、ストレージノードからのリーク電流によって次第に減少してしまう。このため、蓄積電荷を所定値に維持するために、ストレージキャパシタのデータの書き換えが一定期間毎に必要となる。このデータ書き換え動作はリフレッシュ動作と呼ばれる。
リフレッシュ動作の周期が短ければＤＲＡＭの消費電力が大きくなってしまうので、消費電力を低減するために、リフレッシュ動作の周期を長くすることが有効であり、このためにはストレージノードのデータ保持特性（リフレッシュ特性）を改善することが望まれる。
【０００４】
リフレッシュ特性は、メモリセルのストレージノードを通して半導体基板に流れる接合リーク電流によって律速される。接合リーク電流の発生原因は多様であることが予想されており、未だ明確に特定されているわけではない。
しかし、接合リーク電流の発生は、半導体装置の製造工程途中の金属汚染やプラズマ暴露等によって生じる不純物拡散層の結晶欠陥に支配されていると考えられている。
【０００５】
例えば、半導体素子を形成する工程では、素子分離形成、サイドウォール形成、ビットラインコンタクト形成、ストレージコンタクト形成等のためのエッチング際に、シリコン基板が何度かプラズマに曝される。
次に、ストレージコンタクト用のホールを絶縁膜に形成する工程を図１(a) を参照して説明する。
【０００６】
シリコン基板１に形成されたＭＯＳトランジスタ２が、シリコン酸化膜３、第１層間絶縁膜４及び第２層間絶縁膜５によって覆われている状態で、ＭＯＳトランジスタ２を構成する一方の不純物拡散層２ａの上にコンタクトホール５ａを形成するために、第１及び第２層間絶縁膜４，５とシリコン酸化膜３にドライエッチングが施される。そのドライエッチングは、第２層間絶縁膜５上に形成されたレジストパターン６の窓６ａを通して第１の不純物拡散層２ａが露出するまで行われる。そして、第２層間絶縁膜５上に形成されるストレージキャパシタ（不図示）のストレージ電極は、コンタクトホール５ａを通して第１の不純物拡散層２ａに接続される。
【０００７】
コンタクトホール５ａを形成するためのエッチングの際には、単結晶のシリコン基板１内の第１の不純物拡散層２ａがプラズマのイオン衝撃を受けて結晶欠陥が生じる原因となる。第１の不純物拡散層２ａ内に欠陥が生じると、コンタクトホール５ａを通して接続されるストレージキャパシタとの接続部分（ストレージノード）で蓄積電荷のリークが起こり、ストレージキャパシタのデータ保持特性（リフレッシュ特性）を劣化させてしまう。
【０００８】
なお、図１(a) において、ＭＯＳトランジスタ２は、第１の不純物拡散層２ａの隣にチャネル領域２ｃを挟んで形成された第２の不純物拡散層２ｂを有し、さらにチャネル領域２ｃの上にゲート絶縁膜２ｄを介して形成されたゲート電極２ｅを有している。第２の不純物拡散層２ｂには、シリコン酸化膜３と第１層間絶縁膜４に形成された別のコンタクトホール４ａを通して第１層間絶縁膜４上のビット線７が接続されている。
【０００９】
【発明が解決しようとする課題】
ところで、ストレージコンタクト部分の絶縁膜のエッチング工程においては、不純物拡散層２ａに対するシリコン酸化膜３エッチング選択比を向上させるために、エッチング雰囲気の圧力を低減するとともにイオンを発生させる高周波電圧のピーク・ツー・ピーク(peak-to-peak)電圧Ｖppを大きくしてきた。しかし、電圧Ｖppを大きくするとイオンエネルギーが増大して、シリコン基板１内の不純物拡散層２ａの結晶欠陥を発生させる原因となる。
【００１０】
これに対し、電圧Ｖppを小さくすると、不純物拡散層２ａに対するシリコン酸化膜３のエッチング選択比が低下して図１(b) に示すように不純物拡散層２ａが掘られてしまい、ストレージコンタクト不良の原因となる。
従って、リフレッシュ特性の劣化を低減するための方法として、電圧Ｖppを低減する方法を採用せずに、製造環境の清浄化、特に装置内の金属汚染の除去を行うことで半導体基板１と金属原子との接触を避けるといった方法が採用されているが、それだけではリフレッシュ特性のさらなる向上には不十分である。
【００１１】
本発明の目的は、不純物拡散層とのコンタクト部分でリーク電流の発生を抑制できる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板内に形成され且つシリサイド化の活性化エネルギーが１．８eV以下の金属元素を１×１０11atoms/cm2以上、１×１０15atoms/cm2以下の濃度で含有する不純物拡散層と、前記半導体基板の上に形成された絶縁膜と、前記不純物拡散層の上で前記絶縁膜に形成されたコンタクトホールと、前記コンタクトホールを通して形成されるコンタクトプラグとを有し、前記絶縁膜上には、前記コンタクトプラグに接続されるストレージ電極と、該ストレージ電極上に形成される誘電体膜と、該誘電体膜上に形成される対向電極とを有するキャパシタが形成されていることを特徴とする半導体装置によって解決される。
【００１３】
前記半導体装置において、前記金属元素は、チタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする。
上記した課題は、半導体基板内に形成され且つシリサイド化の活性化エネルギーが１．８eV以下の金属元素を１×１０ 11 atoms/cm 2 以上、１×１０ 15 atoms/cm 2 以下の濃度で含有する不純物拡散層を備えた半導体装置の製造方法であって、前記半導体基板内に前記不純物拡散層を形成する工程と、前記半導体基板及び前記不純物拡散層の上に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部をエッチングして前記不純物拡散層の上にコンタクトホールを形成する工程と、前記シリサイド化の活性化エネルギーが１．８eV以下の金属元素を前記不純物拡散層の領域に導入する工程と、前記コンタクトホール内にコンタクトプラグを形成する工程と、前記コンタクトプラグを介して前記不純物拡散層に接続されるキャパシタのストレージ電極を前記第１絶縁膜の上方に形成する工程と、前記キャパシタの誘電体膜を前記ストレージ電極上に形成する工程と、前記キャパシタの対向電極を前記誘電体膜上に形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１４】
上記した半導体装置の製造方法において、前記金属元素はチタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする。
次に、本発明の作用について説明する。
本発明によれば、半導体基板の不純物拡散層内にチタニウム等の金属元素を導入するようにしたので、不純物拡散層とその上の導電性プラグとの接続部分に生じるリーク電流が低減される。その金属元素は、シリサイド化の活性化エネルギーが１．８eV以下のチタニウム、ニッケル、コバルト、プラチナである。
【００１５】
例えば、プラズマにチタニウムイオン等の金属元素イオンを含ませてその金属元素を不純物拡散層に導入すると、エッチングで用いるプラズマのイオン衝突により生じる半導体（シリコン）基板の結晶欠陥が補償され、ＤＲＡＭのメモリセルのリフレッシュ特性が改善されることが実験により確かめられた。
これにより、半導体基板内の不純物拡散層に対するエッチング時の絶縁膜のエッチング選択比を低下させずに、半導体単結晶内に存在する結晶欠陥を低減させることができる。この結果、不純物拡散層とのコンタクト部分からのリーク電流発生が緩和され、メモリセルにおいてはリフレッシュ特性が改善される。
【００１６】
例えば、半導体基板上の絶縁膜をエッチングすることにより半導体基板がプラズマに曝される工程で、積極的にチタニウムイオンを半導体基板内に導入する。この処理を行うことにより、エッチングによる半導体基板の結晶欠陥が減少し、ストレージノードからのリーク電流を低減できる。そして、リフレッシュ特性に優れたメモリセルを有するＤＲＡＭが形成される。
【００１７】
ストレージコンタクトを形成するための絶縁膜エッチング工程のオーバーエッチングを利用してチタニウムを不純物拡散層に注入する。このため、リフレッシュ特性の改善効果を新たな装置や工程を追加することなく行える。
【００１８】
【発明の実施の形態】
本発明の実施形態を図面に基づいて説明する。
図２〜図６は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
図２(a) に示す構造を形成するまでの工程を説明する。
【００１９】
まず、ｐ型のシリコン（半導体）基板１表面を熱酸化して酸化シリコン（SiO2）膜２を形成し、さらにSiO2膜２上にシリコン窒化(Si3N4) 膜３をＣＶＤ法により形成する。そして、Si3N4 膜３の上に素子形成領域Ａを覆うレジストパターン（不図示）を形成した後に、レジストパターンをマスクに使用してSi3N4 膜３とSiO2膜２をドライエッチングしてシリコン基板１の表面を素子分離領域を露出させる。その後、レジストパターンを除去する。
【００２０】
続いて、Si3N4 膜３をマスクにしてシリコン基板１をウェット酸化することにより、露出しているシリコン基板１の表面にフィールド酸化膜４を形成する。その後に、図２(b) に示すように、Si3N4 膜３とその下のSiO2膜２をウェットエッチングにより除去して素子形成領域Ａのシリコン基板１の表面を露出する。
なお、Si3N4 膜３の除去には燐酸が用いられ、SiO2膜２の除去にはフッ酸が使用される。
【００２１】
その後に、図２(c) に示すように、シリコン基板１にホウ素イオンを閾値制御のために注入してｐ- 型のウェル５をシリコン基板１内に形成する。さらに、シリコン基板１の素子形成領域Ａの表面に熱酸化により膜厚１０ｎｍのゲート絶縁膜６を形成する。
次に、図３(a) に示すように、ゲート絶縁膜６及びフィールド酸化膜４上にポリシリコン又はシリサイドよりなる導電層７を１６０ｎｍの厚さに形成する。さらに、導電層７上にゲート電極及びワード線形状のレジストパターン８を形成する。
【００２２】
次に、図３(b) に示すように、レジストパターン８をマスクにして導電層７をドライエッチングすることにより、ポリシリコン或いはシリサイドよりなるゲート電極７ａを形成する。ゲート電極７ａは、フィールド酸化膜４と複数の素子形成領域Ａの上を通るワード線ＷＬを兼ねている。ＤＲＡＭメモリセルの素子形成領域Ａでは、２つのゲート電極７ａが間隔をおいて形成されている。
【００２３】
レジストパターン８を除去した後に、図３(b) に示すように、ゲート電極７ａ直下の部分を除いてゲート絶縁膜６をフッ酸でウェットエッチングにより除去することにより、各素子形成領域Ａにおいて２つのゲート電極７ａの両側でシリコン基板１を露出させる。
次に、図３(c) に示すように、ゲート電極７ａ及びフィールド酸化膜４をマスクにしてシリコン基板１に隣イオン（Ｐ+ ）を注入することにより、各素子形成領域Ａの２つのゲート電極７ａの両側に低濃度のｎ型の不純物拡散領域８ａ，８ｂを形成する。
【００２４】
続いて、ゲート電極７ａを覆うようにシリコン基板１の全面にSiO2膜を形成した後に、このSiO2膜を略垂直方向にエッチングすることにより、図４(a) に示すようにゲート電極７ａの側壁に絶縁性サイドウォール９を形成する。
さらに、絶縁性サイドウォール９、ゲート電極７ａ及びフィールド酸化膜４をマスクにしてシリコン基板１に砒素イオン（As+ ）を注入すると、各素子形成領域Ａの２つのゲート電極７ａ及び絶縁性サイドウォール９の両側には高濃度の不純物拡散領域が形成され、これにより不純物拡散領域８ａ，８ｂはＬＤＤ(lightly Doped Drain) 構造となる。
【００２５】
さらに、ゲート電極７ａを覆うようにＣＶＤ法によりSiO2膜１０を５０ｎｍの厚さに形成し、さらにその上に酸化シリコン又は不純物含有酸化シリコン（ＰＳＧ、ＢＰＳＧ等）よりなる第１層間絶縁膜１１をＣＶＤ法により２５０ｎｍの厚さに形成する。なお、第１層間絶縁膜１１上面の平坦化のためにアニールを行ってもよい。
【００２６】
次に、第１層間絶縁膜１１上にレジスト１２を塗布した後に、レジスト１２を露光、現像することにより素子形成領域Ａの中央の不純物拡散領域８ｂの上に開口部１２ａを形成する。
そして、平行平板型の高周波プラズマエッチング装置を用いて、開口部１２ａを通して、第１層間絶縁膜１１及びその下のSiO2膜１０をドライエッチングして不純物拡散層８ｂを露出するビット線コンタクトホール１１ａを形成する。その後、レジスト１２を除去する。
【００２７】
続いて、コンタクトホール１１ａ内と第１層間絶縁膜１１上に、ＣＶＤ法によりｎ型不純物含有のポリシリコン膜を１５０ｎｍの厚さに形成する。そして、第１層間絶縁膜１１上のポリシリコン膜をフォトリソグラフィー法によりパターニングすることにより、図４(c) に示すように、コンタクトホール１１ａを通して不純物拡散層８ｂに接続されるビット線１３を第１層間絶縁膜１１の上に形成する。
【００２８】
なお、ビット線１３と不純物拡散領域８ｂの接続部分では、リーク電流はあまり問題にならないので、シリコン基板１内の不純物拡散領域８ｂに対するSiO2膜１０のエッチング選択比が高くなる条件を設定する。
次に、図５(a) に示すように、ビット線１３とを覆うＢＰＳＧ、ＰＳＧ等の第２層間絶縁膜１４をＣＶＤ方により第１層間絶縁膜１１上に６０ｎｍの厚さに形成した後に、第２層間絶縁膜１４の上にレジスト１５を塗布する。そして、レジスト１５を露光、現像することにより、素子形成領域Ａの両端寄りの不純物拡散層８ａ，８ｂの上方に開口１５ａを形成する。
【００２９】
その後に、図５(b) に示すように、レジスト１５の開口１５ａを通して第２層間絶縁膜１４、第１層間絶縁膜１１及びSiO2膜１０を順次エッチングしてストレージコンタクトホール１４ａを素子形成領域Ａの両端部分の不純物拡散層８ａの上に形成する。
このエッチングは、図７に示すような平行平板型のプラズマエッチング装置を用いて行う。プラズマエッチング装置のチャンバ２１内には、シリコン基板１を上面に載せる下部電極２２と、下部電極２２に間隔をおいて対向する上部電極２３が配置されている。下部電極２２は接地され、また上部電極２３は高周波電源２４に接続されている。チャンバ２１は、反応ガスを導入するガス導入口２５と内部のガスを排気する排気口２６を有している。また、下部電極２２の周囲にはシリコンよりなるフォーカスリング２７が取り付けられ、上部電極２３の周囲にはシールドリング２８が取り付けられている。さらに、下部電極２２の下には図示しない温度制御機構が取付けられている。
【００３０】
第２層間絶縁膜１４、第１層間絶縁膜１１及びSiO2膜１０のエッチングの際には、上部電極２３に印加する電力、チャンバ２１内に導入する反応ガス等を表１に示すように設定するとともに、チャンバ２１内には後述するチタン発生源を用いてチタニウム元素を含有させる。これにより、エッチングを終えた状態で、ストレージコンタクトホール１４ａの下の不純物拡散層８ａ，８ｂ内でチタニウムが１×１０11atoms/cm2 以上、１×１０15atoms/cm2 以下の範囲になるように制御する。
【００３１】
また、エッチングの際には、シリコン基板１内の不純物拡散層８ａに対するSiO2膜１０のエッチング選択比を高くするように高周波電源２４のピーク・ツー・ピーク電圧を２．４Ｖ程度に調整する。
【００３２】
【表１】
【００３３】
そのような条件でストレージコンタクトホール１４ａを形成した後にレジスト１４を除去する。
次に、図６に示すような構造になるまでの工程を説明する。
まず、ストレージコンタクトホール１４ａ内と第２層間絶縁膜１４上にドープトポリシリコン膜を形成する。続いて、ドープトポリシリコン膜をフォトリソグラフィー法によりパターニングしてストレージコンタクトホール１４ａ内とその周辺に残して、第２層間絶縁膜１４上のドープトポリシリコン膜をストレージ電極１６ａとし、コンタクトホール１４ａ内のドープトポリシリコン膜をコンタクトプラグ１６ｄとする。
【００３４】
さらにストレージ電極１６ａ上に誘電体膜１６ｂを形成し、続いて、誘電体膜１６ｂ上にポリシリコンよりなる対向電極１６ｃを形成する。これにより、対向電極１６ｃ、誘電体膜１６ｂ及びストレージ電極１６ａよりなるストレージキャパシタ１６が形成される。
この後に、酸化シリコン、ＢＰＳＧ、ＰＳＧ等よりなる第３の層間絶縁膜１７をＣＶＤ法により第２の層間絶縁膜１４及びストレージキャパシタ２０の上に形成する。
【００３５】
以上のような工程により基本的なＤＲＡＭのメモリセルが形成される。
上記したように、ストレージコンタクトホール１４ａを形成する際にチタニウムを不純物拡散層８ａ内に導入すると、蓄積電極１６ａから不純物拡散層８ａへのリーク電流が減少し、ストレージキャパシタ１６に蓄積された電荷のシリコン基板１への漏れが低減してリフレッシュメモリ特性に優れた構造が形成される。
【００３６】
そこで、そのようなストレージノードにおいて、不純物拡散層８ａ内のチタニウムがリーク電流を緩和する作用を有することについて説明する。
図５(b) に示したストレージコンタクトホールの形成工程においては、層間絶縁膜１１，１４、SiO2膜１０のウェハ面上での膜厚の不均一とエッチング不均一を補償するために、オーバーエッチングが必要となり、少なくともそのオーバーエッチングの際に、ストレージコンタクトホール１４ａを通してチタニウムをシリコン基板１内に導入している。
【００３７】
層間絶縁膜１１，１４、SiO2膜１０をエッチングする際に、図７に示すようにチャンバ２１内壁面のプラズマに曝される領域に、チタニウムの発生源としてチタニウム含有機化合物（有機ポリマー）２９を予め付着させておいた。付着方法としては、チタニウムが成膜されたシリコンウェハを上記したエッチング装置の下部電極２２の上に載せて表１と同じ条件でエッチングする方法がある。こうすることで、フロロカーボン系のチタニウム含有有機化合物がチャンバー内壁に付着する。
【００３８】
チタニウム原子のウェハ（シリコン基板１）への注入量は、試験サンプルを用いて予め測定しておいた。即ち、汚染の無いシリコンウェハを試験サンプルとして処理し、ＩＣＰ−ＭＳ（Inductively Coupled Plasma Mass Spectometry ）分析法を用いた元素分析を行い、検量線を作成しておくことによりデバイス作製時の注入量を見積もっておいた。
【００３９】
チタニウムイオンがシリコン基板に注入される深さは、酸化シリコン膜をエッチングするための上部電極２３と下部電極２２の間に印加される高周波電圧のピーク・ツー・ピーク電圧Ｖppを測定することにより得られる。上記エッチング条件での電圧Ｖppは約２．４kVであった。この時、実際のイオンエネルギーは、電圧Ｖppの１／２の値に相当し、１．２kVである。
【００４０】
このことから、シミュレーションすると、チタニウムがシリコン基板１内に注入される深さは約３ｎｍである。
図８は、チタニウム原子の注入量との関係で、５００ミリ秒以下で電荷が失われるビット数を不良（フェイル）ビット数としてカウントしてリフレッシュ特性を示す。なお、注入量は、上記した試験サンプルの値を基準として用いている。このため、実際のデバイスでは、ストレージコンタクトホール１４ａが開口している部分のシリコン基板１にのみチタニウムが注入され、その他の部分ではレジスト１５に注入されるので、チタニウムの注入がその後の工程を経て形成される素子特性には影響しない。比較例として、タングステン（Ｗ）とアルミニウム（Al）を同様の方法によってストレージコンタクトホール１４ａを通してシリコン基板１に注入した結果を示す。
【００４１】
図８を見ると、タングステンは今まで予測された通りに汚染量が増加するほどフェイルビット数が増加している。アルミニウムに関しては、汚染量とフェイルビット数の相関があまり見られない。
この原因は、アルミニウムがシリコン基板１中でｐ型不純物として働いており、素子特性に大きく影響しないためと考えられる。
【００４２】
なお、アルミニウムによる汚染に関しては、１×１０12atoms/cm2 未満に汚染を低減できない。これは、チャンバ２１の内壁がアルミニウム製であることによるものである。
図８によれば、タングステンやアルミニウムの汚染によるリフレッシュ特性劣化とは対称的に、チタニウムの汚染に関しては汚染量を増やすほどフェイルビット数が減少することが分かる。
【００４３】
一般に、エッチング装置のチャンバの汚染元素管理はチャンバ２１壁面を構成するアルミニウムを除くと、１つの元素がシリコン基板１を汚染する量が１×１０11atoms/cm2 以下で管理されてきた。従って、シリコン基板１内の実際の汚染量は、１×１０10atoms/cm2 以下が普通である。本願発明では、通常の工程では汚染されない１×１０11atoms/cm2 以上、１×１０15atoms/cm2 以下の範囲の濃度でチタニウムをシリコン基板１の不純物拡散層８ａに積極的に注入することにより、フェイルビット数が減少することがわかった。１×１０15atoms/cm2 以下にしているのはシリサイド層が形成されることを避けるためである。
【００４４】
次に、チタニウムの注入によりフェイルビット数が減少する理由を説明する。
チタニウムとタングステンがシリサイド化するときの活性化エネルギーを表２に示す。
【００４５】
【表２】
【００４６】
チタニウムは、タングステンと比較して活性化エネルギーが６０％程度であるため、タングステンよりもシリサイド化しやすいことが分かる。シリコン中でチタニウムがシリサイド化するためのエネルギーは、注入時のイオンエネルギーや半導体素子が出来上がるまでに行う８００℃程度の熱処理から得ている。これらのエネルギーにより注入されたチタニウムイオンがシリコン基板１中の欠陥においてシリサイド化してリーク源をゲッタリングすることによりフェイルビットが減少している、と推測できる。
【００４７】
また、実際の工程では、シリコン基板１に対する酸化シリコン膜１０のエッチング選択比が低下するので使用しないが、Ｖppを小さくすることによってもフェイルビット数が減少することが分かっている。実験的に、Ｖppを１．５kVまで下げた結果においても、チタニウムを１×１０11atoms/cm2 〜１×１０14atoms/cm2 程度の濃度とすることでフェイルビット数が減少することがわかった。
【００４８】
なお、表２では特に示していないが、ニッケルがシリサイド化するための活性化エネルギーは１．４eVであり、コバルトがシリサイド化するための活性化エネルギーは１．５eVであり、プラチナがシリサイド化するための活性化エネルギーは１．３eVであり、これらのいずれかの原子を１×１０11atoms/cm2 以上、１×１０15atoms/cm2 の濃度で不純物拡散層８ａに含有させても同じような効果がある。
【００４９】
これらの実験結果から次のような考察ができる。
エッチングの選択比を上昇させるためにＶppを大きくすることが有効であるが、このときイオンエネルギーも大きくなるため、シリコン基板１中の不純物拡散層８ａに結晶欠陥を生じていた。しかし、そのエッチングと同時にチタニウム原子を不純物拡散層８ａ内に注入することにより、エッチングによって生じた不純物拡散層８ａの結晶欠陥がチタンシリサイドとなることで補償されていると考えられる。
【００５０】
上記した説明では、チタニウム発生源としてチタニウム含有有機ポリマー２１を用いたが、これに限らなくても同じ効果は得られる。例えば、チャンバー２１内壁に、チタニウム含有有機ポリマー２１の代わりにチタニウム膜を予め蒸着しておいたり、チャンバ２１内壁自体をチタニウム合金から構成してもよい。また、プラズマを生成するための高周波電力を印加する電極の材料にチタニウムを不純物として導入しておいてもよい。例えば、ストレージコンタクトホール１４ａを形成するためのエッチャーとして代表的な３８０kHz 高周波電源２４を使用する平行平板型プラズマエッチャーの多くは上部電極２３としてシリコンが使用されている。この上部電極２３にチタニウムをドーピングしておいてもよい。これにより、シリコンウェハ（シリコン基板１）面内へのチタニウムイオン注入分布が良好となる。この他に、プラズマ化するエッチングガスにチタニウム化合物ガス、例えばフッ化チタン(FTi) 、塩化チタン(TiCl)を混合させるようにしても同じ効果が得られる。あるいは、例えばシリコンから構成されるフォーカスリング２７内にチタニウムを含有させたり、石英から構成されるシールドリング２８内にチタニウムを含有させるようにしてもよい。
【００５１】
上記した実施形態では、リフレッシュ特性にもっと敏感なストレージコンタクトホール１４ａの形成時に、チタニウムイオンを不純物拡散層８ａに注入した。しかし、シリコン基板１中の不純物拡散層８ａが形成される領域は、半導体素子作製中に何度もプラズマに曝されているため、ストレージコンタクトホール１４ａ形成時以外でも、リフレッシュ特性を改善できるはずである。また、チタニウム原子は、シリコン基板１中に導入された後に、熱エネルギーが有れば拡散する。このため、シリコン基板１がプラズマに曝される工程であれば、どの工程でも効果が期待される。
【００５２】
例えば、上記したストレージコンタクトホール１４ａを形成する工程の他に、図２(a) に示した窒化シリコン膜３と酸化シリコン膜２をパターニングするためのエッチング工程、図３(b) に示したゲート電極７ａ形成のためのエッチングによりシリコン基板１を露出させる工程、図４(a) に示したサイドウォール９形成のためのエッチング工程が挙げられる。
【００５３】
それらの工程の最中では、特別な工程や装置を使うことなく、シリコン基板１にチタニウムイオンを導入することができる。なお、それらの工程の後にチタニウムイオンをシリコン基板１に導入しても同様な効果が得られる。
本発明が適用されるＤＲＡＭは、先の実施例で説明したスタック型キャパシタを有するＤＲＡＭに限定されるものではなく、フィン型キャパシタ、トレンチ型キャパシタ、シリンダ型キャパシタ、その他のキャパシタを有する半導体装置に応用が可能である。また、チタニウム等の金属元素が導入される不純物拡散層としては、ビット線１３が接続される不純物拡散層８ｂであっても効果が見込まれる。不純物拡散層８ｂへの１．８eV以下のシリサイド化活性エネルギーを有する金属元素の導入方法とその濃度は上記したストレージノードと同様である。
（付記１）半導体基板内に形成され且つシリサイド化の活性化エネルギーが１．８eV以下の金属元素を１×１０11atoms/cm2 以上であって１×１０15atoms/cm2 以下の濃度で含有する不純物拡散層と、
前記半導体基板の上に形成された絶縁膜と、
前記不純物拡散層の上で記絶縁膜に形成されたコンタクトホールと、
前記コンタクトホールを通して形成されるコンタクトプラグと
を有することを特徴とする半導体装置。
（付記２）前記絶縁膜上には、前記コンタクトプラグに接続されるストレージ電極と、ストレージ電極上に形成される誘電体膜と、誘電体膜上に形成される対向電極とを有するキャパシタが形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記金属元素は、チタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記絶縁膜は、酸化シリコン又は不純物含有酸化シリコンであることを特徴とする付記１〜付記３のいずれかに記載の半導体装置。
（付記５）半導体基板内に不純物活性層を形成する工程と、
前記半導体基板及び前記不純物拡散層の上に第１絶縁膜を形成する工程と、
第１絶縁膜の一部をエッチングして前記不純物拡散層の上にコンタクトホールを形成する工程と、
シリサイド化の活性化エネルギーが１．８eV以下の金属元素を前記不純物拡散層の領域に導入する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記６）前記コンタクトプラグを介して前記不純物拡散層に接続されるキャパシタのストレージ電極を前記第１絶縁膜の上方に形成する工程と、
前記キャパシタの誘電体膜を前記ストレージ電極上に形成する工程と、
前記キャパシタの対向電極を前記誘電体膜上に形成する工程と
をさらに有することを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）前記金属元素はチタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする付記５又は付記６に記載の半導体装置の製造方法。
（付記８）前記コンタクトホールを形成するためのエッチングと前記金属元素を前記不純物拡散層の前記領域に導入する工程は同時に行われることを特徴とする付記５〜付記７のいずれかに記載の半導体装置の製造方法。
（付記９）前記金属元素は、前記半導体基板のうち前記不純物拡散層を形成する前に前記領域に導入されることを特徴とする付記５〜付記７のいずれかに記載の半導体装置の製造方法。
（付記１０）ＭＯＳトランジスタを構成する要素であるゲート電極の側方に不純物を導入することにより前記不純物活性層を形成し、
前記半導体基板の全面に第２絶縁膜を形成した後に該絶縁膜をエッチングして前記ゲート電極の側方にサイドウォールとして残す工程とをさらに有し、
前記金属元素は前記第２絶縁膜のエッチングと同時に前記不純物拡散層の前記領域に導入されることを特徴とする付記５〜付記７のいずれかに記載の半導体装置の製造方法。
（付記１１）前記金属元素は、前記エッチングの際に前記半導体基板が置かれるエッチング雰囲気中にガス状で導入されることを特徴とする付記８〜付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記金属元素は、前記エッチングのために使用されるエッチング装置のチャンバの側壁に付着した膜から出て前記領域内に導入されることを特徴とする付記８〜付記１０のいずれかに記載の半導体装置の製造方法。
（付記１３）前記膜は樹脂膜であることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記膜は、前記金属原子から構成されていることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１５）前記金属元素は、前記エッチングのために使用されるエッチング装置内に配置される電極から出て前記半導体基板の前記領域に導入されることを特徴とする付記８〜１０のいずれかに記載の半導体装置の製造方法。
（付記１６）前記金属元素は、前記エッチングのために使用されるエッチング装置内に配置される電極を囲むリングから出て前記半導体基板の前記領域に導入されることを特徴とする付記８〜１０のいずれかに記載の半導体装置の製造方法。
（付記１７）前記金属元素は、１×１０11atoms/cm2 以上、１×１０15atoms/cm2 以下の濃度で前記領域に導入されることを特徴とする付記５〜付記１６のいずれかに記載の半導体装置の製造方法。
（付記１８）前記第１絶縁膜は、酸化シリコン又は不純物含有酸化シリコンであることを特徴とする付記５〜付記１６のいずれかに記載の半導体装置。
【００５４】
【発明の効果】
以上述べたように本発明によれば、半導体基板にチタニウムを導入するようにしたので、不純物拡散層とその上の導電膜との接続部分に生じる電荷のリークが低減できる。しかも、チタニウム導入のために特別な装置や工程の追加を行わなくてもよいのでスループットが低下することはない。
【００５５】
また、半導体基板上の絶縁膜をエッチングしてコンタクトホールを形成する際に、半導体基板に対する絶縁膜のエッチング選択比を低下させる必要もないので、半導体基板の新たな欠陥を生じされることもなく、コンタクトホール内の導電膜と半導体基板とのコンタクトを良好に保つことができる。
従って、半導体記憶装置において、半導体基板のうちキャパシタが接続される領域にチタニウムを導入することにより、リフレッシュ特性を向上し、消費電力を低減して携帯機器の発展に貢献できる。
【図面の簡単な説明】
【図１】図１(a),(b) は、従来のコンタクトホール形成工程を示す断面図である。
【図２】図２(a) 〜(c) は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その１）である。
【図３】図３(a) 〜(c) は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その２）である。
【図４】図４(a) 〜(c) は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その３）である。
【図５】図５(a),(b) は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その４）である。
【図６】図６は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その５）である。
【図７】図７は、本発明に係る実施形態に用いるエッチング装置の一例を示す構成図である。
【図８】図８は、半導体基板に導入される各種金属原子の濃度とフェイルビット数の関係を示す特性図である。
【符号の説明】
１…シリコン（半導体）基板、２…SiO2膜、３…Si3N4 膜、４…フィールド酸化膜、５…ウェル、６…ゲート酸化膜、７…導電膜、７ａ…ゲート電極、８…レジストパターン、９…サイドウォール、１０…酸化シリコン（SiO2）膜、１１…層間絶縁膜、１１ａ…ビット線コンタクトホール、１２…レジスト、１２ａ…開口部、１３…ビット線、１４…層間絶縁膜、１４ａ…ストレージコンタクトホール、１５…レジスト、１５ａ…開口部、１６…ストレースキャパシタ、１６ａ…ストレージ電極、１６ｂ…誘電体膜、１６ｃ…対向電極。
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、不純物含有半導体層と導電膜との接続構造を有する半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリを有する携帯機器の利用数の増加にともない、半導体メモリの消費電力の低減が要求されている。
半導体メモリの１つであるＤＲＡＭは、ストレージキャパシタのストレージ電極をＭＯＳトランジスタの不純物拡散層に接続する構造を有している。
【０００３】
ストレージキャパシタに蓄積された電荷（情報）は、ストレージノードからのリーク電流によって次第に減少してしまう。このため、蓄積電荷を所定値に維持するために、ストレージキャパシタのデータの書き換えが一定期間毎に必要となる。このデータ書き換え動作はリフレッシュ動作と呼ばれる。
リフレッシュ動作の周期が短ければＤＲＡＭの消費電力が大きくなってしまうので、消費電力を低減するために、リフレッシュ動作の周期を長くすることが有効であり、このためにはストレージノードのデータ保持特性（リフレッシュ特性）を改善することが望まれる。
【０００４】
リフレッシュ特性は、メモリセルのストレージノードを通して半導体基板に流れる接合リーク電流によって律速される。接合リーク電流の発生原因は多様であることが予想されており、未だ明確に特定されているわけではない。
しかし、接合リーク電流の発生は、半導体装置の製造工程途中の金属汚染やプラズマ暴露等によって生じる不純物拡散層の結晶欠陥に支配されていると考えられている。
【０００５】
例えば、半導体素子を形成する工程では、素子分離形成、サイドウォール形成、ビットラインコンタクト形成、ストレージコンタクト形成等のためのエッチング際に、シリコン基板が何度かプラズマに曝される。
次に、ストレージコンタクト用のホールを絶縁膜に形成する工程を図１(a) を参照して説明する。
【０００６】
シリコン基板１に形成されたＭＯＳトランジスタ２が、シリコン酸化膜３、第１層間絶縁膜４及び第２層間絶縁膜５によって覆われている状態で、ＭＯＳトランジスタ２を構成する一方の不純物拡散層２ａの上にコンタクトホール５ａを形成するために、第１及び第２層間絶縁膜４，５とシリコン酸化膜３にドライエッチングが施される。そのドライエッチングは、第２層間絶縁膜５上に形成されたレジストパターン６の窓６ａを通して第１の不純物拡散層２ａが露出するまで行われる。そして、第２層間絶縁膜５上に形成されるストレージキャパシタ（不図示）のストレージ電極は、コンタクトホール５ａを通して第１の不純物拡散層２ａに接続される。
【０００７】
コンタクトホール５ａを形成するためのエッチングの際には、単結晶のシリコン基板１内の第１の不純物拡散層２ａがプラズマのイオン衝撃を受けて結晶欠陥が生じる原因となる。第１の不純物拡散層２ａ内に欠陥が生じると、コンタクトホール５ａを通して接続されるストレージキャパシタとの接続部分（ストレージノード）で蓄積電荷のリークが起こり、ストレージキャパシタのデータ保持特性（リフレッシュ特性）を劣化させてしまう。
【０００８】
なお、図１(a) において、ＭＯＳトランジスタ２は、第１の不純物拡散層２ａの隣にチャネル領域２ｃを挟んで形成された第２の不純物拡散層２ｂを有し、さらにチャネル領域２ｃの上にゲート絶縁膜２ｄを介して形成されたゲート電極２ｅを有している。第２の不純物拡散層２ｂには、シリコン酸化膜３と第１層間絶縁膜４に形成された別のコンタクトホール４ａを通して第１層間絶縁膜４上のビット線７が接続されている。
【０００９】
【発明が解決しようとする課題】
ところで、ストレージコンタクト部分の絶縁膜のエッチング工程においては、不純物拡散層２ａに対するシリコン酸化膜３エッチング選択比を向上させるために、エッチング雰囲気の圧力を低減するとともにイオンを発生させる高周波電圧のピーク・ツー・ピーク(peak-to-peak)電圧Ｖppを大きくしてきた。しかし、電圧Ｖppを大きくするとイオンエネルギーが増大して、シリコン基板１内の不純物拡散層２ａの結晶欠陥を発生させる原因となる。
【００１０】
これに対し、電圧Ｖppを小さくすると、不純物拡散層２ａに対するシリコン酸化膜３のエッチング選択比が低下して図１(b) に示すように不純物拡散層２ａが掘られてしまい、ストレージコンタクト不良の原因となる。
従って、リフレッシュ特性の劣化を低減するための方法として、電圧Ｖppを低減する方法を採用せずに、製造環境の清浄化、特に装置内の金属汚染の除去を行うことで半導体基板１と金属原子との接触を避けるといった方法が採用されているが、それだけではリフレッシュ特性のさらなる向上には不十分である。
【００１１】
本発明の目的は、不純物拡散層とのコンタクト部分でリーク電流の発生を抑制できる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記した課題は、半導体基板内に形成され且つシリサイド化の活性化エネルギーが１．８eV以下の金属元素を１×１０11atoms/cm2以上、１×１０15atoms/cm2以下の濃度で含有する不純物拡散層と、前記半導体基板の上に形成された絶縁膜と、前記不純物拡散層の上で前記絶縁膜に形成されたコンタクトホールと、前記コンタクトホールを通して形成されるコンタクトプラグとを有し、前記絶縁膜上には、前記コンタクトプラグに接続されるストレージ電極と、該ストレージ電極上に形成される誘電体膜と、該誘電体膜上に形成される対向電極とを有するキャパシタが形成されていることを特徴とする半導体装置によって解決される。
【００１３】
前記半導体装置において、前記金属元素は、チタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする。
上記した課題は、半導体基板内に形成され且つシリサイド化の活性化エネルギーが１．８eV以下の金属元素を１×１０ 11 atoms/cm 2 以上、１×１０ 15 atoms/cm 2 以下の濃度で含有する不純物拡散層を備えた半導体装置の製造方法であって、前記半導体基板内に前記不純物拡散層を形成する工程と、前記半導体基板及び前記不純物拡散層の上に第１絶縁膜を形成する工程と、前記第１絶縁膜の一部をエッチングして前記不純物拡散層の上にコンタクトホールを形成する工程と、前記シリサイド化の活性化エネルギーが１．８eV以下の金属元素を前記不純物拡散層の領域に導入する工程と、前記コンタクトホール内にコンタクトプラグを形成する工程と、前記コンタクトプラグを介して前記不純物拡散層に接続されるキャパシタのストレージ電極を前記第１絶縁膜の上方に形成する工程と、前記キャパシタの誘電体膜を前記ストレージ電極上に形成する工程と、前記キャパシタの対向電極を前記誘電体膜上に形成する工程とを有することを特徴とする半導体装置の製造方法によって解決される。
【００１４】
上記した半導体装置の製造方法において、前記金属元素はチタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする。
次に、本発明の作用について説明する。
本発明によれば、半導体基板の不純物拡散層内にチタニウム等の金属元素を導入するようにしたので、不純物拡散層とその上の導電性プラグとの接続部分に生じるリーク電流が低減される。その金属元素は、シリサイド化の活性化エネルギーが１．８eV以下のチタニウム、ニッケル、コバルト、プラチナである。
【００１５】
例えば、プラズマにチタニウムイオン等の金属元素イオンを含ませてその金属元素を不純物拡散層に導入すると、エッチングで用いるプラズマのイオン衝突により生じる半導体（シリコン）基板の結晶欠陥が補償され、ＤＲＡＭのメモリセルのリフレッシュ特性が改善されることが実験により確かめられた。
これにより、半導体基板内の不純物拡散層に対するエッチング時の絶縁膜のエッチング選択比を低下させずに、半導体単結晶内に存在する結晶欠陥を低減させることができる。この結果、不純物拡散層とのコンタクト部分からのリーク電流発生が緩和され、メモリセルにおいてはリフレッシュ特性が改善される。
【００１６】
例えば、半導体基板上の絶縁膜をエッチングすることにより半導体基板がプラズマに曝される工程で、積極的にチタニウムイオンを半導体基板内に導入する。この処理を行うことにより、エッチングによる半導体基板の結晶欠陥が減少し、ストレージノードからのリーク電流を低減できる。そして、リフレッシュ特性に優れたメモリセルを有するＤＲＡＭが形成される。
【００１７】
ストレージコンタクトを形成するための絶縁膜エッチング工程のオーバーエッチングを利用してチタニウムを不純物拡散層に注入する。このため、リフレッシュ特性の改善効果を新たな装置や工程を追加することなく行える。
【００１８】
【発明の実施の形態】
本発明の実施形態を図面に基づいて説明する。
図２〜図６は、本発明の実施形態に係る半導体装置の製造工程を示す断面図である。
図２(a) に示す構造を形成するまでの工程を説明する。
【００１９】
まず、ｐ型のシリコン（半導体）基板１表面を熱酸化して酸化シリコン（SiO2）膜２を形成し、さらにSiO2膜２上にシリコン窒化(Si3N4) 膜３をＣＶＤ法により形成する。そして、Si3N4 膜３の上に素子形成領域Ａを覆うレジストパターン（不図示）を形成した後に、レジストパターンをマスクに使用してSi3N4 膜３とSiO2膜２をドライエッチングしてシリコン基板１の表面を素子分離領域を露出させる。その後、レジストパターンを除去する。
【００２０】
続いて、Si3N4 膜３をマスクにしてシリコン基板１をウェット酸化することにより、露出しているシリコン基板１の表面にフィールド酸化膜４を形成する。その後に、図２(b) に示すように、Si3N4 膜３とその下のSiO2膜２をウェットエッチングにより除去して素子形成領域Ａのシリコン基板１の表面を露出する。
なお、Si3N4 膜３の除去には燐酸が用いられ、SiO2膜２の除去にはフッ酸が使用される。
【００２１】
その後に、図２(c) に示すように、シリコン基板１にホウ素イオンを閾値制御のために注入してｐ- 型のウェル５をシリコン基板１内に形成する。さらに、シリコン基板１の素子形成領域Ａの表面に熱酸化により膜厚１０ｎｍのゲート絶縁膜６を形成する。
次に、図３(a) に示すように、ゲート絶縁膜６及びフィールド酸化膜４上にポリシリコン又はシリサイドよりなる導電層７を１６０ｎｍの厚さに形成する。さらに、導電層７上にゲート電極及びワード線形状のレジストパターン８を形成する。
【００２２】
次に、図３(b) に示すように、レジストパターン８をマスクにして導電層７をドライエッチングすることにより、ポリシリコン或いはシリサイドよりなるゲート電極７ａを形成する。ゲート電極７ａは、フィールド酸化膜４と複数の素子形成領域Ａの上を通るワード線ＷＬを兼ねている。ＤＲＡＭメモリセルの素子形成領域Ａでは、２つのゲート電極７ａが間隔をおいて形成されている。
【００２３】
レジストパターン８を除去した後に、図３(b) に示すように、ゲート電極７ａ直下の部分を除いてゲート絶縁膜６をフッ酸でウェットエッチングにより除去することにより、各素子形成領域Ａにおいて２つのゲート電極７ａの両側でシリコン基板１を露出させる。
次に、図３(c) に示すように、ゲート電極７ａ及びフィールド酸化膜４をマスクにしてシリコン基板１に隣イオン（Ｐ+ ）を注入することにより、各素子形成領域Ａの２つのゲート電極７ａの両側に低濃度のｎ型の不純物拡散領域８ａ，８ｂを形成する。
【００２４】
続いて、ゲート電極７ａを覆うようにシリコン基板１の全面にSiO2膜を形成した後に、このSiO2膜を略垂直方向にエッチングすることにより、図４(a) に示すようにゲート電極７ａの側壁に絶縁性サイドウォール９を形成する。
さらに、絶縁性サイドウォール９、ゲート電極７ａ及びフィールド酸化膜４をマスクにしてシリコン基板１に砒素イオン（As+ ）を注入すると、各素子形成領域Ａの２つのゲート電極７ａ及び絶縁性サイドウォール９の両側には高濃度の不純物拡散領域が形成され、これにより不純物拡散領域８ａ，８ｂはＬＤＤ(lightly Doped Drain) 構造となる。
【００２５】
さらに、ゲート電極７ａを覆うようにＣＶＤ法によりSiO2膜１０を５０ｎｍの厚さに形成し、さらにその上に酸化シリコン又は不純物含有酸化シリコン（ＰＳＧ、ＢＰＳＧ等）よりなる第１層間絶縁膜１１をＣＶＤ法により２５０ｎｍの厚さに形成する。なお、第１層間絶縁膜１１上面の平坦化のためにアニールを行ってもよい。
【００２６】
次に、第１層間絶縁膜１１上にレジスト１２を塗布した後に、レジスト１２を露光、現像することにより素子形成領域Ａの中央の不純物拡散領域８ｂの上に開口部１２ａを形成する。
そして、平行平板型の高周波プラズマエッチング装置を用いて、開口部１２ａを通して、第１層間絶縁膜１１及びその下のSiO2膜１０をドライエッチングして不純物拡散層８ｂを露出するビット線コンタクトホール１１ａを形成する。その後、レジスト１２を除去する。
【００２７】
続いて、コンタクトホール１１ａ内と第１層間絶縁膜１１上に、ＣＶＤ法によりｎ型不純物含有のポリシリコン膜を１５０ｎｍの厚さに形成する。そして、第１層間絶縁膜１１上のポリシリコン膜をフォトリソグラフィー法によりパターニングすることにより、図４(c) に示すように、コンタクトホール１１ａを通して不純物拡散層８ｂに接続されるビット線１３を第１層間絶縁膜１１の上に形成する。
【００２８】
なお、ビット線１３と不純物拡散領域８ｂの接続部分では、リーク電流はあまり問題にならないので、シリコン基板１内の不純物拡散領域８ｂに対するSiO2膜１０のエッチング選択比が高くなる条件を設定する。
次に、図５(a) に示すように、ビット線１３とを覆うＢＰＳＧ、ＰＳＧ等の第２層間絶縁膜１４をＣＶＤ方により第１層間絶縁膜１１上に６０ｎｍの厚さに形成した後に、第２層間絶縁膜１４の上にレジスト１５を塗布する。そして、レジスト１５を露光、現像することにより、素子形成領域Ａの両端寄りの不純物拡散層８ａ，８ｂの上方に開口１５ａを形成する。
【００２９】
その後に、図５(b) に示すように、レジスト１５の開口１５ａを通して第２層間絶縁膜１４、第１層間絶縁膜１１及びSiO2膜１０を順次エッチングしてストレージコンタクトホール１４ａを素子形成領域Ａの両端部分の不純物拡散層８ａの上に形成する。
このエッチングは、図７に示すような平行平板型のプラズマエッチング装置を用いて行う。プラズマエッチング装置のチャンバ２１内には、シリコン基板１を上面に載せる下部電極２２と、下部電極２２に間隔をおいて対向する上部電極２３が配置されている。下部電極２２は接地され、また上部電極２３は高周波電源２４に接続されている。チャンバ２１は、反応ガスを導入するガス導入口２５と内部のガスを排気する排気口２６を有している。また、下部電極２２の周囲にはシリコンよりなるフォーカスリング２７が取り付けられ、上部電極２３の周囲にはシールドリング２８が取り付けられている。さらに、下部電極２２の下には図示しない温度制御機構が取付けられている。
【００３０】
第２層間絶縁膜１４、第１層間絶縁膜１１及びSiO2膜１０のエッチングの際には、上部電極２３に印加する電力、チャンバ２１内に導入する反応ガス等を表１に示すように設定するとともに、チャンバ２１内には後述するチタン発生源を用いてチタニウム元素を含有させる。これにより、エッチングを終えた状態で、ストレージコンタクトホール１４ａの下の不純物拡散層８ａ，８ｂ内でチタニウムが１×１０11atoms/cm2 以上、１×１０15atoms/cm2 以下の範囲になるように制御する。
【００３１】
また、エッチングの際には、シリコン基板１内の不純物拡散層８ａに対するSiO2膜１０のエッチング選択比を高くするように高周波電源２４のピーク・ツー・ピーク電圧を２．４Ｖ程度に調整する。
【００３２】
【表１】
そのような条件でストレージコンタクトホール１４ａを形成した後にレジスト１４を除去する。
次に、図６に示すような構造になるまでの工程を説明する。
まず、ストレージコンタクトホール１４ａ内と第２層間絶縁膜１４上にドープトポリシリコン膜を形成する。続いて、ドープトポリシリコン膜をフォトリソグラフィー法によりパターニングしてストレージコンタクトホール１４ａ内とその周辺に残して、第２層間絶縁膜１４上のドープトポリシリコン膜をストレージ電極１６ａとし、コンタクトホール１４ａ内のドープトポリシリコン膜をコンタクトプラグ１６ｄとする。
【００３４】
さらにストレージ電極１６ａ上に誘電体膜１６ｂを形成し、続いて、誘電体膜１６ｂ上にポリシリコンよりなる対向電極１６ｃを形成する。これにより、対向電極１６ｃ、誘電体膜１６ｂ及びストレージ電極１６ａよりなるストレージキャパシタ１６が形成される。
この後に、酸化シリコン、ＢＰＳＧ、ＰＳＧ等よりなる第３の層間絶縁膜１７をＣＶＤ法により第２の層間絶縁膜１４及びストレージキャパシタ２０の上に形成する。
【００３５】
以上のような工程により基本的なＤＲＡＭのメモリセルが形成される。
上記したように、ストレージコンタクトホール１４ａを形成する際にチタニウムを不純物拡散層８ａ内に導入すると、蓄積電極１６ａから不純物拡散層８ａへのリーク電流が減少し、ストレージキャパシタ１６に蓄積された電荷のシリコン基板１への漏れが低減してリフレッシュメモリ特性に優れた構造が形成される。
【００３６】
そこで、そのようなストレージノードにおいて、不純物拡散層８ａ内のチタニウムがリーク電流を緩和する作用を有することについて説明する。
図５(b) に示したストレージコンタクトホールの形成工程においては、層間絶縁膜１１，１４、SiO2膜１０のウェハ面上での膜厚の不均一とエッチング不均一を補償するために、オーバーエッチングが必要となり、少なくともそのオーバーエッチングの際に、ストレージコンタクトホール１４ａを通してチタニウムをシリコン基板１内に導入している。
【００３７】
層間絶縁膜１１，１４、SiO2膜１０をエッチングする際に、図７に示すようにチャンバ２１内壁面のプラズマに曝される領域に、チタニウムの発生源としてチタニウム含有機化合物（有機ポリマー）２９を予め付着させておいた。付着方法としては、チタニウムが成膜されたシリコンウェハを上記したエッチング装置の下部電極２２の上に載せて表１と同じ条件でエッチングする方法がある。こうすることで、フロロカーボン系のチタニウム含有有機化合物がチャンバー内壁に付着する。
【００３８】
チタニウム原子のウェハ（シリコン基板１）への注入量は、試験サンプルを用いて予め測定しておいた。即ち、汚染の無いシリコンウェハを試験サンプルとして処理し、ＩＣＰ−ＭＳ（Inductively Coupled Plasma Mass Spectometry ）分析法を用いた元素分析を行い、検量線を作成しておくことによりデバイス作製時の注入量を見積もっておいた。
【００３９】
チタニウムイオンがシリコン基板に注入される深さは、酸化シリコン膜をエッチングするための上部電極２３と下部電極２２の間に印加される高周波電圧のピーク・ツー・ピーク電圧Ｖppを測定することにより得られる。上記エッチング条件での電圧Ｖppは約２．４kVであった。この時、実際のイオンエネルギーは、電圧Ｖppの１／２の値に相当し、１．２kVである。
【００４０】
このことから、シミュレーションすると、チタニウムがシリコン基板１内に注入される深さは約３ｎｍである。
図８は、チタニウム原子の注入量との関係で、５００ミリ秒以下で電荷が失われるビット数を不良（フェイル）ビット数としてカウントしてリフレッシュ特性を示す。なお、注入量は、上記した試験サンプルの値を基準として用いている。このため、実際のデバイスでは、ストレージコンタクトホール１４ａが開口している部分のシリコン基板１にのみチタニウムが注入され、その他の部分ではレジスト１５に注入されるので、チタニウムの注入がその後の工程を経て形成される素子特性には影響しない。比較例として、タングステン（Ｗ）とアルミニウム（Al）を同様の方法によってストレージコンタクトホール１４ａを通してシリコン基板１に注入した結果を示す。
【００４１】
図８を見ると、タングステンは今まで予測された通りに汚染量が増加するほどフェイルビット数が増加している。アルミニウムに関しては、汚染量とフェイルビット数の相関があまり見られない。
この原因は、アルミニウムがシリコン基板１中でｐ型不純物として働いており、素子特性に大きく影響しないためと考えられる。
【００４２】
なお、アルミニウムによる汚染に関しては、１×１０12atoms/cm2 未満に汚染を低減できない。これは、チャンバ２１の内壁がアルミニウム製であることによるものである。
図８によれば、タングステンやアルミニウムの汚染によるリフレッシュ特性劣化とは対称的に、チタニウムの汚染に関しては汚染量を増やすほどフェイルビット数が減少することが分かる。
【００４３】
一般に、エッチング装置のチャンバの汚染元素管理はチャンバ２１壁面を構成するアルミニウムを除くと、１つの元素がシリコン基板１を汚染する量が１×１０11atoms/cm2 以下で管理されてきた。従って、シリコン基板１内の実際の汚染量は、１×１０10atoms/cm2 以下が普通である。本願発明では、通常の工程では汚染されない１×１０11atoms/cm2 以上、１×１０15atoms/cm2 以下の範囲の濃度でチタニウムをシリコン基板１の不純物拡散層８ａに積極的に注入することにより、フェイルビット数が減少することがわかった。１×１０15atoms/cm2 以下にしているのはシリサイド層が形成されることを避けるためである。
【００４４】
次に、チタニウムの注入によりフェイルビット数が減少する理由を説明する。
チタニウムとタングステンがシリサイド化するときの活性化エネルギーを表２に示す。
【００４５】
【表２】
チタニウムは、タングステンと比較して活性化エネルギーが６０％程度であるため、タングステンよりもシリサイド化しやすいことが分かる。シリコン中でチタニウムがシリサイド化するためのエネルギーは、注入時のイオンエネルギーや半導体素子が出来上がるまでに行う８００℃程度の熱処理から得ている。これらのエネルギーにより注入されたチタニウムイオンがシリコン基板１中の欠陥においてシリサイド化してリーク源をゲッタリングすることによりフェイルビットが減少している、と推測できる。
【００４７】
また、実際の工程では、シリコン基板１に対する酸化シリコン膜１０のエッチング選択比が低下するので使用しないが、Ｖppを小さくすることによってもフェイルビット数が減少することが分かっている。実験的に、Ｖppを１．５kVまで下げた結果においても、チタニウムを１×１０11atoms/cm2 〜１×１０14atoms/cm2 程度の濃度とすることでフェイルビット数が減少することがわかった。
【００４８】
なお、表２では特に示していないが、ニッケルがシリサイド化するための活性化エネルギーは１．４eVであり、コバルトがシリサイド化するための活性化エネルギーは１．５eVであり、プラチナがシリサイド化するための活性化エネルギーは１．３eVであり、これらのいずれかの原子を１×１０11atoms/cm2 以上、１×１０15atoms/cm2 の濃度で不純物拡散層８ａに含有させても同じような効果がある。
【００４９】
これらの実験結果から次のような考察ができる。
エッチングの選択比を上昇させるためにＶppを大きくすることが有効であるが、このときイオンエネルギーも大きくなるため、シリコン基板１中の不純物拡散層８ａに結晶欠陥を生じていた。しかし、そのエッチングと同時にチタニウム原子を不純物拡散層８ａ内に注入することにより、エッチングによって生じた不純物拡散層８ａの結晶欠陥がチタンシリサイドとなることで補償されていると考えられる。
【００５０】
上記した説明では、チタニウム発生源としてチタニウム含有有機ポリマー２１を用いたが、これに限らなくても同じ効果は得られる。例えば、チャンバー２１内壁に、チタニウム含有有機ポリマー２１の代わりにチタニウム膜を予め蒸着しておいたり、チャンバ２１内壁自体をチタニウム合金から構成してもよい。また、プラズマを生成するための高周波電力を印加する電極の材料にチタニウムを不純物として導入しておいてもよい。例えば、ストレージコンタクトホール１４ａを形成するためのエッチャーとして代表的な３８０kHz 高周波電源２４を使用する平行平板型プラズマエッチャーの多くは上部電極２３としてシリコンが使用されている。この上部電極２３にチタニウムをドーピングしておいてもよい。これにより、シリコンウェハ（シリコン基板１）面内へのチタニウムイオン注入分布が良好となる。この他に、プラズマ化するエッチングガスにチタニウム化合物ガス、例えばフッ化チタン(FTi) 、塩化チタン(TiCl)を混合させるようにしても同じ効果が得られる。あるいは、例えばシリコンから構成されるフォーカスリング２７内にチタニウムを含有させたり、石英から構成されるシールドリング２８内にチタニウムを含有させるようにしてもよい。
【００５１】
上記した実施形態では、リフレッシュ特性にもっと敏感なストレージコンタクトホール１４ａの形成時に、チタニウムイオンを不純物拡散層８ａに注入した。しかし、シリコン基板１中の不純物拡散層８ａが形成される領域は、半導体素子作製中に何度もプラズマに曝されているため、ストレージコンタクトホール１４ａ形成時以外でも、リフレッシュ特性を改善できるはずである。また、チタニウム原子は、シリコン基板１中に導入された後に、熱エネルギーが有れば拡散する。このため、シリコン基板１がプラズマに曝される工程であれば、どの工程でも効果が期待される。
【００５２】
例えば、上記したストレージコンタクトホール１４ａを形成する工程の他に、図２(a) に示した窒化シリコン膜３と酸化シリコン膜２をパターニングするためのエッチング工程、図３(b) に示したゲート電極７ａ形成のためのエッチングによりシリコン基板１を露出させる工程、図４(a) に示したサイドウォール９形成のためのエッチング工程が挙げられる。
【００５３】
それらの工程の最中では、特別な工程や装置を使うことなく、シリコン基板１にチタニウムイオンを導入することができる。なお、それらの工程の後にチタニウムイオンをシリコン基板１に導入しても同様な効果が得られる。
本発明が適用されるＤＲＡＭは、先の実施例で説明したスタック型キャパシタを有するＤＲＡＭに限定されるものではなく、フィン型キャパシタ、トレンチ型キャパシタ、シリンダ型キャパシタ、その他のキャパシタを有する半導体装置に応用が可能である。また、チタニウム等の金属元素が導入される不純物拡散層としては、ビット線１３が接続される不純物拡散層８ｂであっても効果が見込まれる。不純物拡散層８ｂへの１．８eV以下のシリサイド化活性エネルギーを有する金属元素の導入方法とその濃度は上記したストレージノードと同様である。
（付記１）半導体基板内に形成され且つシリサイド化の活性化エネルギーが１．８eV以下の金属元素を１×１０11atoms/cm2 以上であって１×１０15atoms/cm2 以下の濃度で含有する不純物拡散層と、
前記半導体基板の上に形成された絶縁膜と、
前記不純物拡散層の上で記絶縁膜に形成されたコンタクトホールと、
前記コンタクトホールを通して形成されるコンタクトプラグと
を有することを特徴とする半導体装置。
（付記２）前記絶縁膜上には、前記コンタクトプラグに接続されるストレージ電極と、ストレージ電極上に形成される誘電体膜と、誘電体膜上に形成される対向電極とを有するキャパシタが形成されていることを特徴とする付記１に記載の半導体装置。
（付記３）前記金属元素は、チタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする付記１又は付記２に記載の半導体装置。
（付記４）前記絶縁膜は、酸化シリコン又は不純物含有酸化シリコンであることを特徴とする付記１〜付記３のいずれかに記載の半導体装置。
（付記５）半導体基板内に不純物活性層を形成する工程と、
前記半導体基板及び前記不純物拡散層の上に第１絶縁膜を形成する工程と、
第１絶縁膜の一部をエッチングして前記不純物拡散層の上にコンタクトホールを形成する工程と、
シリサイド化の活性化エネルギーが１．８eV以下の金属元素を前記不純物拡散層の領域に導入する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記６）前記コンタクトプラグを介して前記不純物拡散層に接続されるキャパシタのストレージ電極を前記第１絶縁膜の上方に形成する工程と、
前記キャパシタの誘電体膜を前記ストレージ電極上に形成する工程と、
前記キャパシタの対向電極を前記誘電体膜上に形成する工程と
をさらに有することを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）前記金属元素はチタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする付記５又は付記６に記載の半導体装置の製造方法。
（付記８）前記コンタクトホールを形成するためのエッチングと前記金属元素を前記不純物拡散層の前記領域に導入する工程は同時に行われることを特徴とする付記５〜付記７のいずれかに記載の半導体装置の製造方法。
（付記９）前記金属元素は、前記半導体基板のうち前記不純物拡散層を形成する前に前記領域に導入されることを特徴とする付記５〜付記７のいずれかに記載の半導体装置の製造方法。
（付記１０）ＭＯＳトランジスタを構成する要素であるゲート電極の側方に不純物を導入することにより前記不純物活性層を形成し、
前記半導体基板の全面に第２絶縁膜を形成した後に該絶縁膜をエッチングして前記ゲート電極の側方にサイドウォールとして残す工程とをさらに有し、
前記金属元素は前記第２絶縁膜のエッチングと同時に前記不純物拡散層の前記領域に導入されることを特徴とする付記５〜付記７のいずれかに記載の半導体装置の製造方法。
（付記１１）前記金属元素は、前記エッチングの際に前記半導体基板が置かれるエッチング雰囲気中にガス状で導入されることを特徴とする付記８〜付記１０のいずれかに記載の半導体装置の製造方法。
（付記１２）前記金属元素は、前記エッチングのために使用されるエッチング装置のチャンバの側壁に付着した膜から出て前記領域内に導入されることを特徴とする付記８〜付記１０のいずれかに記載の半導体装置の製造方法。
（付記１３）前記膜は樹脂膜であることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１４）前記膜は、前記金属原子から構成されていることを特徴とする付記１２に記載の半導体装置の製造方法。
（付記１５）前記金属元素は、前記エッチングのために使用されるエッチング装置内に配置される電極から出て前記半導体基板の前記領域に導入されることを特徴とする付記８〜１０のいずれかに記載の半導体装置の製造方法。
（付記１６）前記金属元素は、前記エッチングのために使用されるエッチング装置内に配置される電極を囲むリングから出て前記半導体基板の前記領域に導入されることを特徴とする付記８〜１０のいずれかに記載の半導体装置の製造方法。
（付記１７）前記金属元素は、１×１０11atoms/cm2 以上、１×１０15atoms/cm2 以下の濃度で前記領域に導入されることを特徴とする付記５〜付記１６のいずれかに記載の半導体装置の製造方法。
（付記１８）前記第１絶縁膜は、酸化シリコン又は不純物含有酸化シリコンであることを特徴とする付記５〜付記１６のいずれかに記載の半導体装置。
【００５４】
【発明の効果】
以上述べたように本発明によれば、半導体基板にチタニウムを導入するようにしたので、不純物拡散層とその上の導電膜との接続部分に生じる電荷のリークが低減できる。しかも、チタニウム導入のために特別な装置や工程の追加を行わなくてもよいのでスループットが低下することはない。
【００５５】
また、半導体基板上の絶縁膜をエッチングしてコンタクトホールを形成する際に、半導体基板に対する絶縁膜のエッチング選択比を低下させる必要もないので、半導体基板の新たな欠陥を生じされることもなく、コンタクトホール内の導電膜と半導体基板とのコンタクトを良好に保つことができる。
従って、半導体記憶装置において、半導体基板のうちキャパシタが接続される領域にチタニウムを導入することにより、リフレッシュ特性を向上し、消費電力を低減して携帯機器の発展に貢献できる。
【図面の簡単な説明】
【図１】図１(a),(b) は、従来のコンタクトホール形成工程を示す断面図である。
【図２】図２(a) 〜(c) は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その１）である。
【図３】図３(a) 〜(c) は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その２）である。
【図４】図４(a) 〜(c) は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その３）である。
【図５】図５(a),(b) は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その４）である。
【図６】図６は、本発明の実施形態に係るＤＲＡＭメモリセルの形成工程を示す断面図（その５）である。
【図７】図７は、本発明に係る実施形態に用いるエッチング装置の一例を示す構成図である。
【図８】図８は、半導体基板に導入される各種金属原子の濃度とフェイルビット数の関係を示す特性図である。
【符号の説明】
１…シリコン（半導体）基板、２…SiO2膜、３…Si3N4 膜、４…フィールド酸化膜、５…ウェル、６…ゲート酸化膜、７…導電膜、７ａ…ゲート電極、８…レジストパターン、９…サイドウォール、１０…酸化シリコン（SiO2）膜、１１…層間絶縁膜、１１ａ…ビット線コンタクトホール、１２…レジスト、１２ａ…開口部、１３…ビット線、１４…層間絶縁膜、１４ａ…ストレージコンタクトホール、１５…レジスト、１５ａ…開口部、１６…ストレースキャパシタ、１６ａ…ストレージ電極、１６ｂ…誘電体膜、１６ｃ…対向電極。
Claims (7)
- 半導体基板内に形成され且つシリサイド化の活性化エネルギーが１．８eV以下の金属元素を１×１０11atoms/cm2以上、１×１０15atoms/cm2以下の濃度で含有する不純物拡散層と、
前記半導体基板の上に形成された絶縁膜と、
前記不純物拡散層の上で前記絶縁膜に形成されたコンタクトホールと、
前記コンタクトホールを通して形成されるコンタクトプラグとを有し、
前記絶縁膜上には、前記コンタクトプラグに接続されるストレージ電極と、該ストレージ電極上に形成される誘電体膜と、該誘電体膜上に形成される対向電極とを有するキャパシタが形成されていることを特徴とする半導体装置。 - 前記金属元素は、チタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする請求項１に記載の半導体装置。
- 半導体基板内に形成され且つシリサイド化の活性化エネルギーが１．８eV以下の金属元素を１×１０ 11 atoms/cm 2 以上、１×１０ 15 atoms/cm 2 以下の濃度で含有する不純物拡散層を備えた半導体装置の製造方法であって、
前記半導体基板内に前記不純物拡散層を形成する工程と、
前記半導体基板及び前記不純物拡散層の上に第１絶縁膜を形成する工程と、
前記第１絶縁膜の一部をエッチングして前記不純物拡散層の上にコンタクトホールを形成する工程と、
前記シリサイド化の活性化エネルギーが１．８eV以下の金属元素を前記不純物拡散層の領域に導入する工程と、
前記コンタクトホール内にコンタクトプラグを形成する工程と、
前記コンタクトプラグを介して前記不純物拡散層に接続されるキャパシタのストレージ電極を前記第１絶縁膜の上方に形成する工程と、
前記キャパシタの誘電体膜を前記ストレージ電極上に形成する工程と、
前記キャパシタの対向電極を前記誘電体膜上に形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記金属元素は、チタニウム、ニッケル、コバルト、プラチナのいずれかであることを特徴とする請求項３に記載の半導体装置の製造方法。
- 前記コンタクトホールを形成するためのエッチングと前記金属元素を前記不純物拡散層の前記領域に導入する工程は同時に行われることを特徴とする請求項３又は４のいずれか１項に記載の半導体装置の製造方法。
- 前記金属元素は、前記半導体基板のうち前記不純物拡散層を形成する前に前記領域に導入されることを特徴とする請求項３又は４のいずれか１項に記載の半導体装置の製造方法。
- 前記金属元素は、前記エッチングの際に前記半導体基板が置かれるエッチング雰囲気中にガス状で導入されることを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置の製造方法。
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