KR102290538B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것으로, 보다 구체적으로 그의 상부에 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극의 일 측의 상기 활성 패턴의 상부에 형성된 소스/드레인, 상기 소스/드레인은 그의 상부에 형성된 리세스 영역을 포함하고; 상기 소스/드레인과 전기적으로 연결되는 콘택, 상기 콘택의 하부는 상기 리세스 영역 내에 배치되고; 및 상기 리세스 영역의 하부에 제공되며, 상기 소스/드레인과 상기 콘택 사이에 개재된 실리사이드층을 포함할 수 있다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 그의 상부에 활성 패턴을 포함하는 기판; 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극의 일 측의 상기 활성 패턴의 상부에 형성된 소스/드레인, 상기 소스/드레인은 그의 상부에 형성된 리세스 영역을 포함하고; 상기 소스/드레인과 전기적으로 연결되는 콘택, 상기 콘택의 하부는 상기 리세스 영역 내에 배치되고; 및 상기 리세스 영역의 하부에 제공되며, 상기 소스/드레인과 상기 콘택 사이에 개재된 실리사이드층을 포함할 수 있다.
상기 소스/드레인의 상면은 상기 콘택의 바닥면보다 더 높을 수 있다.
상기 콘택의 바닥면은 상기 실리사이드층을 사이에 두고 상기 리세스 영역의 바닥면과 이격될 수 있다.
상기 반도체 소자는, 상기 리세스 영역의 상부에서, 상기 소스/드레인과 상기 콘택 사이에 개재된 스페이서를 더 포함할 수 있다.
상기 스페이서의 바닥면은 상기 콘택의 바닥면보다 더 높은 레벨에 위치할 수 있다.
상기 스페이서의 바닥면과 상기 콘택의 바닥면은 실질적으로 동일한 레벨에 위치할 수 있다.
상기 실리사이드층의 상면은 상기 스페이서의 바닥면 및 상기 콘택의 바닥면과 모두 접할 수 있다.
상기 콘택의 상기 하부는 상기 리세스 영역의 상부에 인접하는 제1 부분, 및 상기 리세스 영역의 상기 하부에 인접하는 제2 부분을 포함하고, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 더 클 수 있다.
상기 콘택은 도전 기둥, 및 상기 도전 기둥을 감싸는 베리어막을 포함할 수 있다.
상기 반도체 소자는, 상기 기판의 상부에 제공되어, 상기 활성 패턴을 정의하는 소자 분리막들을 더 포함하고, 상기 활성 패턴의 상부 및 상기 소스/드레인은 상기 소자 분리막들 사이로 돌출될 수 있다.
상기 반도체 소자는, 상기 게이트 전극의 양 측벽들 상에 제공된 게이트 스페이서들; 및 상기 게이트 전극과 상기 스페이서들 사이, 및 상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 유전막을 더 포함하고, 상기 게이트 스페이서들 및 상기 게이트 유전막은 상기 게이트 전극을 따라 연장될 수 있다.
상기 반도체 소자는, 상기 활성 패턴, 상기 소스/드레인 및 상기 게이트 전극을 덮는 층간 절연막을 더 포함하되, 상기 콘택은 상기 층간 절연막을 관통하여 상기 소스/드레인에 연결될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판의 상부에 활성 패턴을 정의하는 소자 분리막들; 상기 활성 패턴을 가로지르며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 일 측의 상기 활성 패턴의 상부에 형성된 소스/드레인; 및 상기 소스/드레인과 전기적으로 연결되는 콘택을 포함하되, 상기 소스/드레인은 그의 상부에 형성된 리세스 영역을 포함하고, 상기 콘택의 하부는 상기 리세스 영역 내에 배치되며, 상기 제1 방향과 교차하는 제2 방향으로의 단면에서, 상기 콘택의 바닥면에 인접하는 상기 리세스 영역의 측벽은 계단형 프로파일을 가질 수 있다.
상기 반도체 소자는, 상기 리세스 영역의 하부에 제공되며, 상기 소스/드레인과 상기 콘택 사이에 개재된 실리사이드층을 더 포함할 수 있다.
상기 반도체 소자는, 상기 리세스 영역의 상부에서, 상기 소스/드레인과 상기 콘택 사이에 개재된 스페이서를 더 포함하되, 상기 콘택 및 상기 스페이서가 접하는 부분은 상기 계단형 프로파일과 대응할 수 있다.
상기 콘택의 상기 하부는 상기 리세스 영역의 상부에 인접하는 제1 부분, 및 상기 리세스 영역의 상기 하부에 인접하는 제2 부분을 포함하고, 상기 제1 부분 및 상기 제2 부분이 접하는 부분은 상기 계단형 프로파일과 대응할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 그의 상부에 활성 패턴을 포함하는 기판; 상기 활성 패턴의 일부에 형성된 소스/드레인, 상기 소스/드레인은 그의 상부에 리세스 영역을 갖고; 상기 소스/드레인과 전기적으로 연결되는 콘택; 및 상기 콘택의 측벽을 덮는 스페이서를 포함하되, 상기 콘택의 하부는 상기 리세스 영역 내에 배치되고, 상기 스페이서의 하부는 상기 소스/드레인과 상기 콘택의 상기 하부 사이에 개재될 수 있다.
상기 스페이서의 바닥면은 리세스 영역의 바닥면보다 더 높을 수 있다.
상기 반도체 소자는, 상기 활성 패턴 및 상기 소스/드레인을 덮는 층간 절연막을 더 포함하되, 상기 콘택은 상기 층간 절연막을 관통하고, 상기 스페이서의 상부는 상기 층간 절연막과 상기 콘택의 상부 사이에 개재될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 상부에 활성 패턴을 정의하는 소자 분리막들을 형성하는 것; 상기 활성 패턴을 가로지르며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극을 형성하는 것; 상기 게이트 전극의 일 측의 상기 활성 패턴의 상부에 소스/드레인을 형성하는 것; 상기 활성 패턴, 상기 소스/드레인 및 상기 게이트 전극을 덮는 층간 절연막 형성하는 것; 상기 층간 절연막을 관통하면서 상기 소스/드레인을 노출시키는 콘택 홀을 형성하는 것, 상기 콘택 홀이 형성될 때 상기 소스/드레인의 상부가 식각되어 리세스 영역이 형성되고; 및 상기 콘택 홀 및 상기 리세스 영역을 채우는 콘택을 형성하는 것을 포함할 수 있다.
상기 제조 방법은, 상기 콘택을 형성하기 전에, 상기 리세스 영역의 하부에 실리사이드층을 형성하는 것을 더 포함할 수 있다.
상기 제조 방법은, 상기 콘택을 형성하기 전에, 상기 콘택 홀의 일부를 채우는 스페이서막을 형성하는 것; 및 상기 스페이서막을 이방성 식각하여, 상기 콘택 홀의 측벽을 덮는 스페이서를 형성하는 것을 더 포함할 수 있다.
상기 이방성 식각으로 인해 상기 콘택 홀에 의해 노출된 상기 소스/드레인의 상부가 더 식각되어, 리세스 영역이 상기 기판을 향하여 더 연장될 수 있다.
상기 제1 방향과 교차하는 제2 방향으로의 단면에서, 상기 이방성 식각으로 인해 상기 리세스 영역의 측벽은 계단형 프로파일을 가질 수 있다.
상기 제조 방법은, 상기 콘택을 형성하기 전에, 상기 스페이서가 형성된 상기 콘택 홀 내에 전-세정(pre-clean)을 수행하는 것을 더 포함하고, 상기 전-세정에 의해 상기 스페이서가 제거되어 상기 콘택 홀의 측벽이 노출될 수 있다.
상기 콘택을 형성하는 것은, 상기 콘택 홀 및 상기 리세스 영역을 순차적으로 채우는 베리어막 및 도전막을 형성하는 것을 포함할 수 있다.
본 발명에 따른 반도체 소자는 소스/드레인의 리세스 영역 내에 콘택이 제공됨으로써, 콘택과 소스/드레인간의 전기적 저항을 낮출 수 있다. 또한, 콘택을 감싸는 스페이서를 통해 콘택과 게이트 전극간의 전기적 쇼트를 방지할 수 있다.
도 1는 본 발명의 일 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다.
도 3b는 도 2의 III-III'선에 따른 단면도이다.
도 4a 내지 도 4f는 도 3b의 M영역을 확대한 단면도들이다.
도 5a 내지 도 12a 및 도 5b 내지 도 12b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 12a는 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 5b 내지 도 12b는 도 2의 III-III'선에 따른 단면도들이다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 17은 본 발명의 실시예들에 따른 SRAM 셀의 등가 회로도이다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1는 본 발명의 일 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 기판(100) 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 일 예로, 상기 반도체 소자는 제1 로직 셀(C1), 상기 제1 로직 셀(C1)과 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 상기 제1 로직 셀(C1)과 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 상기 제2 로직 셀(C2)과 상기 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은 제1 소자 분리막들(104)에 의하여 분리된 활성 영역들을 포함할 수 있다. 상기 로직 셀들(C1, C2, C3, C4)의 각각은, 상기 소자 분리막들(104)에 의해 분리된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다.
일 예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 제1 방향(D1)으로 이격될 수 있다. 상기 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 상기 제2 로직 셀(C2)의 PMOSFET 영역(PR)과 상기 제1 방향(D1)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 논리 동작을 하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
도 2는 본 발명의 일 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 예를 들어, 도 2는 도 1의 제1 로직 셀(C1)의 평면도일 수 있다. 이하에서, 도 1의 제1 로직 셀(C1)을 참조하여 본 발명의 실시예들이 설명되나, 상기 제1 로직 셀(C1) 이외의 로직 셀들도 상기 제1 로직 셀(C1)과 동일하거나 이에 상응하는 구조를 가질 수 있다. 도 3a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다. 도 3b는 도 2의 III-III'선에 따른 단면도이다.
도 2, 도 3a 및 도 3b를 참조하면, 기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의하는 소자 분리막들(104)이 배치될 수 있다. 상기 소자 분리막들(104)은 상기 기판(100)의 상부에 형성될 수 있다. 일 예로, 상기 소자 분리막들(104)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 상기 소자 분리막들(104)을 사이에 두고 상기 기판(100)의 상면에 평행한 제1 방향(D1)으로 이격될 수 있다. 일 실시예로, 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR)은 각각 하나의 영역으로 도시되어 있으나, 이와 달리, 상기 소자 분리막들(104)에 의하여 분리된 복수의 영역들을 포함할 수 있다.
상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되는 복수의 활성 패턴들(AP)이 제공될 수 있다. 상기 활성 패턴들(AP)은 상기 제1 방향(D1)을 따라 배열될 수 있다. 상기 활성 패턴들(AP)은 제1 도전형을 가질 수 있다. 소자 분리막들(104)이 상기 활성 패턴들(AP)의 각각의 양 측에 배치되어, 상기 활성 패턴들(AP)을 정의할 수 있다. 상기 활성 패턴들(AP)은 상기 PMOSFET 영역(PR) 및 상기 NMOSFET 영역(NR) 상에 각각 3개씩 도시되었으나, 이에 한정되지 않는다.
상기 활성 패턴들(AP)은 상기 소자 분리막들(104) 사이에서 돌출된 활성 핀들(AF)을 각각 포함할 수 있다. 구체적으로, 각각의 상기 활성 핀들(AF)은 상기 활성 패턴(AP)으로부터 상기 기판(100)의 상면에 수직한 방향인 제3 방향(D3)으로 돌출될 수 있다. 각각의 상기 활성 핀들(AF)은 소스/드레인들(SD) 및 상기 소스/드레인들(SD) 사이에 개재된 채널 영역(CHR)을 포함할 수 있다.
일 실시예에 따르면, 상기 기판(100) 상에, 상기 활성 패턴들(AP)을 가로지르는 게이트 전극들(135)이 배치될 수 있다. 상기 게이트 전극들(135)은 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)과 각각 수직적으로 중첩될 수 있다. 즉, 상기 게이트 전극들(135)은 상기 소자 분리막들(104) 사이로 돌출된 상기 활성 핀들(AF)을 가로지르며 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
각각의 상기 게이트 전극들(135)의 양 측벽들 상에 게이트 스페이서들(125)이 배치될 수 있다. 상기 게이트 스페이서들(125)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 스페이서들(125) 각각의 상면은 상기 게이트 전극들(135) 각각의 상면보다 높을 수 있다. 나아가, 상기 게이트 스페이서들(125) 각각의 상면은, 후술할 제1 층간 절연막(150)의 상면과 공면을 이룰 수 있다. 상기 게이트 스페이서들(125)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서들(125)은 각각 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)을 포함할 수 있다.
상기 게이트 전극들(135)과 상기 기판(100) 사이, 및 상기 게이트 전극들(135)과 상기 게이트 스페이서들(125) 사이에 게이트 유전막들(134)이 각각 배치될 수 있다. 각각의 상기 게이트 유전막들(134)은 상기 게이트 전극(135)의 바닥면을 따라 연장될 수 있다. 따라서, 상기 게이트 유전막들(134)은 상기 채널 영역들(CHR)의 상면들 및 측벽들을 덮을 수 있다. 상기 게이트 유전막들(134)은 상기 활성 핀들(AF)으로부터 수평적으로 연장되어 상기 소자 분리막들(104)의 상면들을 부분적으로 덮을 수 있다. 일 예에 따르면, 상기 소자 분리막들(104)의 상면들은 상기 게이트 유전막들(134)에 의해 덮이지 않는 부분들을 가질 수 있다. 상기 게이트 유전막들(134)에 의해 덮이지 않는 상기 소자 분리막들(104)의 상면들은 후술할 제1 층간 절연막(150)에 의해 덮일 수 있다.
상기 게이트 유전막들(134)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 배치될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)을 따라 상기 제1 방향(D1)으로 연장될 수 있다. 상기 게이트 캡핑막들(145)은 후술하는 제1 및 제2 층간 절연막들(150, 155)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
각각의 상기 게이트 전극들(135)의 양 측의 상기 활성 핀들(AF)에 상기 소스/드레인들(SD)이 배치될 수 있다. 상기 소스/드레인들(SD)은 상기 활성 패턴들(AP)로부터 에피택시얼하게 성장된 에피택시얼 패턴들일 수 있다. 수직적 관점에서, 상기 채널 영역들(CHR)의 상면들은 상기 소스/드레인들(SD)의 바닥면들보다 높을 수 있다. 상기 소스/드레인들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들과 같거나 더 높을 수 있다.
상기 소스/드레인들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 이러한 상기 소스/드레인들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 이러한 상기 소스/드레인들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 전계 효과 트랜지스터가 동작할 때 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다. 상기 소스/드레인들(SD)은 상기 활성 패턴(AP)과 다른 제2 도전형을 가질 수 있다.
상기 기판(100) 상에 제1 층간 절연막(150)이 배치될 수 있다. 상기 제1 층간 절연막(150)은 상기 게이트 스페이서들(125) 및 상기 소스/드레인들(SD)을 덮을 수 있다. 상기 제1 층간 절연막(150)의 상면은 상기 게이트 캡핑막들(145)의 상면들과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 절연막(150) 상에, 상기 게이트 캡핑막들(145)을 덮는 제2 층간 절연막(155)이 배치될 수 있다.
나아가, 각각의 상기 게이트 전극들(135)의 양 측에, 상기 제1 및 제2 층간 절연막들(150, 155)을 관통하여 상기 소스/드레인들(SD)과 전기적으로 연결되는 콘택들(CA)이 배치될 수 있다. 하나의 상기 콘택(CA)은 하나의 상기 소스/드레인(SD)과 연결되거나, 또는 복수개의 상기 소스/드레인들(SD)과 동시에 연결될 수 있으며, 특별히 제한되는 것은 아니다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 베리어막(BL)을 포함할 수 있다. 구체적으로, 상기 베리어막(BL)은 상기 도전 기둥(CP)의 측벽들 및 바닥면을 덮을 수 있다. 상기 도전 기둥(CP)은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다. 상기 베리어막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있다.
상기 소스/드레인들(SD)과 상기 콘택들(CA) 사이에 실리사이드층들(SC)이 각각 개재될 수 있다. 즉, 상기 콘택들(CA)은 상기 실리사이드층들(SC)을 통해 상기 소스/드레인들(SD)과 전기적으로 연결될 수 있다. 상기 실리사이드층들(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
상기 콘택들(CA)과 상기 제1 층간 절연막(150) 사이에 스페이서들(SP)이 개재될 수 있다. 또는, 상기 스페이서(SP)는 각각의 상기 콘택들(CA)과 이에 인접하는 한 쌍의 상기 게이트 전극들(135) 사이로 연장될 수 있다. 상기 스페이서(SP)는 상기 콘택(CA)의 측벽을 감쌀 수 있다. 상기 스페이서(SP)의 하부는 상기 콘택(CA) 및 상기 소스/드레인(SD) 사이에 개재될 수 있다. 상기 스페이서(SP)는 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
어느 하나의 상기 게이트 전극(135) 상에 게이트 콘택(CB) 및 도전 라인(CBL)이 제공될 수 있다. 상기 게이트 콘택(CB) 및 상기 도전 라인(CBL) 사이에 제1 비아(V1)가 배치될 수 있다. 상기 도전 라인(CBL)은, 상기 제1 비아(V1) 및 상기 게이트 콘택(CB)을 통해 상기 어느 하나의 게이트 전극(135)과 전기적으로 연결되어, 상기 어느 하나의 게이트 전극(135)에 신호를 인가할 수 있다.
상기 제1 로직 셀(C1)은 상기 PMOSFET 영역(PR)의 외곽에 제공되는 제1 배선(PW1), 및 상기 NMOSFET 영역(NR)의 외곽에 제공되는 제2 배선(PW2)을 포함할 수 있다. 일 예로, 상기 PMOSFET 영역(PR) 상의 상기 제1 배선(PW1)은 드레인 전압(Vdd), 즉, 파워 전압이 제공되는 통로일 수 있다. 일 예로, 상기 NMOSFET 영역(NR) 상의 상기 제2 배선(PW2)은 소스 전압(Vss), 즉, 접지 전압이 제공되는 통로일 수 있다.
도 1 및 도 2를 다시 참조하면, 상기 제1 및 제2 배선들(PW1, PW2)은 상기 제2 방향(D2)으로 연장하며, 상기 제2 방향(D2)으로 인접한 로직 셀들 사이에 공유될 수 있다. 일 예로, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)과 제3 로직 셀(C3) 사이에 공유될 수 있다. 나아가, 상기 제1 배선(PW1)은 상기 제1 로직 셀(C1)의 상기 PMOSFET 영역(PR)과 제2 로직 셀(C2)의 PMOSFET 영역(PR) 사이에 공유될 수 있다.
일 실시예에 따르면, 어느 하나의 상기 콘택(CA) 상에 제2 비아(V2)가 제공될 수 있다. 이로써, 상기 어느 하나의 콘택(CA)과 연결되는 소스/드레인(SD)은 상기 어느 하나의 콘택(CA) 및 상기 제2 비아(V2)를 통하여 상기 제1 배선(PW1)에 전기적으로 연결될 수 있다. 유사하게, NMOSFET 영역(NR) 상의 소스/드레인(SD) 역시 어느 하나의 상기 콘택(CA) 및 제3 비아(V3)를 통해 상기 제2 배선(PW2)에 전기적으로 연결될 수 있다.
도 4a 내지 도 4f는 도 3b의 M영역을 확대한 단면도들로써, 본 발명의 다양한 실시예들에 따른 콘택(CA) 및 소스/드레인(SD)을 나타낸다. 이하, 도 4a 내지 도 4f를 참조하여, 본 발명의 실시예들에 따른 콘택(CA) 및 소스/드레인(SD)에 대해 보다 상세히 설명한다. 본 예들에서는, 앞서 도 2, 도 3a 및 도 3b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
첫 번째 실시예로, 도 4a를 참조하면, 소스/드레인(SD)은 그의 상부에 형성된 리세스 영역(RC)을 포함할 수 있다. 콘택(CA)의 하부가 상기 리세스 영역(RC) 내에 배치될 수 있다. 상기 소스/드레인(SD)의 상면(SDT)은 상기 콘택(CA)의 바닥면(CAB)보다 더 높을 수 있다. 상기 콘택(CA)은 도전 기둥(CP) 및 베리어막(BL)을 포함할 수 있다.
상기 콘택(CA)과 상기 소스/드레인(SD) 사이에 실리사이드층(SC)이 개재될 수 있다. 상기 실리사이드층(SC)은 상기 리세스 영역(RC)의 하부를 채울 수 있다. 즉, 상기 콘택(CA)의 상기 바닥면(CAB)은 상기 실리사이드층(SC)을 사이에 두고 상기 리세스 영역(RC)의 바닥면(RCB)과 수직적으로 이격될 수 있다. 상기 실리사이드층(SC)의 측벽들 및 바닥면은 상기 소스/드레인(SD)과 직접 접촉할 수 있다.
상기 콘택(CA)과 상기 소스/드레인(SD) 사이에, 상기 콘택(CA)의 측벽을 감싸는 스페이서(SP)가 개재될 수 있다. 구체적으로, 상기 리세스 영역(RC)의 상부에서, 상기 콘택(CA)과 상기 소스/드레인(SD) 사이에 상기 스페이서(SP)의 하부가 제공될 수 있다. 따라서, 상기 스페이서(SP)의 상기 바닥면(SPB)은 상기 소스/드레인(SD)의 상기 상면(SDT)보다 더 낮은 레벨에 위치할 수 있다. 한편, 상기 스페이서(SP)의 바닥면(SPB)은 상기 콘택(CA)의 상기 바닥면(CAB)보다 더 높은 레벨에 위치할 수 있다.
제2 방향(D2)으로의 단면에서, 상기 콘택(CA)의 상기 바닥면(CAB)에 인접하는 상기 리세스 영역(RC)의 측벽(PR)은 계단형 프로파일을 가질 수 있다. 상기 측벽(PR)은 상기 콘택(CA) 및 상기 스페이서(SP)가 접하는 부분에 대응할 수 있다. 구체적으로, 상기 측벽(PR)은 상기 스페이서(SP)의 하부 측벽, 상기 스페이서(SP)의 상기 바닥면(SPB) 및 상기 콘택(CA)의 하부 측벽에 대응할 수 있다. 앞서 설명한 상기 리세스 영역(RC)의 상기 측벽(PR)의 프로파일은, 활성 핀(AF)의 중심을 지나는 상기 제2 방향(D2)으로의 단면에서 보다 명확하게 정의될 수 있다.
본 실시예에 따른 반도체 소자는, 상기 스페이서(SP)가 상기 콘택(CA)의 측벽을 따라 상기 소스/드레인(SD)의 상기 리세스 영역(RC)까지 연장되므로, 상기 콘택(CA)과 게이트 전극(135)간의 전기적 쇼트를 방지할 수 있다. 또한, 상기 소스/드레인(SD)의 상부는 상기 콘택(CA)의 하부 및 상기 실리사이드층(SC)을 감싸므로, 상기 콘택(CA)과 상기 소스/드레인(SD)간의 전기적 저항을 감소시킬 수 있다.
두 번째 실시예로, 도 4b를 참조하면, 도 4a에서 설명한 바와 달리 스페이서(SP)가 생략될 수 있다. 따라서, 콘택(CA)의 하부 측벽들은 소스/드레인(SD)과 직접 접촉할 수 있다. 단, 상기 콘택(CA)의 바닥면(CAB)은 상기 실리사이드층(SC)을 사이에 두고 리세스 영역(RC)의 바닥면(RCB)과 이격될 수 있다.
상기 리세스 영역(RC) 내에 제공된 상기 콘택(CA)의 하부는, 상기 리세스 영역(RC)의 상부에 인접하는 제1 부분(P1), 및 상기 리세스 영역(RC)의 하부에 인접하는 제2 부분(P2)을 포함할 수 있다. 제2 방향(D2)으로의 단면에서, 상기 제2 부분(P2)은 제1 폭(W1)을 가질 수 있고, 상기 제1 부분(P1)은 제2 폭(W2)을 가질 수 있다. 이때, 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 더 클 수 있다. 즉, 상기 콘택(CA)의 상기 하부는 상기 기판(100)을 향하여 점점 폭이 줄어들 수 있다.
제2 방향(D2)으로의 단면에서, 상기 콘택(CA)의 상기 바닥면(CAB)에 인접하는 상기 리세스 영역(RC)의 측벽(PR)은 계단형 프로파일을 가질 수 있다. 상기 측벽(PR)은 상기 제1 부분(P1) 및 상기 제2 부분(P2)이 접하는 부분에 대응할 수 있다.
세 번째 실시예로, 도 4c를 참조하면, 도 4a에서 설명한 바와 달리 스페이서(SP)의 바닥면(SPB)과 콘택(CA)의 바닥면(CAB)은 실질적으로 동일한 레벨에 위치할 수 있다.
제2 방향(D2)으로의 단면에서, 상기 콘택(CA)의 상기 바닥면(CAB)에 인접하는 상기 리세스 영역(RC)의 측벽(PR)은 계단형 프로파일을 가질 수 있다. 상기 측벽(PR)은 상기 콘택(CA)과 상기 스페이서(SP)가 접하는 부분 및 상기 콘택(CA)과 실리사이드층(SC)이 접하는 부분에 대응할 수 있다. 구체적으로, 상기 측벽(PR)은 상기 스페이서(SP)의 하부 측벽, 상기 스페이서(SP)의 상기 바닥면(SPB) 및 상기 실리사이드층(SC)의 측벽에 대응할 수 있다.
네 번째 실시예로, 도 4d를 참조하면, 실리사이드층(SC)은 도 4a의 실리사이드층(SC)보다 확장된 형태로 배치될 수 있다. 따라서, 상기 실리사이드층(SC)의 상면(SCT)은 스페이서(SP)의 바닥면(SPB) 및 콘택(CA)의 바닥면(CAB)과 모두 접할 수 있다. 상기 실리사이드층(SC)은 리세스 영역(RC)의 하부를 채우며 상기 콘택(CA)의 바닥을 감싸는 형태를 가질 수 있다.
다섯 번째 실시예로, 도 4e를 참조하면, 실리사이드층(SC)은 도 4b의 실리사이드층(SC)보다 확장된 형태로 배치될 수 있다. 따라서, 상기 실리사이드층(SC)의 상면(SCT)은 제2 부분(P2)의 측벽들 및 바닥면과 직접 접할 수 있다. 나아가, 상기 실리사이드층(SC)의 상기 상면(SCT)은 상기 제1 부분(P1)의 바닥면의 일부와 접할 수 있다.
여섯 번째 실시예로, 도 4f를 참조하면, 실리사이드층(SC)은 도 4c의 실리사이드층(SC)보다 확장된 형태로 배치될 수 있다. 따라서, 상기 실리사이드층(SC)의 상면(SCT)은 스페이서(SP)의 바닥면(SPB) 및 콘택(CA)의 바닥면(CAB)과 모두 접할 수 있다.
도 5a 내지 도 12a 및 도 5b 내지 도 12b는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 5a 내지 도 12a는 도 2의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 5b 내지 도 12b는 도 2의 III-III'선에 따른 단면도들이다.
도 2, 도 5a 및 도 5b를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP)을 정의하는 소자 분리 트렌치들(105)이 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 상기 활성 패턴들(AP)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 소자 분리 트렌치들(105)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴들을 형성한 후, 이를 식각 마스크로 사용하여 상기 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 일 예에 따르면, 상기 마스크 패턴들은, 서로 식각 선택성을 가지면서 차례로 적층되는, 제1 마스크 패턴(110) 및 제2 마스크 패턴(115)을 포함할 수 있다. 상기 소자 분리 트렌치들(105) 각각은 적어도 5의 종횡비를 갖도록 형성될 수 있다. 일 예에 따르면, 상기 소자분리 트렌치들(105) 각각은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 상기 활성 패턴들(AP) 각각은 위로 갈수록 좁아지는 모양을 갖도록 형성될 수 있다.
도 2, 도 6a 및 도 6b를 참조하면, 상기 소자 분리 트렌치들(105)을 채우는 소자 분리막들(104)이 형성될 수 있다. 상기 소자 분리막들(104)을 형성하는 것은, 상기 소자 분리 트렌치들(105)을 채우는 절연막(예를 들어, 실리콘 산화막)을 형성한 후, 상기 제1 마스크 패턴(110)의 상면이 노출될 때까지 이를 평탄화하는 것을 포함할 수 있다. 이에 따라, 상기 소자 분리막들(104)은 상기 소자 분리 트렌치들(105) 내에 국소적으로 형성될 수 있다.
도 2, 도 7a 및 도 7b를 참조하면, 먼저 상기 활성 패턴들(AP)의 상부 영역들(이하, 활성 핀들(AF))이 노출될 수 있다. 상기 활성 핀들(AF)을 노출시키는 것은, 예를 들면, 습식 식각 기술을 사용하여, 상기 소자 분리막들(104)의 상부를 리세스시키는 것을 포함할 수 있다. 상기 소자 분리막들(104)의 식각은 상기 활성 패턴들(AP)에 대해 식각 선택성을 갖는 식각 레서피를 이용할 수 있다. 상기 소자 분리막들(104)을 식각하는 동안 상기 제1 마스크 패턴(110)이 제거될 수 있으며, 이에 따라 상기 활성 핀들(AF)의 상면들이 노출될 수 있다.
상기 활성 핀들(AF) 상에 차례로 적층된 희생 게이트 패턴들(106) 및 게이트 마스크 패턴들(108)이 형성될 수 있다. 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)의 각각은 상기 활성 핀들(AF)을 가로지르며 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 구체적으로, 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)은, 상기 활성 핀들(AF) 및 상기 소자 분리막들(104) 상에 희생 게이트막(미도시) 및 게이트 마스크막(미도시)을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 상기 희생 게이트막은 폴리 실리콘막을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
각각의 상기 희생 게이트 패턴들(106)의 양 측벽들 상에 게이트 스페이서들(125)이 형성될 수 있다. 상기 게이트 스페이서들(125)은 상기 희생 게이트 패턴(106)이 형성된 상기 기판(100) 상에 스페이서막을 콘포멀하게 형성하고, 상기 기판(100) 상에 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)으로 형성될 수 있다.
도 2, 도 8a 및 도 8b를 참조하면, 각각의 상기 희생 게이트 패턴들(106) 양측에 소스/드레인들(SD)이 형성될 수 있다. 구체적으로, 상기 소스/드레인들(SD)은 상기 기판(100)을 씨드층(seed laye)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정에 의해 형성될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 구체적으로, 먼저 상기 게이트 마스크 패턴들(108) 및 상기 게이트 스페이서들(125)을 식각 마스크로 이용하여, 상기 활성 핀들(AF)이 선택적으로 식각될 수 있다. 상기 활성 핀들(AF)이 식각된 후, 노출된 상기 활성 패턴들(AP)의 상부들을 씨드층(seed laye)으로 하여 상기 소스/드레인들(SD)이 형성될 수 있다. 상기 소스/드레인들(SD)이 형성됨에 따라, 상기 소스/드레인들(SD) 사이에는 채널 영역들(CHR)이 정의될 수 있다.
상기 소스/드레인들(SD)의 상면들은 상기 채널 영역들(CHR)의 상면들보다 높을 수 있다. 또한, 상기 소스/드레인들(SD)의 상면들은 0(zero)이 아닌 곡률을 가질 수 있다. 일 예로, 상기 소스/드레인들(SD)은 위로 볼록한 상면들을 가질 수 있다.
상기 소스/드레인들(SD)은 상기 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 상기 소스/드레인들(SD)은 상기 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 상기 소스/드레인들(SD)이 상기 기판(100)과 다른 반도체 원소를 포함함으로써, 상기 채널 영역들(CHR)에 압축응력(compressive stress) 또는 인장응력(tensile stress)이 제공될 수 있다. 일 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인들(SD)은 실리콘-게르마늄(embedded SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 압축응력을 제공할 수 있으며, 상기 소스/드레인들(SD)을 포함하는 전계 효과 트랜지스터는 피모스(PMOS)인 것이 바람직할 수 있다. 다른 예로, 상기 기판(100)이 실리콘 기판인 경우, 상기 소스/드레인들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 상기 채널 영역들(CHR)에 인장응력을 제공할 수 있으며, 상기 소스/드레인들(SD)을 포함하는 전계 효과 트랜지스터는 엔모스(NMOS)인 것이 바람직할 수 있다. 이와 같이 상기 소스/드레인들(SD)은 상기 채널 영역들(CHR)에 압축응력 또는 인장응력을 제공함으로써, 본 발명의 실시예들에 따른 전계 효과 트랜지스터가 동작할 때, 상기 채널 영역들(CHR) 내에 생성된 캐리어들의 이동도가 향상될 수 있다.
상기 소스/드레인들(SD)은 상기 활성 패턴들(AP)의 제1 도전형과 다른 제2 도전형의 도펀트로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 도펀트는 상기 소스/드레인들(SD)의 형성 시에 인시튜(in-situ)로 도핑될 수 있다. 다른 예로, 상기 소스/드레인들(SD)의 형성 후, 상기 소스/드레인들(SD) 내에 상기 제2 도전형의 도펀트를 주입하는 이온 주입 공정이 수행될 수 있다.
이어서, 상기 소스/드레인들(SD)을 덮는 제1 층간 절연막(150)이 형성될 수 있다. 구체적으로, 상기 제1 층간 절연막(150)은 상기 기판(100)의 전면 상에 상기 희생 게이트 패턴들(106) 및 상기 게이트 마스크 패턴들(108)을 덮는 절연막을 형성함으로써 형성될 수 있다. 일 예로, 상기 제1 층간 절연막(150)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
후속으로, 상기 희생 게이트 패턴들(106)의 상면들이 노출될 때까지 상기 제1 층간 절연막(150)이 평탄화될 수 있다. 상기 제1 층간 절연막(150)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 마스크 패턴들(108)이 제거되어 상기 희생 게이트 패턴들(106)의 상면들이 노출될 수 있다. 상기 평탄화 공정으로 인해, 상기 게이트 스페이서들(125)의 상부들이 제거될 수 있다. 결과적으로, 상기 제1 층간 절연막(150)의 상면은 상기 희생 게이트 패턴들(106)의 상면들 및 상기 게이트 스페이서들(125)의 상면들과 공면을 이룰 수 있다.
도 2, 도 9a 및 도 9b를 참조하면, 상기 희생 게이트 패턴들(106)이 게이트 구조체들로 교체될 수 있다. 각각의 상기 게이트 구조체들은 게이트 유전막(134), 게이트 전극(135) 및 게이트 캡핑막(145)을 포함할 수 있다.
먼저, 상기 희생 게이트 패턴들(106)이 제거되어 게이트 트렌치들이 형성될 수 있다. 상기 게이트 트렌치들은 상기 희생 게이트 패턴들(106)을 선택적으로 제거하는 식각 공정으로 형성될 수 있다. 상기 게이트 트렌치들에 의해 상기 활성 핀들(AF)의 상기 채널 영역들(CHR)이 노출될 수 있다.
각각의 상기 게이트 트렌치들 내에 게이트 유전막(134) 및 게이트 전극(135)이 형성될 수 있다. 상기 게이트 유전막(134)은 상기 게이트 트렌치를 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 상기 게이트 유전막(134)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 일 예로, 상기 게이트 유전막(134)은 고유전율 물질을 포함할 수 있다. 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
이어서, 상기 게이트 유전막(134) 상에 상기 게이트 트렌치들(130)을 채우는 게이트 전극막을 형성하고, 상기 제1 층간 절연막(150)의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 게이트 유전막(134)을 평탄화하는 공정이 수행될 수 있다. 그 결과, 각각의 상기 게이트 트렌치들 내에 상기 게이트 유전막(134) 및 상기 게이트 전극(135)이 국소적으로 형성될 수 있다. 상기 게이트 유전막(134) 및 게이트 전극(135)은 상기 제1 방향(D1)으로 연장될 수 있다. 일 예로, 상기 게이트 전극막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극막은 CVD 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다. 상기 게이트 전극막 및 상기 게이트 유전막(134)의 평탄화 공정은 CMP 공정을 포함할 수 있다.
후속으로, 상기 게이트 전극들(135)의 상부들이 리세스되고, 상기 게이트 전극들(135) 상에 게이트 캡핑막들(145)이 각각 형성될 수 있다. 구체적으로, 먼저 상기 게이트 전극들(135)의 상부들이 선택적 식각 공정으로 제거될 수 있다. 상기 식각 공정을 통하여, 상기 게이트 전극들(135)의 상면들은 상기 제1 층간 절연막(150)의 상면보다 낮아질 수 있다. 일 예에 있어서, 상기 게이트 전극들(135)의 상부들이 리세스된 후, 상기 게이트 전극(135)의 상면보다 높은 레벨에 위치하는 상기 게이트 유전막(134)의 일부분이 제거될 수 있다. 그 결과, 상기 게이트 유전막(134)은 상기 게이트 전극(135)과 상기 활성 핀(AF) 사이, 및 상기 게이트 전극(135)과 상기 게이트 스페이서들(125) 사이에 제공될 수 있다.
리세스된 상기 게이트 전극들(135)의 상면들을 덮는 게이트 캡핑막들(145)이 각각 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 게이트 전극들(135)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 상기 게이트 캡핑막들(145)은 상기 제1 층간 절연막(150) 및 후술할 제2 층간 절연막(155)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다. 일 예로, 상기 게이트 캡핑막들(145)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 상기 게이트 캡핑막들(145)은 원자층 증착(ALD), 플라즈마 강화 화학 기상 증착(PECVD) 또는 고밀도 플라스마 화학 기상 증착(HDPCVD)으로 형성될 수 있다.
도 2, 도 10a 및 도 10b를 참조하면, 상기 제1 층간 절연막(150) 및 상기 게이트 캡핑막(145) 상에 제2 층간 절연막(155)이 형성될 수 있다. 상기 제2 층간 절연막(155)은 실리콘 산화막 또는 low-k 산화막을 포함할 수 있다. 일 예로, 상기 low-k 산화막은 SiCOH와 같이 탄소로 도핑된 실리콘 산화막을 포함할 수 있다. 상기 제2 층간 절연막(155)은 CVD 공정에 의해 형성될 수 있다.
이어서, 상기 제2 층간 절연막(155) 및 상기 제1 층간 절연막(150)을 관통하여 상기 소스/드레인들(SD)을 노출하는 콘택 홀들(160)이 형성될 수 있다. 일 예로, 상기 콘택 홀들(160)은 상기 게이트 캡핑막(145)들 및 상기 게이트 스페이서들(125)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다. 구체적으로, 상기 콘택 홀들(160)은, 상기 제2 층간 절연막(155) 상에 상기 콘택 홀들(160)의 평면적 위치를 정의하는 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 하는 이방성 식각 공정을 수행하여 형성될 수 있다. 상기 포토레지스트 패턴(미도시)은 상기 콘택 홀들(160)의 평면적 형상에 상응하는 개구부들(미도시)을 가질 수 있다.
한편, 상기 콘택 홀들(160)이 형성될 때, 상기 소스/드레인들(SD)의 상부들이 부분적으로 식각될 수 있다. 이로써, 상기 소스/드레인들(SD)의 상부들에 리세스 영역들(RC)이 형성될 수 있다.
도 2, 도 11a 및 도 11b를 참조하면, 상기 콘택 홀들(160) 내에 스페이서막(SPL)이 형성될 수 있다. 상기 스페이서막(SPL)은 상기 콘택 홀들(160)을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 상기 스페이서막(SPL)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
도 2, 도 12a 및 도 12b를 참조하면, 상기 스페이서막(SPL)을 이방성 식각하여, 상기 콘택 홀들(160)의 측벽들을 덮는 스페이서들(SP)이 형성될 수 있다. 상기 스페이서들(SP)이 형성되면서, 상기 소스/드레인들(SD)의 상부들(즉, 상기 리세스 영역들(RC)의 바닥면들)이 다시 노출될 수 있다. 이때, 노출된 상기 소스/드레인들(SD)의 상부들이 상기 이방성 식각으로 인해 과식각될 수 있다. 이로써, 상기 콘택 홀들(160) 아래에 상기 기판(100)을 향해 연장되는 연장 홀들(165)이 각각 형성될 수 있다. 상기 연장 홀들(165)은 상기 콘택 홀들(160)과 연통될 수 있다. 상기 연장 홀들(165)의 형성에 의하여, 상기 리세스 영역들(RC)은 상기 기판을 향하여 더 연장될 수 있다. 제2 방향(D2)으로의 단면에서, 상기 연장 홀들(165)로 인해 상기 리세스 영역들(RC)의 측벽들은 계단형 프로파일을 가질 수 있다.
도 2, 도 3a, 도 3b 및 도 4a를 다시 참조하면, 각각의 상기 리세스 영역들(RC)의 하부에 실리사이드층(SC)이 형성될 수 있다. 구체적으로, 상기 콘택 홀들(160)을 통해 노출된 상기 소스/드레인들(SD)의 상부들에 금속층을 형성할 수 있다. 형성된 상기 금속층에 열처리를 수행하여 금속-실리사이드(Metal-Silicide)를 형성할 수 있다. 이어서, 상기 콘택 홀들(160) 내에 스트립 공정 및 전-세정(pre-clean) 공정을 수행하여 상기 리세스 영역(RC)의 하부만을 선택적으로 채우는 상기 실리사이드층(SC)이 형성될 수 있다. 상기 실리사이드층(SC)은, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 및 텅스텐-실리사이드 중 적어도 하나를 포함할 수 있다.
후속으로, 상기 콘택 홀들(160) 내에, 상기 스페이서들(SP) 및 상기 실리사이드층들(SC)과 접촉하는 콘택들(CA)이 형성될 수 있다. 각각의 상기 콘택들(CA)은 도전 기둥(CP), 및 상기 도전 기둥(CP)을 감싸는 베리어막(BL)을 포함할 수 있다. 구체적으로, 상기 콘택 홀들(160)을 부분적으로 채우는 베리어막(BL)이 형성될 수 있다. 이어서, 상기 콘택 홀들(160)을 완전히 채우는 도전성 물질막이 형성되고, 상기 제2 층간 절연막(155)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다. 상기 베리어막(BL)은 금속 질화물, 예를 들어 Ti/TiN을 포함할 수 있고, 상기 도전성 물질막은 금속 물질, 예를 들어 텅스텐을 포함할 수 있다.
한편, 다른 실시예로 도 4d를 다시 참조하면, 상기 실리사이드층들(SC)이 보다 확장된 형태로 형성될 수 있다. 이는 상기 실리사이드층(SC)에 사용되는 금속 및 상기 열처리 조건에 따라 변화될 수 있는 것으로, 특별히 제한되는 것은 아니다.
도 13a 및 도 13b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 13a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다. 도 13b는 도 2의 III-III'선에 따른 단면도이다. 본 실시예의 제조방법에서는, 앞서 도 5a 내지 도 12a 및 도 5b 내지 도 12b를 참조하여 설명한 일 실시예의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2, 도 13a 및 도 13b를 참조하면, 도 11a 및 도 11b에 따른 결과물 상에 이방성 식각이 수행될 수 있다. 이로써, 콘택 홀들(160)의 측벽들을 덮는 스페이서들(SP)이 형성될 수 있다. 상기 이방성 식각으로 인해 소스/드레인들(SD)의 상부들이 과식각되어 연장 홀들(165)이 형성될 수 있다.
각각의 리세스 영역들(RC)의 하부에 실리사이드층(SC)이 형성될 수 있다. 상기 실리사이드층들(SC)을 형성하는 것은, 상기 콘택 홀들(160) 내에 스트립 공정 및 전-세정 공정을 수행하는 것을 포함할 수 있다. 이때, 상기 스트립 공정 및 상기 전-세정 공정으로 인하여 상기 스페이서들(SP)이 모두 제거될 수 있다. 따라서, 상기 실리사이드층들(SC)이 형성된 후 상기 리세스 영역들(RC)의 측벽들은 노출될 수 있다.
도 2, 도 3a, 도 3b 및 도 4b를 다시 참조하면, 상기 콘택 홀들(160) 내에 상기 실리사이드층들(SC)과 접촉하는 콘택들(CA)이 각각 형성될 수 있다. 상기 콘택들(CA)의 하부 측벽들은 상기 소스/드레인들(SD)과 직접 접촉할 수 있다. 각각의 상기 콘택들(CA)의 하부는 상기 기판(100)을 향하여 점점 폭이 줄어들 수 있다.
한편, 다른 실시예로 도 4e를 다시 참조하면, 상기 실리사이드층들(SC)이 보다 확장된 형태로 형성될 수 있다. 이는 상기 실리사이드층(SC)에 사용되는 금속 및 상기 열처리 조건에 따라 변화될 수 있는 것으로, 특별히 제한되는 것은 아니다.
도 14a 및 도 14b는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 14a는 도 2의 I-I'선 및 II-II'선에 따른 단면도이다. 도 14b는 도 2의 III-III'선에 따른 단면도이다. 본 실시예의 제조방법에서는, 앞서 도 5a 내지 도 12a 및 도 5b 내지 도 12b를 참조하여 설명한 일 실시예의 제조방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 2, 도 14a 및 도 14b를 참조하면, 도 11a 및 도 11b에 따른 결과물 상에 이방성 식각이 수행될 수 있다. 이로써, 콘택 홀들(160)의 측벽들을 덮는 스페이서들(SP)이 형성될 수 있다. 한편, 상기 이방성 식각은 소스/드레인들(SD)의 상부들이 노출될 때까지 수행될 수 있다. 이로써, 상기 스페이서들(SP)의 바닥면들(SPB)은 리세스 영역들(RC)의 바닥면들(RCB)과 공면을 이룰 수 있다.
도 2, 도 3a, 도 3b 및 도 4c를 다시 참조하면, 각각의 리세스 영역들(RC)의 하부에 실리사이드층(SC)이 형성될 수 있다. 이어서, 상기 콘택 홀들(160) 내에 상기 실리사이드층들(SC)과 접촉하는 콘택들(CA)이 각각 형성될 수 있다. 상기 스페이서들(SP)의 상기 바닥면들(SPB)과 상기 콘택들(CA)의 바닥면들(CAB)은 실질적으로 동일한 레벨에 위치할 수 있다.
한편, 다른 실시예로 도 4f를 다시 참조하면, 상기 실리사이드층들(SC)이 보다 확장된 형태로 형성될 수 있다. 이는 상기 실리사이드층(SC)에 사용되는 금속 및 상기 열처리 조건에 따라 변화될 수 있는 것으로, 특별히 제한되는 것은 아니다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자(예컨대, 플래쉬 기억 소자, 상변화 기억 소자, 및/또는 자기 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 휘발성 기억 소자를 더 포함할 수 있다. 이 경우에, 상기 기억 장치(1130)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 기억 장치(1130)는 전자 시스템(1100)의 응용 또는 전자 시스템(1100)이 적용되는 전자 제품에 따라 생략될 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 본 발명의 실시예들에 따른 반도체 소자는 상기 컨트롤러(1110) 또는 상기 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 DRAM(Dynamic Random Access Memory) 소자 및/또는 SRAM 소자 등을 더 포함할 수도 있다.
도 16은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 전자 장치의 구성을 보여주는 블록도이다.
도 16을 참조하면, 전자 장치(1200)는 반도체 칩(1210)을 포함할 수 있다. 상기 반도체 칩(1210)은 프로세서(Processor; 1211), 임베디드 메모리(Embedded Memory; 1213) 및 캐시 메모리(Cache Memory; 1215)를 포함할 수 있다.
상기 프로세서(1211)는 하나 이상의 프로세서 코어들(Processor Core; C1-Cn)을 포함할 수 있다. 상기 하나 이상의 프로세서 코어들(C1-Cn)은 데이터 및 신호를 처리할 수 있다. 상기 프로세서 코어들(C1-Cn)은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있고, 구체적으로 도 1을 참조하여 설명한 복수의 로직 셀들을 포함할 수 있다.
상기 전자 장치(1200)는 처리된 데이터 및 신호를 이용하여 고유의 기능을 수행할 수 있다. 일 예로, 상기 프로세서(1211)는 어플리케이션 프로세서(Application Processor)일 수 있다.
상기 임베디드 메모리(1213)는 상기 프로세서(1211)와 제1 데이터(DAT1)를 교환할 수 있다. 상기 제1 데이터(DAT1)는 하나 이상의 프로세서 코어들(C1-Cn)에 의해 처리된 또는 처리될 데이터이다. 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 관리할 수 있다. 예를 들어, 상기 임베디드 메모리(1213)는 상기 제1 데이터(DAT1)를 버퍼링(Buffering)할 수 있다. 즉, 상기 임베디드 메모리(1213)는 상기 프로세서(1211)의 버퍼 메모리 또는 워킹 메모리(Working Memory)로서 작동할 수 있다.
일 실시예에 따르면, 상기 전자 장치(1200)는 웨어러블(Wearable) 전자 장치에 적용될 수 있다. 웨어러블 전자 장치는 많은 양의 연산을 필요로 하는 기능보다 적은 양의 연산을 필요로 하는 기능을 더 많이 수행할 수 있다. 따라서, 상기 전자 장치(1200)가 웨어러블 전자 장치에 적용될 경우, 상기 임베디드 메모리(1213)는 큰 버퍼 용량을 갖지 않아도 무방할 수 있다.
상기 임베디드 메모리(1213)는 SRAM일 수 있다. 상기 SRAM은 DRAM 보다 빠른 속도로 작동할 수 있다. 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 작은 크기를 갖고 빠른 속도로 작동하는 상기 전자 장치(1200)가 구현될 수 있다. 나아가, 상기 SRAM이 상기 반도체 칩(1210)에 임베디드되면, 상기 전자 장치(1200)의 작동 전력(Active Power)의 소모량이 감소할 수 있다. 일 예로, 상기 SRAM은 본 발명의 실시예들에 따른 반도체 소자를 포함할 수 있다.
상기 캐시 메모리(1215)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)과 함께 상기 반도체 칩(1210) 위에 실장될 수 있다. 상기 캐시 메모리(1215)는 캐시 데이터(DATc)를 저장할 수 있다. 상기 캐시 데이터(DATc)는 상기 하나 이상의 프로세서 코어들(C1 내지 Cn)에 의해 이용되는 데이터일 수 있다. 상기 캐시 메모리(1215)는 적은 저장 용량을 갖지만, 매우 빠른 속도로 작동할 수 있다. 일 예로, 상기 캐시 메모리(1215)는 본 발명의 실시예들에 따른 반도체 소자를 포함하는 SRAM(Static Random Access Memory)을 포함할 수 있다. 상기 캐시 메모리(1215)가 이용되는 경우, 상기 프로세서(1211)가 상기 임베디드 메모리(1213)에 접근하는 횟수 및 시간이 감소할 수 있다. 따라서, 상기 캐시 메모리(1215)가 이용되는 경우, 상기 전자 장치(1200)의 작동 속도가 빨라질 수 있다.
이해를 돕기 위해, 도 16에서, 상기 캐시 메모리(1215)는 상기 프로세서(1211)와 별개의 구성 요소로 도시되었다. 그러나, 상기 캐시 메모리(1215)는 상기 프로세서(1211)에 포함되도록 구성될 수 있다. 도 16은 본 발명의 기술 사상의 보호 범위를 제한하기 위한 것은 아니다.
상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 다양한 인터페이스 규약에 기초하여 데이터를 전송할 수 있다. 예컨대, 상기 프로세서(1211), 상기 임베디드 메모리(1213) 및 상기 캐시 메모리(1215)는 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI(Peripheral Component Interconnect) Express, ATA(Advanced Technology Attachment), PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI), IDE(Integrated Drive Electronics), UFS(Universal Flash Storage) 등 중에서 하나 이상의 인터페이스 규약에 기초하여 데이터를 전송할 수 있다.
도 17은 본 발명의 실시예들에 따른 SRAM 셀의 등가 회로도이다. 상기 SRAM 셀은 본 발명의 실시예들에 따른 반도체 소자를 통해 구현될 수 있다. 일 예로, 상기 SRAM 셀은 도 16에서 설명한 임베디드 메모리(1213) 및/또는 캐시 메모리(1215)에 적용될 수 있다.
도 17을 참조하면, SRAM 셀은 제1 풀-업 트랜지스터(TU1, first pull-up transistor), 제1 풀-다운 트랜지스터(TD1, first pull-down transistor), 제2 풀-업 트랜지스터(TU2), 제2 풀-다운 트랜지스터(TD2), 제1 액세스 트랜지스터(TA1, first access transistor) 및 제2 액세스 트랜지스터(TA2)를 포함할 수 있다. 상기 제1 및 제2 풀-업 트랜지스터들(TU1, TU2)은 피모스(PMOS) 트랜지스터들인 반면에, 상기 제1 및 제2 풀-다운 트랜지스터들(TD1, TD2)과 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)은 엔모스(NMOS) 트랜지스터들일 수 있다.
상기 제1 풀-업 트랜지스터(TU1)의 제1 소오스/드레인 및 상기 제1 풀-다운 트랜지스터(TD1)의 제1 소오스/드레인은 제1 노드(N1, first node)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 제2 소오스/드레인은 전원 라인(Vcc)에 연결될 수 있고, 상기 제1 풀-다운 트랜지스터(TD1)의 제2 소오스/드레인은 접지 라인(Vss)에 연결될 수 있다. 상기 제1 풀-업 트랜지스터(TU1)의 게이트 및 상기 제1 풀-다운 트랜지스터(TD1)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제1 풀-업 트랜지스터(TU1) 및 제1 풀-다운 트랜지스터(TD1)는 제1 인버터(first inverter)를 구성할 수 있다. 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 서로 연결된 게이트들은 상기 제1 인버터의 입력단에 해당할 수 있으며, 상기 제1 노드(N1)는 상기 제1 인버터의 출력단에 해당할 수 있다.
상기 제2 풀-업 트랜지스터(TU2)의 제1 소오스/드레인 및 상기 제2 풀-다운 트랜지스터(TD2)의 제1 소오스/드레인은 제2 노드(N1)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 제2 소오스/드레인은 상기 전원 라인(Vcc)에 연결될 수 있고, 상기 제2 풀-다운 트랜지스터(TD2)의 제2 소오스/드레인은 상기 접지 라인(Vss)에 연결될 수 있다. 상기 제2 풀-업 트랜지스터(TU2)의 게이트 및 상기 제2 풀-다운 트랜지스터(TD2)의 게이트는 서로 전기적으로 연결될 수 있다. 이로써, 상기 제2 풀-업 트랜지스터(TU2) 및 제2 풀-다운 트랜지스터(TD2)는 제2 인버터를 구성할 수 있다. 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 서로 연결된 게이트들은 상기 제2 인버터의 입력단에 해당할 수 있으며, 상기 제2 노드(N2)는 상기 제2 인버터의 출력단에 해당할 수 있다.
상기 제1 및 제2 인버터들이 결합되어 래치 구조(latch structure)를 구성할 수 있다. 즉, 상기 제1 풀-업 및 제1 풀-다운 트랜지스터들(TU1, TD1)의 게이트들이 상기 제2 노드(N2)에 전기적으로 연결될 수 있고, 상기 제2 풀-업 및 제2 풀-다운 트랜지스터들(TU2, TD2)의 게이트들이 상기 제1 노드(N1)에 전기적으로 연결될 수 있다. 상기 제1 액세스 트랜지스터(TA1)의 제1 소오스/드레인은 상기 제1 노드(N1)에 연결될 수 있고, 상기 제1 액세스 트랜지스터(TA1)의 제2 소오스/드레인은 제1 비트 라인(BL1, first bit line)에 연결될 수 있다. 상기 제2 액세스 트랜지스터(TA2)의 제1 소오스/드레인은 상기 제2 노드(N2)에 연결될 수 있고, 상기 제2 액세스 트랜지스터(TA2)의 제2 소오스/드레인은 제2 비트 라인(BL2)에 연결될 수 있다. 상기 제1 및 제2 액세스 트랜지스터들(TA1, TA2)의 게이트들은 워드 라인(WL, word line)에 전기적으로 접속될 수 있다. 이로써, 본 발명의 실시예들에 따른 SRAM 셀이 구현될 수 있다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 멀티미디어 장치의 예들을 나타낸 도면들이다. 도 15의 전자 시스템(1100) 및/또는 도 16의 전자 장치(1200)는 도 18에 도시된 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 19에 도시된 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있으며, 또한 도 20에 도시된 노트북 컴퓨터(4000)에 적용될 수 있다.

Claims (20)

  1. 그의 상부에 활성 패턴을 포함하는 기판;
    상기 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극의 일 측의 상기 활성 패턴의 상부에 형성된 소스/드레인, 상기 소스/드레인은 그의 상부에 형성된 리세스 영역을 포함하고;
    상기 소스/드레인과 전기적으로 연결되는 콘택, 상기 콘택의 하부는 상기 리세스 영역 내에 배치되고; 및
    상기 리세스 영역의 하부에 제공되며, 상기 소스/드레인과 상기 콘택 사이에 개재된 실리사이드층; 및
    상기 콘택의 측벽을 덮으면서 상기 콘택과 함께 상기 리세스 영역 내부로 연장되는 스페이서를 포함하되,
    상기 스페이서는 상기 실리사이드층으로부터 이격되어 상기 실리사이드층과 중첩되지 않고,
    상기 스페이서의 바닥면은 상기 소스/드레인의 상면보다 더 낮은 레벨에 위치하며,
    상기 실리사이드층과 상기 스페이서는, 계단형 프로파일을 갖는 상기 리세스 영역의 내측벽을 정의하는 반도체 소자.
  2. 제1항에 있어서,
    상기 소스/드레인의 상면은 상기 콘택의 바닥면보다 더 높은 반도체 소자.
  3. 제1항에 있어서,
    상기 콘택의 바닥면은 상기 실리사이드층을 사이에 두고 상기 리세스 영역의 바닥면과 이격된 반도체 소자.
  4. 삭제
  5. 제1항에 있어서,
    상기 스페이서의 바닥면은 상기 콘택의 바닥면보다 더 높은 레벨에 위치하는 반도체 소자.
  6. 제1항에 있어서,
    상기 스페이서의 바닥면과 상기 콘택의 바닥면은 실질적으로 동일한 레벨에 위치하는 반도체 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 콘택의 상기 하부는 상기 리세스 영역의 상부에 인접하는 제1 부분, 및 상기 리세스 영역의 상기 하부에 인접하는 제2 부분을 포함하고,
    상기 제1 부분의 폭은 상기 제2 부분의 폭보다 더 큰 반도체 소자.
  9. 제1항에 있어서,
    상기 콘택은 도전 기둥, 및 상기 도전 기둥을 감싸는 베리어막을 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 기판의 상부에 제공되어, 상기 활성 패턴을 정의하는 소자 분리막들을 더 포함하고,
    상기 활성 패턴의 상부 및 상기 소스/드레인은 상기 소자 분리막들 사이로 돌출된 반도체 소자.
  11. 제10항에 있어서,
    상기 게이트 전극의 양 측벽들 상에 제공된 게이트 스페이서들; 및
    상기 게이트 전극과 상기 스페이서들 사이, 및 상기 게이트 전극과 상기 활성 패턴 사이에 개재된 게이트 유전막을 더 포함하고,
    상기 게이트 스페이서들 및 상기 게이트 유전막은 상기 게이트 전극을 따라 연장되는 반도체 소자.
  12. 제1항에 있어서,
    상기 활성 패턴, 상기 소스/드레인 및 상기 게이트 전극을 덮는 층간 절연막을 더 포함하되,
    상기 콘택은 상기 층간 절연막을 관통하여 상기 소스/드레인에 연결되는 반도체 소자.
  13. 기판;
    상기 기판의 상부에 활성 패턴을 정의하는 소자 분리막들;
    상기 활성 패턴을 가로지르며 상기 기판의 상면에 평행한 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극의 일 측의 상기 활성 패턴의 상부에 형성된 소스/드레인, 상기 소스/드레인은 그의 상부에 형성된 리세스 영역을 포함하고; 및
    상기 소스/드레인과 전기적으로 연결되는 콘택, 상기 콘택의 하부는 상기 리세스 영역 내에 배치되고; 및
    상기 리세스 영역의 하부에 제공되며, 상기 소스/드레인과 상기 콘택 사이에 개재된 실리사이드층을 포함하되,
    상기 제1 방향과 교차하는 제2 방향으로의 단면에서, 상기 콘택의 바닥면에 인접하는 상기 리세스 영역의 내측벽은 계단형 프로파일을 갖고,
    상기 리세스 영역의 상기 내측벽의 일부는 상기 콘택과 상기 실리사이드층 사이의 경계에서 이들과 직접 접촉하고,
    상기 콘택의 적어도 일부는 상기 리세스 영역에서 가장 작은 폭을 갖는 영역으로 연장되는 반도체 소자.
  14. 삭제
  15. 제13항에 있어서,
    상기 콘택의 측벽을 덮으면서 상기 콘택과 함께 상기 리세스 영역 내부로 연장되는 스페이서를 더 포함하되,
    상기 리세스 영역 내에서, 상기 콘택 및 상기 스페이서가 접하는 부분은 상기 계단형 프로파일과 대응하는 반도체 소자.
  16. 제13항에 있어서,
    상기 콘택의 상기 하부는 상기 리세스 영역의 상부에 인접하는 제1 부분, 및 상기 리세스 영역의 상기 하부에 인접하는 제2 부분을 포함하고,
    상기 제1 부분 및 상기 제2 부분이 접하는 부분은 상기 계단형 프로파일과 대응하는 반도체 소자.
  17. 그의 상부에 활성 패턴을 포함하는 기판;
    상기 활성 패턴의 일부에 형성된 소스/드레인, 상기 소스/드레인은 그의 상부에 리세스 영역을 갖고;
    상기 소스/드레인과 전기적으로 연결되는 콘택; 및
    상기 콘택의 측벽을 덮으면서 상기 콘택과 함께 상기 리세스 영역 내부로 연장되는 스페이서를 포함하되,
    상기 콘택의 하부는 상기 리세스 영역 내에 배치되고,
    상기 스페이서의 바닥면은 상기 리세스 영역의 바닥보다 높고 상기 소스/드레인의 상면보다 낮으며,
    상기 콘택은 상기 스페이서의 바닥면을 넘어 상기 리세스 영역 내로 연장되고, 이로써 상기 콘택의 바닥면은 상기 스페이서의 바닥면보다 낮은 반도체 소자.
  18. 삭제
  19. 제17항에 있어서,
    상기 활성 패턴 및 상기 소스/드레인을 덮는 층간 절연막을 더 포함하되,
    상기 콘택은 상기 층간 절연막을 관통하고,
    상기 스페이서의 상부는 상기 층간 절연막과 상기 콘택의 상부 사이에 개재된 반도체 소자.
  20. 삭제
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