JP2011049315A - 半導体集積回路 - Google Patents
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Abstract
【課題】順方向基板バイアス電圧をかけたときの、Vthの異なるトランジスタの速度の向上率をほぼ均等にすることのできる半導体集積回路を提供する。
【解決手段】低VthのPMOSトランジスタが形成されるNウェル領域(WN)11へは、基板バイアス供給部VP1から基板バイアスVbsP1を供給し、高VthのPMOSトランジスタが形成されるNウェル領域(WN)12−1、12−2、12−3へは、基板バイアス供給部VP2から基板バイアスVbsP2を供給する。
【選択図】 図1
【解決手段】低VthのPMOSトランジスタが形成されるNウェル領域(WN)11へは、基板バイアス供給部VP1から基板バイアスVbsP1を供給し、高VthのPMOSトランジスタが形成されるNウェル領域(WN)12−1、12−2、12−3へは、基板バイアス供給部VP2から基板バイアスVbsP2を供給する。
【選択図】 図1
Description
本発明は、半導体集積回路に関する。
半導体製造技術の微細化の進展に伴って、LSIの高集積化と低電圧化が進んでいる。LSIの電源電圧を低電圧化するには、トランジスタの閾値(Vth)も下げる必要がある。しかし、トランジスタのVthを下げると、サブスレショルド・リーク電流が増大する。
このようなサブスレショルド・リーク電流を低減させる手法の1つとして、マルチVth手法がある。マルチVth手法では、トランジスタの製造プロセスで、不純物のイオン打ち込み量を変えることにより、信号伝達パスの動作速度に応じて、Vthの異なるトランジスタを使い分ける。その中でも、低Vthのトランジスタと高Vthのトランジスタの2種類を使い分けるDual Vth手法が、よく用いられる。
Dual Vth手法を用いる場合、タイミングに余裕のあるパスには、低速の高Vthのトランジスタを用いてサブスレショルド・リーク電流を低減させ、タイミングが厳しいパスには、高速の低Vthのトランジスタを用いて、サブスレショルド・リーク電流は増加するがタイミング制約は満たすようにすることが行われる(例えば、特許文献1参照。)。
また、サブスレショルド・リーク電流を低減させる他の手法として、基板バイアス手法がある。基板バイアス手法では、トランジスタのソース領域と基板あるいはウェル領域を分離し、ソース電位に対して基板あるいはウェル領域の電位を変化させる。
この電位の変化によって、バック・ゲート・バイアス効果が発生し、トランジスタのVthが変化する。そこで、通常動作時には基板バイアスをかけずに低Vthとし、待機時には逆方向の基板バイアスをかけて高Vthとすることにより、待機時のサブスレショルド・リーク電流を低減させることができる(例えば、特許文献2参照。)。
一方、この基板バイアス手法を用いることにより、LSIの動作速度を向上させることもできる。この場合、サブスレショルド・リーク電流を低減させるときとは逆に、基板バイアスを順方向にかけるようにする。基板バイアスを順方向にかけるとVthが下がり、トランジスタに電流が流れやすくなって、LSIの動作速度が向上する(例えば、特許文献3参照。)。
そこで、Dual Vth手法により低Vthのトランジスタと高Vthのトランジスタが形成されているLSIに対して、さらに基板バイアス手法を適用し、順方向の基板バイアスをかけるようにすれば、通常はサブスレショルド・リーク電流の発生を抑制しておいて、高速動作が必要なときはトランジスタを高速化させるような制御が可能になる。
ただし、低Vthのトランジスタと高Vthのトランジスタでは、順方向基板バイアス電圧に対する高速化の感度が異なる。例えば、電源電圧を1.0Vとして、0.3Vの順方向基板バイアス電圧をかけた場合、低Vthのトランジスタの速度の向上率が10%ほどであるのに対して、高Vthのトランジスタは20%程度も速度が向上する。
しかし、高Vthのトランジスタは、もともと高速動作を必要としない回路に使用されるものなので、順方向基板バイアス電圧をかけたときにそれほどの速度の上昇を必要としない。むしろ、速度の上昇が余りに大きいと、サブスレショルド・リーク電流の増加やフリップフロップのホールド時間不足の問題などが発生する懸念が大きくなる。
LSI全体の動作からすると、順方向基板バイアス電圧をかけたときに、低Vthのトランジスタと高Vthのトランジスタの速度が、均等に向上することが望ましい。
ところが、従来、低Vthのトランジスタと高Vthのトランジスタは、共通の基板あるいはウェル領域に形成されているため、順方向基板バイアス電圧をかけたときの、低Vthのトランジスタと高Vthのトランジスタの速度の向上率を均等にすることできない、という問題があった。
そこで、本発明の目的は、順方向基板バイアス電圧をかけたときの、Vthの異なるトランジスタの速度の向上率をほぼ均等にすることのできる半導体集積回路を提供することにある。
本発明の一態様によれば、低閾値のトランジスタが形成される第1のウェル領域と、前記第1のウェル領域と同じ導電型で、高閾値のトランジスタが形成される第2のウェル領域と、前記第1のウェル領域に第1の基板バイアス電位を与える第1の基板バイアス供給手段と、前記第2のウェル領域に第2の基板バイアス電位を与える第2の基板バイアス供給手段とを備えることを特徴とする半導体集積回路が提供される。
本発明によれば、順方向基板バイアス電圧をかけたときの、Vthの異なるトランジスタの速度の向上率をほぼ均等にすることができる。
以下、本発明の実施例について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。
図1は、本発明の実施例1に係る半導体集積回路のウェル領域の配置と供給する基板バイアスとの関係を示す模式的レイアウト図である。
本実施例の半導体集積回路1は、スタンダードセルなど、予め用意されたセルを用いて設計するCMOS型LSIである。セルとしては、高Vthのトランジスタを用いてサブスレショルド・リーク電流を抑制したセルと、低Vthのトランジスタを用いて高速化を図ったセルとが、用意されている。レイアウトの際は、高Vthのトランジスタで構成されたセルと、低Vthのトランジスタで構成されたセルとは、それぞれ別のロウ(ROW)に配置され、異なるセル列を形成する。
図1に示す例では、ROW1、ROW2、ROW5〜ROW8の各ロウに高Vthのトランジスタで構成されたセルが配置され、ROW3、ROW4に低Vthのトランジスタで構成されたセルが配置されている。
このロウの配列に沿って、NMOSトランジスタが形成されるPウェル領域(WP)と、PMOSトランジスタが形成されるNウェル領域(WN)とが、交互にレイアウトされる。
図2に、図1に示したROW2とROW3の部分の模式的断面図を示す。ただし、ここでは、P型基板100上に、MOSトランジスタのソース、ドレイン領域となる、p領域、n領域が形成された状態までを示している。なお、素子分離絶縁膜110により、各トランジスタは分離されている。
ROW3に配置される低VthのPMOSトランジスタは、P型基板100上に形成されたNウェル領域(WN)11内に形成され、ROW2に配置される高VthのPMOSトランジスタは、P型基板100上に形成されたNウェル領域(WN)12−1内に形成される。
このNウェル領域(WN)11とNウェル領域(WN)12−1との間には、電気的な接続がないため、それぞれ独立に基板バイアス電位を印加することができる。
すなわち、ROW3に配置される低VthのPMOSトランジスタの基板バイアスと、ROW2に配置される高VthのPMOSトランジスタの基板バイアスとを、独立に制御することができる。
一方、ROW3に配置される低VthのNMOSトランジスタおよびROW2に配置される高VthのNMOSトランジスタは、共通のPウェル領域(WP)13−2内に形成される。したがって、低VthのNMOSトランジスタと高VthのNMOSトランジスタの基板バイアスは、Pウェル領域(WP)13−2を介して共通に与えられる。
また、図1に示す他のPウェル領域(WP)13−1、13−3〜13−5も、Pウェルと同じ導電型のP型基板100上に形成されるため、P型基板100を介して相互に接続されている。したがって、総てのNMOSトランジスタの基板バイアスは、共通に制御されることとなる。
上述したように、本実施例では、低VthのPMOSトランジスタと高VthのPMOSトランジスタとで、基板バイアスを独立に制御することができる。
そこで、本実施例の半導体集積回路1は、基板バイアス供給部VP1および基板バイアス供給部VP2を備え、図1に示すように、基板バイアス供給部VP1からNウェル領域(WN)11へ、低VthのPMOSトランジスタへ与える基板バイアスVbsP1を供給し、基板バイアス供給部VP2からNウェル領域(WN)12−1、12−2、12−3へ、高VthのPMOSトランジスタへ与える基板バイアスVbsP2を供給する。
なお、NMOSトランジスタへ与える基板バイアスVbsNは、基板バイアス供給部VNにより、Pウェル領域(WP)13−1〜13−5へ共通に供給される。
このように、本実施例では、基板バイアス供給部VP1と基板バイアス供給部VP2とにより、低VthのPMOSトランジスタと高VthのPMOSトランジスタへ、順方向の基板バイアスを個別に与えることができる。これにより、低VthのPMOSトランジスタの動作速度の向上率と、高VthのPMOSトランジスタの動作速度の向上率を、個別に制御することができる。
以下、この低VthのPMOSトランジスタと高VthのPMOSトランジスタとで、動作速度の向上率を個別に制御する技術の用途について説明する。
1.動作速度向上率の均等化
低VthのMOSトランジスタと高VthのMOSトランジスタでは、順方向の基板バイアスに対する動作速度向上の感度が異なり、高VthのMOSトランジスタの方が、順方向の基板バイアスに対する感度が高い。そのため、高VthのMOSトランジスタと低VthのMOSトランジスタに、同じ電圧の順方向基板バイアスを与えると、高VthのMOSトランジスタの動作速度向上率が、低VthのMOSトランジスタよりも高くなってしまう。しかし、もともと高速動作を必要としない回路に使用される高Vthのトランジスタの動作速度向上率は、低VthのMOSトランジスタと同程度であればよい。
低VthのMOSトランジスタと高VthのMOSトランジスタでは、順方向の基板バイアスに対する動作速度向上の感度が異なり、高VthのMOSトランジスタの方が、順方向の基板バイアスに対する感度が高い。そのため、高VthのMOSトランジスタと低VthのMOSトランジスタに、同じ電圧の順方向基板バイアスを与えると、高VthのMOSトランジスタの動作速度向上率が、低VthのMOSトランジスタよりも高くなってしまう。しかし、もともと高速動作を必要としない回路に使用される高Vthのトランジスタの動作速度向上率は、低VthのMOSトランジスタと同程度であればよい。
そこで、PMOSトランジスタの動作速度の向上を図るときは、まず、低VthのPMOSトランジスタの順方向の基板バイアス電圧を決定し、その動作速度向上率に合わせて、高VthのPMOSトランジスタの基板バイアス電位を決定するようにする。
例えば、電源電圧をVddとして、基板バイアス供給部VP1から供給する基板バイアスVbsP1=(Vdd−0.3V)としたとき、低VthのPMOSトランジスタの動作速度向上率が10%であった場合、高VthのPMOSトランジスタの動作速度向上率が10%となるよう、基板バイアス供給部VP2から供給する基板バイアスVbsP2の値を決定する。
このとき、その値が(Vdd−0.15V)であれば、基板バイアスVbsP2=(Vdd−0.15V)と決定する。
すなわち、
基板バイアスVbsP1=(Vdd−0.3V)
基板バイアスVbsP2=(Vdd−0.15V)
とすることにより、低VthのPMOSトランジスタと高VthのPMOSトランジスタの動作速度向上率が、ともに10%となり、動作速度向上率のバランスがとれる。
基板バイアスVbsP1=(Vdd−0.3V)
基板バイアスVbsP2=(Vdd−0.15V)
とすることにより、低VthのPMOSトランジスタと高VthのPMOSトランジスタの動作速度向上率が、ともに10%となり、動作速度向上率のバランスがとれる。
この場合、高VthのPMOSトランジスタの順方向の基板バイアス電圧(VbsP2)を低く抑えることができるので、高VthのPMOSトランジスタのサブスレショルド・リーク電流の増加を抑制することができる。
一般に、1つのLSIの中では、高VthのPMOSトランジスタの使用比率がかなり高いので、高VthのPMOSトランジスタのサブスレショルド・リーク電流の増加を抑制することにより、LSI全体のサブスレショルド・リーク電流の増加を抑制する効果も高めることができる。
2.低電源電圧モード時の動作速度低下補償
消費電力削減のため、通常動作から待機動作に入ったときなどに、電源電圧の切り替えが行われて、通常電源電圧よりも低い低電源電圧モードに切り替えられることがある。
消費電力削減のため、通常動作から待機動作に入ったときなどに、電源電圧の切り替えが行われて、通常電源電圧よりも低い低電源電圧モードに切り替えられることがある。
電源電圧が下がった場合、高VthのPMOSトランジスタの方が、低VthのPMOSトランジスタよりも、大きく動作速度が低下する。
そこで、この場合、高VthのPMOSトランジスタの順方向の基板バイアス電圧(VbsP2)を高くすることにより、高VthのPMOSトランジスタの動作速度の低下を補償する。
例えば、
通常電源電圧のときに、
基板バイアスVbsP1=(Vdd−0.3V)
基板バイアスVbsP2=(Vdd−0.15V)
とすることで、高VthのPMOSトランジスタと低VthのPMOSトランジスタの動作速度向上率のバランスがとれているような例に対して、
低電源電圧のときは、
基板バイアスVbsP1=(Vdd−0.3V)
基板バイアスVbsP2=(Vdd−0.3V)
とすることにより、高VthのPMOSトランジスタの動作速度の低下を補償し、高VthのPMOSトランジスタと低VthのPMOSトランジスタの動作速度向上率のバランスを保持する。
通常電源電圧のときに、
基板バイアスVbsP1=(Vdd−0.3V)
基板バイアスVbsP2=(Vdd−0.15V)
とすることで、高VthのPMOSトランジスタと低VthのPMOSトランジスタの動作速度向上率のバランスがとれているような例に対して、
低電源電圧のときは、
基板バイアスVbsP1=(Vdd−0.3V)
基板バイアスVbsP2=(Vdd−0.3V)
とすることにより、高VthのPMOSトランジスタの動作速度の低下を補償し、高VthのPMOSトランジスタと低VthのPMOSトランジスタの動作速度向上率のバランスを保持する。
3.動作周波数の切り替えに対する対応
高速の処理が必要な場合には動作クロック周波数を高くし、低速処理の場合は動作クロック周波数を低くするような動作周波数の切り替えが行われた場合、この切り替えに応じて、電源電圧の切り替えが行われることがある。すなわち、動作周波数が高いときは電源電圧も高くし、動作周波数が低いときは電源電圧も低くするような切り替えが行われる。
高速の処理が必要な場合には動作クロック周波数を高くし、低速処理の場合は動作クロック周波数を低くするような動作周波数の切り替えが行われた場合、この切り替えに応じて、電源電圧の切り替えが行われることがある。すなわち、動作周波数が高いときは電源電圧も高くし、動作周波数が低いときは電源電圧も低くするような切り替えが行われる。
この場合も、電源電圧が低くなると、高VthのPMOSトランジスタの動作速度の低下が大きくなるので、高VthのPMOSトランジスタの順方向の基板バイアス電圧(VbsP2)を高くすることにより、高VthのPMOSトランジスタの動作速度の低下を補償する。
このような本実施例によれば、低VthのPMOSトランジスタと高VthのPMOSトランジスタとで、順方向の基板バイアス電圧を個別に与えることができるので、低VthのPMOSトランジスタと高VthのPMOSトランジスタの動作速度向上率をほぼ均等にすることができる。そのとき、高VthのPMOSトランジスタに与える順方向の基板バイアス電圧を小さくできるので、高VthのPMOSトランジスタのサブスレショルド・リーク電流の増加を抑制することができる。
また、電源電圧が低下したときの高VthのPMOSトランジスタの速度低下を、高VthのPMOSトランジスタへ与える順方向の基板バイアス電圧の設定により補償できるので、電源電圧が低下しても、高VthのPMOSトランジスタと低VthのPMOSトランジスタの動作速度向上率をほぼ均等にすることができる。
実施例1では、PMOSトランジスタの基板バイアス電圧をVthに応じて制御する例を示したが、本実施例では、NMOSトランジスタの基板バイアス電圧をVthに応じて制御する例を示す。
図3は、本発明の実施例2に係る半導体集積回路のウェル領域の配置と供給する基板バイアスとの関係を示す模式的レイアウト図である。
本実施例の半導体集積回路2では、ROW1、ROW4〜ROW8の各ロウに高Vthのトランジスタで構成されたセルが配置され、ROW2、ROW3に低Vthのトランジスタで構成されたセルが配置されている。
図4に、図3に示したROW3とROW4の部分の模式的断面図を示す。
本実施例の半導体集積回路2は、実施例1とは異なり、P型基板100の上にディープNウェル領域200が形成され、このディープNウェル領域200の上に、Pウェル領域(WP)21、22−2やNウェル領域(WN)23−2などの、各ウェル領域が形成されている。
したがって、本実施例の場合、各Pウェル領域(WP)の間には、電気的な接続はない。それに対して、各Nウェル領域(WN)は、ディープNウェル領域200と導電型が同じなので、このディープNウェル領域200を介して、相互に電気的に接続されている。
そこで、本実施例の半導体集積回路2は、基板バイアス供給部VN1および基板バイアス供給部VN2を備え、図3に示すように、基板バイアス供給部VN1からPウェル領域(WP)21へ、低VthのNMOSトランジスタへ与える基板バイアスVbsN1を供給し、基板バイアス供給部VN2からPウェル領域(WP)22−1、22−2、22−3へ、高VthのNMOSトランジスタへ与える基板バイアスVbsN2を供給する。
なお、PMOSトランジスタへ与える基板バイアスVbsPは、基板バイアス供給部VPから、ディープNウェル領域200を介して、Nウェル領域(WN)23−1〜23−4へ共通に供給される。
このように、本実施例では、基板バイアス供給部VN1と基板バイアス供給部VN2とにより、低VthのNMOSトランジスタと高VthのNMOSトランジスタへ、順方向の基板バイアスを個別に与えることができる。これにより、低VthのNMOSトランジスタの動作速度の向上率と、高VthのNMOSトランジスタの動作速度の向上率を、個別に制御することができる。
この低VthのNMOSトランジスタと高VthのNMOSトランジスタとで、動作速度の向上率を個別に制御する技術の用途は、実施例1と同じであるので、ここでは、その説明を省略する。
このような本実施例によれば、Vthの異なるNMOSトランジスタに、順方向の基板バイアス電圧を個別に与えることができるので、低VthのNMOSトランジスタと高VthのNMOSトランジスタの動作速度向上率を個別に制御することができる。
なお、本発明はVthが3種類以上の場合にも適用することができる。その場合、例えば、動作速度向上率の均等化を図るには、最も低いVthのトランジスタの基板バイアス電圧に応じて、それよりも高い他のVthそれぞれごとに、トランジスタの基板バイアス電圧を調整するようにすればよい。
1、2 半導体集積回路
VP1、VP2 基板バイアス供給部
VN1、VN2 基板バイアス供給部
VP 基板バイアス供給部
VN 基板バイアス供給部
11 Nウェル領域(低VthTr用)
12−1〜12−3 Nウェル領域(高VthTr用)
13−1〜13−5 Pウェル領域
21 Pウェル領域(低VthTr用)
22−1〜22−3 Pウェル領域(高VthTr用)
23−1〜23−4 Nウェル領域
100 P型基板
200 ディープNウェル領域
VP1、VP2 基板バイアス供給部
VN1、VN2 基板バイアス供給部
VP 基板バイアス供給部
VN 基板バイアス供給部
11 Nウェル領域(低VthTr用)
12−1〜12−3 Nウェル領域(高VthTr用)
13−1〜13−5 Pウェル領域
21 Pウェル領域(低VthTr用)
22−1〜22−3 Pウェル領域(高VthTr用)
23−1〜23−4 Nウェル領域
100 P型基板
200 ディープNウェル領域
Claims (5)
- 低閾値のトランジスタが形成される第1のウェル領域と、
前記第1のウェル領域と同じ導電型で、高閾値のトランジスタが形成される第2のウェル領域と、
前記第1のウェル領域に第1の基板バイアス電位を与える第1の基板バイアス供給手段と、
前記第2のウェル領域に第2の基板バイアス電位を与える第2の基板バイアス供給手段と
を備えることを特徴とする半導体集積回路。 - 前記第1の基板バイアス供給手段から前記第1の基板バイアス電位として与えられる順方向バイアス電圧の値に応じて、
前記第2の基板バイアス供給手段から前記第2の基板バイアス電位として与えられる順方向バイアス電圧の値が調整される
ことを特徴とする請求項1に記載の半導体集積回路。 - 前記第1の基板バイアス供給手段から与えられる前記順方向バイアス電圧の値が、
電源電圧の切り替えに応じて調整される
ことを特徴とする請求項2に記載の半導体集積回路。 - 前記電源電圧の切り替えが、
動作周波数の切り替えに応じて行われる
ことを特徴とする請求項3に記載の半導体集積回路。 - 前記第1のウェル領域および前記第2のウェル領域が、複数のセルが配置されるセル列単位で形成され、
それぞれのセル列に配置されるセルは、同じ閾値のトランジスタで構成されている
ことを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。
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