KR100647484B1 - 박막 제조 방법 및 이를 이용한 게이트 구조물,커패시터와 플래시 메모리 장치의 제조 방법 - Google Patents

박막 제조 방법 및 이를 이용한 게이트 구조물,커패시터와 플래시 메모리 장치의 제조 방법 Download PDF

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Abstract

박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터와 플래시 메모리 장치의 제조 방법에 있어서, 챔버 내에 기판을 위치시킨 후, 지르코늄 전구체 물질로서 TEMAZ와 하프늄 전구체 물질로서 TEMAH을 포함하는 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판 상부로 제공한다. 그 결과, 상기 기판 상에 지르코늄-하프늄-산화물을 함유하는 박막인 고체 물질이 형성된다. 그리고, 상기 박막을 게이트 구조물의 게이트 절연막, 커패시터의 유전막 또는 플래시 메모리 장치의 유전막 등에 적용한다.

Description

박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터와 플래시 메모리 장치의 제조 방법{method of forming a thin film layer, and method of forming a gate structure, capacitor and flash memory device using the same}
도 1a 내지 도 1e는 본 발명의 실시예 1에 따른 박막 제조 방법을 나타내는 개략적인 단면도들이다.
도 2는 본 발명의 실시예 1에서 사용하는 반응 물질을 구성하는 TEMAZ, TEMAH, (Zr(O-tBu)4) 및 (Hf(O-tBu)4)의 온도 및 압력의 변화에 따른 곡선을 나타내는 그래프이다.
도 3은 본 발명의 실시예 1에서 사용하는 반응 물질을 구성하는 TEMAZ의 온도 변화에 따른 화학 분해를 나타내는 그래프이다.
도 4는 본 발명의 실시예 1에서 사용하는 반응 물질을 구성하는 TEMAH의 온도 변화에 따른 화학 분해를 나타내는 그래프이다.
도 5는 본 발명의 실시예 1에서 사용하는 반응 물질을 챔버 내에 제공하는 방법을 개략적으로 설명하기 위한 도면이다.
도 6a 내지 도 6h는 본 발명의 실시예 2에 따른 반도체 장치의 게이트 구조물 및 커패시터의 제조 방법을 나타내는 단면도들이다.
도 7a 내지 도 7d는 본 발명의 실시예 3에 따른 플래시 메모리 장치의 제조 방법을 나타내는 단면도들이다.
본 발명은 박막 제조 방법 및 이를 이용한 게이트 구조물, 커패시터와 플래시 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 지르코늄-하프늄-산화물을 함유하는 박막을 제조하는 방법 및 이를 이용한 게이트 구조물, 커패시터와 플래시 메모리 장치의 제조 방법에 관한 것이다.
최근, 모스 트랜지스터의 게이트 절연막, 커패시터의 유전막 또는 플래시 메모리 장치의 유전막 등과 같은 박막은 고유전율(high-k dielectric)을 갖는 물질을 사용하여 형성하고 있는 추세이다. 이는, 상기 고유전율을 갖는 물질로 이루어진 박막이 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 유지함에도 불구하고 게이트 전극과 채널 사이 또는 하부 전극과 상부 전극 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있고, 플래시 메모리 장치의 커플링 비를 향상시킬 수 있기 때문이다.
상기 고유전율을 갖는 물질의 예로서는 Ta2O5, Y2O3, HfO2 , ZrO2, Nb2O5, BaTiO3, SrTiO3 등을 들 수 있다.
종래 주로 사용하던 고유전율을 갖는 물질로 이루어진 박막의 예로서는 하프 늄 산화막(HfO2)을 들 수 있다. 상기 하프늄 산화막을 형성하는 방법에 대한 일 예가 미합중국 특허 6,348,386호(issued to Gilmer)에 개시되어 있다. 그러나, 상기 HfO2의 경우에는 유전율이 약 20 이기 때문에 상기 20 보다 높은 유전율을 요구하는 최근의 반도체 장치에 상기 HfO2로 이루어지는 박막을 적용하는 것은 다소 곤란하다.
이에 따라, 상기 HfO2로 이루어지는 박막 대신에 약 35의 유전율을 가지면서도 등가 산화막 두께를 충분하게 낮출 수 있는 ZrO2로 이루어지는 박막을 반도체 장치에 적용하고 있다. 상기 ZrO2로 이루어지는 박막을 형성하는 방법에 대한 예들은 미합중국 특허출원 공개공보 2004/033698호, 미합중국 특허출원 공개공보 2002/190294호 등에 개시되어 있다. 그러나, 상기 ZrO2로 이루어지는 박막의 경우에는 표면 모폴로지(morphology)가 불량하다. 상기 표면 모폴로지가 불량할 경우에는 전장(electric field)이 집중되는 상황이 발생하고, 그 결과 누설 전류 등이 급격하게 높아진다.
따라서, 최근에는 상기 HfO2가 갖는 유전율이 다소 낮은 단점과 상기 ZrO2가 갖는 표면 모폴로지가 불량한 단점을 상호 보완하기 위하여 상기 HfO2와 ZrO2로 이루어지는 박막 즉, 지르코늄-하프늄-산화물을 함유하는 박막을 반도체 장치에 적용하고 있다.
상기 지르코늄-하프늄-산화물을 함유하는 박막을 형성하는 방법에 대한 예들은 미합중국 공개특허 2004/092073호, 미합중국 공개특허 2003/048666호, 대한민국 공개특허 2002-09433호, 대한민국 공개특허 2002-085794호 등에 개시되어 있다.
특히, 상기 미합중국 공개특허 2004/092073호에는 지르코늄 전구체 물질로서 지르코늄 알콕사이드 또는 지르코늄 부톡사이드를 사용하고, 하프늄 전구체 물질로서 하프늄 알콕사이드 또는 하프늄 부톡사이드를 사용하는 화학기상증착에 의해 지르코늄-하프늄-산화물을 함유하는 박막을 형성하는 방법이 개시되어 있다. 그리고, 상기 대한민국 공개특허 2002-09433호에는 ZrCl4 및 HfCl4를 사용하는 원자층 적층에 의해 지르코늄-하프늄-산화물을 함유하는 박막을 형성하는 방법이 개시되어 있다. 그러나, 미합중국 공개특허 2003/048666호와 대한민국 공개특허 2002-085794호에는 지르코늄-하프늄-산화물을 함유하는 박막을 형성하는 방법에 대한 구체적인 언급이 없다.
이와 같이, 종래에는 상기 지르코늄-하프늄-산화물을 함유하는 박막을 형성하는 방법이 개략적으로 개시되어 있을 뿐 구체적으로 개시되어 있지 않다. 또한, 상기 지르코늄 전구체 물질과 하프늄 전구체 물질이 다양하게 개발되어 있지 않을 뿐만 아니라 상기 지르코늄 전구체 물질과 하프늄 전구체 물질을 포함하는 혼합물의 사용에 따른 적절한 조건에 대해서는 언급이 없다.
본 발명의 일 목적은 적절한 조건으로 혼합된 지르코늄 전구체 물질과 하프 늄 전구체 물질을 포함하는 혼합물을 반응 물질로 사용하여 지르코늄-하프늄-산화물을 함유하는 박막을 제조하기 위한 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 지르코늄-하프늄-산화물을 함유하는 박막을 게이트 절연막으로 제조하기 위한 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 지르코늄-하프늄-산화물을 함유하는 박막을 커패시터의 유전막으로 제조하기 위한 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 지르코늄-하프늄-산화물을 함유하는 박막을 플래시 메모리 장치의 유전막으로 제조하기 위한 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 박막 제조 방법은 챔버 내에 기판을 위치시킨 후, 지르코늄 전구체 물질로서 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4)와 하프늄 전구체 물질로서 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4)을 포함하는 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판 상부로 제공한다. 그 결과, 상기 기판 상에 지르코늄-하프늄-산화물을 함유하는 박막인 고체 물질이 형성된다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 게이트 구조물의 제조 방법은 챔버 내에 기판을 위치시킨 후, 지르코늄 전구체 물질로서 TEMAZ와 하프늄 전구체 물질로서 TEMAH을 포함하는 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판 상부로 제공한다. 이에 따라, 상기 기판 상에 지르코늄-하프늄-산화물을 함유하는 게이트 절연막이 형성된다. 이어서, 상기 게이트 절연막 상에 게이트 도전막을 형성한 후, 상기 게이트 도전막과 게이트 절연막을 순차적으로 패터닝하여 게이트 도전막 패턴과 게이트 절연막 패턴으로 이루어진 게이트 패턴을 형성한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 커패시터의 제조 방법은 기판 상에 하부 전극을 형성한 후, 상기 하부 전극이 형성된 기판을 챔버 내에 위치시킨다. 그리고, 지르코늄 전구체 물질로서 TEMAZ와 하프늄 전구체 물질로서 TEMAH을 포함하는 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판의 하부 전극 상부로 제공한다. 그 결과, 상기 하부 전극 상에 지르코늄-하프늄-산화물을 함유하는 유전막이 형성된다. 이어서, 상기 유전막 상에 상부 전극을 형성함으로서 상기 기판 상에 하부 전극, 유전막 및 상부 전극으로 이루어지는 커패시터가 형성된다.
상기 또 다른 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 플래시 메모리 장치의 제조 방법은 기판 상에 터널 산화막 및 플로팅 게이트를 순차적으로 형성한 후, 상기 플로팅 게이트가 형성된 기판을 챔버 내에 위치시킨다. 그리고, 지르코늄 전구체 물질로서 TEMAZ와 하프늄 전구체 물질로서 TEMAH을 포함하는 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판의 플로팅 게이트 상부로 제공한다. 이에 따라, 상기 플로팅 게이트 상에 지르코늄-하프늄-산화물을 함유하는 유전막이 형성된다. 그리고, 상기 유전막 상에 콘 트롤 게이트를 형성함으로서 상기 기판 상에 터널 산화막, 플로팅 게이트, 유전막 및 콘트롤 게이트로 이루어지는 플래시 메모리 장치를 획득한다.
본 발명에 의하면 지르코늄-하프늄-산화물을 함유하는 박막을 형성할 때 지르코늄 전구체 물질로서 TEMAZ와 하프늄 전구체 물질로서 TEMAH을 포함하는 반응 물질 및 산화제를 사용한다. 특히, 상기 TEMAZ와 TEMAH의 혼합에 대한 조건을 검증한 후 상기 TEMAZ와 TEMAH의 혼합물을 사용하기 때문에 안정적인 공정의 수행이 가능하다. 따라서, 본 발명은 표면 모폴로지가 양호하고, 고유전율을 갖는 박막을 용이하게 제조할 수 있고, 상기 박막을 게이트 구조물의 게이트 절연막, 커패시터의 유전막, 플래시 메모리 장치의 유전막에 충분히 적용할 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
실시예 1
도 1a 내지 도 1e는 본 발명의 실시예 1에 따른 박막 제조 방법을 나타내는 개략적인 단면도들이다.
도 1a를 참조하면, 기판(10)을 챔버(100) 내에 위치시킨다. 이때, 상기 챔버(100) 내부의 온도가 약 200℃ 미만이면 후속 공정에서 반응 물질의 반응성이 용이하지 않기 때문에 바람직하지 않고, 약 500℃를 초과하면 상기 기판(10) 상에 형성하는 박막의 결정화가 이루어지기 때문에 바람직하지 않다. 따라서, 상기 챔버 (100) 내부가 약 200 내지 500℃의 온도가 되도록 조정하는 것이 바람직하다. 그리고, 상기 챔버(100) 내부의 압력이 약 0.1torr 미만이면 후속 공정에서 반응 물질의 반응성이 용이하지 않기 때문에 바람직하지 않고, 약 3.0torr을 초과하면 공정 제어가 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 챔버(100) 내부가 약 0.1 내지 3.0torr의 압력이 되도록 조정하는 것이 바람직하다.
이와 같이, 상기 온도 조건 및 압력 조건을 갖는 챔버(100) 내에 상기 기판(10)을 위치시킨 후, 상기 챔버(100)로 지르코늄 전구체 물질과 하프늄 전구체 물질을 포함하는 반응 물질을 제공한다.
구체적으로, 상기 지르코늄 전구체 물질의 예로서는 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4)를 들 수 있고, 상기 하프늄 전구체 물질의 예로서는 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3] 4)를 들 수 있다. 이외에도, 상기 지르코늄 전구체 물질의 예로서는 지르코늄 부틸옥사이드(Zr(O-tBu)4)와 상기 하프늄 전구체 물질의 예로서는 하프늄 부틸옥사이드(Hf(O-tBu)4)를 들 수 있다.
도 2는 본 발명의 실시예 1에서 사용하는 반응 물질을 구성하는 TEMAZ, TEMAH, (Zr(O-tBu)4) 및 (Hf(O-tBu)4)의 온도 및 압력의 변화에 따른 곡선을 나타내는 그래프이다.
도 2를 참조하면, 심볼 -◆-는 상기 TEMAZ의 온도 및 압력의 변화에 따른 곡 선을 나타내고, 심볼 -▼-는 상기 TEMAH의 온도 및 압력의 변화에 따른 곡선을 나타내고, 심볼 -▶-는 상기 지르코늄 부틸옥사이드의 온도 및 압력의 변화에 따른 곡선을 나타내고, 심볼 -◀-는 상기 하프늄 부틸옥사이드의 온도 및 압력의 변화에 따른 곡선을 나타낸다.
여기서, 상기 TEMAZ의 곡선과 상기 TEMAH의 곡선이 거의 일치하는 것을 확인할 수 있었고, 상기 지르코늄 부틸옥사이드의 곡선과 상기 하프늄 부틸옥사이드의 곡선이 거의 일치하는 것을 확인할 수 있었다.
따라서, 본 실시예에서는 상기 반응 물질로서 상기 TEMAZ와 상기 TEMAH을 혼합한 혼합물을 사용하거나 상기 (Zr(O-tBu)4)와 상기 (Hf(O-tBu)4)을 혼합한 혼합물을 사용하는 것이 바람직하다.
도 3은 본 발명의 실시예 1에서 사용하는 반응 물질을 구성하는 TEMAZ의 온도 변화에 따른 화학 분해를 나타내는 그래프이고, 도 4는 본 발명의 실시예 1에서 사용하는 반응 물질을 구성하는 TEMAH의 온도 변화에 따른 화학 분해를 나타내는 그래프이다.
도 3 및 도 4를 참조하면, 상기 TEMAZ와 TEMAH의 열적 안정성(thermal stability)을 관찰하기 위하여 상기 TEMAZ와 TEMAH 각각을 약 1시간 동안 가열하면서 온도에 따른 화학 분해(chemical decomposition) 정도를 관찰하였다. 그리고, 상기 화학 분해는 시차 열분석(TG-DTA : thermogravimetry-different thermal analysis) 방법에 의해 관찰하였다.
상기 TEMAZ와 TEMAH 각각에 대한 열적 안정성을 관찰한 결과, 상기 TEMAZ는 약 160℃의 온도에서 화학 분해가 발생하는 것을 확인할 수 있었고, 상기 TEMAH는 약 180℃의 온도에서 화학 분해가 발생하는 것을 확인할 수 있었다.
따라서, 상기 TEMAZ와 상기 TEMAH을 혼합한 혼합물을 상기 반응 물질로 사용할 경우에는 상기 반응 물질을 약 60 내지 160℃의 온도에서 관리하는 것이 바람직하다.
도 5는 본 발명의 실시예 1에서 사용하는 반응 물질을 챔버 내에 제공하는 방법을 개략적으로 설명하기 위한 도면이다.
도 5를 참조하면, 반응 물질(54a)이 저장된 캐니스터(canister)(54)와 상기 캐니스터(54)와 연결되는 챔버(100)가 있다. 여기서, 상기 반응 물질(54a)은 액체 상태로 상기 캐니스터(54)에 저장된다. 특히, 상기 반응 물질(54a)이 상기 TEMAZ와 상기 TEMAH을 혼합한 혼합물인 경우에는 상기 반응 물질(54a)을 약 60 내지 160℃의 온도로 유지하는 것이 바람직하다. 즉, 상기 캐니스터(54)에 액체 상태로 저장된 반응 물질(54a)을 약 60 내지 160℃의 온도로 유지하는 것이다. 그리고, 상기 캐니스터(54)에는 외부에서 가스를 제공받아 상기 액체를 버블링시키는 부재(56)가 설치된다.
이에 따라, 본 실시예에서는 상기 부재(56)를 사용하여 상기 액체를 버블링시켜 기체로 만들어서 상기 챔버(100) 내에 위치한 기판(10) 상부로 제공하는 것이 바람직하다. 미설명 부호 52는 기판이 놓여지는 척과 같은 플레이트를 나타낸다.
전술한 바에 의하면, 본 실시예에서는 상기 챔버(100) 내에 위치한 기판(10) 상부로 상기 TEMAZ와 상기 TEMAH를 포함하는 반응 물질을 제공한다. 이때, 상기 반응 물질은 약 0.5 내지 7초 동안 제공한다. 이와 같이, 상기 반응 물질을 제공함으로서 상기 반응 물질의 제1 부분(12)은 상기 기판(10) 상에 화학 흡착된다. 그리고, 상기 반응 물질의 제1 부분(12)을 제외한 제2 부분(14)은 상기 제1 부분(12)에 물리 흡착되거나 상기 챔버(100) 내부에 표류한다.
도 1b를 참조하면, 상기 챔버(100) 내부로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스와 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.5 내지 20초 동안 제공하는 것이 바람직하다. 이와 같이, 상기 챔버(100) 내부로 퍼지 가스를 제공함으로서 상기 챔버(100) 내에 표류하거나 상기 제1 부분(12)에 물리 흡착된 제2 부분(14)은 제거된다. 그 결과, 상기 기판(10) 상에는 상기 화학 흡착된 제1 부분(12)으로서 전구체 분자들(12a)이 남는다.
다른 실시예로서, 상기 퍼지 가스의 제공 대신에 상기 챔버(100) 내부를 약 2 내지 10초 동안 진공 상태를 유지하여도 상기 챔버(100) 내에 표류하거나 상기 제1 부분(12)에 물리 흡착된 제2 부분(14)의 제거가 가능하다. 또 다른 실시예로서, 상기 퍼지 가스의 도입과 진공 퍼지를 함께 수행하여도 상기 챔버(100) 내에 표류하거나 상기 제1 부분(12)에 물리 흡착된 제2 부분(14)의 제거가 가능하다.
도 1c를 참조하면, 상기 챔버(100) 내부로 산화제(16)를 제공한다. 상기 산화제(16)의 예로서는 O3, O2, H2O, 플라즈마 O2 또는 리모트 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 특히, 본 실시예에서는 상기 챔버(100) 내부로 상기 산화제(16)로서 O3를 제공한다. 그리고, 상기 산화제(16)는 약 1 내지 7초 동안 제공하는 것이 바람직하다. 이와 같이, 상기 산화제(16)를 제공함으로서 상기 산화제(16)는 상기 기판(10) 상에 화학 흡착된 반응 물질의 제1 부분(12)인 전구체 분자들(12a)과 화학적으로 반응하여 상기 전구체 분자들(12a)을 산화시킨다.
도 1d를 참조하면, 상기 챔버(100) 내부로 퍼지 가스를 제공한다. 상기 퍼지 가스의 종류 및 도입 시간은 도 1b에서 설명한 바와 동일하다. 이와 같이, 상기 챔버(100) 내부로 퍼지 가스를 제공함으로서 화학적으로 반응하지 않은 산화제(16)가 상기 챔버(100)로부터 제거된다.
이에 따라, 상기 기판(10) 상에는 지르코늄-하프늄-산화물을 함유하는 고체 물질(18)이 형성된다.
도 1e를 참조하면, 상기 도 1a 내지 도 1d에서 설명한 공정들을 적어도 1회 반복하여 수행한다. 그 결과, 상기 기판(10) 상에는 고체 물질(18)들이 적층으로 이루어지는 박막(20)이 형성된다. 이때, 상기 박막(20)은 지르코늄-하프늄-산화물을 함유한다. 그리고, 상기 박막(20)의 두께는 상기 공정들의 반복 회수에 따라 조절된다.
본 실시예에 의하면 상기 지르코늄 전구체 물질로서 TEMAZ와 상기 하프늄 전구체 물질로서 TEMAH를 포함하는 반응 물질을 사용하여 지르코늄-하프늄-산화물을 함유하는 박막을 형성한다. 따라서, 상기 박막은 지르코늄-산화물에 의해 높은 유전율을 갖고, 하프늄-산화물에 의해 양호한 표면 모폴로지를 갖는다. 또한, 상기 지르코늄-하프늄-산화물을 함유하는 박막에서 상기 하프늄-산화물에 의한 높은 결정화 온도를 갖기 때문에 후속 공정을 수행할 때 온도에 따른 제약을 덜 받는다. 특히, 상기 박막은 복합막또는 라미네이트 구조를 갖는 다층막이 아니라 단일막으로서 종래와는 전구체 물질들을 혼합한 반응 물질을 사용하여 형성함에 그 특징이 있다.
실시예 2
도 6a 내지 도 6h는 본 발명의 실시예 2에 따른 반도체 장치의 게이트 구조물 및 커패시터의 제조 방법을 나타내는 단면도들이다.
도 6a를 참조하면, 일반적인 소자 분리 공정을 수행하여 기판(101)을 액티브 영역과 필드 영역(102)으로 분리한다. 여기서, 상기 기판(101)은 주로 실리콘 기판이다.
이어서, 상기 기판(101) 상에 게이트 절연막(104a)을 형성한다. 이때, 상기 게이트 절연막(104a)은 얇은 등가 산화막 두께를 유지하면서도 게이트 전극과 채널 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있어야 한다. 따라서, 본 실시예에서는 상기 게이트 절연막(104a)으로서 지르코늄-하프늄-산화물을 함유하는 박막을 형성한다. 상기 지르코늄-하프늄-산화물을 함유하는 박막을 형성하는 방법은 약 20 내지 100Å의 두께를 갖도록 형성하는 것을 제외하고는 실시예 1의 방법과 동일 하다.
도 6b를 참조하면, 상기 게이트 절연막(104a) 상에 게이트 도전막(110a)을 형성한다. 상기 게이트 도전막(110a)은 주로 폴리 실리콘막(106a) 및 텅스텐 실리사이드막과 같은 금속 실리사이드막(108a)이 순차적으로 적층되는 이중막(double layer) 구조를 갖는다. 그리고, 상기 게이트 도전막(110a) 상에 산화 실리콘 물질을 포함하는 캡핑 절연막(112a)을 형성하기도 한다.
도 6c를 참조하면, 상기 캡핑 절연막(112a), 게이트 도전막(110a) 및 게이트 절연막(104a)을 패터닝한다. 이에 따라, 상기 기판(101) 상에는 캡핑 절연막 패턴(112), 게이트 도전막 패턴(110) 및 게이트 절연막 패턴(104)으로 이루어지는 게이트 구조물이 형성된다. 특히, 상기 게이트 도전막 패턴(110)은 폴리 실리콘막 패턴(106)과 금속 실리사이드막 패턴(108)으로 이루어진다.
도 6d를 참조하면, 상기 게이트 구조물의 측면에 질화 실리콘 물질을 포함하는 측벽 스페이서(side wall spacer, 114)를 형성한다. 그리고, 상기 측벽 스페이서(114)의 형성 이전과 이후에 상기 기판(101)에 이온 주입을 수행하여 얕은 접합 영역을 갖는 소스/드레인 영역(116a, 116b)을 형성한다.
도 6e를 참조하면, 상기 게이트 구조물을 포함하는 결과물을 갖는 기판(101) 상에 주로 산화물을 포함하는 절연 물질로 이루어지는 제1 절연막을 형성한다. 그리고, 사진 식각 공정을 수행하여 상기 제1 절연막을 패터닝한다. 그 결과, 상기 제1 절연막은 상기 소스 영역(116a)의 표면을 노출시키는 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118)으로 형성된다. 이어서, 상기 제1 콘택홀(120)을 갖는 제1 절 연막 패턴(118) 상에 폴리 실리콘 물질로 이루어지는 제1 도전막을 형성한다. 이때, 상기 제1 콘택홀(120)에는 상기 제1 도전막이 충분하게 매립된다. 그리고, 상기 제1 절연막 패턴(118)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 그 결과, 상기 제1 콘택홀(120) 내부에 상기 제1 도전막으로 이루어지는 콘택 플러그(122)가 형성된다. 이때, 상기 평탄화 공정은 주로 전면 식각 또는 화학기계적 연마를 수행한다.
도 6f를 참조하면, 상기 콘택 플러그(122)와 제1 절연막 패턴(118) 상에 식각 방지막(123)을 형성한다. 상기 식각 방지막(123)은 주로 실리콘 질화물 또는 실리콘 산질화물 등과 같이 상기 제1 절연막 패턴(118)에 비해 높은 식각비를 갖는 물질로 이루어지는 것이 바람직하다. 이어서, 상기 식각 방지막(123) 상에 주로 산화물로 이루어진 제2 절연막을 형성한 후, 사진 식각 공정을 수행하여 상기 제2 절연막을 패터닝한다. 그 결과, 상기 제2 절연막은 상기 콘택 플러그(122)의 표면을 노출시키는 제2 콘택홀(126)을 갖는 제2 절연막 패턴(124)으로 형성된다. 특히, 상기 제2 절연막 패턴(124)의 형성에서는 상기 식각 방지막(123)이 노출될 때까지 상기 제2 절연막을 식각하고, 그 다음에 상기 식각 방지막(123)을 식각한다. 또한, 상기 제2 콘택홀(126)의 경우에는 주로 수직 방향으로 기울기를 가지면서 형성되는데, 상기 제2 콘택홀(126)의 저면이 갖는 폭이 입구가 갖는 폭보다 좁다. 그 이유는 상기 제2 절연막의 패터닝의 수행에서 상기 입구 부위의 식각율에 비해 상기 저면 부위의 식각율이 다소 감소하기 때문이다.
이어서, 상기 제2 절연막 패턴(124)의 표면, 상기 제2 콘택홀(126)의 측면과 저면에 제2 도전막(127)을 연속적으로 형성한다. 상기 제2 도전막(127)은 커패시터의 하부 전극으로서 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루데늄 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
도 6g를 참조하면, 상기 제2 도전막(127)을 갖는 결과물 상에 희생막(도시되지 않음)을 형성한 후, 상기 제2 절연막 패턴의 표면이 노출될 때까지 상기 희생막을 제거한다. 이어서, 상기 제2 절연막 패턴(124)의 표면 상에 형성된 제2 도전막(127)을 제거한다. 그 결과, 상기 제2 도전막(127)은 상기 제2 콘택홀(126)의 측면과 저면에 남겨진다. 이어서, 상기 제2 콘택홀(126) 내에 잔류하는 희생막을 완전히 제거하여 상기 제2 콘택홀(126)의 측면과 저면을 따라 형성된 제2 도전막(127)을 셀 단위로 분리시킨다. 따라서, 각각의 셀 영역에는 커패시터의 하부전극(128)이 형성된다. 특히, 상기 하부 전극(128)은 입구의 폭이 저면의 폭에 비해 넓은 원기둥 모양을 갖고, 그 높이는 약 10,000 내지 17,000Å을 갖는다.
그 다음에, 상기 하부 전극(128)의 표면 상에 유전막(130)을 형성한다. 여기서, 상기 유전막(130)은 얇은 등가 산화막 두께와 고유전율을 가지면서도 하부 전극(128)과 상부 전극 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있어야 한다. 따라서, 본 실시예에서는 상기 유전막(130)으로서 지르코늄-하프늄-산화물을 함유하는 박막을 형성한다. 상기 지르코늄-하프늄-산화물을 함유하는 박막을 형성하는 방법은 약 20 내지 100Å의 두께를 갖도록 형성하는 것을 제외하고는 실시예 1의 방법과 동일하다. 특히, 본 실시예의 방법으로 형성하는 유전막(130)의 경우에 는 약 20을 초과하는 유전율을 갖기 때문에 높은 커패시턴스의 구현이 가능하다.
도 6h를 참조하면, 상기 유전막(130)을 형성한 후에 상기 유전막(130)을 열처리하여 상기 유전막(130) 상에 형성되거나 상기 유전막(130) 내에 혼합되어 있는 오염물들을 제거하고 산소 결함들을 회복한다. 상기 열처리 공정은 주로 자외선 오존(UV-O3) 처리, 플라즈마 처리 등을 수행한다.
그리고, 상기 유전막(130)의 표면 상에 상부 전극(132)을 형성한다. 상기 상부 전극(132)은 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루데늄 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
이에 따라, 상기 기판(101) 상에는 상기 하부 전극(128), 유전막(130) 및 상부 전극(132)으로 이루어지는 커패시터(C)가 형성된다.
본 실시예에 의하면 상기 지르코늄 전구체 물질로서 TEMAZ와 상기 하프늄 전구체 물질로서 TEMAH를 포함하는 반응 물질을 사용하여 지르코늄-하프늄-산화물을 함유하는 박막을 게이트 구조물의 게이트 절연막과 커패시터의 유전막으로 형성한다. 따라서, 상기 게이트 구조물의 게이트 절연막과 커패시터의 유전막은 지르코늄-산화물에 의해 높은 유전율을 갖고, 하프늄-산화물에 의해 양호한 표면 모폴로지를 갖는다. 또한, 상기 게이트 구조물의 게이트 절연막과 커패시터의 유전막은 낮은 등가 산화막 두께를 가짐에도 불구하고 그 사이에서 발생하는 누설 전류를 충분하게 줄일 수 있다. 그러므로, 본 실시예에 의하면 전기적 특성이 우수한 게이트 구조물 및 커패시터를 용이하게 획득할 수 있다.
실시예 3
도 7a 내지 도 7d는 본 발명의 실시예 3에 따른 플래시 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 7a를 참조하면, 트랜치 소자 분리막과 같은 소자 분리 영역(도시되지 않음)을 갖는 기판(200)을 마련한다. 이어서, 상기 기판(200) 상에 터널 산화막(202)을 형성한다. 이때, 상기 터널 산화막(202)은 실리콘 산화막으로서 열산화법 또는 라디칼 산화법 등을 수행하여 형성한다. 이때, 상기 터널 산화막(202)은 약 10 내지 500Å의 두께를 갖도록 형성하는 것이 바람직하다.
이어서, 상기 터널 산화막(202) 상에 제1 도전막(204)을 형성한다. 상기 제1 도전막(204)은 주로 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루데늄 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
특히, 상기 폴리 실리콘으로 상기 제1 도전막(204)을 형성할 경우에는 주로 상기 제1 도전막(204)은 적층이 이루어지는 제1 공정과 불순물을 도핑시키는 제2 공정을 수행하여 형성한다. 여기서, 상기 제1 공정은 퍼니스를 사용한 실란(SiH4) 가스의 열 분해를 수행하여 형성하는 것이 바람직하다. 상기 제2 공정은 상기 제1 공정 이후에 확산, 이온 주입을 수행하여 상기 불순물을 도핑시키거나 상기 제1 공 정을 수행하는 도중에 인-시튜로 상기 불순물을 도핑시키는 것이 바람직하다. 또한, 상기 질화 티타늄, 질화 탄탈륨, 질화 텅스텐 등과 같은 질화 금속막으로 상기 제1 도전막(204)을 형성할 경우에는 주로 화학기상증착을 수행하는 것이 바람직하다.
도 7b를 참조하면, 상기 제1 도전막(204)의 표면 상에 예비 유전막(206)을 형성한다. 여기서, 상기 예비 유전막(206)은 플래시 메모리 장치의 유전막으로 형성하기 위한 것으로서 높은 커패시턴스를 가져야 한다. 이는, 상기 유전막이 높은 커패시턴스를 가질 경우 상기 플래시 메모리 장치의 커플링 비가 향상되기 때문이다. 따라서, 본 실시예에서는 상기 예비 유전막(206)으로서 지르코늄-하프늄-산화물을 함유하는 박막을 형성한다. 상기 지르코늄-하프늄-산화물을 함유하는 박막을 형성하는 방법은 약 200 내지 600Å의 두께를 갖도록 형성하는 것을 제외하고는 실시예 1의 방법과 동일하다.
도 7c를 참조하면, 상기 예비 유전막(206)의 표면 상에 제2 도전막(208)을 형성한다. 상기 제2 도전막(208)의 경우에도 상기 제1 도전막(204)과 마찬가지로 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루데늄, 텅스텐 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
도 7d를 참조하면, 상기 제2 도전막(208), 상기 예비 유전막(206), 상기 제1 도전막(204) 및 상기 터널 산화막(202)을 차례로 패터닝한다. 이에 따라, 상기 제2 도전막(208)은 콘트롤 게이트(218)로 형성되고, 상기 예비 유전막(206)은 유전막 (216)으로 형성되고, 상기 제1 도전막(204)은 플로팅 게이트(214)로 형성되고, 상기 터널 산화막(202)은 터널 산화막 패턴(212)으로 형성된다.
따라서, 상기 기판(200) 상에는 상기 터널 산화막 패턴(212), 플로팅 게이트(214), 유전막(216) 및 콘트롤 게이트(218)로 이루어지는 플래시 메모리 장치의 게이트 구조물이 형성된다.
본 실시예에 의하면 상기 지르코늄 전구체 물질로서 TEMAZ와 상기 하프늄 전구체 물질로서 TEMAH를 포함하는 반응 물질을 사용하여 지르코늄-하프늄-산화물을 함유하는 플래시 메모리 장치의 유전막으로 형성한다. 따라서, 상기 플래시 메모리 장치의 유전막은 지르코늄-산화물에 의해 높은 유전율을 갖고, 하프늄-산화물에 의해 양호한 표면 모폴로지를 갖는다. 또한, 상기 플래시 메모리 장치의 유전막은 높은 커패시턴스를 갖기 때문에 향상된 커플링 비의 구현이 가능하다. 그러므로, 본 실시예에 의하면 전기적 특성이 우수한 플래시 메모리 장치를 획득할 수 있다.
또한, 본 실시예에서는 플래나 타입의 게이트 구조물을 갖는 플래시 메모리 장치에 대해서 설명하고 있지만, 상기 플로팅 게이트와 콘트롤 게이트가 수직으로 배치되는 버티컬 타입의 게이트 구조물을 갖는 플래시 메모리 장치나 채널 영역이 돌출된 핀 타입의 게이트 구조물을 갖는 플래시 메모리 장치에도 상기 지르코늄-하프늄-산화물을 함유하는 박막으로 이루어지는 유전막을 용이하게 적용할 수 있다.
본 발명에 의하면 TEMAZ와 TEMAH를 포함하는 반응 물질을 사용하여 지르코늄-하프늄-산화물을 함유하는 박막을 형성한다. 그러므로, 상기 박막은 지르코늄-산 화물에 의해 높은 유전율을 갖고, 하프늄-산화물에 의해 양호한 표면 모폴로지를 갖는다.
따라서, 상기 지르코늄-하프늄-산화물을 함유하는 박막을 게이트 구조물의 게이트 절연막, 커패시터의 유전막 또는 플래시 메모리 장치의 유전막 등에 용이하게 적용할 수 있고, 그 결과 충분한 전기적 신뢰성을 획득할 수 있다.
상술한 바와 같이, 본 발명의 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (29)

  1. 챔버 내에 기판을 위치시키는 단계; 및
    지르코늄 전구체 물질로서 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4)와 하프늄 전구체 물질로서 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4)이 혼합된 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판 상부로 제공하여 상기 기판 상에 지르코늄-하프늄-산화물을 함유하는 고체 물질을 형성하는 단계를 포함하는 박막 제조 방법.
  2. 제1 항에 있어서, 상기 반응 물질은 캐니스터에 저장된 액체를 버블링을 통하여 기체로 만들어서 제공하는 것을 특징으로 하는 박막 제조 방법.
  3. 제2 항에 있어서, 상기 캐니스터에 저장된 액체는 60 내지 160℃의 온도를 유지하는 것을 특징으로 하는 박막 제조 방법.
  4. 제1 항에 있어서, 상기 산화제는 O3, O2, H2O, 플라즈마 O2 및 리모트 플라즈마 O2로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 박막 제조 방법.
  5. 제1 항에 있어서, 상기 지르코늄-하프늄-산화물을 함유하는 고체 물질은 게이트 산화막인 것을 특징으로 하는 박막 제조 방법.
  6. 제1 항에 있어서, 상기 지르코늄-하프늄-산화물을 함유하는 고체 물질은 유전막인 것을 특징으로 하는 박막 제조 방법.
  7. 제1 항에 있어서, 상기 고체 물질을 형성하는 단계는,
    상기 기판 상부로 상기 반응 물질을 도입하는 단계;
    상기 반응 물질의 제1 부분은 상기 기판 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;
    상기 기판 상부로 산화제를 도입하는 단계; 및
    상기 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시키는 단계를 포함하는 것을 특징으로 하는 박막 제조 방법.
  8. 제7 항에 있어서, 상기 고체 물질을 형성하는 단계는 200 내지 500℃의 온도에서 수행하는 것을 특징으로 하는 박막 제조 방법.
  9. 제7 항에 있어서, 상기 고체 물질을 형성하는 단계는 0.1 내지 3.0torr의 압력에서 수행하는 것을 특징으로 하는 박막 제조 방법.
  10. 제7 항에 있어서, 상기 고체 물질을 형성하는 단계는 적어도 1회 반복하는 것을 특징으로 하는 박막 제조 방법.
  11. 제7 항에 있어서, 상기 반응 물질의 제2 부분을 제거하는 단계; 및
    상기 반응 물질의 제1 부분과 반응하지 않은 산화제를 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 제조 방법.
  12. 제11 항에 있어서, 상기 제2 부분과 상기 산화제의 제거는 퍼지 가스를 사용하는 것을 특징으로 하는 박막 제조 방법.
  13. 챔버 내에 기판을 위치시키는 단계;
    지르코늄 전구체 물질로서 TEMAZ와 하프늄 전구체 물질로서 TEMAH이 혼합된 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판 상부로 제공하여 상기 기판 상에 지르코늄-하프늄-산화물을 함유하는 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 게이트 도전막을 형성하는 단계; 및
    상기 게이트 도전막과 게이트 절연막을 순차적으로 패터닝하여 게이트 도전막 패턴과 게이트 절연막 패턴으로 이루어진 게이트 패턴을 형성하는 단계를 포함하는 반도체 장치의 게이트 구조물 제조 방법.
  14. 제13 항에 있어서, 상기 산화제는 O3, O2, H2O, 플라즈마 O2 및 리모트 플라즈마 O2로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 게이트 구조물 제조 방법.
  15. 제13 항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
    상기 기판 상부로 상기 반응 물질을 도입하는 단계;
    상기 반응 물질의 제1 부분은 상기 기판 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;
    상기 반응 물질의 제2 부분을 제거하는 단계;
    상기 기판 상부로 산화제를 도입하는 단계;
    상기 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 기판 상에 지르코늄-하프늄-산화물을 함유하는 고체 물질을 형성하는 단계; 및
    상기 반응 물질의 제1 부분과 반응하지 않은 산화제를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 구조물 제조 방법.
  16. 제15 항에 있어서, 상기 게이트 절연막을 형성하는 단계는 200 내지 500℃의 온도 및 0.1 내지 3.0torr의 압력에서 수행하는 것을 특징으로 하는 반도체 장치의 게이트 구조물 제조 방법.
  17. 제15 항에 있어서, 상기 게이트 절연막을 형성하는 단계는 적어도 1회 반복하는 것을 특징으로 하는 반도체 장치의 게이트 구조물 제조 방법.
  18. 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극이 형성된 기판을 챔버 내에 위치시키는 단계;
    지르코늄 전구체 물질로서 TEMAZ와 하프늄 전구체 물질로서 TEMAH이 혼합된 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판의 하부 전극 상부로 제공하여 상기 하부 전극 상에 지르코늄-하프늄-산화물을 함유하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법.
  19. 제18 항에 있어서, 상기 산화제는 O3, O2, H2O, 플라즈마 O2 및 리모트 플라즈마 O2로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  20. 제18 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 하부 전극 상부로 상기 반응 물질을 도입하는 단계;
    상기 반응 물질의 제1 부분은 상기 하부 전극 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;
    상기 반응 물질의 제2 부분을 제거하는 단계;
    상기 기판의 하부 전극 상부로 산화제를 도입하는 단계;
    상기 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 하부 전극 상에 지르코늄-하프늄-산화물을 함유하는 고체 물질을 형성하는 단계; 및
    상기 반응 물질의 제1 부분과 반응하지 않은 산화제를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  21. 제20 항에 있어서, 상기 유전막을 형성하는 단계는 200 내지 500℃의 온도 및 0.1 내지 3.0torr의 압력에서 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  22. 제20 항에 있어서, 상기 유전막을 형성하는 단계는 적어도 1회 반복하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  23. 제18 항에 있어서, 상기 하부 전극과 상부 전극 각각은 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루데늄으로 구성되는 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  24. 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 상에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트가 형성된 기판을 챔버 내에 위치시키는 단계;
    지르코늄 전구체 물질로서 TEMAZ와 하프늄 전구체 물질로서 TEMAH이 혼합된 반응 물질 및 상기 반응 물질을 산화시키기 위한 산화제를 상기 챔버 내에 위치한 기판의 플로팅 게이트 상부로 제공하여 상기 플로팅 게이트 상에 지르코늄-하프늄-산화물을 함유하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 콘트롤 게이트를 형성하는 단계를 포함하는 플래시 메모리 장치의 제조 방법.
  25. 제24 항에 있어서, 상기 산화제는 O3, O2, H2O, 플라즈마 O2 및 리모트 플라즈마 O2로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  26. 제24 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 플로팅 게이트 상부로 상기 반응 물질을 도입하는 단계;
    상기 반응 물질의 제1 부분은 상기 플로팅 게이트 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;
    상기 반응 물질의 제2 부분을 제거하는 단계;
    상기 기판의 하부 전극 상부로 산화제를 도입하는 단계;
    상기 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 플로팅 게이트 상에 지르코늄-하프늄-산화물을 함유하는 고체 물질을 형성하는 단계; 및
    상기 반응 물질의 제1 부분과 반응하지 않은 산화제를 제거하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  27. 제26 항에 있어서, 상기 유전막을 형성하는 단계는 200 내지 500℃의 온도 및 0.1 내지 3.0torr의 압력에서 수행하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  28. 제26 항에 있어서, 상기 유전막을 형성하는 단계는 적어도 1회 반복하는 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
  29. 제24 항에 있어서, 상기 플로팅 게이트는 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루데늄으로 구성되는 그룹으로부터 선택되는 어느 하나로 이루어지고, 상기 콘트롤 게이트는 폴리 실리콘, 질화 티타늄, 질화 탄탈륨, 질화 텅스텐, 루데늄, 텅스텐으로 구성되는 그룹으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 플래시 메모리 장치의 제조 방법.
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