KR20060037969A - 반도체 장치의 커패시터 형성 방법 - Google Patents

반도체 장치의 커패시터 형성 방법 Download PDF

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Abstract

반도체 장치의 커패시터 형성 방법에 있어서, 기판 상에 하부 전극을 형성한다. 이어서, 상기 하부 전극이 형성된 기판을 챔버 내부에 위치시킨다. 그리고, 상기 챔버 내부에 반응 물질로서 TEMAZ를 도입한 후, 상기 반응 물질의 제1 부분은 상기 하부 전극 상에 화학 흡착시키고, 상기 반응 물질의 제2 부분은 상기 하부 전극 상부에 물리 흡착시킨다. 그리고, 상기 챔버 내부에 상기 산화제로서 O3, H2O 또는 이들의 혼합물을 도입한다. 이어서, 상기 반응 물질의 화학 흡착된 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 하부 전극 상에 지르코늄 산화물을 포함하는 고체 박막을 형성한다. 이때, 상기 고체 박막의 형성은 반복적으로 수행함으로서 상기 하부 전극 상에 유전막이 형성된다. 그리고, 상기 유전막 상에 상부 전극을 형성함으로서 커패시터를 얻을 수 있다.

Description

반도체 장치의 커패시터 형성 방법{METHOD OF MANUFACTURING A CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타내는 단면도들이다.
도 2a 내지 도 2e는 도 1d에 도시된 유전막을 형성하는 방법을 나타내는 단면도들이다.
도 3은 본 발명의 실시예에 따라 제조한 지로코늄 산화물을 포함하는 박막의 결정 상태를 분석한 결과를 나타내는 그래프이다.
도 4는 본 발명의 실시예에 따라 제조한 지르코늄 산화물을 포함하는 박막에 대한 누설 전류를 분석한 결과를 나타내는 그래프이다.
도 5는 본 발명의 실시예에 따라 제조한 지르코늄 산화물을 포함하는 박막의 실제 두께와 상기 박막이 갖는 등가 산화막 두께와의 관계를 나타내는 그래프이다.
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것으로서, 보다 상세하게는 원자층 적층을 수행하여 형성하는 유전막을 포함하는 반도체 장치의 커패시터 형성 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 각각의 메모리 셀이 차지하는 면적이 점차 축소되고 있다. 상기 메모리 셀이 차지하는 면적이 축소됨에 따라 반도체 장치를 구성하는 각 셀에 포함되는 커패시터를 형성하기 위한 수평 면적 또한 축소되고 있다.
그리고, 상기 커패시터가 형성되는 수평 면적의 축소로 인해 셀 커패시턴스도 함께 감소되고 있다. 상기 셀 커패시턴스가 감소되면 메모리 셀의 데이터 독출 능력(readability)이 열화되고, 소프트 에러(soft error) 발생율이 증가되며, 상기 반도체 장치가 저전압에서 만족스런 동작하는 것이 어렵게 된다. 따라서, 상기 셀이 차지하는 수평 면적에 영향을 미치지 않으면서 셀 커패시턴스를 증가시키기 위한 여러 가지 기술들이 개발되고 있다.
상기 셀 커패시턴스를 증가시키기 위한 방법으로서 최근 고유전율(high-k dielectric)을 갖는 물질을 사용하여 커패시터의 유전막을 형성하는 방법이 개발되고 있다. 특히, 상기 높은 유전율을 갖는 물질의 예로서는 Ta2O5, Y2O3 , HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등을 들 수 있다. 그리고, 주로 사용하고 있는 고유전율을 갖는 물질로서는 HfO2를 들 수 있다.
상기 HfO2로 이루어지는 박막을 형성하는 방법의 예들은 미합중국 특허 6,348,386호(issued to Gilmer), 미합중국 특허 6,420,279호(issued to Ono et al.) 등에 개시되어 있다.
그러나, 상기 HfO2로 이루어지는 박막의 경우, 상기 박막을 형성할 때 약 300℃의 온도에서부터 결정화가 시작되고, 그 결과 누설 전류가 급격하게 증가하는 상황이 빈번하게 발생한다. 따라서, 상기 HfO2로 이루어지는 박막을 유전막으로 적용하기에는 다소 한계가 있다.
이에 따라, 최근에는 상기 HfO2로 이루어지는 유전막 대신에 결정화 온도가 높고, 등가 산화막 두께(equivalent oxide thickness)를 충분하게 낮출 수 있는 ZrO2로 이루어지는 박막을 유전막으로 적용하고 있다.
상기 ZrO2로 이루어지는 유전막을 형성하는 방법에 대한 예들은 미합중국 특허출원 공개공보 2004/033698호, 미합중국 특허출원 공개공보 2002/190294호 등에 개시되어 있다.
특히, 상기 미합중국 특허출원 공개공보 2004/033698호는 본 출원인이 2003년 7월 30일에 특허 출원번호 2003-52909호로 대한민국 특허청에 특허 출원한 발명의 우선권을 기초한 것으로서, 반응 물질로서 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4)를 사용하여 상기 ZrO2 로 이루어지는 유전막을 형성하는 방법이 구체적인 언급없이 간략하게 개시되어 있다. 그리고, 상기 미합중국 특허출원 공개공보 2002/190294호에는 반응 물질로서 ZrCl4를 사용하여 상기 ZrO2로 이루어지는 유전막을 형성하는 방법이 개시되어 있다.
이와 같이, 종래에도 상기 ZrO2로 이루어지는 유전막을 형성하고 있다. 그렇 지만, 종래에는 상기 ZrO2로 이루어지는 유전막을 형성하기 위한 구체적인 방법과 실용 가능한 실험 데이터 등이 개발되어 있지 않고, 단지 개념적인 접근만을 시도 중에 있다.
본 발명의 목적은 원자층 적층을 수행하여 ZrO2로 이루어지는 유전막을 포함하는 반도체 장치의 커패시터를 구체적으로 형성하는 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터를 형성하는 방법은 기판 상에 하부 전극을 형성한 후, TEMAZ 및 산화제를 사용한 원자층 적층을 수행하여 상기 하부 전극 상에 유전막을 형성한다. 그리고, 상기 유전막 상에 상부 전극을 형성한다.
상기 유전막을 형성하는 방법은, 구체적으로, 상기 하부 전극이 형성된 기판을 챔버 내부에 위치시킨다. 그리고, 상기 챔버 내부에 반응 물질로서 상기 TEMAZ를 도입한 후, 상기 반응 물질의 제1 부분은 상기 하부 전극 상에 화학 흡착시키고, 상기 반응 물질의 제2 부분은 상기 하부 전극 상부에 물리 흡착시킨다. 이어서, 상기 챔버 내부에 상기 산화제로서 O3, H2O 또는 이들의 혼합물을 도입한다. 그리고, 상기 반응 물질의 화학 흡착된 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 하부 전극 상에 지르코늄 산화물을 포함하는 고체 박막을 형성한다.
본 발명의 바람직한 실시예에 따르면, 원자층 적층을 수행하여 TEMAZ와 산화 제를 반응시켜 결정화 온도가 높고, 등가 산화막 두께가 충분하게 낮은 ZrO2로 이루어지는 박막을 형성할 수 있다. 따라서, 상기 박막을 반도체 장치의 커패시터에서 유전막으로 적용할 경우, 상기 반도체 장치의 안정성과 신뢰성을 동시에 확보할 수 있다.
특히, 본 발명의 경우에는 상기 TEMAZ와 산화제를 사용하는 원자층 적층을 수행하여 형성하는 ZrO2로 이루어지는 박막에 대한 형성 방법을 구체적으로 제시하고 있고, 이에 대한 실험 데이터 또한 보다 구체적이다.
실시예
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타내는 단면도들이다.
도 1a를 참조하면, 일반적인 소자 분리 공정을 수행하여 반도체 기판(100)을 액티브 영역과 필드 영역(102)으로 분리한다. 이어서, 상기 기판(100) 상에 게이트 절연막(104), 게이트 패턴(110) 및 소스/드레인(116a, 116b)을 포함하는 트랜지스터를 형성한다. 상기 게이트 패턴(110)은 주로 폴리 실리콘막 패턴(106)과 금속 실리사이드막 패턴(108)을 포함한다. 그리고, 상기 게이트 패턴(110)의 상부에 주로 산화 실리콘을 포함하는 캡핑 절연막(112)을 형성하고, 상기 게이트 패턴(110)의 측면에 주로 질화 실리콘을 포함하는 측벽 스페이서(side wall spacer, 114)를 형성한다.
도 1b를 참조하면, 상기 트랜지스터가 형성된 기판(100) 상에 주로 산화물을 포함하는 절연 물질로 이루어지는 제1 절연막을 형성한다. 그리고, 사진 식각 공정을 수행하여 상기 제1 절연막을 패터닝한다. 그 결과, 상기 제1 절연막은 상기 소스(116a) 표면을 노출시키는 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118)으로 형성된다. 이어서, 상기 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118) 상에 폴리 실리콘으로 이루어지는 제1 도전막을 형성한다. 이때, 상기 제1 콘택홀(120)에는 상기 제1 도전막이 충분하게 매립된다. 그리고, 상기 제1 절연막 패턴(118)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 그 결과, 상기 제1 콘택홀(120) 내부에 상기 제1 도전막으로 이루어지는 콘택 플러그(122)가 형성된다. 이때, 상기 평탄화 공정은 주로 전면 식각 또는 화학기계적 연마를 수행한다.
도 1c를 참조하면, 상기 콘택 플러그(122)와 제1 절연막 패턴(118) 상에 식각 방지막(123)을 형성한다. 상기 식각 방지막(123)은 주로 실리콘 질화물 또는 실리콘 산질화물 등과 같이 상기 제1 절연막 패턴(118)에 비해 높은 식각비를 갖는 물질로 이루어지는 것이 바람직하다. 이어서, 상기 식각 방지막(123) 상에 주로 산화물로 이루어진 제2 절연막을 형성한 후, 사진 식각 공정을 수행하여 상기 제2 절연막을 패터닝한다. 그 결과, 상기 제2 절연막은 상기 콘택 플러그(122)의 표면을 노출시키는 제2 콘택홀(126)을 갖는 제2 절연막 패턴(124)으로 형성한다. 특히, 상기 제2 절연막 패턴(124)의 형성에서는 상기 식각 방지막(123)이 노출될 때까지 상 기 제2 절연막을 식각하고, 그 다음에 상기 식각 방지막(123)을 식각한다. 또한, 상기 제2 콘택홀(126)의 경우에는 주로 수직 방향으로 기울기를 가지면서 형성되는데, 상기 제2 콘택홀(126)의 저면이 갖는 폭이 입구가 갖는 폭보다 좁다. 그 이유는 상기 제2 절연막의 패터닝 중에 상기 입구 부위에 비해 상기 저면 부위의 식각율이 다소 감소되기 때문이다.
이어서, 상기 제2 절연막 패턴(124)의 표면, 상기 제2 콘택홀(126)의 측면과 저면에 제2 도전막(127)을 연속적으로 형성한다. 상기 제2 도전막(127)은 커패시터의 하부 전극으로서, TiN, Ru, TaN, WN 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 만약, 상기 제2 도전막(127)으로서 폴리 실리콘을 사용할 경우에는 후속되는 유전막을 형성할 때 상기 유전막으로 상기 폴리 실리콘에 함유되어 있는 Si 성분이 침투하여 상기 유전막을 열화시키기 때문에 바람직하지 않다. 그리고, 본 실시예에서는 화학기상증착 또는 원자층 적층을 수행하여 상기 제2 도전막(127)을 형성한다.
도 1d를 참조하면, 상기 제2 도전막(127)을 갖는 결과물 상에 희생막(도시되지 않음)을 형성한 후, 상기 제2 절연막 패턴의 표면이 노출될 때까지 상기 희생막을 제거한다. 이어서, 상기 제2 절연막 패턴(124)의 표면 상에 형성된 제2 도전막(127)을 제거한다. 그 결과, 상기 제2 도전막(127)은 상기 제2 콘택홀(126)의 측면과 저면에 남겨진다. 이어서, 상기 제2 콘택홀(126) 내에 잔류하는 희생막을 완전히 제거하여 상기 제2 콘택홀(126)의 측면과 저면을 따라 형성된 제2 도전막(127) 을 셀 단위로 분리시킨다. 따라서, 각각의 셀 영역에는 커패시터의 하부전극(128)이 형성된다. 특히, 상기 하부 전극(128)은 입구의 폭이 저면의 폭에 비해 넓은 원기둥 모양을 갖고, 그 높이는 약 10,000 내지 17,000Å을 갖는다.
그 다음에, 상기 하부 전극(128)의 표면 상에 유전막(130)을 형성한다. 본 실시예에서는 상기 유전막(130)을 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4) 및 산화제를 사용하는 원자층 적층을 수행하여 형성한다.
도 2a 내지 도 2e는 도 1d에 도시된 유전막을 형성하는 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 상기 하부 전극(128)을 갖는 기판을 챔버(200) 내에 위치시킨다. 만약, 상기 챔버(200) 내부의 온도가 약 150℃ 미만이면 반응 물질들의 반응성이 양호하지 못하여 증착 속도가 저하되기 때문에 바람직하지 않고, 약 400℃를 초과하면 원자층 적층의 특성보다는 화학기상증착의 특성을 나타내기 때문에 바람직하지 않고, 특히, 상기 하부 전극(128) 상에 형성되는 유전막(130)의 결정화가 빠르게 진행되기 때문에 바람직하지 않다. 따라서, 상기 챔버(200) 내부의 온도는 약 150 내지 400℃의 온도로 유지되는 것이 바람직하다. 그리고, 상기 챔버(200) 내부의 온도는 약 200 내지 320℃의 온도로 유지되는 것이 보다 바람직하다. 특히, 상기 챔버(200) 내부의 온도를 약 220 내지 280℃로 유지하는 것이 가장 바람직한데, 이는 약 220 내지 280℃의 온도에서 원자층 적층의 특성이 가장 양호하게 나타나기 때문이다. 이때, 상기 챔버(200) 내부의 압력은 약 0.1 내지 3Torr로 조정된 다.
이어서, 상기 챔버(200) 내에 위치시킨 상기 기판(100)의 하부 전극(128) 상부로 반응 물질로서 상기 TEMAZ를 도입한다. 이때, 상기 TEMAZ는 약 0.1 내지 5초 동안 도입하는 것이 바람직하고, 특히 약 3초 동안 도입하는 것이 더욱 바람직하다. 이와 같이, 상기 챔버(200) 내부로 TEMAZ를 도입시킴으로서 상기 TEMAZ의 제1 부분(210)은 상기 하부 전극(128) 상에 화학 흡착된다. 그리고, 상기 TEMAZ의 제1 부분(210)을 제외한 제2 부분(212)은 상기 하부 전극(128) 상에 화학 흡착된 제1 부분(210)에 물리 흡착되거나 상기 챔버(200) 내부에 표류한다.
도 2b를 참조하면, 상기 챔버(200) 내부로 퍼지 가스를 도입한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스 등과 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.5 내지 20초 동안 도입하는 것이 바람직하고, 약 1 내지 15초 동안 도입하는 것이 보다 바람직하고, 약 3 내지 10초 동안 도입하는 것이 더욱 바람직하다. 이와 같이, 상기 챔버(200) 내부로 퍼지 가스를 도입함으로서 상기 챔버(200) 내에 표류하거나 상기 TEMAZ의 물리 흡착된 제2 부분(212)은 제거된다. 그 결과, 상기 하부 전극(128) 상에는 상기 TEMAZ의 화학 흡착된 제1 부분(210)으로서 전구체 분자들(210a)이 남는다.
다른 실시예로서, 상기 퍼지 가스의 도입 대신에 상기 챔버(200) 내부를 약 2 내지 10초 동안 진공 상태를 유지하여도 상기 챔버(200) 내에 표류하거나 상기 TEMAZ의 물리 흡착된 제2 부분(212)의 제거가 가능하다. 또 다른 실시예로서, 상기 퍼지 가스의 도입과 진공 퍼지를 함께 수행하여도 상기 챔버(200) 내에 표류하거나 상기 TEMAZ의 물리 흡착된 제2 부분(212)의 제거가 가능하다.
도 2c를 참조하면, 상기 챔버(200) 내부로 산화제(214)를 도입한다. 상기 산화제(214)의 예로서는 O3, H2O 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 이들을 혼합하여 사용할 수도 있다. 그리고, 본 실시예에서는 상기 산화제(214)를 약 1 내지 15초 동안 도입하는 바람직하고, 특히 약 5초 동안 도입하는 것이 더욱 바람직하다.
이와 같이, 상기 산화제(214)를 도입함으로서 상기 하부 전극(128) 상에 화학 흡착된 TEMAZ의 제1 부분(210)인 전구체 분자들(210a)과 화학적으로 반응하여 상기 전구체 분자들(210a)을 산화시킨다.
도 2d를 참조하면, 상기 챔버(200) 내부로 퍼지 가스를 도입한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스 등과 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.5 내지 20초 동안 도입하는 것이 바람직하고, 약 3 내지 15초 동안 도입하는 것이 더욱 바람직하다. 이와 같이, 상기 챔버(200) 내부로 퍼지 가스를 도입함으로서 화학적으로 반응하지 않은 산화제(214)를 상기 챔버(200)로부터 제거시킨다.
다른 실시예로서, 상기 퍼지 가스의 도입 대신에 상기 챔버(200) 내부를 약 2 내지 15초 동안 진공 상태를 유지하여도 상기 화학적으로 반응하지 않은 산화제(214)의 제거가 가능하다. 또 다른 실시예로서, 상기 퍼지 가스의 도입과 진공 퍼지를 함께 수행하여도 상기 화학적으로 반응하지 않은 산화제(214)의 제거가 가능 하다.
이에 따라, 상기 하부 전극(128) 상에는 지르코늄 산화물(ZrO2)을 포함하는 고체 박막(216)이 형성된다.
도 2e를 참조하면, 상기 도 2a 내지 도 2d에서 설명한 공정들을 적어도 1회 반복하여 수행한다. 그 결과, 상기 하부 전극(128) 상에는 지르코늄 산화물을 포함하는 고체 박막(216)들로 이루어지는 유전막(130)이 형성된다.
특히, 상기 유전막(130)의 경우 상기 TEMAZ와 산화제를 사용하는 원자층 적층을 수행하여 형성하기 때문에 결정화 온도가 높고, 등가 산화막 두께를 충분하게 낮출 수 있다. 또한, 본 실시예의 방법으로 형성하는 유전막의 경우에는 약 30 이상의 유전율을 갖는다. 따라서, 높은 커패시턴스의 구현이 가능하다.
도 1e를 참조하면, 상기 유전막(130)을 형성한 후에 상기 유전막(130)을 열처리하여 상기 유전막(130) 상에 형성되거나 상기 유전막(130) 내에 혼합되어 있는 오염물들을 제거하고 산소 결함들을 회복한다. 상기 열처리 공정은 주로 자외선 오존(UV-O3) 처리, 플라즈마 처리 등을 수행한다.
그리고, 상기 유전막(130)의 표면 상에 상부 전극(132)을 형성한다. 상기 상부 전극(132)은 폴리 실리콘, TiN, Ru, TaN, WN 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 또한, 본 실시예에서는 화학기상증착 또는 원자층 적층을 수행하여 상기 상부 전극(132)을 형성한다.
이에 따라, 상기 기판(100) 상에는 상기 하부 전극(128), 유전막(130) 및 상부 전극(132)으로 이루어지는 커패시터(C)가 형성된다.
지르코늄 산화물을 포함하는 박막에 대한 결정 상태의 분석
도 3은 본 발명의 실시예에 따라 제조한 지르코늄 산화물을 포함하는 박막의 결정 상태를 분석한 결과를 나타내는 그래프이다.
도 3을 참조하면, 약 350℃의 온도에서 TEMAZ(3초)→아르곤 가스(10초)→O3(5초)→아르곤 가스(10초)를 차례로 도입하는 것을 1회로 하는 원자층 적층을 반복 수행하여 약 60Å의 두께를 갖도록 형성한 지르코늄 산화물을 포함하는 박막을 제1 샘플(S1)로 마련하였다. 그리고, 약 325℃의 온도에서 공정을 수행하는 것을 제외하고는 상기 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제2 샘플(S2)을 마련하였고, 약 300℃의 온도에서 공정을 수행하여 약 56Å의 두께를 갖는 것을 제외하고는 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제3 샘플(S3)을 마련하였다. 또한, 약 275℃의 온도에서 공정을 수행하여 약 53Å의 두께를 갖는 것을 제외하고는 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제4 샘플(S4)을 마련하였고, 약 250℃의 온도에서 공정을 수행하여 약 48Å의 두께를 갖는 것을 제외하고는 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제5 샘플(S5)을 마련하였다.
X-선 회절 분석기((X-ray diffractometry)를 사용하여 상기 제1 내지 제5 샘 플에 대한 결정 상태를 측정하였다. 상기 측정 결과, 상기 제1 내지 제5 샘플 모두가 결정화가 이루어지지 않고, 비정질 상태를 유지하는 것을 확인할 수 있었다.
따라서, 상기 TEMAZ와 산화제를 사용하는 원자층 적층을 수행하여 형성하는 지르코늄 산화물을 포함하는 박막은 250 내지 350℃의 증착 온도 공정 조건에서 결정화가 이루어지지 않고 비정질 상태를 유지하는 것을 확인할 수 있었다. 그러므로, 상기 TEMAZ와 산화제를 사용하는 원자층 적층을 안정적으로 수행할 수 있다.
지르코늄 산화물을 포함하는 박막에 대한 누설 전류의 분석
도 4는 본 발명의 실시예에 따라 제조한 지르코늄 산화물을 포함하는 박막에 대한 누설 전류를 분석한 결과를 나타내는 그래프이다. 상기 그래프에서, 수평축은 인가 전압(V)을 나타내고 수직축은 누설 전류(A/cm2)를 나타낸다.
도 4를 참조하면, 약 300℃의 온도에서 공정을 수행하여 약 66Å의 두께를 갖는 것을 제외하고는 도 3의 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제6 샘플(S6)을 마련하였고, 약 90Å의 두께를 갖는 것을 제외하고는 제6 샘플을 형성하는 방법과 동일한 공정을 수행하여 제7 샘플(S7)을 마련하였고, 약 115Å의 두께를 갖는 것을 제외하고는 제6 샘플을 형성하는 방법과 동일한 공정을 수행하여 제8 샘플(S8)을 마련하였고, 약 140Å의 두께를 갖는 것을 제외하고는 제6 샘플을 형성하는 방법과 동일한 공정을 수행하여 제9 샘플(S9)을 마련하였고, 약 164Å의 두께를 갖는 것을 제외하고는 제6 샘플을 형성하는 방법과 동일한 공정을 수행하여 제10 샘플(S10)을 마련하였다.
상기 제6 내지 10 샘플 각각의 누설 전류를 측정한 결과, 상기 제6 샘플은 약 1.2V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 11.8Å의 등가 산화막 두께를 갖는 것으로 확인되었다. 상기 제7 샘플은 약 1.9V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 10.0Å의 등가 산화막 두께를 갖는 것으로 확인되었다. 상기 제8샘플은 약 2.5V 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 12.2Å의 등가 산화막 두께를 갖는 것으로 확인되었다. 상기 제9 샘플은 약 2.8V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 15.1Å의 등가 산화막 두께를 갖는 것으로 확인되었다. 그리고, 상기 제10 샘플도 약 2.8V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 18.2Å의 등가 산화막 두께를 갖는 것으로 확인되었다.
상기 누설 전류를 측정한 결과, 상기 지르코늄 산화물을 포함하는 박막은 안정적인 누설 전류 특성을 갖는 것을 확인할 수 있었다.
따라서, 상기 박막을 유전막으로 적용할 경우, 안정적인 누설 전류 특성의 확보 뿐만 아니라 높은 커패시턴스의 구현이 가능하다. 이는, 상기 커패시턴스가 유전막의 등가 산화막 두께에 반비례하기 때문이다.
지르코늄 산화물을 포함하는 박막이 갖는 유전율의 분석
도 5는 본 발명의 실시예에 따라 제조한 지르코늄 산화물을 포함하는 박막의 실제 두께와 상기 박막이 갖는 등가 산화막 두께와의 관계를 나타내는 그래프이다. 상기 그래프에서, 수평축은 상기 박막의 등가 산화막 두께를 나타내고, 수직축은 상기 박막의 실제 두게를 나타낸다. 특히, (Ⅰ)은 상기 샘플 7의 실제 두께(physical thickness)와 등가 산화막 두께와 관계를 나타내고, (Ⅱ)는 상기 샘플 8의 실제 두께와 등가 산화막 두께와 관계를 나타내고, (Ⅲ)은 상기 샘플 9의 실제 두께와 등가 산화막 두께와 관계를 나타내고, (Ⅳ)는 상기 샘플 10의 실제 두께와 등가 산화막 두께와 관계를 나타낸다.
상기 그래프에서, 상기 (Ⅰ) 내지 (Ⅳ)는 선형적인 관계를 갖는 것을 확인할 수 있고, 이를 하기 식 1과 같은 일차 함수로 표현할 수 있다.
y = 0.11109x * 0.00703
그리고, 상기 지르코늄 산화물을 포함하는 박막이 갖는 유전율은 하기 식 2 및 식 2로부터 유도할 수 있다.
C1 = ε0εr1 A1/d1
(상기 식 2에서, C1은 상기 박막을 등가 산화막 두께로 환산할 경우의 커패시턴스를 나타내고, ε0는 진공에서의 유전율을 나타내고, 상기 εr1은 산화막의 유전율을 나타내고, 상기 A1은 상기 박막의 면적을 나타내고, 상기 d1은 상기 등가 산화막의 두께를 나타낸다. 여기서, 상기 산화막의 유전율은 약 3.9이다.)
C2 = ε0εr2 A2/d2
(상기 식 3에서, C2는 상기 박막이 실제 두께를 가질 경우의 커패시턴스를 나타내고, ε0는 진공에서의 유전율을 나타내고, 상기 εr2는 박막의 유전율을 나타내고, 상기 A2는 상기 박막의 면적을 나타내고, 상기 d2는 상기 박막의 실제 두께를 나타낸다.)
여기서, C1=C2 이기 때문에, 상기 식 2과 식 3을 정리하여 하기 식 4를 얻을 수 있다.
εr2 = 3.9 d2/d1
상기 식 4에서 d2/d1는 가변적인 것으로서, 상기 식 1의 1/기울기로 나타낼 수 있다. 이에 따라, 상기 식 4로부터 상기 εr2가 약 35.1인 것을 확인할 수 있다. 특히, 본 발명의 실시예에 따라 제조한 지르코늄 산화물을 포함하는 박막의 유전율은 일반적으로 알려진 지르코늄 산화물의 유전율(약 20 내지 30)보다 높은 것을 확인할 수 있다.
따라서, 본 발명의 실시예에 따라 제조한 지르코늄 산화물을 포함하는 박막을 유전막으로 적용할 경우, 높은 커패시턴스의 구현이 가능하다.
본 발명에서는 원자층 적층을 수행하여 형성하는 지르코늄 산화물을 포함하 는 박막을 커패시터의 유전막으로 적용한다. 특히, 상기 지르코늄 산화물을 포함하는 박막은 얇은 등가 산화막 두께를 가짐에도 불구하고, 양호한 누설 전류 특성을 갖기 때문에 전기적으로 안정성이 우수하고, 높은 유전율을 갖기 때문에 양호한 커패시턴스의 구현이 가능하다.
더불어, 비교적 고온에서도 원자층 적층을 수행하여도 비정질 상태의 지르코늄 산화물을 포함하는 박막을 형성할 수 있기 때문에 안정적인 공정의 수행이 가능하다.
상술한 바와 같이, 본 발명의 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 기판 상에 하부 전극을 형성하는 단계;
    TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4) 및 산화제를 사용한 원자층 적층을 수행하여 상기 하부 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성 방법.
  2. 제1 항에 있어서, 상기 하부 전극은 TiN, Ru, TaN 및 WN으로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  3. 제1 항에 있어서, 상기 하부 전극은 원자층 적층 또는 화학기상증착을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  4. 제1 항에 있어서, 상기 유전막을 형성하는 단계는,
    상기 하부 전극이 형성된 기판을 챔버 내부에 위치시키는 단계;
    상기 챔버 내부에 반응 물질로서 상기 TEMAZ를 도입하는 단계;
    상기 반응 물질의 제1 부분은 상기 하부 전극 상에 화학 흡착시키고, 상기 반응 물질의 제2 부분은 상기 하부 전극 상부에 물리 흡착시키는 단계;
    상기 챔버 내부에 상기 산화제로서 O3, H2O 또는 이들의 혼합물을 도입하는 단계; 및
    상기 반응 물질의 화학 흡착된 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 하부 전극 상에 지르코늄 산화물을 포함하는 고체 박막을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성 방법.
  5. 제4 항에 있어서, 상기 유전막은 150 내지 400℃의 온도에서 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  6. 제4 항에 있어서, 상기 유전막은 0.1 내지 3Torr의 압력에서 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  7. 제4 항에 있어서, 상기 유전막을 형성하는 단계는 적어도 1회 반복하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  8. 제4 항에 있어서, 상기 하부 전극 상에 물리 흡착된 상기 반응 물질의 제2 부분을 제거하는 단계; 및
    상기 반응 물질의 제1 부분과 화학적으로 반응하지 않은 산화제를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  9. 제8 항에 있어서, 상기 물리 흡착된 상기 반응 물질의 제2 부분과 상기 반응 물질의 제1 부분과 화학적으로 반응하지 않은 산화제는 상기 챔버 내부에 퍼지 가스를 도입하거나 진공 퍼지를 수행하여 제거하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  10. 제1 항에 있어서, 상기 유전막은 30 이상의 유전율을 갖는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  11. 제1 항에 있어서, 상기 상부 전극은 폴리 실리콘, TiN, Ru, TaN 및 WN으로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  12. 제1 항에 있어서, 상기 상부 전극은 원자층 적층 또는 화학기상증착을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
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