JP4046588B2 - キャパシタの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、キャパシタ及びその製造方法、特に、上下電極に金属或いは金属窒化膜を用いたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の薄膜キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭの高集積化に伴い、キャパシタ部の面積も縮小される。このため、従来の容量絶縁膜であるＳｉＯ 2よりも比誘電率の大きなＡｌ 2Ｏ 3、ＴｉＯ 2、（Ｂａ，Ｓｒ）ＴｉＯ 3及びＰｂ（Ｚｒ，Ｔｉ）Ｏ 3等が用いられている。これに加えて、リーク電流の低減のために、上下電極として貴金属を用いた高誘電率薄膜キャパシタが開発されている。
【０００３】
先ず、高誘電率薄膜キャパシタをＤＲＡＭに用いた例についてキャパシタ形成前後の工程に焦点を当てて説明する（第１の従来例）。
【０００４】
既知の方法に従って、シリコン基板１０１、素子分離絶縁膜１０２、ゲート酸化膜１０３、ゲート電極１０４、ＬＤＤ１０５、拡散層１０６、ゲート電極１０４側面の絶縁膜１０７、コバルトサリサイド層１０８、Ｓｉ 3Ｎ 4層１０９、層間絶縁膜１１０、接続孔１１１、タングステンプラグ１１３、ストッパー膜１１４、層間シリコン酸化膜１１５、開口部１１６を形成する（図１３（ａ））。
【０００５】
次に、層間シリコン酸化膜１１５上に、ＣＶＤ法あるいはスパッタ法により例えばＴｉＮ膜を成膜する。次に、エッチバック法により、層間シリコン酸化膜１１５上のＴｉＮ膜を開口部１１６内部にのみ残るように除去して、開口部１１６内部に下部電極１１７を形成する（図１３（ｂ））。なお、エッチバックを施す際には、開口したキャパシタ領域をレジスト膜（図示せず）で埋め込んでおくことにより下部電極１１７を保護する。エッチバック終了後、レジスト膜は除去する。
【０００６】
次に、容量絶縁膜１１９としてＴｉＯ 2膜を、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する（図１４（ａ））。成膜原料はＴｉＣｌ 4とＨ 2Ｏを用いる。Ｈ 2Ｏの代わりにＯ 3を用いることも出来る。ＴｉＯ 2膜の膜厚は１０〜３０ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【０００７】
次に、上部電極１２２として例えばＷ／ＴｉＮ積層膜（下層がＴｉＮ１２０、上層がＷ１２１）をＣＶＤ法、スパッタ法、あるいはＡＬＤ法により形成する。次に、上記上部電極１２２を例えばドライエッチング法により所望の形状に加工するとキャパシタが得られる（図１４（ｂ））。
【０００８】
このキャパシタのリーク特性を図１５（ａ）に示す。図からどの測定温度においてもリーク電流が電圧に対して大きく増加し、かつ、高温で顕著に高いリーク電流となっており、ＤＲＡＭに要求されるデータ保持特性を満たすことはできない。
【０００９】
次に、上記第１の従来例のリーク特性を改善した例を第２の従来例として、説明する。第２の従来例においては、容量絶縁膜の形成方法を除いては第１の従来例とほぼ同一であるため、その詳細は省略する。
【００１０】
第１の従来例と同様の手順により、図１３（ｂ）に示すようにＭＯＳＦＥＴ部〜下部電極部を形成する。
【００１１】
次に、第１容量絶縁膜２１８として例えばＡＬＤ法によりＡｌ 2Ｏ 3膜を形成する。成膜原料はトリメチルアルミニウム（Ｔｒｉｍｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ、ＴＭＡ）およびＨ 2ＯあるいはＯ 3を用いる。Ａｌ 2Ｏ 3膜の膜厚は１〜５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００１２】
次に、第２の容量絶縁膜２１９としてＴｉＯ 2膜を、例えばＡＬＤ法により形成する（図１６（ａ））。成膜原料はＴｉＣｌ 4とＨ 2Ｏを用いる。Ｈ 2Ｏの代わりにＯ 3を用いることも出来る。ＴｉＯ 2膜の膜厚は１〜１５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００１３】
次に、上部電極１２２として例えばＷ／ＴｉＮ積層膜をＣＶＤ法、スパッタ法、あるいはＡＬＤ法により形成する。次に、上記上部電極１２２を例えばドライエッチング法により所望の形状に加工する（図１６（ｂ））。以上により、第２の従来例のキャパシタを得る。
【００１４】
このキャパシタのリーク特性を図１５（ｂ）に示す。図からどの測定温度においてもリーク電流が第１の従来例と比較して大幅に改善されていることがわかる。しかしながら、図１２に示す単位容量が第１の従来例と比較して大幅に小さくなってしまっている。
【００１５】
以上の他に、高容量、低リーク電流のキャパシタ絶縁膜として酸化ジルコニウム（ＺｒＯ 2）―酸化チタン―酸化ジルコニウム、または、酸化ハフニウム（ＨｆＯ 2）―酸化チタン―酸化ハフニウムが有効である旨が特許文献１に記載されている。
また、本発明者は、先にリーク電流の温度依存性の小さいキャパシタとして、アルミナ膜をバリア絶縁層として用いたキャパシタを特許文献２で開示している。
【００１６】
【特許文献１】
特開平０５−１３７０６（段落番号「００３６」、図４）
【特許文献２】
特開２００２−２２２９３４（段落番号「００２９」）
【００１７】
【発明が解決しようとする課題】
しかしながら、従来例１、２に示されるキャパシタ絶縁膜は、高容量、低リーク電流を同時に満たすことはできない。特許文献１に示されるキャパシタ絶縁膜は、高容量、低リーク電流には有効であると言うものの、リーク電流の温度依存性についての記載はなく、リーク特性が具体的にどのような製造方法を用いてどの位低減されたのかが全く言及されていない。半導体デバイスの動作においては、動作温度は１５０℃程度まで保証する必要があり、特にロジック混載メモリーデバイスでは、動作温度が高くなってもキャパシタのリーク電流の増加を抑制することが強く要求されるため、高温でのリーク電流を低く抑える必要がある。また、特許文献２では、前述したようにアルミナ膜をバリア絶縁層として使用しているため、高容量を得ることはできない。
本発明の目的は、高容量、低リーク電流およびその低温度依存性を同時に満たすことのできるキャパシタ及びその製造安定性に優れた製造方法を提供することにある。
【００１９】
本発明のキャパシタの製造方法は、下部電極及び上部電極との間に複数の絶縁膜の積層膜が容量絶縁膜として形成されるキャパシタの製造方法であって、下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第１絶縁膜とする工程と、第１絶縁膜の上にＡＬＤ法により第２の金属を含有する化合物を酸化剤とともに用いて第２の金属酸化物を成膜して第２絶縁膜とする工程と、を有することを特徴とする。
【００２０】
また、上記第２絶縁膜を形成する工程の後に、第２絶縁膜の上にＡＬＤ法によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第３絶縁膜とする工程と、が続くことを特徴とする。
【００２１】
本発明のキャパシタの別の製造方法は、下部電極及び上部電極との間に複数の絶縁膜の積層膜が容量絶縁膜として形成されるキャパシタの製造方法であって、下部電極の上にＡＬＤ法により第２の金属を含有する化合物を酸化剤とともに用いて第２の金属酸化物を成膜して第１絶縁膜とする工程と、第１絶縁膜の上にＡＬＤ法によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第２絶縁膜とする工程と、を有することを特徴とする。
【００２２】
また、本発明のキャパシタの別の製造方法として、下部電極の上にＡＬＤ法により第２の金属を含有する化合物を酸化剤とともに用いて第２の金属酸化物を成膜して第１絶縁膜とする工程と、第１絶縁膜の上にＡＬＤ法によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第２絶縁膜とする工程と、を有することを特徴とする。
【００２３】
更に本発明のキャパシタの別の製造方法として、下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第１絶縁膜とする工程と、第１絶縁膜の上にＡＬＤ法により第２の金属を含む有機金属を酸化剤とともに用いて第２の金属酸化物を成膜する工程と、前記第２の金属酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第２絶縁膜とする工程と、を有することを特徴とする。
【００２４】
また、本発明のキャパシタの別の製造方法として、下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物膜の上にＡＬＤ法により第２の金属を含む有機金属を酸化剤とともに用いて第２の金属酸化物を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物膜および第２の金属酸化物膜を酸化雰囲気中でアニール処理を行って各々の金属酸化物中の残留炭素を一括除去して第１および第２の絶縁膜とする工程と、を有することを特徴とする。
【００２５】
上記本発明のキャパシタの製造方法において、第２の金属はＴｉを含有するものであることを特徴とする。また、酸化剤としてＯ ３ を使用し、酸化雰囲気はＯ ３ 雰囲気であることが好ましい。
【００２６】
本発明のキャパシタでは、比誘電率が２５以上と高く、この膜中の電子の流れが温度依存性の小さいＦｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル機構あるいは直接トンネル電流機構によるものである第１の絶縁膜と、比誘電率が５０以上と更に高いが、膜中の電子の流れが温度依存性の大きい第２の絶縁膜を積層した容量絶縁膜を使用している。そのため、高容量が得られる。また、上部電極と下部電極との間に電子の流れの温度依存性が小さい絶縁膜が容量絶縁膜の一部の厚みを形成するように介在していることで、両電極間のリーク電流の温度依存性を小さく抑えることができる。
【００２７】
また、本発明のキャパシタを製造する際に、容量絶縁膜の原料として成膜チャンバー内に液体で供給できるものを使用することにより原料の供給が安定し、均一な特性を有するキャパシタが得られる。
【００２８】
【発明の実施の形態】
本発明の第１の実施形態について図１〜６の製造工程断面図を参照して説明する。
【００２９】
先ず、既知の方法に従って、シリコン基板１上の素子分離絶縁膜２で分離された領域に、ゲート酸化膜３、ゲート電極４を形成する（図１（ａ））。
次に、ゲート電極４の両下脇にＬＤＤ５、拡散層６を形成して（図１（ｂ））、ＭＯＳＦＥＴを作成する。更に、既知のサリサイド（Ｓｅｌｆ ＡｌｉｇｎｅｄＳｉｌｉｃｉｄｅ；Ｓａｌｉｃｉｄｅ）形成手法に従って、ゲート電極４上、および拡散層６上にコバルトサリサイド層８を形成する（図１（ｃ））。上記コバルトサリサイド層形成の手順は以下の通りである。
上記ＭＯＳＦＥＴの上面をＣＶＤ法などによりＳｉＯ 2から成る絶縁膜７により覆った後、エッチバック法によりゲート電極４側面に絶縁膜７を残しつつ、ゲート電極４および拡散層６の上面部分を露出させる（図１（ｂ））。この後、全面をスパッタ法によりコバルト膜で覆う。この後、ＲＴＡ法（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）による熱処理を行うことにより、上記ゲート電極４および拡散層６の上面露出Ｓｉ部分と、その上層のコバルト層を反応させ、コバルトシリサイド層８を形成する。このとき、上記素子分離絶縁膜２及び絶縁膜７の上部に存在するコバルト層は未反応で残存しており、次に行うウエットエッチングにより上記未反応コバルト層のみを除去する。これによりコバルトサリサイド層８が形成される（図１（ｃ））。
この後、ＣＶＤ法などによりＳｉ 3Ｎ 4層９ならびにＳｉＯ 2からなる層間絶縁膜１０を成膜する。次に、上記層間絶縁膜１０を貫通する接続孔１１を開口する（図２（ａ）、（ｂ））。
【００３０】
続いて、接続孔の開口した上記層間絶縁膜１０上にタングステン層１２をＣＶＤ法により堆積する（図２（ｃ））。
【００３１】
次に、上記タングステン層１２をエッチバック法により層間絶縁膜１０を露出させ、タングステンプラグ１３を接続孔１１内に形成する（図３（ａ））。
次に、Ｓｉ 3Ｎ 4層からなるストッパー膜１４を成膜する（図３（ｂ））。さらに、ストッパー膜１４上にプラズマＣＶＤ法により層間シリコン酸化膜１５を堆積し、下部電極と接続されるタングステンプラグ１３の上面が露出するように層間シリコン酸化膜１５をパターニングして、キャパシタ形成領域を構成する開口部１６を形成する（図４（ａ））。
【００３２】
次に、層間シリコン酸化膜１５上に、ＣＶＤ法あるいはスパッタ法により下部電極用の膜を成膜する。この膜の具体例としては、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＮ膜，Ｒｕ膜、Ｐｔ膜、Ｉｒ膜およびこれらの積層膜等が挙げられるが、これらに限定されるものではない。これらの中でも特にＴｉＮ膜が下地の層間シリコン酸化膜１５との密着性が良好であるため好ましい。
次に、エッチバック法により、層間シリコン酸化膜１５上の下部電極用膜を開口部１６内部にのみ残るように除去して、開口部１６内部に下部電極１７を形成する（図４（ｂ））。なお、エッチバックを施す際には、開口したキャパシタ領域をレジスト膜（図示せず）で埋め込んでおくことにより下部電極１７を保護する。エッチバック終了後、レジスト膜は除去する。
【００３３】
次に、第１容量絶縁膜層として例えばＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）からなる第１容量絶縁膜１８を形成する。即ち、ＺｒＯ 2膜、ＨｆＯ 2膜およびこれらの混合酸化膜のいずれかよりなる。本発明者は、当初これらの膜もリーク電流の温度依存性が大きいと考えていたが、詳細に検討した結果、室温でのリーク電流の絶対値が小さいのみならず、その温度依存性も他の比誘電率が比較的高い金属酸化膜に比べて著しく小さいことを見出した。
【００３４】
ＺｒＯ 2膜の場合、成膜原料としてＺｒの有機化合物および酸化剤を用いる。Ｚｒの有機化合物の具体例としては、Ｚｒ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｚｒ（ＯＣ（ＣＨ 3） 3） 4、Ｚｒ（Ｎ（ＣＨ 3） 2） 4、Ｚｒ（Ｎ（Ｃ 2Ｈ 5） 2） 4等が挙げられ、これらの少なくとも一つを用いればよい。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。
【００３５】
また、ＨｆＯ 2膜の場合、成膜原料としてＨｆの有機化合物および酸化剤を用いる。Ｈｆの有機化合物の具体例としては、Ｈｆ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｈｆ（ＯＣ（ＣＨ 3） 3） 4、Ｈｆ（Ｎ（ＣＨ 3） 2） 4、Ｈｆ（Ｎ（Ｃ 2Ｈ 5） 2） 4等が挙げられ、これらの少なくとも一つを用いればよい。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。
【００３６】
混合酸化膜とする場合には、上記Ｚｒの有機化合物とＨｆの有機化合物を適宜混合して使用することができる。
【００３７】
Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）の原料として上記有機化合物を使用する理由は、成膜チャンバー内に液体または気体で供給できるためである。これらの原料は、外部より配管を通して成膜チャンバー内に導入される。成膜チャンバー内は減圧雰囲気となっているため、液体原料は成膜チャンバー手前で気化し、気体とした導入される。これに対して、後述するＴｉＯ 2膜の材料としては塩化物が使用可能であるが、ＺｒやＨｆの塩化物、即ち塩化ジルコニウムや塩化ハフニウムは昇華性の固体である。昇華性固体は粉末状であるため、使用に伴いその粒径が小さくなる。これに伴い粉末の表面積が変化するため昇華量も経時変化する。そのため、原料の安定供給が困難である。液体原料を使用することにより製造条件を安定させることができる。なお、常温で昇華性でない固体の原料は、原料貯蔵容器を加温することにより液体または気体とし、成膜チャンバー内に保温された配管により供給することができる。
ＺｒｘＨｆ１−ｘＯ 2膜（ここで、０≦ｘ≦１）の膜厚は１〜１５ｎｍである。成膜温度は２５０℃〜４００℃、成膜圧力は２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００３８】
次に、Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）中の残留炭素を除去するために、酸化雰囲気中でアニール処理を行う。酸化雰囲気は、Ｏ 3、Ｏ 2プラズマあるいはＤｒｙ−Ｏ 2のいずれでも良い。アニール温度は３５０〜５００℃、アニール時間は５〜３０分間である。好適には、Ｏ 3雰囲気、４５０℃、１０分間である。残留炭素を除去する理由は、膜中に炭素が残存するとキャパシタのリーク電流が増加するためである。
【００３９】
次に、上記第１容量絶縁膜１８上に第２容量絶縁膜１９として、ＴｉＯ 2膜を例えばＡＬＤ法により形成する（図５（ａ））。成膜原料としてはＴｉの化合物と酸化剤を用いる。Ｔｉの化合物の具体例としては、Ｔｉ（Ｏ−ｉ−Ｃ 3Ｈ 7） 4、Ｔｉ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｔｉ（Ｎ（ＣＨ 3） 2） 4、Ｔｉ（Ｎ（Ｃ 2Ｈ 5） 2） 4等の有機化合物を使用することもできるが、ＴｉＣｌ 4を用いることができる。その理由は、昇華性固体ではないからである。有機化合物を使用する場合は、残留炭素を除去するためのアニール処理が必要であるが、ＴｉＣｌ 4を使用する場合はアニール処理が不要であり、その分工程数を少なくすることができる。なお、有機化合物を使用する場合のアニール処理は、Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）のアニール処理条件と同様である。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。ＴｉＯ 2膜の膜厚は１〜１５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００４０】
ＴｉＯ 2膜の代わりに他のＴｉを含有する金属酸化膜であるＳｒＴｉＯ 3膜、（Ｂａ，Ｓｒ）ＴｉＯ 3膜を形成する場合には、ストロンチウム化合物、バリウム化合物をＴｉＣｌ 4と併用すればよい。
【００４１】
次に、上部電極２２用の膜を形成する。膜材質としては特に限定はなく、下部電極と同様のものが使用できるが、上部電極上に形成される層間絶縁膜との密着性が良好なものを用いることが好ましい。例えばＴｉＮ膜２０及びＷ膜２１の積層膜をＣＶＤ法、スパッタ法、あるいはＡＬＤ法により形成することができる（図５（ｂ））。
【００４２】
次に、上記上部電極２２をその下の第２絶縁膜１９、第１絶縁膜１８と共に、例えばドライエッチング法により所望の形状に加工する。以上により、本発明にかかわる半導体装置のキャパシタ部を得る。
【００４３】
次に、既知の方法によりキャパシタ部上に層間絶縁膜２３、第１配線層２４、層間絶縁膜２５、第２配線層２６を順次形成、加工し所望の半導体デバイスを得る（図６（ａ）、（ｂ））。
【００４４】
次に、本発明の第２の実施形態を説明する。第２の実施形態においては、第１容量絶縁膜及び第２容量絶縁膜の形成方法を除く部位は第１の実施形態と同じであるため、その詳細は省略し、第１容量絶縁膜及び第２容量絶縁膜の形成方法についてのみ記載する。
【００４５】
第１の実施形態と同様の手順により、図７（ａ）のように、開口部１６内部に下部電極１７を形成する。
【００４６】
この後、図７（ｂ）のように、第１の実施形態では第２絶縁膜として形成したＴｉＯ 2膜を本実施形態では第１絶縁膜３８として形成する。この場合のＴｉＯ 2膜は、例えばＡＬＤ法により形成し、第１の実施形態と同様に、成膜原料としてＴｉＣｌ 4、および酸化剤としてＯ 3あるいはＨ 2Ｏを用いる。ＴｉＯ 2膜の膜厚は１〜１５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００４７】
次に、図８（ａ）のように、第１の実施形態で第１絶縁膜１８として示したＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）を第２絶縁膜３９として例えばＡＬＤ法により形成する。第１の実施形態と同様に、ＺｒＯ 2膜の場合、成膜原料としてＺｒ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｚｒ（ＯＣ（ＣＨ 3） 3） 4、Ｚｒ（Ｎ（ＣＨ 3） 2） 4、Ｚｒ（Ｎ（Ｃ 2Ｈ 5） 2） 4等の有機化合物の少なくとも一つを用いればよい。また、酸化剤としては、Ｏ 3やＨ 2Ｏを用いることができるが、Ｏ 3が好適である。
【００４８】
また、ＨｆＯ 2膜の場合、成膜原料としＨｆ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｈｆ（ＯＣ（ＣＨ 3） 3） 4、Ｈｆ（Ｎ（ＣＨ 3） 2） 4、Ｈｆ（Ｎ（Ｃ 2Ｈ 5） 2） 4等の有機化合物の少なくとも一つを用いればよい。また、酸化剤としては、Ｏ 3やＨ 2Ｏを用いることができるが、Ｏ 3が好適である。
【００４９】
混合酸化膜とする場合には、上記Ｚｒの有機化合物とＨｆの有機化合物を適宜混合して使用することができる。
【００５０】
Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）の膜厚は１〜１５ｎｍである。成膜温度は２５０℃〜４００℃、成膜圧力は２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００５１】
次に、Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）中の残留炭素を除去するために、酸化雰囲気中でアニール処理を行う。酸化雰囲気は、Ｏ 3、Ｏ 2プラズマあるいはＤｒｙ−Ｏ 2のいずれでも良い。アニール温度は３５０〜５００℃、アニール時間は５〜３０分間である。好適には、Ｏ 3雰囲気、４５０℃、１０分間である。
【００５２】
この後は、第１の実施形態と同じ工程に従って本発明に係わる第２の実施形態の半導体装置のキャパシタ部を得る（図８（ｂ））。
【００５３】
次に、本発明の第３の実施形態を説明する。第３の実施形態においては、第１絶縁膜及び第２絶縁膜の形成順序も第１の実施形態と同じであり、さらにその上に第３絶縁膜を設ける点のみが異なるため、その他の工程の詳細説明は省略し、第１絶縁膜、第２絶縁膜及び第３絶縁膜の形成方法についてのみ記載する。
【００５４】
第１の実施形態と同様の手順により、図４（ｂ）のように、開口部１６内部に下部電極１７を形成する。
【００５５】
この後、図９（ａ）のように、第１絶縁膜１８として例えばＡＬＤ法によりＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）を形成する。ＺｒＯ 2膜の場合、成膜原料としてＺｒの有機化合物および酸化剤を用いる。Ｚｒの有機化合物の具体例としては、Ｚｒ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｚｒ（ＯＣ（ＣＨ 3） 3） 4、Ｚｒ（Ｎ（ＣＨ 3） 2） 4、Ｚｒ（Ｎ（Ｃ 2Ｈ 5） 2） 4等が挙げられ、これらの少なくとも一つを用いればよい。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。
【００５６】
また、ＨｆＯ 2膜の場合、成膜原料としてＨｆの有機化合物および酸化剤を用いる。Ｈｆの有機化合物の具体例としては、Ｈｆ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｈｆ（ＯＣ（ＣＨ 3） 3） 4、Ｈｆ（Ｎ（ＣＨ 3） 2） 4、Ｈｆ（Ｎ（Ｃ 2Ｈ 5） 2） 4等が挙げられ、これらの少なくとも一つを用いればよい。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。
【００５７】
混合酸化膜とする場合には、上記Ｚｒの有機化合物とＨｆの有機化合物を適宜混合して使用することができる。
【００５８】
Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）の膜厚は１〜１５ｎｍである。成膜温度は２５０℃〜４００℃、成膜圧力は２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００５９】
次に、Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）中の残留炭素を除去するために、酸化雰囲気中でアニール処理を行う。酸化雰囲気は、Ｏ 3、Ｏ 2プラズマあるいはＤｒｙ−Ｏ 2のいずれでも良い。アニール温度は３５０〜５００℃、アニール時間は５〜３０分間である。好適には、Ｏ 3雰囲気、４５０℃、１０分間である。
【００６０】
この後、第１の実施形態において第２絶縁膜１９として用いたＴｉＯ 2膜を、例えばＡＬＤ法により形成する。成膜原料としては例えばＴｉＣｌ 4と酸化剤であるＯ 3またはＨ 2Ｏを用いることができる。ＴｉＯ 2膜の膜厚は１〜１５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００６１】
次に、図６に示すように、第１絶縁膜１８と同様にＺｒｘＨｆ１−ｘＯ 2膜（ここで、０≦ｘ≦１）を第３絶縁膜５８として、例えばＡＬＤ法により再度第２絶縁膜１９上に形成する。成膜原料には上述の１回目の第１の絶縁膜形成時と同じものを用いてもよいし、変更してもよい。即ち、第１の絶縁膜と第３の絶縁膜の組成は同じでも相違していてもよい。
【００６２】
次に、第３絶縁膜５８としてのＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）中の残留炭素を除去するために、酸化雰囲気中でアニール処理を行う。酸化条件は第１回目の第１絶縁膜成膜後に行われたものと同じであり、Ｏ 3、Ｏ 2プラズマあるいはＤｒｙ−Ｏ 2のいずれの酸化雰囲気で、アニール温度は３５０〜５００℃、アニール時間は５〜３０分間である。好適には、Ｏ 3雰囲気、４５０℃、１０分間である。
【００６３】
この後は、第１の実施形態と同じ工程に従って本発明に係わる第３の実施形態の半導体装置のキャパシタ部を得る（図９（ｂ））。
【００６４】
以上の第１、２、３の実施形態のキャパシタのリーク電流特性を図１０、１１に、また単位容量値を図１２に示す。図１０、１１は、いずれも第１の絶縁膜がＺｒＯ 2膜の例であるが、ＨｆＯ 2膜を使用した場合も殆ど同等である。いずれのリーク電流特性も電圧依存性が小さく、かつ第１の従来例（図１５参照）に比べて低レベルに抑えられていることがわかる。また、単位容量値は第２の従来例（図１２参照）に比べて大きくなっていることがわかる。なお、第３の実施形態では、第１および２の実施形態に比べて単位容量値は多少小さくなっている。これは、容量絶縁膜が３層構造であるため厚みが厚いこと、比誘電率の高いＨｆＯ 2膜の容量絶縁膜の総厚に対する割合が小さいことに対応している。リーク電流特性に殆ど相違がないことから、２層構造の方が有利といえる。
【００６５】
第１の絶縁膜および第２の絶縁膜材料として共に有機金属化合物を使用する場合は、各々に対応する金属酸化物を成膜後別々にアニール処理してもよいが、各々に対応する金属酸化物を積層後一括してアニール処理することも可能である。また、第３の実施形態に示したようにＴｉＣｌ 4を原料として使用した容量絶縁膜を中間層として含有する場合にも、最終の酸化物を成膜後一括アニールすることができる。即ち、本発明の容量絶縁膜を複数積層構造とするキャパシタの製造方法では、最終の有機金属化合物を原料として酸化物を成膜後アニール処理する工程が必須であるが、それ以前の酸化物成膜後にはアニール処理をしなくてもよい。
【００６６】
【発明の効果】
本発明のキャパシタ及びその製造方法においては、有機金属化合物原料を成膜して得られるＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）とＴｉを含有する金属酸化膜との積層膜を容量絶縁膜として用い、かつ、容量絶縁膜中の残留炭素を酸化雰囲気中のアニールにより除去しているために、誘電率が高く、しかもリーク電流およびその温度依存性の小さい容量絶縁膜とすることができ、ＤＲＡＭに最適なキャパシタを提供することができる。
【００６７】
また、容量絶縁膜の原料として液体または気体で成膜チャンバー内に供給できるものを使用するため、原料の供給が安定し、その結果特性の均一なキャパシタを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のキャパシタの製造方法を示す製造工程断面図である。
【図２】図１に続く製造方法を示す製造工程断面図である。
【図３】図２に続く製造方法を示す製造工程断面図である。
【図４】図３に続く製造方法を示す製造工程断面図である。
【図５】図４に続く製造方法を示す製造工程断面図である。
【図６】図５に続く製造方法を示す製造工程断面図である。
【図７】本発明の第２の実施形態のキャパシタの製造方法を示す製造工程断面図である。
【図８】図７に続く製造方法を示す製造工程断面図である。
【図９】本発明の第３の実施形態のキャパシタの製造方法を示す製造工程断面図である。
【図１０】本発明の第１、２の実施形態のキャパシタのリーク特性を示すグラフである。
【図１１】本発明の第３の実施形態のキャパシタのリーク特性を示すグラフである。
【図１２】本発明の第１、２、３の実施形態及び第１、２の従来例のキャパシタのメモリセル当たりの容量値を比較するためのグラフである。
【図１３】第１の従来例のキャパシタの製造方法を示す製造工程断面図である。
【図１４】図１３に続く製造方法を示す製造工程断面図である。
【図１５】第１、２の従来例のキャパシタのリーク特性を示すグラフである。
【図１６】第２の従来例のキャパシタの製造方法を示す製造工程断面図である。
【符号の説明】
１、１０１ シリコン基板
２、１０２ 素子分離絶縁膜
３、１０３ ゲート酸化膜
４、１０４ ゲート電極
５、１０５ ＬＤＤ
６、１０６ 拡散層
７、１０７ 絶縁膜
８、１０８ コバルトサリサイド層
９、１０９ 窒化膜（Ｓｉ 3Ｎ 4）層
１０、１１０ 層間絶縁膜
１１、１１１ 接続孔
１２、１１２ タングステン層
１３、１１３ タングステンプラグ
１４、１１４ ストッパー膜
１５、１１５ 層間シリコン酸化膜
１６、１１６ 開口部
１７、１１７ 下部電極
１８、３８、１１８ 第１絶縁膜
１９、３９、１１９ 第２絶縁膜
２０、１２０ ＴｉＮ膜
２１、１２１ Ｗ膜
２２、１２２ 上部電極
２３、２５、１２３、１２ 層間絶縁膜
２４、１２４ 第１配線層
２６、１２６ 第２配線層
５８ 第３絶縁膜
【発明の属する技術分野】
本発明は、キャパシタ及びその製造方法、特に、上下電極に金属或いは金属窒化膜を用いたＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造の薄膜キャパシタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＤＲＡＭの高集積化に伴い、キャパシタ部の面積も縮小される。このため、従来の容量絶縁膜であるＳｉＯ 2よりも比誘電率の大きなＡｌ 2Ｏ 3、ＴｉＯ 2、（Ｂａ，Ｓｒ）ＴｉＯ 3及びＰｂ（Ｚｒ，Ｔｉ）Ｏ 3等が用いられている。これに加えて、リーク電流の低減のために、上下電極として貴金属を用いた高誘電率薄膜キャパシタが開発されている。
【０００３】
先ず、高誘電率薄膜キャパシタをＤＲＡＭに用いた例についてキャパシタ形成前後の工程に焦点を当てて説明する（第１の従来例）。
【０００４】
既知の方法に従って、シリコン基板１０１、素子分離絶縁膜１０２、ゲート酸化膜１０３、ゲート電極１０４、ＬＤＤ１０５、拡散層１０６、ゲート電極１０４側面の絶縁膜１０７、コバルトサリサイド層１０８、Ｓｉ 3Ｎ 4層１０９、層間絶縁膜１１０、接続孔１１１、タングステンプラグ１１３、ストッパー膜１１４、層間シリコン酸化膜１１５、開口部１１６を形成する（図１３（ａ））。
【０００５】
次に、層間シリコン酸化膜１１５上に、ＣＶＤ法あるいはスパッタ法により例えばＴｉＮ膜を成膜する。次に、エッチバック法により、層間シリコン酸化膜１１５上のＴｉＮ膜を開口部１１６内部にのみ残るように除去して、開口部１１６内部に下部電極１１７を形成する（図１３（ｂ））。なお、エッチバックを施す際には、開口したキャパシタ領域をレジスト膜（図示せず）で埋め込んでおくことにより下部電極１１７を保護する。エッチバック終了後、レジスト膜は除去する。
【０００６】
次に、容量絶縁膜１１９としてＴｉＯ 2膜を、例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する（図１４（ａ））。成膜原料はＴｉＣｌ 4とＨ 2Ｏを用いる。Ｈ 2Ｏの代わりにＯ 3を用いることも出来る。ＴｉＯ 2膜の膜厚は１０〜３０ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【０００７】
次に、上部電極１２２として例えばＷ／ＴｉＮ積層膜（下層がＴｉＮ１２０、上層がＷ１２１）をＣＶＤ法、スパッタ法、あるいはＡＬＤ法により形成する。次に、上記上部電極１２２を例えばドライエッチング法により所望の形状に加工するとキャパシタが得られる（図１４（ｂ））。
【０００８】
このキャパシタのリーク特性を図１５（ａ）に示す。図からどの測定温度においてもリーク電流が電圧に対して大きく増加し、かつ、高温で顕著に高いリーク電流となっており、ＤＲＡＭに要求されるデータ保持特性を満たすことはできない。
【０００９】
次に、上記第１の従来例のリーク特性を改善した例を第２の従来例として、説明する。第２の従来例においては、容量絶縁膜の形成方法を除いては第１の従来例とほぼ同一であるため、その詳細は省略する。
【００１０】
第１の従来例と同様の手順により、図１３（ｂ）に示すようにＭＯＳＦＥＴ部〜下部電極部を形成する。
【００１１】
次に、第１容量絶縁膜２１８として例えばＡＬＤ法によりＡｌ 2Ｏ 3膜を形成する。成膜原料はトリメチルアルミニウム（Ｔｒｉｍｅｔｈｙｌ ａｌｕｍｉｎｉｕｍ、ＴＭＡ）およびＨ 2ＯあるいはＯ 3を用いる。Ａｌ 2Ｏ 3膜の膜厚は１〜５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００１２】
次に、第２の容量絶縁膜２１９としてＴｉＯ 2膜を、例えばＡＬＤ法により形成する（図１６（ａ））。成膜原料はＴｉＣｌ 4とＨ 2Ｏを用いる。Ｈ 2Ｏの代わりにＯ 3を用いることも出来る。ＴｉＯ 2膜の膜厚は１〜１５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００１３】
次に、上部電極１２２として例えばＷ／ＴｉＮ積層膜をＣＶＤ法、スパッタ法、あるいはＡＬＤ法により形成する。次に、上記上部電極１２２を例えばドライエッチング法により所望の形状に加工する（図１６（ｂ））。以上により、第２の従来例のキャパシタを得る。
【００１４】
このキャパシタのリーク特性を図１５（ｂ）に示す。図からどの測定温度においてもリーク電流が第１の従来例と比較して大幅に改善されていることがわかる。しかしながら、図１２に示す単位容量が第１の従来例と比較して大幅に小さくなってしまっている。
【００１５】
以上の他に、高容量、低リーク電流のキャパシタ絶縁膜として酸化ジルコニウム（ＺｒＯ 2）―酸化チタン―酸化ジルコニウム、または、酸化ハフニウム（ＨｆＯ 2）―酸化チタン―酸化ハフニウムが有効である旨が特許文献１に記載されている。
また、本発明者は、先にリーク電流の温度依存性の小さいキャパシタとして、アルミナ膜をバリア絶縁層として用いたキャパシタを特許文献２で開示している。
【００１６】
【特許文献１】
特開平０５−１３７０６（段落番号「００３６」、図４）
【特許文献２】
特開２００２−２２２９３４（段落番号「００２９」）
【００１７】
【発明が解決しようとする課題】
しかしながら、従来例１、２に示されるキャパシタ絶縁膜は、高容量、低リーク電流を同時に満たすことはできない。特許文献１に示されるキャパシタ絶縁膜は、高容量、低リーク電流には有効であると言うものの、リーク電流の温度依存性についての記載はなく、リーク特性が具体的にどのような製造方法を用いてどの位低減されたのかが全く言及されていない。半導体デバイスの動作においては、動作温度は１５０℃程度まで保証する必要があり、特にロジック混載メモリーデバイスでは、動作温度が高くなってもキャパシタのリーク電流の増加を抑制することが強く要求されるため、高温でのリーク電流を低く抑える必要がある。また、特許文献２では、前述したようにアルミナ膜をバリア絶縁層として使用しているため、高容量を得ることはできない。
本発明の目的は、高容量、低リーク電流およびその低温度依存性を同時に満たすことのできるキャパシタ及びその製造安定性に優れた製造方法を提供することにある。
【００１９】
本発明のキャパシタの製造方法は、下部電極及び上部電極との間に複数の絶縁膜の積層膜が容量絶縁膜として形成されるキャパシタの製造方法であって、下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第１絶縁膜とする工程と、第１絶縁膜の上にＡＬＤ法により第２の金属を含有する化合物を酸化剤とともに用いて第２の金属酸化物を成膜して第２絶縁膜とする工程と、を有することを特徴とする。
【００２０】
また、上記第２絶縁膜を形成する工程の後に、第２絶縁膜の上にＡＬＤ法によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第３絶縁膜とする工程と、が続くことを特徴とする。
【００２１】
本発明のキャパシタの別の製造方法は、下部電極及び上部電極との間に複数の絶縁膜の積層膜が容量絶縁膜として形成されるキャパシタの製造方法であって、下部電極の上にＡＬＤ法により第２の金属を含有する化合物を酸化剤とともに用いて第２の金属酸化物を成膜して第１絶縁膜とする工程と、第１絶縁膜の上にＡＬＤ法によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第２絶縁膜とする工程と、を有することを特徴とする。
【００２２】
また、本発明のキャパシタの別の製造方法として、下部電極の上にＡＬＤ法により第２の金属を含有する化合物を酸化剤とともに用いて第２の金属酸化物を成膜して第１絶縁膜とする工程と、第１絶縁膜の上にＡＬＤ法によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第２絶縁膜とする工程と、を有することを特徴とする。
【００２３】
更に本発明のキャパシタの別の製造方法として、下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第１絶縁膜とする工程と、第１絶縁膜の上にＡＬＤ法により第２の金属を含む有機金属を酸化剤とともに用いて第２の金属酸化物を成膜する工程と、前記第２の金属酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第２絶縁膜とする工程と、を有することを特徴とする。
【００２４】
また、本発明のキャパシタの別の製造方法として、下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物膜の上にＡＬＤ法により第２の金属を含む有機金属を酸化剤とともに用いて第２の金属酸化物を成膜する工程と、Ｚｒ ｘ Ｈｆ １−ｘ の酸化物膜および第２の金属酸化物膜を酸化雰囲気中でアニール処理を行って各々の金属酸化物中の残留炭素を一括除去して第１および第２の絶縁膜とする工程と、を有することを特徴とする。
【００２５】
上記本発明のキャパシタの製造方法において、第２の金属はＴｉを含有するものであることを特徴とする。また、酸化剤としてＯ ３ を使用し、酸化雰囲気はＯ ３ 雰囲気であることが好ましい。
【００２６】
本発明のキャパシタでは、比誘電率が２５以上と高く、この膜中の電子の流れが温度依存性の小さいＦｏｗｌｅｒ Ｎｏｒｄｈｅｉｍ（Ｆ−Ｎ）トンネル機構あるいは直接トンネル電流機構によるものである第１の絶縁膜と、比誘電率が５０以上と更に高いが、膜中の電子の流れが温度依存性の大きい第２の絶縁膜を積層した容量絶縁膜を使用している。そのため、高容量が得られる。また、上部電極と下部電極との間に電子の流れの温度依存性が小さい絶縁膜が容量絶縁膜の一部の厚みを形成するように介在していることで、両電極間のリーク電流の温度依存性を小さく抑えることができる。
【００２７】
また、本発明のキャパシタを製造する際に、容量絶縁膜の原料として成膜チャンバー内に液体で供給できるものを使用することにより原料の供給が安定し、均一な特性を有するキャパシタが得られる。
【００２８】
【発明の実施の形態】
本発明の第１の実施形態について図１〜６の製造工程断面図を参照して説明する。
【００２９】
先ず、既知の方法に従って、シリコン基板１上の素子分離絶縁膜２で分離された領域に、ゲート酸化膜３、ゲート電極４を形成する（図１（ａ））。
次に、ゲート電極４の両下脇にＬＤＤ５、拡散層６を形成して（図１（ｂ））、ＭＯＳＦＥＴを作成する。更に、既知のサリサイド（Ｓｅｌｆ ＡｌｉｇｎｅｄＳｉｌｉｃｉｄｅ；Ｓａｌｉｃｉｄｅ）形成手法に従って、ゲート電極４上、および拡散層６上にコバルトサリサイド層８を形成する（図１（ｃ））。上記コバルトサリサイド層形成の手順は以下の通りである。
上記ＭＯＳＦＥＴの上面をＣＶＤ法などによりＳｉＯ 2から成る絶縁膜７により覆った後、エッチバック法によりゲート電極４側面に絶縁膜７を残しつつ、ゲート電極４および拡散層６の上面部分を露出させる（図１（ｂ））。この後、全面をスパッタ法によりコバルト膜で覆う。この後、ＲＴＡ法（ＲａｐｉｄＴｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）による熱処理を行うことにより、上記ゲート電極４および拡散層６の上面露出Ｓｉ部分と、その上層のコバルト層を反応させ、コバルトシリサイド層８を形成する。このとき、上記素子分離絶縁膜２及び絶縁膜７の上部に存在するコバルト層は未反応で残存しており、次に行うウエットエッチングにより上記未反応コバルト層のみを除去する。これによりコバルトサリサイド層８が形成される（図１（ｃ））。
この後、ＣＶＤ法などによりＳｉ 3Ｎ 4層９ならびにＳｉＯ 2からなる層間絶縁膜１０を成膜する。次に、上記層間絶縁膜１０を貫通する接続孔１１を開口する（図２（ａ）、（ｂ））。
【００３０】
続いて、接続孔の開口した上記層間絶縁膜１０上にタングステン層１２をＣＶＤ法により堆積する（図２（ｃ））。
【００３１】
次に、上記タングステン層１２をエッチバック法により層間絶縁膜１０を露出させ、タングステンプラグ１３を接続孔１１内に形成する（図３（ａ））。
次に、Ｓｉ 3Ｎ 4層からなるストッパー膜１４を成膜する（図３（ｂ））。さらに、ストッパー膜１４上にプラズマＣＶＤ法により層間シリコン酸化膜１５を堆積し、下部電極と接続されるタングステンプラグ１３の上面が露出するように層間シリコン酸化膜１５をパターニングして、キャパシタ形成領域を構成する開口部１６を形成する（図４（ａ））。
【００３２】
次に、層間シリコン酸化膜１５上に、ＣＶＤ法あるいはスパッタ法により下部電極用の膜を成膜する。この膜の具体例としては、Ｔｉ膜、ＴｉＮ膜、Ｗ膜、ＷＮ膜，Ｒｕ膜、Ｐｔ膜、Ｉｒ膜およびこれらの積層膜等が挙げられるが、これらに限定されるものではない。これらの中でも特にＴｉＮ膜が下地の層間シリコン酸化膜１５との密着性が良好であるため好ましい。
次に、エッチバック法により、層間シリコン酸化膜１５上の下部電極用膜を開口部１６内部にのみ残るように除去して、開口部１６内部に下部電極１７を形成する（図４（ｂ））。なお、エッチバックを施す際には、開口したキャパシタ領域をレジスト膜（図示せず）で埋め込んでおくことにより下部電極１７を保護する。エッチバック終了後、レジスト膜は除去する。
【００３３】
次に、第１容量絶縁膜層として例えばＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）からなる第１容量絶縁膜１８を形成する。即ち、ＺｒＯ 2膜、ＨｆＯ 2膜およびこれらの混合酸化膜のいずれかよりなる。本発明者は、当初これらの膜もリーク電流の温度依存性が大きいと考えていたが、詳細に検討した結果、室温でのリーク電流の絶対値が小さいのみならず、その温度依存性も他の比誘電率が比較的高い金属酸化膜に比べて著しく小さいことを見出した。
【００３４】
ＺｒＯ 2膜の場合、成膜原料としてＺｒの有機化合物および酸化剤を用いる。Ｚｒの有機化合物の具体例としては、Ｚｒ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｚｒ（ＯＣ（ＣＨ 3） 3） 4、Ｚｒ（Ｎ（ＣＨ 3） 2） 4、Ｚｒ（Ｎ（Ｃ 2Ｈ 5） 2） 4等が挙げられ、これらの少なくとも一つを用いればよい。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。
【００３５】
また、ＨｆＯ 2膜の場合、成膜原料としてＨｆの有機化合物および酸化剤を用いる。Ｈｆの有機化合物の具体例としては、Ｈｆ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｈｆ（ＯＣ（ＣＨ 3） 3） 4、Ｈｆ（Ｎ（ＣＨ 3） 2） 4、Ｈｆ（Ｎ（Ｃ 2Ｈ 5） 2） 4等が挙げられ、これらの少なくとも一つを用いればよい。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。
【００３６】
混合酸化膜とする場合には、上記Ｚｒの有機化合物とＨｆの有機化合物を適宜混合して使用することができる。
【００３７】
Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）の原料として上記有機化合物を使用する理由は、成膜チャンバー内に液体または気体で供給できるためである。これらの原料は、外部より配管を通して成膜チャンバー内に導入される。成膜チャンバー内は減圧雰囲気となっているため、液体原料は成膜チャンバー手前で気化し、気体とした導入される。これに対して、後述するＴｉＯ 2膜の材料としては塩化物が使用可能であるが、ＺｒやＨｆの塩化物、即ち塩化ジルコニウムや塩化ハフニウムは昇華性の固体である。昇華性固体は粉末状であるため、使用に伴いその粒径が小さくなる。これに伴い粉末の表面積が変化するため昇華量も経時変化する。そのため、原料の安定供給が困難である。液体原料を使用することにより製造条件を安定させることができる。なお、常温で昇華性でない固体の原料は、原料貯蔵容器を加温することにより液体または気体とし、成膜チャンバー内に保温された配管により供給することができる。
ＺｒｘＨｆ１−ｘＯ 2膜（ここで、０≦ｘ≦１）の膜厚は１〜１５ｎｍである。成膜温度は２５０℃〜４００℃、成膜圧力は２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００３８】
次に、Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）中の残留炭素を除去するために、酸化雰囲気中でアニール処理を行う。酸化雰囲気は、Ｏ 3、Ｏ 2プラズマあるいはＤｒｙ−Ｏ 2のいずれでも良い。アニール温度は３５０〜５００℃、アニール時間は５〜３０分間である。好適には、Ｏ 3雰囲気、４５０℃、１０分間である。残留炭素を除去する理由は、膜中に炭素が残存するとキャパシタのリーク電流が増加するためである。
【００３９】
次に、上記第１容量絶縁膜１８上に第２容量絶縁膜１９として、ＴｉＯ 2膜を例えばＡＬＤ法により形成する（図５（ａ））。成膜原料としてはＴｉの化合物と酸化剤を用いる。Ｔｉの化合物の具体例としては、Ｔｉ（Ｏ−ｉ−Ｃ 3Ｈ 7） 4、Ｔｉ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｔｉ（Ｎ（ＣＨ 3） 2） 4、Ｔｉ（Ｎ（Ｃ 2Ｈ 5） 2） 4等の有機化合物を使用することもできるが、ＴｉＣｌ 4を用いることができる。その理由は、昇華性固体ではないからである。有機化合物を使用する場合は、残留炭素を除去するためのアニール処理が必要であるが、ＴｉＣｌ 4を使用する場合はアニール処理が不要であり、その分工程数を少なくすることができる。なお、有機化合物を使用する場合のアニール処理は、Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）のアニール処理条件と同様である。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。ＴｉＯ 2膜の膜厚は１〜１５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００４０】
ＴｉＯ 2膜の代わりに他のＴｉを含有する金属酸化膜であるＳｒＴｉＯ 3膜、（Ｂａ，Ｓｒ）ＴｉＯ 3膜を形成する場合には、ストロンチウム化合物、バリウム化合物をＴｉＣｌ 4と併用すればよい。
【００４１】
次に、上部電極２２用の膜を形成する。膜材質としては特に限定はなく、下部電極と同様のものが使用できるが、上部電極上に形成される層間絶縁膜との密着性が良好なものを用いることが好ましい。例えばＴｉＮ膜２０及びＷ膜２１の積層膜をＣＶＤ法、スパッタ法、あるいはＡＬＤ法により形成することができる（図５（ｂ））。
【００４２】
次に、上記上部電極２２をその下の第２絶縁膜１９、第１絶縁膜１８と共に、例えばドライエッチング法により所望の形状に加工する。以上により、本発明にかかわる半導体装置のキャパシタ部を得る。
【００４３】
次に、既知の方法によりキャパシタ部上に層間絶縁膜２３、第１配線層２４、層間絶縁膜２５、第２配線層２６を順次形成、加工し所望の半導体デバイスを得る（図６（ａ）、（ｂ））。
【００４４】
次に、本発明の第２の実施形態を説明する。第２の実施形態においては、第１容量絶縁膜及び第２容量絶縁膜の形成方法を除く部位は第１の実施形態と同じであるため、その詳細は省略し、第１容量絶縁膜及び第２容量絶縁膜の形成方法についてのみ記載する。
【００４５】
第１の実施形態と同様の手順により、図７（ａ）のように、開口部１６内部に下部電極１７を形成する。
【００４６】
この後、図７（ｂ）のように、第１の実施形態では第２絶縁膜として形成したＴｉＯ 2膜を本実施形態では第１絶縁膜３８として形成する。この場合のＴｉＯ 2膜は、例えばＡＬＤ法により形成し、第１の実施形態と同様に、成膜原料としてＴｉＣｌ 4、および酸化剤としてＯ 3あるいはＨ 2Ｏを用いる。ＴｉＯ 2膜の膜厚は１〜１５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００４７】
次に、図８（ａ）のように、第１の実施形態で第１絶縁膜１８として示したＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）を第２絶縁膜３９として例えばＡＬＤ法により形成する。第１の実施形態と同様に、ＺｒＯ 2膜の場合、成膜原料としてＺｒ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｚｒ（ＯＣ（ＣＨ 3） 3） 4、Ｚｒ（Ｎ（ＣＨ 3） 2） 4、Ｚｒ（Ｎ（Ｃ 2Ｈ 5） 2） 4等の有機化合物の少なくとも一つを用いればよい。また、酸化剤としては、Ｏ 3やＨ 2Ｏを用いることができるが、Ｏ 3が好適である。
【００４８】
また、ＨｆＯ 2膜の場合、成膜原料としＨｆ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｈｆ（ＯＣ（ＣＨ 3） 3） 4、Ｈｆ（Ｎ（ＣＨ 3） 2） 4、Ｈｆ（Ｎ（Ｃ 2Ｈ 5） 2） 4等の有機化合物の少なくとも一つを用いればよい。また、酸化剤としては、Ｏ 3やＨ 2Ｏを用いることができるが、Ｏ 3が好適である。
【００４９】
混合酸化膜とする場合には、上記Ｚｒの有機化合物とＨｆの有機化合物を適宜混合して使用することができる。
【００５０】
Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）の膜厚は１〜１５ｎｍである。成膜温度は２５０℃〜４００℃、成膜圧力は２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００５１】
次に、Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）中の残留炭素を除去するために、酸化雰囲気中でアニール処理を行う。酸化雰囲気は、Ｏ 3、Ｏ 2プラズマあるいはＤｒｙ−Ｏ 2のいずれでも良い。アニール温度は３５０〜５００℃、アニール時間は５〜３０分間である。好適には、Ｏ 3雰囲気、４５０℃、１０分間である。
【００５２】
この後は、第１の実施形態と同じ工程に従って本発明に係わる第２の実施形態の半導体装置のキャパシタ部を得る（図８（ｂ））。
【００５３】
次に、本発明の第３の実施形態を説明する。第３の実施形態においては、第１絶縁膜及び第２絶縁膜の形成順序も第１の実施形態と同じであり、さらにその上に第３絶縁膜を設ける点のみが異なるため、その他の工程の詳細説明は省略し、第１絶縁膜、第２絶縁膜及び第３絶縁膜の形成方法についてのみ記載する。
【００５４】
第１の実施形態と同様の手順により、図４（ｂ）のように、開口部１６内部に下部電極１７を形成する。
【００５５】
この後、図９（ａ）のように、第１絶縁膜１８として例えばＡＬＤ法によりＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）を形成する。ＺｒＯ 2膜の場合、成膜原料としてＺｒの有機化合物および酸化剤を用いる。Ｚｒの有機化合物の具体例としては、Ｚｒ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｚｒ（ＯＣ（ＣＨ 3） 3） 4、Ｚｒ（Ｎ（ＣＨ 3） 2） 4、Ｚｒ（Ｎ（Ｃ 2Ｈ 5） 2） 4等が挙げられ、これらの少なくとも一つを用いればよい。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。
【００５６】
また、ＨｆＯ 2膜の場合、成膜原料としてＨｆの有機化合物および酸化剤を用いる。Ｈｆの有機化合物の具体例としては、Ｈｆ（ＮＣＨ 3Ｃ 2Ｈ 5） 4、Ｈｆ（ＯＣ（ＣＨ 3） 3） 4、Ｈｆ（Ｎ（ＣＨ 3） 2） 4、Ｈｆ（Ｎ（Ｃ 2Ｈ 5） 2） 4等が挙げられ、これらの少なくとも一つを用いればよい。酸化剤としてはＯ 3やＨ 2Ｏを使用することができるが、活性の強いＯ 3を使用すると低温で酸化が速やかに進行するのでより好ましい。
【００５７】
混合酸化膜とする場合には、上記Ｚｒの有機化合物とＨｆの有機化合物を適宜混合して使用することができる。
【００５８】
Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）の膜厚は１〜１５ｎｍである。成膜温度は２５０℃〜４００℃、成膜圧力は２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００５９】
次に、Ｚｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）中の残留炭素を除去するために、酸化雰囲気中でアニール処理を行う。酸化雰囲気は、Ｏ 3、Ｏ 2プラズマあるいはＤｒｙ−Ｏ 2のいずれでも良い。アニール温度は３５０〜５００℃、アニール時間は５〜３０分間である。好適には、Ｏ 3雰囲気、４５０℃、１０分間である。
【００６０】
この後、第１の実施形態において第２絶縁膜１９として用いたＴｉＯ 2膜を、例えばＡＬＤ法により形成する。成膜原料としては例えばＴｉＣｌ 4と酸化剤であるＯ 3またはＨ 2Ｏを用いることができる。ＴｉＯ 2膜の膜厚は１〜１５ｎｍである。成膜温度および圧力は、それぞれ２５０℃〜４００℃および２５ｍＴｏｒｒ〜１０００ｍＴｏｒｒである。
【００６１】
次に、図６に示すように、第１絶縁膜１８と同様にＺｒｘＨｆ１−ｘＯ 2膜（ここで、０≦ｘ≦１）を第３絶縁膜５８として、例えばＡＬＤ法により再度第２絶縁膜１９上に形成する。成膜原料には上述の１回目の第１の絶縁膜形成時と同じものを用いてもよいし、変更してもよい。即ち、第１の絶縁膜と第３の絶縁膜の組成は同じでも相違していてもよい。
【００６２】
次に、第３絶縁膜５８としてのＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）中の残留炭素を除去するために、酸化雰囲気中でアニール処理を行う。酸化条件は第１回目の第１絶縁膜成膜後に行われたものと同じであり、Ｏ 3、Ｏ 2プラズマあるいはＤｒｙ−Ｏ 2のいずれの酸化雰囲気で、アニール温度は３５０〜５００℃、アニール時間は５〜３０分間である。好適には、Ｏ 3雰囲気、４５０℃、１０分間である。
【００６３】
この後は、第１の実施形態と同じ工程に従って本発明に係わる第３の実施形態の半導体装置のキャパシタ部を得る（図９（ｂ））。
【００６４】
以上の第１、２、３の実施形態のキャパシタのリーク電流特性を図１０、１１に、また単位容量値を図１２に示す。図１０、１１は、いずれも第１の絶縁膜がＺｒＯ 2膜の例であるが、ＨｆＯ 2膜を使用した場合も殆ど同等である。いずれのリーク電流特性も電圧依存性が小さく、かつ第１の従来例（図１５参照）に比べて低レベルに抑えられていることがわかる。また、単位容量値は第２の従来例（図１２参照）に比べて大きくなっていることがわかる。なお、第３の実施形態では、第１および２の実施形態に比べて単位容量値は多少小さくなっている。これは、容量絶縁膜が３層構造であるため厚みが厚いこと、比誘電率の高いＨｆＯ 2膜の容量絶縁膜の総厚に対する割合が小さいことに対応している。リーク電流特性に殆ど相違がないことから、２層構造の方が有利といえる。
【００６５】
第１の絶縁膜および第２の絶縁膜材料として共に有機金属化合物を使用する場合は、各々に対応する金属酸化物を成膜後別々にアニール処理してもよいが、各々に対応する金属酸化物を積層後一括してアニール処理することも可能である。また、第３の実施形態に示したようにＴｉＣｌ 4を原料として使用した容量絶縁膜を中間層として含有する場合にも、最終の酸化物を成膜後一括アニールすることができる。即ち、本発明の容量絶縁膜を複数積層構造とするキャパシタの製造方法では、最終の有機金属化合物を原料として酸化物を成膜後アニール処理する工程が必須であるが、それ以前の酸化物成膜後にはアニール処理をしなくてもよい。
【００６６】
【発明の効果】
本発明のキャパシタ及びその製造方法においては、有機金属化合物原料を成膜して得られるＺｒ XＨｆ1-XＯ 2膜（ここで、０≦ｘ≦１）とＴｉを含有する金属酸化膜との積層膜を容量絶縁膜として用い、かつ、容量絶縁膜中の残留炭素を酸化雰囲気中のアニールにより除去しているために、誘電率が高く、しかもリーク電流およびその温度依存性の小さい容量絶縁膜とすることができ、ＤＲＡＭに最適なキャパシタを提供することができる。
【００６７】
また、容量絶縁膜の原料として液体または気体で成膜チャンバー内に供給できるものを使用するため、原料の供給が安定し、その結果特性の均一なキャパシタを得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態のキャパシタの製造方法を示す製造工程断面図である。
【図２】図１に続く製造方法を示す製造工程断面図である。
【図３】図２に続く製造方法を示す製造工程断面図である。
【図４】図３に続く製造方法を示す製造工程断面図である。
【図５】図４に続く製造方法を示す製造工程断面図である。
【図６】図５に続く製造方法を示す製造工程断面図である。
【図７】本発明の第２の実施形態のキャパシタの製造方法を示す製造工程断面図である。
【図８】図７に続く製造方法を示す製造工程断面図である。
【図９】本発明の第３の実施形態のキャパシタの製造方法を示す製造工程断面図である。
【図１０】本発明の第１、２の実施形態のキャパシタのリーク特性を示すグラフである。
【図１１】本発明の第３の実施形態のキャパシタのリーク特性を示すグラフである。
【図１２】本発明の第１、２、３の実施形態及び第１、２の従来例のキャパシタのメモリセル当たりの容量値を比較するためのグラフである。
【図１３】第１の従来例のキャパシタの製造方法を示す製造工程断面図である。
【図１４】図１３に続く製造方法を示す製造工程断面図である。
【図１５】第１、２の従来例のキャパシタのリーク特性を示すグラフである。
【図１６】第２の従来例のキャパシタの製造方法を示す製造工程断面図である。
【符号の説明】
１、１０１ シリコン基板
２、１０２ 素子分離絶縁膜
３、１０３ ゲート酸化膜
４、１０４ ゲート電極
５、１０５ ＬＤＤ
６、１０６ 拡散層
７、１０７ 絶縁膜
８、１０８ コバルトサリサイド層
９、１０９ 窒化膜（Ｓｉ 3Ｎ 4）層
１０、１１０ 層間絶縁膜
１１、１１１ 接続孔
１２、１１２ タングステン層
１３、１１３ タングステンプラグ
１４、１１４ ストッパー膜
１５、１１５ 層間シリコン酸化膜
１６、１１６ 開口部
１７、１１７ 下部電極
１８、３８、１１８ 第１絶縁膜
１９、３９、１１９ 第２絶縁膜
２０、１２０ ＴｉＮ膜
２１、１２１ Ｗ膜
２２、１２２ 上部電極
２３、２５、１２３、１２ 層間絶縁膜
２４、１２４ 第１配線層
２６、１２６ 第２配線層
５８ 第３絶縁膜
Claims (13)
- 下部電極及び上部電極との間に複数の絶縁膜の積層膜が容量絶縁膜として形成されるキャパシタの製造方法であって、前記下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、前記Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第１絶縁膜とする工程と、前記第１容量絶縁膜の上にＡＬＤ法により第２の金属を含有する化合物を酸化剤とともに用いて第２の金属酸化物を成膜して第２絶縁膜とする工程と、を有することを特徴とするキャパシタの製造方法。
- 前記第２絶縁膜を形成する工程の後に、前記第２絶縁膜の上にＡＬＤ法によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、前記Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第３絶縁膜とする工程と、が続くことを特徴とする請求項１記載のキャパシタの製造方法。
- 下部電極及び上部電極との間に複数の絶縁膜の積層膜が容量絶縁膜として形成されるキャパシタの製造方法であって、前記下部電極の上にＡＬＤ法により第２の金属を含有する化合物を酸化剤とともに用いて第２の金属酸化物を成膜して第１絶縁膜とする工程と、前記第１絶縁膜の上にＡＬＤ法によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、前記Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第２絶縁膜とする工程と、を有することを特徴とするキャパシタの製造方法。
- 下部電極及び上部電極との間に複数の絶縁膜の積層膜が容量絶縁膜として形成されるキャパシタの製造方法であって、前記下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、前記Ｚｒ ｘ Ｈｆ １−ｘ の酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第１絶縁膜とする工程と、前記第１絶縁膜の上にＡＬＤ法により第２の金属を含む有機金属を酸化剤とともに用いて第２の金属酸化物を成膜する工程と、前記第２の金属酸化物を酸化雰囲気中でアニール処理を行って膜中の残留炭素を除去して第２絶縁膜とする工程と、を有することを特徴とするキャパシタの製造方法。
- 下部電極及び上部電極との間に複数の絶縁膜の積層膜が容量絶縁膜として形成されるキャパシタの製造方法であって、前記下部電極の上にＡＬＤ法（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によりＺｒ供給原料にＺｒ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｚｒ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｚｒ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つとＨｆ供給原料にＨｆ（ＮＣＨ 3 Ｃ 2 Ｈ 5 ） 4 、Ｈｆ（Ｎ（ＣＨ 3 ） 2 ） 4 、Ｈｆ（Ｎ（Ｃ 2 Ｈ 5 ） 2 ） 4 のうちの少なくとも一つを酸化剤とともに用いてＺｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）を成膜する工程と、前記Ｚｒ ｘ Ｈｆ １−ｘ の酸化物膜の上にＡＬＤ法により第２の金属を含む有機金属を酸化剤とともに用いて第２の金属酸化物を成膜する工程と、前記Ｚｒ ｘ Ｈｆ １−ｘ の酸化物および第２の金属酸化物膜を酸化雰囲気中でアニール処理を行って各々の金属酸化物膜中の残留炭素を一括除去して第１および第２の絶縁膜とする工程と、を有することを特徴とするキャパシタの製造方法。
- 前記第２の金属はＴｉを含有するものであることを特徴とする請求項１乃至５のいずれか一に記載のキャパシタの製造方法。
- 前記酸化剤としてＯ 3 を使用することを特徴とする請求項１乃至６のいずれか一に記載のキャパシタの製造方法。
- 前記酸化雰囲気はＯ 3 雰囲気であることを特徴とする請求項１乃至７のいずれか一に記載のキャパシタの製造方法。
- 前記下部電極及び上部電極が金属膜で形成されることを特徴とする請求項１乃至８のいずれかひとつに記載の半導体装置の製造方法。
- 前記残留炭素を除去する工程を３５０−５００℃で行うことを特徴とする請求項１乃至９のいずれかひとつに記載の半導体装置の製造方法。
- 前記Ｚｒ ｘ Ｈｆ １−ｘ の酸化物（ここで、０≦ｘ≦１）および前記第二の金属膜の膜厚がそれぞれ１−１５ｎｍである請求項１乃至１０のいずれか一つに記載のキャパシタの製造方法。
- 前記下部電極がＴｉＮであり、前記上部電極がＴｉＮとＷで構成されていることを特徴とする請求項９に記載のキャパシタの製造方法
- ゲート電極及び拡散層上にコバルトシリサイドを形成し、前記コバルトシリサイドと前記下部電極をタングステンプラグによって接続したことを特徴とする請求項１乃至１２のいずれか一つに記載のキャパシタの製造方法。
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| US8575753B2 (en) * | 2009-05-27 | 2013-11-05 | Samsung Electronics Co., Ltd. | Semiconductor device having a conductive structure including oxide and non oxide portions |
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