KR101234690B1 - 유전막을 갖는 반도체 소자 및 그 형성방법 - Google Patents

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Abstract

반도체 소자의 형성방법이 제공된다. 상기 반도체 소자의 형성방법은 반도체 기판을 반응 챔버에 로딩하는 것, 그리고 상기 반응 챔버에 하프늄 및 지르코늄을 포함하는 금속 유기 전구체를 공급하여 상기 반도체 기판 상에 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)을 형성하는 것을 포함한다.
하프늄-지르코늄 산화막, 정방정계 결정구조

Description

유전막을 갖는 반도체 소자 및 그 형성방법{SEMICONDUCTOR DEVICE HAVING DIELECTRIC LAYER AND METHOD FOR FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자의 유전막 형성방법을 설명하기 위한 흐름도이다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
도 3a 내지 3c는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성방법을 설명하기 위한 단면도이다.
*도면의 주요부분에 대한 부호의 설명*
100: 반도체 기판 110: 층간 절연막
120: 콘택 플러그 130: 식각저지막
132: 주형 산화막 134: 하드 마스크 패턴
140: 하부전극 150: 하프늄-지르코늄 산화막
160: 상부전극
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 유전막을 갖는 반도체 소자의 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, DRAM 소자의 커패시터는 단위 면적당 더욱 큰 커패시턴스(capacitance)가 요구되고 있다. 상기 커패시턴스(capacitance)를 증가시키는 방법에는 유전막의 두께를 감소시키는 방법, 상부전극과 하부전극의 표면적을 증가시키는 방법 그리고 유전율이 큰 유전막을 사용하는 방법이 있다. 상부전극과 하부전극의 표면적을 증가시키는 방법은 한계에 도달하였다. 상기 커패시터의 유전막의 두께를 감소시키는 방법은 두께 감소에 따른 터널링에 의한 누설전류가 증가하는 문제점을 갖는다. 누설전류를 감소시키기 위하여 유전율이 8 이상인 고유전막(high-k dielectric layer)이 개발되고 있다. 집적도가 높은 반도체 소자에 사용되는 커패시터의 고유전막은 6Å 정도의 등가산화막 두께(Equivalent Oxide Thickness:EOT)가 필요하다.
현재 반도체 소자의 커패시터에 사용되고 있는 고유전막 중 유전율이 높은 것은 유전율이 40인 정방정계(tetragonal)의 결정구조를 갖는 지르코늄 산화막(ZrO2)이 있다. 상기 지르코늄 산화막은 8Å의 등가산화막 두께에서 만족할 만한 누설전류 특성을 나타내고 있으나, 8Å 미만의 등가산화막 두께에서는 누설전류가 증가하여 사용할 수 없다. 한편, 정방정계 결정구조를 갖는 하프늄 산화막(HfO2)은 상기 지르코늄 산화막과 유사한 누설전류 특성을 갖으며, 유전율이 70인 것으로 알려져 있다. 하지만, 반도체 소자에서 적용 가능한 300℃ 이하의 증착 온도에서 단 사정계(monoclinic) 하프늄 산화막이 형성되며, 정방정계 하프늄 산화막을 형성하는 것은 어려움이 있다.
본 발명의 목적은 고유전율을 갖는 반도체 소자의 유전막 형성방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 유전막 형성방법을 이용하는 반도체 소자의 커패시터를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 유전막 형성방법을 이용하는 반도체 소자의 커패시터 형성방법을 제공하는 것이다.
본 발명의 실시예는 반도체 소자 및 그 형성방법을 제공한다.
상기 반도체 소자의 형성방법은 반도체 기판을 반응 챔버에 로딩하는 것 그리고 상기 반응 챔버에 하프늄 및 지르코늄을 포함하는 금속 유기 전구체를 공급하여 상기 반도체 기판 상에 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)을 형성하는 것을 포함한다.
상기 반도체 소자의 형성방법은 상기 하프늄-지르코늄 산화막(HfXZr1-XO)을 형성한 후, 상기 반도체 기판에 급속 열처리 공정을 진행하는 것을 더 포함할 수 있다.
상기 급속 열처리 공정을 진행하는 것은 500~700℃의 온도에서 진행할 수 있 다.
상기 반도체 소자의 형성방법은 상기 급속 열처리 공정을 진행한 후, 상기 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)을 재산화하는 것을 더 포함할 수 있다.
상기 하프늄-지르코늄 산화막(HfXZr1-XO)을 형성하는 것은 상기 하프늄 및 지르코늄을 포함하는 금속 유기 전구체와 산화제를 반응시키는 것을 포함한다.
상기 금속 유기 전구체는 테트라키스 에틸 메틸 아미노 하프늄[Hf(N(CH3)(C2H5))4]와 테트라키스 에틸 메틸 아미노 지르코늄[Zr(N(CH3)(C2H5))4]을 포함한다.
상기 테트라키스 에틸 메틸 아미노 하프늄[Hf(N(CH3)(C2H5))4]에 대한 테트라키스 에틸 메틸 아미노 지르코늄[Zr(N(CH3)(C2H5))4]의 몰비율이 1 이상일 수 있다.
상기 하프늄-지르코늄 산화막(HfXZr1-XO)에서 X는 0.5 이하일 수 있다.
상기 반도체 소자의 형성방법에 있어서, 상기 반도체 기판은 하부전극을 포함하되, 상기 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)은 상기 하부전극 상에 형성되고, 상기 하프늄-지르코늄 산화막(HfXZr1 - XO) 상에 상부전극을 형성하는 것을 더 포함할 수 있다.
상기 반도체 소자는 도전 영역을 포함하는 반도체 기판, 상기 도전 영역 상에 제공된 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1) 및 상기 하프늄-지르코늄 산화막(HfXZr1 - XO) 상의 도전막을 포함한다.
상기 반도체 소자의 상기 하프늄-지르코늄 산화막(HfXZr1-XO)에서 X는 0.5 이하일 수 있다.
이하, 본 발명의 실시예에 따른 반도체 소자 및 그 형성방법을 첨부한 도면을 참조하여 상세히 설명한다. 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 발명의 실시예는 하프늄-지르코늄 산화막에 관한 것으로, 특히 하프늄-지르코늄 산화막이 커패시터의 유전막에 사용되는 경우를 예로 들어 설명한다. 상기 하프늄-지르코늄 산화막은 커패시터의 유전막뿐만 아니라 반도체 소자에 사용되는 여러 종류의 절연막에 이용될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 유전막 형성방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 반응 챔버에 반도체 기판을 로딩한다(S100). 상기 반응 챔버에 하프늄-지르코늄 전구체를 공급한다(S112). 상기 하프늄-지르코늄 전구체는 테트라키스 에틸 메틸 아미노 하프늄[Hf(N(CH3)(C2H5))4]와 테트라키스 에틸 메틸 아미노 지르코늄[Zr(N(CH3)(C2H5))4]을 포함할 수 있다. 테트라키스 에틸 메틸 아미노 하프늄[Hf(N(CH3)(C2H5))4]에 대한 테트라키스 에틸 메틸 아미노 지르코늄[Zr(N(CH3)(C2H5))4]의 몰비율은 1 이상일 수 있다. 상기 하프늄-지르코늄 전구체는 상기 반도체 기판 상에 부착된다. 부착되지 않은 하프늄-지르코늄 전구체는 퍼지(purge) 가스에 의해 제거될 수 있다(S114). 상기 반응 챔버에 산화제(O3)를 공급한다(S116). 상기 산화제와 하프늄-지르코늄 전구체가 반응하여 하프늄-지르코늄 산화막(HfXZr1 -XO; 0＜X＜1)이 형성된다. 상기 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)에서 X가 0.5 이하인 경우 정방정계의 결정구조를 가질 수 있다. 상기 반응 챔버에 퍼지(purge) 가스를 공급하여 반응 부산물을 제거한다(S118). 상기 퍼지 가스는 불활성 가스 예컨대, 아르곤(Ar) 가스를 포함할 수 있다. 상기 1~4단계(S112,S114,S116,S118)를 하나의 사이클(cycle)로 하여 반복적으로 진행할 수 있다(S110).
이어서, 상기 반도체 기판 상의 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)에 급속 열처리 공정(Rapid thermal anneal)을 진행한다(S120). 상기 급속 열처리 공정(Rapid thermal anneal)이 진행되면, 결정화가 이루어지고 하프늄-지르코늄 산 화막(HfXZr1 - XO; 0＜X＜1)의 결정 크기는 30Å~100Å이 될 수 있다. 상기 급속 열처리 공정은 500~700℃의 온도에서 진행될 수 있다. 상기 급속 열처리 공정을 진행한 후, 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)에 재산화 공정을 진행한다(S130). 상기 재산화 공정은 하프늄-지르코늄 산화막 내의 불순물 제거와 산소 결핍을 보상하기 위하여 진행될 수 있다. 상기 재산화 공정 조건은 테트라키스 에틸 메틸 아미노 하프늄[Hf(N(CH3)(C2H5))4]과 테트라키스 에틸 메틸 아미노 지르코늄[Zr(N(CH3)(C2H5))4]의 비율에 따라 달라질 수 있다. 예컨대, 상기 재산화 공정에서 산소 가스와 질소 가스의 플라즈마를 이용하는 경우, 압력 1~200Pa, RF POWER 200~500W, 온도 100~400℃ 및 공정시간 1~30분의 조건에서 진행될 수 있다. 상기 공정들에 따라 형성된 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)은 높은 유전율을 갖는다.
도 2는 본 발명의 실시예에 따른 반도체 소자의 커패시터를 설명하기 위한 단면도이다.
도 2를 참조하면, 도전 영역(105)을 갖는 반도체 기판(100) 상에 층간 절연막(110)이 제공된다. 상기 층간 절연막(110)에 상기 도전 영역(105)과 연결되는 콘택 플러그(120)가 제공된다. 상기 도전 영역(105)은 소오스 영역일 수 있다. 상기 층간 절연막(110) 상에 식각 저지막(130)이 제공될 수 있다. 상기 식각 저지막(130)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 층간 절 연막(110) 상에 상기 콘택 플러그(120)와 연결되는 실린더 형태의 하부전극(140)이 제공된다. 상기 하부전극(140)은 티타늄막, 티타늄 질화막 및 티타늄 산화질화막으로 이루어질 수 있다. 상기 하부전극(140)과 식각 저지막(130) 상에 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(150:HfXZr1 - XO; 0＜X＜1)이 제공된다. 상기 하프늄-지르코늄 산화막(150:HfXZr1 - XO; 0＜X＜1)은 X가 0.5일 때 가장 높은 유전율을 갖는다. 상기 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1) 상에 상부전극(160)이 제공된다. 상기 하부전극(140)과 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1) 그리고 상부전극(160)은 커패시터(200)를 구성한다. 상기 커패시터(200)는 하프늄-지르코늄 산화막으로 인하여 유전율이 높으며, 큰 커패시턴스를 갖는다.
도 3a 내지 3c는 본 발명의 실시예에 따른 반도체 소자의 커패시터 형성방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(100)에 도전 영역(105)이 형성된다. 상기 도전 영역(105)은 이온 주입 공정을 수행하여 형성된 소오스(source) 영역일 수 있다. 상기 반도체 기판(100) 상에 층간 절연막(110)이 형성된다. 상기 층간 절연막(110)은 화학 기상 증착(chemical vapor deposition) 또는 스핀 온 글래스(spin on glass) 방법으로 형성될 수 있다. 상기 층간 절연막(110)에 콘택 플러그(120)가 형성된다. 상기 콘택 플러그(120)는 상기 층간 절연막(110)에 콘택 홀(115)을 형성하고 도전성 물질을 증착한 후, 평탄화 공정을 진행하여 형성될 수 있다. 상기 층간 절연막(110)과 상기 콘택 플러그(120) 상에 식각저지막(130)과 주형산화막(132) 그리고 하드 마스크막이 차례로 형성된다. 상기 식각저지막(130)은 화학 기상 증착(chemical vapor deposition) 방법으로 형성된 실리콘 질화막 또는 실리콘 산화질화막일 수 있다. 상기 주형산화막(132)은 화학 기상 증착(chemical vapor deposition) 또는 스핀 온 글래스(spin on glass) 방법으로 형성될 수 있다. 상기 하드 마스크막은 화학 기상 증착 방법으로 형성된 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
상기 하드 마스크막이 포토 레지스트 패턴(미도시)에 의하여 패터닝되어 하드 마스크 패턴(134)이 형성된다. 상기 하드 마스크 패턴(134)을 마스크로 하여 주형산화막(132)과 식각저지막(130)에 실린더 형태의 개구부(opening:136)가 형성된다. 상기 개구부(136)의 바닥면과 측면에 하부전극막(140a)가 형성된다. 상기 하부전극막(140a)는 물리 기상 증착(physical vapor deposition) 또는 화학 기상 증착(chemical vapor deposition) 방법으로 형성될 수 있다. 상기 하부전극막(140a)은 티타늄막, 티타늄 질화막 및 티타늄 산화질화막으로 형성될 수 있다.
도 3b를 참조하면, 상기 하부전극막(140a) 상에 상기 개구부(136)를 채우는 희생산화막(미도시)이 형성된 후, 평탄화 공정을 진행하여 상기 주형산화막(132)이 노출된다. 상기 희생산화막과 주형산화막(132)이 습식 식각 공정으로 제거되어, 실린더 형태의 하부전극(140)이 형성된다. 상기 습식 식각 공정은 불산(HF)을 포함하는 용액을 사용할 수 있다.
도 3c를 참조하면, 상기 하부전극(140)과 상기 식각저지막(130) 상에 정방정 계의 결정구조를 갖는 하프늄-지르코늄 산화막(150:HfXZr1 - XO; 0＜X＜1)이 형성된다. 도 1에서 설명된 바와 같이, 상기 하프늄-지르코늄 산화막(150)을 형성하는 것은 상기 하부전극(140)을 갖는 반도체 기판을 반응 챔버에 로딩하는 것, 하프늄-지르코늄 전구체를 반응 챔버에 공급하는 것, 상기 반응 챔버에 공급된 산화제와 하프늄-지르코늄 전구체를 반응시키는 것을 포함할 수 있다. 상기 하프늄-지르코늄 산화막(150)이 형성된 후, 급속 열처리 공정이 500~700℃의 온도에서 진행될 수 있다. 상기 급속 열처리 공정을 진행한 후, 재산화 공정이 추가적으로 진행되어 불순물을 제거하고 산소 결핍을 보상할 수 있다.
상기 하프늄-지르코늄 산화막(150) 상에 상부전극(160)이 형성된다. 상기 상부전극(160)은 화학 기상 증착(chemical vapor deposition) 또는 물리 기상 증착(physical vapor deposition) 방법으로 형성될 수 있다. 상기 상부전극(160)은 티타늄 질화막, 폴리 실리콘 또는 텅스텐으로 형성될 수 있다. 이에 따라, 상기 하부전극(140)과 하프늄-지르코늄 산화막(150) 그리고 상부전극(160)을 포함하는 커패시터(200)가 형성된다. 상기 커패시터(200)는 상기 하프늄-지르코늄 산화막(150)으로 인하여 큰 커패시턴스와 높은 유전율을 갖으며, 누설 전류 특성이 우수하다.
본 발명의 실시예에 따르면, 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1-XO; 0＜X＜1)은 높은 유전율을 갖는다.
또한, 정방정계 결정구조의 하프늄-지르코늄 산화막을 갖는 커패시터는 누설 전류 특성이 우수하여 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (11)

  1. 반도체 기판을 반응 챔버에 로딩하는 것;
    상기 반응 챔버에 하프늄 및 지르코늄을 포함하는 금속 유기 전구체를 공급하는 것; 및
    상기 반도체 기판 상에 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1-XO; 0＜X＜1)을 형성하는 것을 포함하되,
    상기 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막을 형성하는 것은, 상기 반도체 기판에 급속 열처리 공정을 진행하여 정방정계의 결정구조를 가지도록 상기 하프늄-지르코늄 산화막을 결정화하는 것을 포함하는 반도체 소자의 형성방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 급속 열처리 공정을 진행하는 것은 500~700℃의 온도에서 진행하는 반도체 소자의 형성방법.
  4. 청구항 1에 있어서,
    상기 급속 열처리 공정을 진행한 후,
    상기 하프늄-지르코늄 산화막(HfXZr1-XO; 0＜X＜1)을 재산화하는 것을 더 포함하는 반도체 소자의 형성방법.
  5. 청구항 1에 있어서,
    상기 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1-XO)을 형성하는 것은 상기 하프늄 및 지르코늄을 포함하는 금속 유기 전구체와 산화제를 반응시키는 것을 더 포함하는 반도체 소자의 형성방법.
  6. 청구항 1에 있어서,
    상기 금속 유기 전구체는 테트라키스 에틸 메틸 아미노 하프늄[Hf(N(CH3)(C2H5))4]과 테트라키스 에틸 메틸 아미노 지르코늄[Zr(N(CH3)(C2H5))4]을 포함하는 것을 특징으로 하는 반도체 소자의 형성방법.
  7. 청구항 6에 있어서,
    상기 테트라키스 에틸 메틸 아미노 하프늄[Hf(N(CH3)(C2H5))4]에 대한 테트라키스 에틸 메틸 아미노 지르코늄[Zr(N(CH3)(C2H5))4]의 몰비율이 1 이상인 것을 특징으로 하는 반도체 소자의 형성방법.
  8. 청구항 1에 있어서,
    상기 하프늄-지르코늄 산화막(HfXZr1-XO)에서 X는 0.5 이하인 것을 특징으로 하는 반도체 소자의 형성방법.
  9. 청구항 1에 있어서,
    상기 반도체 기판은 하부전극을 포함하되,
    상기 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1 - XO; 0＜X＜1)은 상기 하부전극 상에 형성되고,
    상기 하프늄-지르코늄 산화막(HfXZr1 - XO) 상에 상부전극을 형성하는 것을 더 포함하는 반도체 소자의 형성방법.
  10. 도전 영역을 포함하는 반도체 기판;
    상기 도전 영역 상에 제공된 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(HfXZr1-XO; 0＜X＜1); 및
    상기 하프늄-지르코늄 산화막(HfXZr1-XO) 상의 도전막을 포함하되,
    상기 하프늄-지르코늄 산화막(HfXZr1-XO)에서 X는 0.5 이하인 반도체 소자.
  11. 삭제
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