KR100750558B1 - 반도체 장치의 커패시터 형성 방법 - Google Patents

반도체 장치의 커패시터 형성 방법 Download PDF

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Abstract

반도체 장치의 커패시터 형성 방법에서, 기판 상에 하부 전극을 형성한 후, 상기 하부 전극 상에 표면 모폴로지를 개선하기 위한 제1 박막과 상기 제1 박막보다 얇은 등가 산화막 두께를 유지하면서 상기 제1 박막보다 높은 유전율을 제공하기 위한 제2 박막으로 이루어지는 유전막을 형성하고, 상기 유전막 상에 상부 전극을 형성한다. 따라서, 표면 모폴로지가 양호하면서도 높은 유전율과 얇은 등가 산화막 두께를 갖는 유전막을 포함하는 반도체 장치의 커패시터를 용이하게 제조할 수 있다.

Description

반도체 장치의 커패시터 형성 방법{METHOD OF MANUFACTURING A CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1은 종래의 방법에 따라 제조한 지르코늄 산화물을 포함하는 박막의 표면을 주사 전자 현미경으로 촬영한 사진이다.
도 2는 본 발명의 실시예 1의 방법에 따라 제조한 반도체 장치의 커패시터를 나타내는 단면도이다.
도 3a 내지 도 3j는 본 발명의 실시예 1에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예 2에 따라 제조한 커패시터의 유전막을 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 실시예 3에 따라 제조한 커패시터의 유전막을 개략적으로 나타내는 단면도이다.
도 6a 내지 도 6e는 본 발명의 실시예 4에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 단면도들이다.
도 7은 본 발명의 실시예 1에 따라 제조한 지르코늄 산화물을 포함하는 박막의 결정 상태를 분석한 결과를 나타내는 그래프이다.
도 8은 본 발명의 실시예 1에 따라 제조한 지르코늄 산화물을 포함하는 박막 에 대한 누설 전류를 분석한 결과를 나타내는 그래프이다.
도 9는 본 발명의 실시예 3에 따라 제조한 샌드위치 구조를 갖는 유전막에 대한 누설 전류를 분석한 결과를 나타내는 그래프이다.
도 10은 본 발명의 실시예 1에 따라 제조한 지르코늄 산화물을 포함하는 박막의 실제 두께와 상기 지르코늄 산화물을 포함하는 박막이 갖는 등가 산화막 두께와의 관계를 나타내는 그래프이다.
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것으로서, 보다 상세하게는 제1 박막과 제2 박막으로 이루어지는 유전막을 포함하는 반도체 장치의 커패시터 형성 방법에 관한 것이다.
최근, 반도체 장치에 있어서, 커패시터의 유전막 등에 적용하기 위한 박막은 고유전율(high-k dielectric)을 갖는 물질을 사용하여 형성하고 있는 추세이다. 그 이유는 상기 고유전율을 갖는 물질로 이루어진 박막이 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 가짐에도 불구하고 상기 커패시터의 하부 전극과 상부 전극 사이에서 빈번하게 발생하는 누설 전류 등을 충분하게 줄일 수 있기 때문이다.
따라서, 최근에는 상기 커패시터의 유전막으로서 높은 유전율을 가지면서도 등가 산화막 두께를 충분하게 낮출 수 있는 ZrO2로 이루어지는 박막(지르코늄 산화막), 또는 상기 지르코늄 산화막을 포함하는 다층 박막 또는 합금 박막이 주로 적용한다.
상기 지르코늄 산화막을 상기 커패시터의 유전막으로 적용하는 예들은 미합중국 특허출원 공개공보 2004/033698호, 미합중국 특허출원 공개공보 2002/190294호 등에 개시되어 있고, 상기 지르코늄 산화막을 포함하는 다층 박막 또는 합금 박막을 상기 커패시터의 유전막으로 적용하는 예들은 미합중국 특허 6,753,618호(issued to Basceri et al.), 미합중국 특허 6,319,730호(issued to Ramdani et al.), 대한민국 공개특허 2004-060443호, 대한민국 공개특허 2002-063525호, 대한민국 공개특허 2004-0002818호, 대한민국 공개특허 2004-0011837호 등에 개시되어 있다.
구체적으로, 상기 미합중국 특허 6,753,618호에 개시된 바에 의하면, 상기 커패시터의 유전막은 알루미늄 산화막과 상기 알루미늄 산화막 상에 형성하는 탄탈륨 산화막, 지르코늄 산화막, 하프늄 산화막, 하프늄-알루미늄-산화물을 함유하는 합금 박막 또는 란탄-알루미늄-산화물을 함유하는 합금 박막을 포함한다. 상기 대한민국 공개특허 2004-0002818호에 개시된 바에 의하면, 상기 커패시터의 유전막은 실리케이트 계면층과 고유전율을 가지면서 상기 실리케이트 계면층 상에 형성하는 하프늄 산화막, 지르코늄 산화막, 탄탈륨 산화막, 알루미늄 산화막, 티타늄 산화막, 이트리움 산화막, BST막 또는 PZT막을 포함한다. 상기 대한민국 공개특허 2004-0011837호에 개시된 바에 의하면, 상기 커패시터의 유전막은 실리콘 산화막, 실리콘 질화막, 알루미늄 산화막, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, BST막 또는 PZT막을 포함한다.
그러나, 상기 특허들에는 상기 커패시터의 유전막에 포함되는 구성 요소들을 단순하게 나열하고 있을 뿐 상기 구성 요소 각각에 대한 구체적인 제조 방법과 역할들에 대해서는 침묵하고 있다.
또한, 상기 원자층 적층으로 형성한 지르코늄 산화막을 유전막으로 적용할 경우, 도 1에 도시된 바와 같이, 표면 모폴로지(morphology)가 양호하지 못한 상황이 빈번하게 발생한다. 특히, 높은 단차를 갖는 실린더 타입의 하부 전극 상에 상기 지르코늄 산화막을 원자층 적층으로 형성할 경우에는 상기 표면 모폴로지가 더욱 악화되는 상황이 발생한다. 만약, 상기 표면 모폴로지가 양호하지 못한 지르코늄 산화막을 커패시터의 유전막으로 형성할 경우에는 전장(electric field)이 집중되는 상황이 발생하고, 그 결과 누설 전류 등이 급격하게 높아져 커패시터의 전기적 신뢰성을 저하시킨다.
본 발명의 목적은 표면 모폴로지가 양호하면서도 높은 유전율과 얇은 등가 산화막 두께를 갖는 유전막을 포함하는 반도체 장치의 커패시터를 구체적으로 제조하기 위한 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 커패 시터 제조 방법은 기판 상에 하부 전극을 형성한 후, 상기 하부 전극 상에 표면 모폴로지를 개선하기 위한 제1 박막과 상기 제1 박막보다 얇은 등가 산화막 두께를 유지하면서 상기 제1 박막보다 높은 유전율을 제공하기 위한 제2 박막으로 이루어지는 유전막을 형성하고, 상기 유전막 상에 상부 전극을 형성한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 커패시터 제조 방법은, 기판 상에 실린더 타입으로 이루어지는 하부 전극을 형성한 후, 상기 기판의 표면과 상기 실린더 타입의 하부 전극의 외부 표면 및 상기 하부 전극의 내부 표면 상에 표면 모폴로지를 개선하기 위한 제1 박막과 상기 제1 박막보다 얇은 등가 산화막 두께를 유지하면서 상기 제1 박막보다 높은 유전율을 제공하기 위한 제2 박막으로 이루어지는 유전막을 연속적으로 형성하고, 상기 유전막 상에 상부 전극을 형성한다.
이와 같이, 본 발명에서는 상기 커패시터의 유전막으로서 표면 모폴로지를 개선하기 위한 제1 박막과 상기 제1 박막보다 얇은 등가 산화막 두께를 유지하면서 상기 제1 박막보다 높은 유전율을 제공하기 위한 제2 박막을 형성한다. 따라서, 본 발명은 표면 모폴로지가 양호하면서도 높은 유전율과 얇은 등가 산화막 두께를 갖는 유전막을 포함하는 반도체 장치의 커패시터를 용이하게 제조할 수 있다. 특히, 본 발명은 높은 단차를 갖는 실린더 타입으로 이루어지는 반도체 장치의 커패시터에 적극적으로 응용할 수 있다.
이하, 본 발명의 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설 명한다.
실시예 1
도 2는 본 발명의 실시예 1의 방법에 따라 제조한 반도체 장치의 커패시터를 나타내는 단면도이다.
도 2를 참조하면, 실리콘과 같은 물질로 이루어지는 기판(10) 상에 형성되면서 하부 전극(12), 유전막(14) 및 상부 전극(16)을 포함하는 커패시터(C)를 형성한다. 특히, 상기 유전막(14)은 제1 박막(14a)과 제2 박막(14b)을 포함한다. 상기 제1 박막(14a)은 표면 모폴로지를 개선하기 위한 것으로서, 주로 알루미늄 산화물을 포함한다. 상기 제2 박막(14b)은 상기 제1 박막(14a)보다 얇은 등가 산화막 두께를 유지하면서 상기 제1 박막(14a)보다 높은 유전율을 제공하기 위한 것으로서, 주로 지르코늄 산화물을 포함한다. 여기서, 상기 제1 박막(14a)은 약 10 이하의 유전율을 갖고, 상기 제2 박막(14b)은 약 30 이상의 유전율을 갖는다.
그리고, 상기 제1 박막(14a)은 제1 반응 물질과 상기 제1 반응 물질을 산화시키기 위한 산화제를 사용하여 형성하고, 상기 제2 박막(14b)은 제2 반응 물질과 상기 제2 반응 물질을 산화시키기 위한 산화제를 사용하여 형성한다. 특히, 상기 제1 반응 물질의 예로서는 TMA(trimethyl aluminum, Al(CH3)3)를 들 수 있다. 상기 제2 반응 물질의 예로서는 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4), 지르코늄 부틸옥사이드(Zr(O-tBu)4 ) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 둘을 혼합하여 사용할 수도 있다. 또한, 상 기 산화제의 예로서는 O3, O2, H2O, 플라즈마 O2, 리모트 플라즈마 O2 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 둘 이상을 혼합하여 사용할 수도 있다.
이하, 전술한 도 2의 반도체 장치의 커패시터를 제조하는 방법에 대하여 설명한다.
도 3a 내지 도 3j는 본 발명의 실시예 1에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 3a를 참조하면, 기판(10) 상에 하부 전극(12)을 형성한다. 만약, 상기 하부 전극(12)을 폴리 실리콘을 사용하여 형성할 경우에는 후속되는 유전막(14)을 형성할 때 상기 폴리 실리콘에 함유되어 있는 Si 성분이 상기 유전막(14)으로 침투하여 상기 유전막(14)을 열화시키기 때문에 바람직하지 않다. 그러므로, 상기 하부 전극(12)은 TiN, Ru, TaN, WN 등과 같은 물질로 이루어지는 것이 바람직하다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 그리고, 본 실시예에서는 화학기상증착 또는 원자층 적층을 수행하여 상기 하부 전극(12)을 형성하는 것이 바람직하다. 또한, 본 실시예에서는 상기 하부 전극(12)으로서 TiN을 사용한 원자층 적층에 의해 형성하는 것이 바람직하다.
이어서, 상기 하부 전극(12)을 갖는 기판(10)을 챔버(1) 내에 위치시킨다. 상기 챔버(1) 내의 온도가 약 200℃ 미만이면 상기 챔버(1) 내에 제공되는 상기 제 1 반응 물질, 제2 반응 물질 등의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 챔버(1) 내의 온도가 약 400℃를 초과하면 상기 하부 전극(12) 상에 형성하는 유전막(14)의 결정화가 진행되기 때문에 바람직하지 않다. 특히, 본 실시예에서는 원자층 적층을 수행하기 때문에 상기 챔버(1) 내의 온도가 약 400℃를 초과하면 화학기상증착의 특성을 나타내기 때문에 더욱 바람직하지 않다. 따라서, 상기 챔버(1) 내의 온도를 약 200 내지 400℃로 조절하는 것이 바람직하다. 특히, 상기 챔버(1) 내의 온도를 약 300℃로 조절하는 것이 가장 바람직한데, 그 이유는 약 300℃의 온도에서 상기 원자층 적층의 특성이 가장 양호하게 나타나기 때문이다. 또한, 상기 챔버(1) 내의 압력이 약 0.1torr 미만이면 상기 챔버(1) 내에 제공되는 상기 제1 반응 물질, 제2 반응 물질 등의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 챔버(1) 내의 압력이 약 3.0torr을 초과하면 공정 조건의 제어가 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 챔버(1) 내의 압력을 약 0.1 내지 약 3.0torr로 조절하는 것이 바람직하다.
상기 챔버(1) 내부를 상기 온도와 압력으로 조절한 상태에서 상기 챔버(1) 내에 위치한 기판(10)의 하부 전극(12) 상부로 상기 제1 반응 물질로서 상기 TMA를 제공한다. 이때, 상기 제1 반응 물질은 버블러와 같은 부재를 사용하여 가스 상태로 제공된다. 그리고, 상기 제1 반응 물질은 약 0.5 내지 3초 동안 상기 하부 전극(12)의 상부로 제공되는 것이 바람직하다.
이와 같이, 상기 하부 전극(12) 상부로 제1 반응 물질을 제공함으로서 상기 제1 반응 물질의 제1 부분(32)은 상기 하부 전극(12) 상에 화학 흡착된다. 그리고, 상기 제1 반응 물질의 제1 부분(32)을 제외한 제2 부분(33)은 상기 하부 전극(12) 상에 화학 흡착된 제1 부분(32)에 물리 흡착되거나 상기 챔버(1) 내부에 표류한다.
도 3b를 참조하면, 상기 챔버(1) 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 예로서는 아르곤 가스 또는 질소 가스 등과 같은 불활성 가스를 들 수 있다. 이때, 상기 퍼지 가스는 약 0.5 내지 20초 동안 제공하는 것이 바람직하다.
이와 같이, 상기 챔버(1) 내로 퍼지 가스를 제공함으로서 상기 챔버(1) 내에 표류하거나 상기 제1 반응 물질의 제1 부분(32)에 물리 흡착된 제2 부분(33)은 제거된다. 그 결과, 상기 하부 전극(12) 상에는 상기 화학 흡착된 제1 반응 물질의 제1 부분(32)인 알루미늄 전구체 분자들(32a)이 남는다.
다른 실시예로서, 상기 퍼지 가스의 도입 대신에 상기 챔버(1) 내부를 약 2 내지 10초 동안 진공 상태를 유지하여도 상기 챔버(1) 내에 표류하거나 상기 물리 흡착된 제2 부분(33)의 제거가 가능하다. 또 다른 실시예로서, 상기 퍼지 가스의 도입과 진공 퍼지를 함께 수행하여도 상기 챔버(1) 내에 표류하거나 상기 물리 흡착된 제2 부분(33)의 제거가 가능하다.
도 3c를 참조하면, 상기 챔버(1) 내로 상기 산화제(34)를 제공한다. 특히, 본 실시예에서는 상기 산화제(34)로서 O3를 제공한다. 또한, 본 실시예에서는 상기 산화제(34)를 약 1 내지 7초 동안 제공한다.
이와 같이, 상기 하부 전극(12) 상부로 상기 산화제(34)를 제공함으로서 상기 하부 전극(12) 상에 화학 흡착된 제1 반응 물질의 제1 부분(32)인 알루미늄 전 구체 분자들(32a)과 화학적으로 반응하여 상기 알루미늄 전구체 분자들(32a)을 산화시킨다.
도 3d를 참조하면, 상기 챔버(1) 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 종류 및 도입 시간은 도 3b에서 설명한 바와 동일하다.
이와 같이, 상기 챔버(1) 내로 퍼지 가스를 제공함으로서 상기 화학적으로 반응하지 않은 산화제가 상기 챔버(1)로부터 제거된다. 그 결과, 상기 기판(10)의 하부 전극(12) 상에는 알루미늄 산화물을 포함하는 제1 고체 물질(36)이 형성된다.
도 3e를 참조하면, 도 3a 내지 도 3d에서 설명한 공정들을 적어도 1회 반복하여 수행한다. 즉, 상기 TMA의 제공 → 상기 퍼지 가스의 제공 → 상기 산화제의 제공 → 상기 퍼지 가스의 제공을 원하는 두께를 얻을 때까지 반복적으로 수행한다.
그 결과, 상기 기판(10)의 하부 전극(12) 상에는 상기 알루미늄 산화물을 포함하는 제1 고체 물질(36)들로 이루어지면서 제1 두께를 갖는 제1 박막(14a)이 형성된다. 상기 제1 두께가 약 1Å 미만이면 공정 제어가 용이하지 않기 때문에 바람직하지 않고, 상기 제1 두께가 약 100Å을 초과하면 상기 유전막(14) 전체의 유전율을 저하시키기 때문에 바람직하지 않다. 따라서, 상기 제1 두께는 약 1 내지 100Å인 것이 바람직하다.
이와 같이, 본 실시예에서는 상기 기판(10)의 하부 전극(12) 상에 표면 모폴로지를 개선하기 위한 상기 유전막(14)의 제1 박막(14a)으로서 알루미늄 산화막을 형성한다.
도 3f를 참조하면, 상기 하부 전극(12) 상에 형성된 제1 박막(14a) 상부로 제2 반응 물질로서 상기 TEMAZ 또는 상기 Zr(O-tBu)4 등을 제공한다. 본 실시예에서는 상기 제2 반응 물질로서 상기 TEMAZ를 제공하는 것이 바람직하다. 또한, 상기 제2 반응 물질도 상기 제1 반응 물질과 마찬가지로 버블러 등과 같은 부재를 사용하여 가스 상태로 만들어서 제공한다. 이때, 상기 제2 반응 물질은 약 0.5 내지 3초 동안 제공하는 것이 바람직하다. 그리고, 상기 챔버(1) 내의 온도 및 압력은 도 3a에서 설명한 상태를 계속적으로 유지한다.
이와 같이, 상기 제1 박막(14a) 상부로 제2 반응 물질을 제공함으로서 상기 제2 반응 물질의 제1 부분(42)은 상기 제1 박막(14a) 상에 화학 흡착된다. 그리고, 상기 제2 반응 물질의 제1 부분(42)을 제외한 제2 부분(43)은 상기 제1 박막(14a) 상에 화학 흡착된 제1 부분(42)에 물리 흡착되거나 상기 챔버(1) 내부에 표류한다.
도 3g를 참조하면, 상기 챔버(1) 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 종류 및 도입 시간은 도 3b에서 설명한 바와 동일하다.
이와 같이, 상기 챔버(1) 내로 퍼지 가스를 제공함으로서 상기 챔버(1) 내에 표류하거나 상기 제2 반응 물질의 제2 부분(42)에 물리 흡착된 제2 부분(43)은 제거된다. 그 결과, 상기 제1 박막(14a) 상에는 상기 화학 흡착된 제2 반응 물질의 제1 부분(42)인 전구체 분자들(42a)이 남는다.
도 3h를 참조하면, 상기 챔버(1) 내로 산화제(44)를 제공한다. 상기 산화제(44)의 종류 및 도입 시간은 도 3c에서 설명한 바와 동일하다.
이와 같이, 상기 제1 박막(14a) 상부로 상기 산화제(44)를 제공함으로서 상기 제1 박막(14a) 상에 화학 흡착된 제2 반응 물질의 제1 부분(42)인 지르코늄 전구체 분자들(42a)과 화학적으로 반응하여 상기 지르코늄 전구체 분자들(42a)을 산화시킨다.
도 3i를 참조하면, 상기 챔버(1) 내로 퍼지 가스를 제공한다. 상기 퍼지 가스의 종류 및 도입 시간은 도 3b에서 설명한 바와 동일하다.
이와 같이, 상기 챔버(1) 내부로 퍼지 가스를 제공함으로서 상기 화학적으로 반응하지 않은 산화제가 상기 챔버(1)로부터 제거된다. 그 결과, 상기 제1 박막(14a) 상에는 지르코늄 산화물을 포함하는 제2 고체 물질(46)이 형성된다.
도 3j를 참조하면, 도 3f 내지 도 3i에서 설명한 공정들을 적어도 1회 반복하여 수행한다. 즉, 상기 TEMAZ의 제공 → 상기 퍼지 가스의 제공 → 상기 산화제의 제공 → 상기 퍼지 가스의 제공을 원하는 두께를 얻을 때까지 반복적으로 수행한다.
그 결과, 상기 제1 박막(14a) 상에는 상기 지르코늄 산화물을 포함하는 제2 고체 물질(46)들로 이루어지면서 제2 두께를 갖는 제2 박막(14b)이 형성된다. 상기 제2 두께가 약 5Å 미만이면 상기 유전막(14) 전체의 유전율을 저하시키기 때문에 바람직하지 않고, 상기 제2 두께가 400Å을 초과하면 상기 유전막(14) 두께에 의해 커패시턴스를 저하시키기 때문에 바람직하지 않다. 따라서, 상기 제2 두께는 약 5 내지 400Å인 것이 바람직하다.
이와 같이, 본 실시예에서는 상기 기판(10)의 하부 전극(12) 상에 높은 유전 율과 얇은 등가 산화막 두께를 갖는 상기 유전막(14)의 제2 박막(14b)인 지르코늄 산화막을 형성한다.
이에 따라, 상기 기판(10)의 하부 전극(12) 상에는 상기 제1 박막(14a)과 제2 박막(14b)으로 이루어지는 유전막(14)이 형성된다.
그리고, 상기 유전막(14) 상에 상부 전극(16)을 형성한다. 특히, 상기 상부 전극(16)은 상기 유전막(14) 상에 형성되기 때문에 폴리 실리콘을 사용하여 형성할 수도 있다. 즉, 상기 상부 전극(16)을 폴리 실리콘을 사용하여 형성하는 경우에도 상기 폴리 실리콘에 함유되어 있는 Si가 상기 유전막(14)으로 이동하지 않기 때문이다. 따라서, 상기 상부 전극(16)은 폴리 실리콘, TiN, Ru, TaN, WN 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 또한, 상기 상부 전극(16)은 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것이 바람직하다. 특히, 본 실시예에서는 상기 상부 전극(16)으로서 상기 TiN을 사용한 원자층 적층에 의해 형성하는 것이 바람직하다.
이에 따라, 상기 기판(10) 상에는, 도 2에 도시된 바와 같이, 하부 전극(12), 유전막(14) 및 상부 전극(16)으로 이루어지는 커패시터(C)가 형성된다.
본 실시예에서는 상기 유전막(14)으로서 상기 알루미늄 산화막으로 이루어지는 제1 박막(14a)과 상기 지르코늄 산화막으로 이루어지는 제2 박막(14b)을 포함하는 유전막(14)을 형성한다. 따라서, 상기 유전막(14)은 제1 박막(14a)에 의해 표면 모폴로지가 개선되고, 상기 제2 박막(14b)에 의해 얇은 등가 산화막 두께를 가지면 서도 높은 유전율을 나타낸다.
그리고, 본 실시예에서는 상기 커패시터(C)의 유전막(14)이 제1 두께를 갖는 제1 박막(14a)과 제2 두께를 갖는 제2 박막(14b)이 순차적으로 적층된 이중 박막 구조(double layer structure)를 갖는다.
실시예 2
도 4는 본 발명의 실시예 2에 따라 제조한 커패시터의 유전막을 개략적으로 나타내는 단면도이다.
도 4을 참조하면, 실시예 1의 도 3a 내지 도 3d에서 설명한 공정들과 동일한 공정을 수행하여 상기 하부 전극(12) 상에 알루미늄 산화물을 포함하는 제1 고체 물질(54a)을 형성한다. 그리고, 실시예 1의 도 3f 내지 도 3i에서 설명한 공정들과 동일한 공정들을 수행하여 상기 하부 전극(12) 상에 지르코늄 산화물을 포함하는 제2 고체 물질(54b)을 형성한다.
계속해서, 상기 제1 고체 물질(54a)을 형성하는 공정들과 상기 제2 고체 물질(54b)을 형성하는 공정들을 n 번째까지 반복적으로 수행한다. 그 결과, 상기 하부 전극(12) 상에는 제1 고체 물질(54a)과 제2 고체 물질(54b)이 반복적으로 적층된 라미네이트 구조로 이루어지는 유전막(54)이 형성된다.
특히, 상기 라미네이트 구조를 갖는 상기 커패시터의 유전막(54)에서, 상기 알루미늄 산화물을 포함하는 제1 고체 물질(54a)들 전체 두께는 약 1 내지 100Å인 것이 바람직하고, 상기 지르코늄 산화물을 포함하는 제2 고체 물질(54b)들 전체 두 께는 약 5 내지 400Å인 것이 바람직하다.
따라서, 본 실시예에서의 커패시터는 하부 전극, 상기 라미네이트 구조를 갖는 유전막(54) 및 상부 전극을 포함한다.
실시예 3
도 5는 본 발명의 실시예 3에 따라 제조한 커패시터의 유전막을 개략적으로 나타내는 단면도이다.
도 5를 참조하면, 실시예 1의 도 3f 내지 도 3j에서 설명한 공정들과 동일한 공정들을 수행하여 상기 하부 전극(12) 상에 지르코늄 산화물을 포함하는 제1 박막(64a)을 형성한다. 그리고, 실시예 1의 도 3a 내지 도 3e에서 설명한 공정들과 동일한 공정들을 수행하여 상기 제1 박막(64a) 상에 알루미늄 산화물을 포함하는 제2 박막(64b)을 형성한다. 계속해서, 상기 제1 박막(64a)을 형성하는 공정과 동일한 공정을 수행하여 상기 제2 박막(64b) 상에 제1 박막(64a)을 형성한다.
따라서, 본 실시예에서의 유전막(64)은 상기 지르코늄 산화물을 포함하는 제1 박막(64a)들 사이에 알루미늄 산화물을 포함하는 제2 박막(64b)이 개재된 샌드위치 구조로 이루어진다.
특히, 상기 샌드위치 구조를 갖는 상기 커패시터의 유전막(64)은 상기 제1 박막(64a)들 전체 두께가 약 5 내지 400Å인 것이 바람직하고, 상기 제2 박막(64b)의 두께가 약 1 내지 100Å인 것이 바람직하다.
도시하지는 않았지만, 상기 샌드위치 구조를 갖는 유전막에서, 상기 알루미 늄 산화물을 포함하는 박막들 사이에 상기 지르코늄 산화물을 포함하는 박막이 개재될 수도 있다.
따라서, 본 실시예에서의 커패시터는 하부 전극, 상기 샌드위치 구조를 갖는 유전막(64) 및 상부 전극을 포함한다.
실시예 4
도 6a 내지 도 6e는 본 발명의 실시예 4에 따른 반도체 장치의 커패시터 제조 방법을 나타내는 단면도들이다.
도 6a를 참조하면, 일반적인 소자 분리 공정을 수행하여 반도체 기판(100)을 액티브 영역과 필드 영역(102)으로 분리한다. 상기 필드 영역(102)는 주로 트랜치 소자 분리막에 의해 정의된다. 이어서, 상기 기판(100) 상에 게이트 절연막 패턴(104), 게이트 전극(110)을 형성한다. 상기 게이트 전극(100)은 주로 폴리 실리콘막 패턴(106)과 금속 실리사이드막 패턴(108)을 포함한다.
그리고, 상기 게이트 전극(110)의 상부에는 주로 산화 실리콘 물질을 포함하는 캡핑 절연막(112)을 형성하고, 상기 게이트 전극(110)의 측면에는 주로 질화 실리콘 물질을 포함하는 측벽 스페이서(side wall spacer, 114)를 형성한다. 또한, 상기 측벽 스페이서(114)를 형성하기 이전/이후에 이온 주입을 수행하여 상기 게이트 전극(110)과 인접하는 기판(100)의 양측에 얕은 접합을 갖는 소스/드레인(116a, 116b)을 형성한다.
도 6b를 참조하면, 상기 기판(100) 상에 주로 산화물을 포함하는 제1 절연막 을 형성한다. 그리고, 사진 식각 공정을 수행하여 상기 제1 절연막을 패터닝한다. 그 결과, 상기 제1 절연막은 상기 소스(116a) 표면을 노출시키는 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118)으로 형성된다. 이어서, 상기 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118) 상에 폴리 실리콘 물질을 포함하는 제1 도전막을 형성한다. 이때, 상기 제1 콘택홀(120)에는 상기 제1 도전막이 충분하게 매립된다. 그리고, 상기 제1 절연막 패턴(118)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 그 결과, 상기 제1 콘택홀(120) 내부에 상기 제1 도전막으로 이루어지는 콘택 플러그(122)가 형성된다. 상기 평탄화 공정은 주로 전면 식각 또는 화학기계적 연마를 수행한다.
도 6c를 참조하면, 상기 콘택 플러그(122)와 제1 절연막 패턴(118) 상에 식각 방지막(123)을 형성한다. 상기 식각 방지막(123)은 주로 실리콘 질화물 또는 실리콘 산질화물 등과 같이 상기 제1 절연막 패턴(118)에 비해 높은 식각비를 갖는 물질을 포함하는 것이 바람직하다. 이어서, 상기 식각 방지막(123) 상에 주로 산화물로 이루어진 제2 절연막을 형성한 후, 사진 식각 공정을 수행하여 상기 제2 절연막을 패터닝한다. 그 결과, 상기 제2 절연막은 상기 콘택 플러그(122)의 표면을 노출시키는 제2 콘택홀(126)을 갖는 제2 절연막 패턴(124)으로 형성된다. 특히, 상기 제2 절연막 패턴(124)의 형성에서는 상기 식각 방지막(123)이 노출될 때까지 상기 제2 절연막을 식각하고, 그 이후에 상기 노출된 식각 방지막(123)을 식각한다. 또한, 상기 제2 콘택홀(126)의 경우에는 주로 수직 방향으로 기울기를 가지면서 형성되는데, 상기 제2 콘택홀(126)의 저면에서의 폭이 입구에서의 폭보다 다소 좁게 형 성된다. 그 이유는 상기 제2 절연막을 패터닝할 때 상기 입구 부위로부터 상기 저면 부위로 갈수록 식각율이 다소 감소되기 때문이다.
이어서, 상기 제2 절연막 패턴(124)의 표면, 상기 제2 콘택홀(126)의 측면과 저면에 제2 도전막(127)을 연속적으로 형성한다. 상기 제2 도전막(127)은 커패시터의 하부 전극으로 형성하기 위한 것으로서, 주로 TiN, Ru, TaN, WN 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 특히, 본 실시예에서는 상기 제2 도전막이 티타늄 질화물을 포함하는 것이 바람직하다.
그리고, 상기 제2 도전막은 실시예 1에서 언급한 바에 의해 폴리 실리콘을 사용하는 것은 바람직하지 않다.
도 6d를 참조하면, 상기 제2 도전막(127)을 갖는 결과물 상에 희생막(도시되지 않음)을 형성한 후, 상기 제2 절연막 패턴(124)의 표면이 노출될 때까지 상기 희생막을 제거한다. 이어서, 상기 제2 절연막 패턴(124)의 표면 상에 형성된 제2 도전막(127)을 제거한다. 그 결과, 상기 제2 도전막(127)은 상기 제2 콘택홀(126)의 측면과 저면에만 남는다. 이어서, 상기 제2 콘택홀(126) 내에 잔류하는 희생막을 완전히 제거하여 상기 제2 콘택홀(126)의 측면과 저면을 따라 형성된 제2 도전막(127)을 셀 단위로 분리시킨다. 따라서, 각각의 셀 영역에는 커패시터의 하부전극(128)이 형성된다. 특히, 상기 하부 전극(128)은 입구의 폭이 저면의 폭에 비해 넓은 원기둥 모양인 실린더 타입을 갖고, 그 높이는 약 10,000 내지 17,000Å이다.
그 다음에, 상기 하부 전극(128)의 표면 상에 실시예 1과 동일한 공정을 수 행하여 유전막(130)을 형성한다. 따라서, 본 실시예에서는 상기 유전막(130)으로서 상기 알루미늄 산화막으로 이루어지는 제1 박막(130a)과 상기 지르코늄 산화막으로 이루어지는 제2 박막(130b)을 포함하는 유전막(130)을 형성한다. 그러므로, 상기 유전막(130)은 제1 박막(130a)에 의해 표면 모폴로지가 개선되고, 상기 제2 박막(130b)에 의해 얇은 등가 산화막 두께를 가지면서도 높은 유전율을 나타낸다.
특히, 본 실시예에서는 상기 하부 전극(130)이 높은 단차를 갖는 실린더 타입이기 때문에 상기 지르코늄 산화막인 제2 박막(130b)의 표면 모폴로지가 더욱 악화될 수 있다. 그러나, 본 실시예에서는 상기 알루미늄 산화막인 제1 박막(130a)에 의해 상기 표면 모폴로지를 충분하게 개선할 수 있다. 따라서, 상기 표면 모폴로지의 열화로 인한 불량을 충분하게 감소시킬 수 있다.
또한, 상기 유전막(130)은 이중 박막 구조 뿐만 아니라 실시예 2에서 언급한 라미네이트 구조 또는 실시예 3에서 언급한 샌드위치 구조로도 형성할 수도 있다.
도 6e를 참조하면, 상기 유전막(130)을 형성한 후에 상기 유전막(130)을 열처리하여 상기 유전막(130) 상에 형성되거나 상기 유전막(130) 내에 혼합되어 있는 오염물들을 제거하고 산소 결함들을 회복한다. 상기 열처리 공정은 주로 자외선 오존(UV-O3) 처리, 플라즈마 처리 등을 수행한다.
그리고, 상기 유전막(130)의 표면 상에 상부 전극(132)을 형성한다. 상기 상부 전극(132)은 폴리 실리콘, TiN, Ru, TaN, WN 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 특히, 본 실시예에서는 상기 상부 전극(132)이 티타늄 질화물을 포함하는 것이 바람직하다.
이에 따라, 상기 기판(100) 상에는 상기 하부 전극(128), 유전막(130) 및 상부 전극(132)으로 이루어지면서 실린더 타입을 갖는 커패시터(C)가 형성된다.
지르코늄 산화물을 포함하는 박막에 대한 결정 상태의 분석
도 7은 본 발명의 실시예 1에 따라 제조한 지르코늄 산화물을 포함하는 박막의 결정 상태를 분석한 결과를 나타내는 그래프이다.
도 7을 참조하면, 약 350℃의 온도에서 TEMAZ(3초) → 아르곤 가스(10초) → O3(5초) → 아르곤 가스(10초)를 차례로 제공하는 것을 1회로 하는 원자층 적층을 반복 수행하여 약 60Å의 두께를 갖도록 형성한 지르코늄 산화물을 포함하는 박막을 제1 샘플(S1)로 마련하였다. 그리고, 약 325℃의 온도에서 공정을 수행하는 것을 제외하고는 상기 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제2 샘플(S2)을 마련하였고, 약 300℃의 온도에서 공정을 수행하여 약 56Å의 두께를 갖는 것을 제외하고는 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제3 샘플(S3)을 마련하였다. 또한, 약 275℃의 온도에서 공정을 수행하여 약 53Å의 두께를 갖는 것을 제외하고는 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제4 샘플(S4)을 마련하였고, 약 250℃의 온도에서 공정을 수행하여 약 48Å의 두께를 갖는 것을 제외하고는 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제5 샘플 (S5)을 마련하였다.
X-선 회절 분석기((X-ray diffractometry)를 사용하여 상기 제1 내지 제5 샘플에 대한 결정 상태를 측정하였다. 상기 측정 결과, 상기 제1 내지 제5 샘플 모두가 결정화가 이루어지지 않고, 비정질 상태를 유지하는 것을 확인할 수 있었다.
따라서, 상기 TEMAZ와 산화제를 사용하는 원자층 적층을 수행하여 형성하는 지르코늄 산화물을 포함하는 박막은 250 내지 350℃의 증착 온도 공정 조건에서 결정화가 이루어지지 않고 비정질 상태를 유지하는 것을 확인할 수 있었다.
또한, 본 발명에서는 상기 지르코늄 산화물을 포함하는 박막과 함께 상기 알루미늄 산화물을 포함하는 박막을 유전막으로 적용하고 있다. 특히, 상기 알루미늄 산화물을 포함하는 박막의 경우에는 약 500℃ 이상의 온도에서도 결정화가 이루어지지 않고 비정질 상태를 유지한다.
그러므로, 상기 알루미늄 산화물을 포함하는 박막과 상기 지르코늄 산화물을 포함하는 박막으로 이루어지는 유전막의 경우에는 결정화 온도가 다소 높아지는 추론을 얻을 수 있다.
이와 같이, 본 발명의 상기 커패시터의 유전막에서, 상기 알루미늄 산화물을 포함하는 박막에 의해 상기 유전막의 표면 모폴로지 개선 뿐만 아니라 높은 결정화 온도를 획득할 수 있다.
지르코늄 산화물을 포함하는 박막에 대한 누설 전류의 분석
도 8은 본 발명의 실시예 1에 따라 제조한 지르코늄 산화물을 포함하는 박막 에 대한 누설 전류를 분석한 결과를 나타내는 그래프이다. 상기 그래프에서, 수평축은 인가 전압(V)을 나타내고 수직축은 누설 전류(A/cm2)를 나타낸다.
도 8을 참조하면, 약 300℃의 온도에서 공정을 수행하여 약 66Å의 두께를 갖는 것을 제외하고는 도 7의 제1 샘플을 형성하는 방법과 동일한 공정을 수행하여 제6 샘플(S6)을 마련하였고, 약 90Å의 두께를 갖는 것을 제외하고는 제6 샘플을 형성하는 방법과 동일한 공정을 수행하여 제7 샘플(S7)을 마련하였고, 약 115Å의 두께를 갖는 것을 제외하고는 제6 샘플을 형성하는 방법과 동일한 공정을 수행하여 제8 샘플(S8)을 마련하였고, 약 140Å의 두께를 갖는 것을 제외하고는 제6 샘플을 형성하는 방법과 동일한 공정을 수행하여 제9 샘플(S9)을 마련하였고, 약 164Å의 두께를 갖는 것을 제외하고는 제6 샘플을 형성하는 방법과 동일한 공정을 수행하여 제10 샘플(S10)을 마련하였다.
상기 제6 내지 10 샘플 각각의 누설 전류를 측정한 결과, 상기 제6 샘플은 약 1.2V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 11.8Å의 등가 산화막 두께를 갖는 것으로 확인되었다. 상기 제7 샘플은 약 1.9V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 10.0Å의 등가 산화막 두께를 갖는 것으로 확인되었다. 상기 제8샘플은 약 2.5V 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 12.2Å의 등가 산화막 두께를 갖는 것으로 확인되었다. 상기 제9 샘플은 약 2.8V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 15.1Å의 등가 산화막 두께를 갖는 것으로 확인되었다. 그리 고, 상기 제10 샘플도 약 2.8V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타냈고, 약 18.2Å의 등가 산화막 두께를 갖는 것으로 확인되었다.
상기 누설 전류를 측정한 결과, 상기 지르코늄 산화물을 포함하는 박막은 얇은 등가 산화막 두께를 가짐에도 불구하고 안정적인 누설 전류 특성을 갖는 것을 확인할 수 있었다.
따라서, 본 발명의 상기 커패시터의 유전막에서, 상기 지르코늄 산화물을 포함하는 박막에 의해 안정적인 누설 전류 특성의 확보 뿐만 아니라 상기 등가 산화막 두께와 커패시턴스가 반비례하기 때문에 높은 커패시턴스의 구현이 가능하다.
지르코늄 산화물을 포함하는 박막과 알루미늄 산화물을 포함하는 박막으로 이루어지는 샌드위치 구조를 갖는 유전막에 대한 누설 전류 분석
도 9는 본 발명의 실시예 3에 따라 제조한 샌드위치 구조를 갖는 유전막에 대한 누설 전류를 분석한 결과를 나타내는 그래프이다. 상기 그래프에서, 수평축은 인가 전압(V)을 나타내고 수직축은 누설 전류(A/cm2)를 나타낸다.
도 9를 참조하면, 샘플로서 실시예 3의 방법에 의해 약 11.7Å의 등가 산화막 두께를 갖는 지르코늄 산화물을 포함하는 제1 박막과 약 12.6Å의 등가 산화막 두께를 갖는 알루미늄 산화물을 포함하는 제2 박막 및 약 11.8Å의 등가 산화막 두께를 갖는 지르코늄 산화물을 포함하는 제3 박막으로 이루어지는 샌드위치 구조를 갖는 유전막을 마련하였다.
상기 샘플에 대한 누설 전류를 측정한 결과, 상기 제1 박막, 제2 박막 및 제3 박막 모두가 약 3V의 이하의 인가 전압에서 안정적인 누설 전류 특성을 나타내고 있음을 확인할 수 있었다.
따라서, 본 발명의 상기 커패시터의 유전막에서, 상기 제2 박막에 의해 표면 모폴로지 특성을 확보함과 아울러 상기 제1 박막과 제3 박막에 의해 얇은 등가 산화막 두께를 유지하면서도 안정적인 전기적 특성의 확보가 가능하다.
지르코늄 산화물을 포함하는 박막이 갖는 유전율의 분석
도 10은 본 발명의 실시예 1에 따라 제조한 지르코늄 산화물을 포함하는 박막의 실제 두께와 상기 지르코늄 산화물을 포함하는 박막이 갖는 등가 산화막 두께와의 관계를 나타내는 그래프이다. 상기 그래프에서, 수평축은 상기 박막의 등가 산화막 두께를 나타내고, 수직축은 상기 박막의 실제 두게를 나타낸다. 특히, (Ⅰ)은 상기 샘플 7의 실제 두께(physical thickness)와 등가 산화막 두께와 관계를 나타내고, (Ⅱ)는 상기 샘플 8의 실제 두께와 등가 산화막 두께와 관계를 나타내고, (Ⅲ)은 상기 샘플 9의 실제 두께와 등가 산화막 두께와 관계를 나타내고, (Ⅳ)는 상기 샘플 10의 실제 두께와 등가 산화막 두께와 관계를 나타낸다.
상기 그래프에서, 상기 (Ⅰ) 내지 (Ⅳ)는 선형적인 관계를 갖는 것을 확인할 수 있고, 이를 하기 식 1과 같은 일차 함수로 표현할 수 있다.
y = 0.11109x * 0.00703
그리고, 상기 지르코늄 산화물을 포함하는 박막이 갖는 유전율은 하기 식 2 및 식 2로부터 유도할 수 있다.
C1 = ε0εr1 A1/d1
(상기 식 2에서, C1은 상기 박막을 등가 산화막 두께로 환산할 경우의 커패시턴스를 나타내고, ε0는 진공에서의 유전율을 나타내고, 상기 εr1은 산화막의 유전율을 나타내고, 상기 A1은 상기 박막의 면적을 나타내고, 상기 d1은 상기 등가 산화막의 두께를 나타낸다. 여기서, 상기 산화막의 유전율은 약 3.9이다.)
C2 = ε0εr2 A2/d2
(상기 식 3에서, C2는 상기 박막이 실제 두께를 가질 경우의 커패시턴스를 나타내고, ε0는 진공에서의 유전율을 나타내고, 상기 εr2는 박막의 유전율을 나타내고, 상기 A2는 상기 박막의 면적을 나타내고, 상기 d2는 상기 박막의 실제 두께를 나타낸다.)
여기서, C1=C2 이기 때문에, 상기 식 2과 식 3을 정리하여 하기 식 4를 얻을 수 있다.
εr2 = 3.9 d2/d1
상기 식 4에서 d2/d1는 가변적인 것으로서, 상기 식 1의 1/기울기로 나타낼 수 있다. 이에 따라, 상기 식 4로부터 상기 εr2가 약 35.1인 것을 확인할 수 있다. 특히, 본 발명의 실시예에 따라 제조한 지르코늄 산화물을 포함하는 박막의 유전율은 일반적으로 알려진 지르코늄 산화물의 유전율(약 20 내지 30)보다 높은 것을 확인할 수 있다.
따라서, 본 발명의 상기 커패시터의 유전막에서, 상기 30 이상의 유전율을 갖는 지르코늄 산화물을 포함하는 박막에 의해 높은 커패시턴스의 구현이 가능하다.
이와 같이, 본 발명에서는 알루미늄 산화물을 포함하는 박막과 지르코늄 산화물을 포함하는 박막으로 이루어지는 유전막을 반도체 장치의 커패시터에 적용한다. 따라서, 상기 알루미늄 산화물을 포함하는 박막에 의해 상기 지로코늄 산화물을 포함하는 박막이 갖는 표면 모폴로지 등의 단점을 보완하고, 상기 지르코늄 산화물을 포함하는 박막에 의해 상기 알루미늄 산화물을 포함하는 박막이 갖는 낮은 유전율 등의 단점을 보완한다.
그러므로, 본 발명에 의하면 상기 커패시터는 전기적으로 안정성이 우수하고, 높은 커패시턴스의 구현이 가능하다. 또한, 비교적 고온에서도 비정질 상태를 유지하기 때문에 안정적인 공정의 수행이 가능하다.
상술한 바와 같이, 본 발명의 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (35)

  1. 기판 상에 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 표면 모폴로지를 개선하기 위하여 제1 반응 물질로서 알루미늄 전구체 물질인 TMA(trimethyl aluminum, Al(CH3)3)와 상기 제1 반응 물질을 산화시키기 위한 산화제를 사용하여 알루미늄 산화물을 포함하는 제1 박막과, 상기 제1 박막보다 얇은 등가 산화막 두께를 유지하면서 30이상의 유전율을 제공하기 위하여 제2 반응 물질로서 지르코늄 전구체 물질인 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4)와 상기 제2 반응 물질을 산화시키기 위한 산화제를 사용하여 지르코늄 산화물을 포함하는 제2 박막으로 이루어지는 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법.
  2. 제1 항에 있어서, 상기 하부 전극은 TiN, Ru, TaN 및 WN으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 제1 항에 있어서, 상기 하부 전극은 원자층 적층 또는 화학기상증착을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서, 상기 산화제는 O3, O2, H2O, 플라즈마 O2 및 리모트 플라즈마 O2로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  8. 제1 항에 있어서, 상기 유전막을 형성하는 단계는 150 내지 400℃의 온도에서 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  9. 제1 항에 있어서, 상기 유전막을 형성하는 단계는 0.1 내지 3.0torr의 압력에서 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  10. 제1 항에 있어서, 상기 제1 박막을 형성하는 단계는,
    a) 상기 하부 전극 상부로 상기 제1 반응 물질을 제공하는 단계;
    b) 상기 제1 반응 물질의 제1 부분은 상기 하부 전극 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;
    c) 상기 제1 반응 물질의 제2 부분을 제거하는 단계;
    d) 상기 하부 전극 상부로 상기 산화제를 제공하는 단계;
    e) 상기 제1 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 하부 전극 상에 제1 고체 물질을 형성하는 단계; 및
    f) 상기 제1 반응 물질의 제1 부분과 화학적으로 반응하지 않은 산화제를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  11. 제10 항에 있어서, 상기 a) 내지 f)는 적어도 1회 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1 항에 있어서, 상기 제2 박막을 형성하는 단계는,
    g) 상기 하부 전극 상부로 상기 제2 반응 물질을 제공하는 단계;
    h) 상기 제2 반응 물질의 제1 부분은 상기 하부 전극 상에 화학 흡착시키고, 제2 부분은 물리 흡착시키는 단계;
    i) 상기 제2 반응 물질의 제2 부분을 제거하는 단계;
    j) 상기 하부 전극 상부로 상기 산화제를 제공하는 단계;
    k) 상기 제2 반응 물질의 제1 부분과 상기 산화제를 화학적으로 반응시켜 상기 하부 전극 상에 상기 제2 고체 물질을 형성하는 단계; 및
    l) 상기 제2 반응 물질의 제1 부분과 화학적으로 반응하지 않은 산화제를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  13. 제12 항에 있어서, 상기 g) 내지 l)은 적어도 1회 반복하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제1 항에 있어서, 상기 유전막이 상기 제1 박막과 상기 제2 박막이 순차적으로 적층되는 이중 박막 구조(double layer structure)로 이루어질 때 상기 유전막을 형성하는 단계는,
    상기 기판 상에 상기 제1 박막을 형성하는 단계; 및
    상기 제1 박막 상에 상기 제2 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  15. 제1 항에 있어서, 상기 유전막이 상기 제1 박막들 사이에 상기 제2 박막이 개재되는 샌드위치 박막 구조(sandwich layer structure)로 이루어질 때 상기 유전 막을 형성하는 단계는,
    상기 기판 상에 상기 제1 박막을 형성하는 단계;
    상기 제1 박막 상에 상기 제2 박막을 형성하는 단계; 및
    상기 제2 박막 상에 상기 제1 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  16. 제1 항에 있어서, 상기 유전막이 상기 제2 박막들 사이에 상기 제1 박막이 개재되는 샌드위치 박막 구조로 이루어질 때 상기 유전막을 형성하는 단계는,
    상기 기판 상에 상기 제2 박막을 형성하는 단계;
    상기 제2 박막 상에 상기 제1 박막을 형성하는 단계; 및
    상기 제1 박막 상에 상기 제2 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  17. 제1 항에 있어서, 상기 유전막이 상기 제1 박막과 제2 박막이 반복적으로 적층되는 라미네이트 구조(laminate structure)로 이루어질 때 상기 유전막을 형성하는 단계는,
    상기 기판 상에 상기 제1 박막을 형성하는 단계;
    상기 제1 박막 상에 상기 제2 박막을 형성하는 단계; 및
    상기 제1 박막을 형성하는 단계와 상기 제2 박막을 형성하는 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  18. 제1 항에 있어서, 상기 제1 박막의 두께는 1 내지 100Å이고, 상기 제2 박막의 두께는 5 내지 400Å인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  19. 삭제
  20. 제1 항에 있어서, 상기 상부 전극은 폴리 실리콘, TiN, Ru, TaN 및 WN으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  21. 제1 항에 있어서, 상기 상부 전극은 원자층 적층 또는 화학기상증착을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  22. 기판 상에 실린더 타입으로 이루어지는 하부 전극을 형성하는 단계;
    상기 기판의 표면과 상기 하부 전극의 외부 표면 및 상기 하부 전극의 내부 표면 상에 표면 모폴로지를 개선하기 위하여 원자층 적층 방법으로 제1 반응 물질로서 알루미늄 전구체 물질인 TMA(trimethyl aluminum, Al(CH3)3)와 상기 제1 반응 물질을 산화시키기 위한 산화제를 사용하여 알루미늄 산화물을 포함하는 제1 박막과, 상기 제1 박막보다 얇은 등가 산화막 두께를 유지하면서 30이상의 유전율을 제공하기 위하여 원자층 적층 방법으로 제2 반응 물질로서 지르코늄 전구체 물질인 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4)와 상기 제2 반응 물질을 산화시키기 위한 산화제를 사용하여 지르코늄 산화물을 포함하는 제2 박막으로 이루어지는 유전막을 연속적으로 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 제조 방법.
  23. 제22 항에 있어서, 상기 하부 전극은 원자층 적층 또는 화학기상증착을 수행하여 형성하고, TiN, Ru, TaN 및 WN으로 구성되는 그룹으로부터 선택되는 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  24. 제22 항에 있어서, 상기 유전막을 형성하는 단계는 150 내지 400℃의 온도와 0.1 내지 3.0torr의 압력에서 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 제22 항에 있어서, 상기 유전막이 상기 제1 박막과 상기 제2 박막이 순차적으로 적층되는 이중 박막 구조(double layer structure)로 이루어질 때 상기 유전막을 형성하는 단계는,
    상기 기판 상에 상기 제1 박막을 형성하는 단계; 및
    상기 제1 박막 상에 상기 제2 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  30. 제22 항에 있어서, 상기 유전막이 상기 제1 박막들 사이에 상기 제2 박막이 개재되는 샌드위치 박막 구조(sandwich layer structure)로 이루어질 때 상기 유전막을 형성하는 단계는,
    상기 기판 상에 상기 제1 박막을 형성하는 단계;
    상기 제1 박막 상에 상기 제2 박막을 형성하는 단계; 및
    상기 제2 박막 상에 상기 제1 박막을 형성하는 단계를 포함하는 것을 특징으 로 하는 반도체 장치의 커패시터 제조 방법.
  31. 제22 항에 있어서, 상기 유전막이 상기 제2 박막들 사이에 상기 제1 박막이 개재되는 샌드위치 박막 구조로 이루어질 때 상기 유전막을 형성하는 단계는,
    상기 기판 상에 상기 제2 박막을 형성하는 단계;
    상기 제2 박막 상에 상기 제1 박막을 형성하는 단계; 및
    상기 제1 박막 상에 상기 제2 박막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  32. 제22 항에 있어서, 상기 유전막이 상기 제1 박막과 제2 박막이 반복적으로 적층되는 라미네이트 구조(laminate structure)로 이루어질 때 상기 유전막을 형성하는 단계는,
    상기 기판 상에 상기 제1 박막을 형성하는 단계;
    상기 제1 박막 상에 상기 제2 박막을 형성하는 단계; 및
    상기 제1 박막을 형성하는 단계와 상기 제2 박막을 형성하는 단계를 반복하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  33. 삭제
  34. 제22 항에 있어서, 상기 제1 박막의 두께는 1 내지 100Å이고, 상기 제2 박막의 두께는 5 내지 400Å인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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