KR100616194B1 - 지연 고정 루프 회로용 내부 전원 전압 발생기 - Google Patents

지연 고정 루프 회로용 내부 전원 전압 발생기 Download PDF

Info

Publication number
KR100616194B1
KR100616194B1 KR1020040027100A KR20040027100A KR100616194B1 KR 100616194 B1 KR100616194 B1 KR 100616194B1 KR 1020040027100 A KR1020040027100 A KR 1020040027100A KR 20040027100 A KR20040027100 A KR 20040027100A KR 100616194 B1 KR100616194 B1 KR 100616194B1
Authority
KR
South Korea
Prior art keywords
supply voltage
power supply
output
vdll
comparator
Prior art date
Application number
KR1020040027100A
Other languages
English (en)
Other versions
KR20050101867A (ko
Inventor
진승언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040027100A priority Critical patent/KR100616194B1/ko
Priority to US10/876,119 priority patent/US6998903B2/en
Publication of KR20050101867A publication Critical patent/KR20050101867A/ko
Application granted granted Critical
Publication of KR100616194B1 publication Critical patent/KR100616194B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Pulse Circuits (AREA)
  • Dc-Dc Converters (AREA)

Abstract

본 발명은 지연 고정 루프 회로용 내부 전원 전압 발생기에 관한 것으로, 파워 다운 구간에서 파워 업 구간을 진입 시 지연 고정 루프(Delay Locked Loop)의 전원전압(VDLL)을 발생시키는 VDLL 전원전압 발생기의 구동력을 최대화하여, VDLL 전원전압 발생기의 반응 속도에 상관없이 전원전압(VDLL)이 순간적으로 낮아지는 것을 방지함으로써, 다음 리드 명령(next read command)에 대하여 tAC(Output data access time from Clk)가 지연되어 출력되는 것을 방지할 수 있다. 동시에, VDLL 전원전압 발생기의 반응 속도를 높이지 않아도 전원전압(VDLL)이 낮아지는 것을 방지할 수 있기 때문에, VDLL 전원전압 발생기의 빠른 반응 속도에 의해 전원전압(VDLL)의 왜곡(Flunctuation) 현상이 발생되는 것을 방지할 수 있다.
DLL, 반응속도, 지연

Description

지연 고정 루프 회로용 내부 전원 전압 발생기{Internal supply voltage generator for a delay locked loop circuit}
도 1은 종래 기술에 따른 지연 고정 루프 회로용 내부 전원 전압 발생기의 구성 및 동작을 설명하기 위한 회로도이다.
도 2는 본 발명의 실시예에 따른 지연 고정 루프 회로용 내부 전원 전압 발생기의 구성 및 동작을 설명하기 위한 회로도이다.
도 3은 도 2의 VDLL 전원전압 발생기의 동작을 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
110, 210 : VDLL 전원전압 발생기 111, 211 : 비교기
120, 220 : 지연 고정 루프 212 : 출력 제어부
본 발명은 지연 고정 루프 회로용 내부 전원 전압 발생기에 관한 것으로, 특 히 파워 다운(Power down) 구간에서 다른 구간으로 진입 시 회로의 동작에 의해 지연 고정 루프 회로로 공급되는 전압이 강하되는 현상을 방지할 수 있는 지연 고정 루프 회로용 내부 전원 전압 발생기에 관한 것이다.
지연 고정 루프(Delay Locked Loop; DLL) 회로는 시스템의 외부에서 입력되는 클럭 신호를 수신하고 시스템 내부에 필요한 내부 클럭 신호를 외부에서 입력되는 클럭 신호의 동기와 일치시키는 장치이다. 이러한 지연 고정 루프 회로로 동작 전압을 공급하는 장치가 지연 고정 루프 회로용 내부 전원 전압 발생기(이하, 'VDLL 전원전압 발생기'라 함)이다.
도 1은 종래 기술에 따른 지연 고정 루프 회로용 내부 전원 전압 발생기의 구성 및 동작을 설명하기 위한 회로도이다.
도 1을 참조하면, 지연 고정 루프(120)에 전원전압(VDLL)을 공급하는 VDLL 전원전압 발생기(110)는 기준 전압(VREF)에 따라 전원전압(VDLL)을 발생시키며, 비교기(111)와 스위칭 소자(P111)를 포함한다. 여기서, 비교기(111)의 제1 입력단으로는 기준 전압(VREF)이 입력되고, 스위칭 소자(P111)는 비교기(111)의 출력 신호에 따라 아나로그 방식으로 동작하여 외부 전원 전압(VDD)을 지연 고정 루프(120)의 전원전압(VDLL)으로 출력시킨다. 이때, 비교기(111)의 제2 입력단으로는 스위칭 소자(P111)에 의해 스위칭된 전압(VDLL)이 입력되며, 전원전압(VDLL)의 피드백과 스위칭 소자(P111)의 아날로그 동작에 의해 기준 전압(VREF)과 전원전압(VDLL)이 같아진다.
한편, 지연 고정 루프(120)는 파워 다운 신호(PWRDN)에 따라 동작한다. 파워 다운 신호(PWRDN)는 클럭 인에이블 신호(CKE)에 따라 파워 다운(Power down) 구간으로의 진입이 감지되면 하이레벨의 신호를 발생시키며, 지연 고정 루프(120)는 파워 다운 신호(PWRDN)에 따라 파워 다운 구간에서는 동작이 중지되어 소비 전력을 최소화한다. 이때, 록(Lock) 정보는 지연 고정 루프(120)가 파워 다운 구간으로 진입하기 전에 지연 고정 루프(120)에 래치되어 저장된다.
상기와 같이, 파워 다운 구간에서 지연 고정 루프(120)가 동작하지 않으면, 전류 소모가 사라지므로 전원전압(VDLL)이 상승하게 된다. 전원전압(VDLL)의 상승은 VDLL 전원전압 발생기(110)의 반응 속도에 의존하며, 반응속도가 빠른 경우 상승폭은 적고 느린 경우 상승폭은 크다.
파워 다운 구간을 벗어나면 파워 다운 신호(PWRDN)가 로우 레벨이 되고, 이에 따라 지연 고정 루프(120)가 동작한다. 이때, 전원전압(VDLL)이 갑작스럽게 사용되어 전원전압(VDLL)의 레벨이 순간 낮아지게 되는데, 이렇게 전원전압(VDLL)이 낮아지는 정도는 VDLL 전원전압 발생기(110)의 반응 속도와 파워 다운 구간 이전에 얼마나 많은 유닛 딜레이(Unit delay)를 사용하고 있었는지에 따라 결정된다.
일반적으로, VDLL 전원전압 발생기(110)의 반응속도는 그다지 빠르지 않은데, 이는 빠른 반응 속도에 의해 전원전압(VDLL)의 flunction 현상이 발생되는 것을 방지하기 위해서이다.
이렇게, VDLL 전원전압 발생기(110)의 반응 속도가 낮아서 전원전압(VDLL)의 순간 하강 정도가 커지면, 다음 리드 명령(next read command)에 대하여 tAC(Output data access time from Clk)가 지연되어 출력되는 문제점이 발생된다.
이에 대하여, 본 발명이 제시하는 지연 고정 루프 회로용 내부 전원 전압 발생기는 파워 다운 구간에서 파워 업 구간을 진입 시 지연 고정 루프(Delay Locked Loop)의 전원전압(VDLL)을 발생시키는 VDLL 전원전압 발생기의 구동력을 최대화하여, VDLL 전원전압 발생기의 반응 속도에 상관없이 전원전압(VDLL)이 순간적으로 낮아지는 것을 방지함으로써, 다음 리드 명령(next read command)에 대하여 tAC(Output data access time from Clk)가 지연되어 출력되는 것을 방지할 수 있다. 동시에, VDLL 전원전압 발생기의 반응 속도를 높이지 않아도 전원전압(VDLL)이 낮아지는 것을 방지할 수 있기 때문에, VDLL 전원전압 발생기의 빠른 반응 속도에 의해 전원전압(VDLL)의 왜곡이 발생되는 것을 방지할 수 있다.
본 발명의 실시예에 따른 지연 고정 루프 회로용 내부 전원 전압 발생기는 제1 입력단에는 기준 전압이 인가되고, 제2 입력단에는 출력단자가 접속되는 비교기; 파워 다운 구간에서는 상기 비교기의 출력신호가 출력되는 것과 외부전원전압이 공급되는 것을 차단하며, 상기 파워 다운 구간 외의 동작 구간에서는 상기 비교기의 출력 신호를 출력하고 상기 외부전원전압을 공급하는 출력 제어부; 상기 파워 다운 구간에서는 상기 외부전원전압을 상기 출력단자로 공급하지 않으며, 상기 파워 다운 구간 외의 동작 구간에서는 상기 비교기의 출력신호에 따라 상기 외부전원전압을 상기 출력단자로 공급하는 출력 스위칭 소자를 포함한다.
상기에서, 출력 스위칭 소자는 파워 다운 구간에서는 완전한 턴-온 상태로 존재하면서 상기 외부전원전압을 상기 출력단자로 공급하지 않고, 상기 파워 다운 구간 외의 동작 구간에서는 상기 비교기의 출력 신호에 따라 턴-온되어 아날로그 방식으로 상기 외부전원전압을 상기 출력단자로 공급하며, PMOS 트랜지스터로 구현 가능하다.
상기 출력 제어부는 상기 파워 다운 구간에서는 상기 외부전원전압을 상기 출력 스위칭소자로 공급하는 것을 차단하고, 상기 파워 다운 구간 외의 동작 구간에서는 상기 외부전원전압을 상기 출력 스위칭 소자로 공급하는 제1 스위칭소자; 상기 파워 다운 구간에서는 턴-온되어 상기 출력 스위칭 소자를 완전한 온상태로 만들고, 상기 파워 다운 구간 외의 동작 구간에서는 턴-오프되는 제2 스위칭 소자; 및 상기 파워 다운 구간에서 상기 비교기의 출력 신호가 출력되는 것을 차단하고, 상기 파워 다운 구간 외의 동작 구간에서는 상기 비교기의 출력신호를 출력하는 스위칭부를 포함한다.
상기 스위칭부는 상기 파워 다운 구간에서 상기 비교기의 출력신호를 전달하지 않으며 상기 파워 다운 구간 외의 동작 구간에서 상기 비교기의 출력신호를 전달하는 전송 게이트로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 지연 고정 루프 회로용 내부 전원 전압 발생기의 구성 및 동작을 설명하기 위한 회로도이다.
도 2를 참조하면, 지연 고정 루프(220)에 전원전압(VDLL)을 공급하는 VDLL 전원전압 발생기(210)는 제어 신호(PWRDN, 이하 '파워 다운 신호'라 함)에 따라 동작하고 기준 전압(VREF)에 따라 목표 레벨로 전원전압(VDLL)을 발생시키며, 비교기(211), 출력 제어부(212) 및 출력 스위칭 소자(P211)를 포함한다.
여기서, 지연 고정 루프(220)는 파워 다운 신호(PWRDN)에 따라 파워 다운 구간에서는 동작이 중지되어 소비 전력을 최소화한다. 이때, 록(Lock) 정보는 지연 고정 루프(220)가 파워 다운 구간으로 진입하기 전에 지연 고정 루프(220)에 래치되어 저장된다.
상기에서, 파워 다운 신호(PWRDN)는 클럭 인에이블 신호(CKE)에 따라 파워 다운(Power down) 구간으로의 진입이 감지되면 하이레벨의 신호로 발생되는 신호이다.
VDLL 전원전압 발생기(210)의 구성 및 동작에 대하여 보다 구체적으로 설명하면 다음과 같다.
VDLL 전원전압 발생기(210)에 포함된 비교기(211)의 제1 입력단으로는 기준 전압(VREF)이 입력되고 제2 입력단으로는 VDLL 전원전압 발생기(210)의 출력 단자가 접속되어 출력 단자를 통해 지연 고정 루프(220)로 인가되는 전원전압(VDLL)이 피드백된다.
출력 스위칭 소자(P211)는 출력 제어부(212)를 통해 전달되는 비교기(211)의 출력 신호에 따라 아날로그 방식으로 동작하여 외부 전원 전압(VDD)을 VDLL 전원전압 발생기(210)의 출력 단자로 스위칭한다. 이때, 스위칭 된 전압이 지연 고정 루 프(220)의 전원전압(VDLL)이 된다. 이러한 출력 스위칭 소자(P211)는 PMOS 트랜지스터로 구현할 수 있다. 한편, 비교기(211)로의 전원전압(VDLL) 피드백과 스위칭 소자(P111)의 아날로그 동작에 의해 기준 전압(VREF)과 전원전압(VDLL)이 같아진다.
출력 제어부(212)는 파워 다운 신호(PWRDN)에 따라 파워 다운 구간에서 외부 전원 전압(VDD)과 비교기(211)의 출력 신호가 출력 스위칭 소자(P211)로 전달되는 것을 차단하면서 출력 스위칭 소자(P211)를 온상태로 만들고, 파워 다운 구간을 벗어나면 외부 전원 전압(VDD)을 출력 스위칭 소자(P211)로 전달함과 동시에 비교기(211)의 출력 신호를 출력 스위칭 소자(P211)로 전달한다.
이러한 출력 제어부(212)는 다음과 같은 회로 구성으로 구현할 수 있다.
예를 들면, 출력 제어부(212)는 세 개의 스위칭 소자만으로 구현 가능하다. 줌 더 구체적으로 설명하면, 외부 전원 전압 단자와 출력 스위칭 소자(P211) 사이 접속되며 파워 다운 신호(PWRDN)에 따라 외부 전원 전압(VDD)을 출력 스위칭 소자(P211)로 전달하는 제1 스위칭 소자(P212)와, 파워 다운 신호(PWRDN)에 따라 출력 스위칭 소자(P211)가 비교기(211)의 출력 신호에 따라 동작하도록 비교기(211)의 출력 신호를 출력 스위칭 소자(P211)로 전달하는 스위칭부(T211 및 I211)와, 파워 다운 신호(PWRDN)에 따라 제2 스위칭 소자(N211)로 출력 제어부(212)를 구현할 수 있다. 이때, 스위칭부(T211 및 I211)는, 전류 구동 능력을 높여 비교기(211)의 출력 신호가 출력 스위칭 소자(P211)로 정확하게 전달될 수 있도록 하기 위하여, 파워 다운 신호(PWRDN)를 반전시키는 인버터(I211)와, 인버터(I211)의 출력 신호 및 파워 다운 신호(PWRDN)에 따라 동작하는 전송 게이트(T211)로 구현하는 것이 바람직하다.
첨부된 파형도를 참조하여 VDLL 전원전압 발생기(210)의 동작을 설명하면 다음과 같다.
도 3은 도 2의 VDLL 전원전압 발생기의 동작을 설명하기 위한 파형도이다.
도 2 및 도 3을 참조하면, 기본 동작 구간에서는 파워 다운 신호(PWRDN)가 로우 레벨로 인가된다. 로우 레벨의 파워 다운 신호(PWRDN)에 의해 제1 스위칭 소자(P212)가 턴온되어 외부 전원 전압(VDD)이 출력 스위칭 소자(P211)로 전달된다. 그리고, 파워 다운 신호(PWRDN)에 의해 제2 스위칭 소자(N211)가 턴오프되고, 전송 게이트(T211)가 턴온되어 출력 스위칭 소자(P211)가 비교기(211)의 출력 신호에 따라 아날로그 동작을 하게된다. 한편, 제2 스위칭 소자(N211)는 출력 스위칭 소자(P211)가 비교기(211)의 출력 신호에 따라 동작되도록 파워 다운 신호(PWRDN)에 의해 오프상태가 된다.
이때, VDLL 전원전압 발생기(210)에서 생성되는 지연 고정 루프(220)의 전원전압(VDLL)은 비교기(211)의 제2 입력단으로 피드백되고, 그 비교값에 따라 출력 스위칭 소자(P211)가 아날로그 방식으로 동작하여, 전원전압(VDLL)이 비교기(211)의 제1 입력단으로 입력되는 기준 전압(VREF)과 동일한 레벨로 조절된다.
상기의 동작을 통해 발생된 전원전압(VDLL)으로 지연 고정 루프(220)가 동작된다.
정상 동작 구간에서 파워 다운 구간으로 진입하면, 파워 다운 신호(PWRDN)가 하이 레벨로 입력된다. 이 경우, 지연 고정 루프(220)의 동작이 중지되며, VDLL 전원전압 발생기(210)의 동작도 달라진다.
구체적으로 설명하면, 하이 레벨의 파워 다운 신호(PWRDN)에 따라 제1 스위칭 소자(P212)가 오프되어 외부 전원 전압(VDD)이 출력 스위칭 소자(P211)로 전달되지 않는다. 그리고, 파워 다운 신호(PWRDN)에 의해 전송 게이트(T211)가 오프되고 제2 스위칭 소자(N211)가 온상태가 된다. 따라서, 출력 스위칭 소자(P211)는 비교기(211)의 출력 신호에 따라 동작되지 않고, 온상태의 제2 스위칭 소자(N211)를 통해 전달되는 접지 전압(Vss)에 의해 온상태가 된다. 이때, 출력 스위칭 소자(P211)가 온상태가 되더라도 제1 스위칭 소자(P212)에 의해 외부 전원 전압(VDD)이 차단되었기 때문에 출력 스위칭 소자(P211)는 어떠한 전압도 스위칭하지 않는다. 즉, 종래와는 달리, VDLL 전원전압 발생기(210)의 출력 스위칭 소자(P211)는 파워 다운 구간에서도 온상태를 유지하지만, 모든 전류 패스가 차단되기 때문에 소비 전력이 발생되지는 않는다.
한편, VDLL 전원전압 발생기(210)의 출력 단자에서는 전원전압(VDLL)의 레벨이 그대로 유지된다.
파워 다운 상태에서 다시 정상 동작 모드로 진입하면, 제1 스위칭 소자(P212)가 다시 온상태가 되어 외부 전원 전압(VDD)이 출력 스위칭 소자(P211)로 전달된다. 이때, 출력 스위칭 소자(P211)가 온상태를 유지하고 있기 때문에, 외 부 전원 전압(VDD)이 그대로 전달되어 VDLL 전원전압 발생기(210)의 구동력은 최대가 된다. 이렇게, 파워 다운 구간을 벗어나는 순간 VDLL 전원전압 발생기(210)의 구동력이 극대화되기 때문에, 순간에 동시에 많은 지연 고정 루프(220)가 동작되더라도 전원전압(VDLL)이 낮아지는 것을 방지할 수 있다.
이어서, 시간이 지날수록 전원전압(VDLL)은 비교기(211)로 피드백되고 출력 스위칭 소자(P211)가 비교기(211)의 출력 신호에 따라 동작하면서, 전원전압(VDLL)이 목표 레벨로 조절된다.
상술한 바와 같이, 본 발명은 파워 다운 구간에서 파워 업 구간을 진입 시 지연 고정 루프(Delay Locked Loop)의 전원전압(VDLL)을 발생시키는 VDLL 전원전압 발생기의 구동력을 최대화하여, VDLL 전원전압 발생기의 반응 속도에 상관없이 전원전압(VDLL)이 순간적으로 낮아지는 것을 방지함으로써, 다음 리드 명령(next read command)에 대하여 tAC(Output data access time from Clk)가 지연되어 출력되는 것을 방지할 수 있다.
동시에, VDLL 전원전압 발생기의 반응 속도를 높이지 않아도 전원전압(VDLL)이 낮아지는 것을 방지할 수 있기 때문에, VDLL 전원전압 발생기의 빠른 반응 속도에 의해 전원전압(VDLL)의 왜곡 현상이 발생되는 것을 방지할 수 있다.

Claims (5)

  1. 제1 입력단에는 기준 전압이 인가되고, 제2 입력단에는 출력단자가 접속되는 비교기;
    파워 다운 구간에서는 상기 비교기의 출력신호가 출력되는 것과 외부전원전압이 공급되는 것을 차단하며, 상기 파워 다운 구간 외의 동작 구간에서는 상기 비교기의 출력 신호를 출력하고 상기 외부전원전압을 공급하는 출력 제어부;
    상기 파워 다운 구간에서는 상기 외부전원전압을 상기 출력단자로 공급하지 않으며, 상기 파워 다운 구간 외의 동작 구간에서는 상기 비교기의 출력신호에 따라 상기 외부전원전압을 상기 출력단자로 공급하는 출력 스위칭 소자를 포함하는 지연 고정 루프 회로용 내부 전원 전압 발생기.
  2. 제 1 항에 있어서,
    상기 출력 스위칭 소자는 상기 파워 다운 구간에서는 완전한 턴-온 상태로 존재하면서 상기 외부전원전압을 상기 출력단자로 공급하지 않으며, 상기 파워 다운 구간 외의 동작 구간에서는 상기 비교기의 출력 신호에 따라 턴-온되어 아날로그 방식으로 상기 외부전원전압을 상기 출력단자로 공급하는 지연 고정 루프 회로용 내부 전원 전압 발생기.
  3. 제 1항 또는 제 2 항에 있어서,
    상기 출력 스위칭 소자가 PMOS 트랜지스터로 이루어진 지연 고정 루프 회로용 내부 전원 전압 발생기.
  4. 제 1 항에 있어서, 상기 출력 제어부가,
    상기 파워 다운 구간에서는 상기 외부전원전압을 상기 출력 스위칭 소자로 공급하는 것을 차단하고, 상기 파워 다운 구간 외의 동작 구간에서는 상기 외부전원전압을 상기 출력 스위칭 소자로 공급하는 제1 스위칭소자;
    상기 파워 다운 구간에서는 턴-온되어 상기 출력 스위칭 소자를 완전한 턴-온 상태로 만들고, 상기 파워 다운 구간 외의 동작 구간에서는 턴-오프되는 제2 스위칭 소자; 및
    상기 파워 다운 구간에서는 상기 비교기의 출력 신호가 출력되는 것을 차단하고, 상기 파워 다운 구간 외의 동작 구간에서는 상기 비교기의 출력신호를 출력하는 스위칭부를 포함하는 지연 고정 루프 회로용 내부 전원 전압 발생기.
  5. 제 4 항에 있어서, 상기 스위칭부가,
    상기 파워 다운 구간에서 상기 비교기의 출력신호를 전달하지 않으며, 상기 파워 다운 구간 외의 동작 구간에서 상기 비교기의 출력신호를 전달하는 전송 게이트로 이루어진 지연 고정 루프 회로용 내부 전원 전압 발생기.
KR1020040027100A 2004-04-20 2004-04-20 지연 고정 루프 회로용 내부 전원 전압 발생기 KR100616194B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040027100A KR100616194B1 (ko) 2004-04-20 2004-04-20 지연 고정 루프 회로용 내부 전원 전압 발생기
US10/876,119 US6998903B2 (en) 2004-04-20 2004-06-24 Internal supply voltage generator for delay locked loop circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040027100A KR100616194B1 (ko) 2004-04-20 2004-04-20 지연 고정 루프 회로용 내부 전원 전압 발생기

Publications (2)

Publication Number Publication Date
KR20050101867A KR20050101867A (ko) 2005-10-25
KR100616194B1 true KR100616194B1 (ko) 2006-08-25

Family

ID=37309201

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040027100A KR100616194B1 (ko) 2004-04-20 2004-04-20 지연 고정 루프 회로용 내부 전원 전압 발생기

Country Status (2)

Country Link
US (1) US6998903B2 (ko)
KR (1) KR100616194B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4354360B2 (ja) * 2004-07-26 2009-10-28 Ｏｋｉセミコンダクタ株式会社 降圧電源装置
KR100702766B1 (ko) * 2005-12-07 2007-04-03 주식회사 하이닉스반도체 안정적인 ｄｌｌ용 내부 전압을 생성하는 내부 전압발생기와 이를 포함하는 내부 클록 발생기 및 그 내부 전압발생 방법
KR100799109B1 (ko) * 2006-06-30 2008-01-29 주식회사 하이닉스반도체 반도체 소자
KR100784907B1 (ko) * 2006-06-30 2007-12-11 주식회사 하이닉스반도체 Ｄｌｌ 회로 및 그 제어 방법
KR100892726B1 (ko) * 2007-12-21 2009-04-10 주식회사 하이닉스반도체 지연고정루프용 전압 발생 회로, 그를 포함하는 반도체메모리 장치, 및 지연고정루프용 전압 발생 방법
KR101157022B1 (ko) * 2010-07-05 2012-06-21 에스케이하이닉스 주식회사 전압 발생 회로
US9317051B2 (en) * 2014-02-06 2016-04-19 SK Hynix Inc. Internal voltage generation circuits

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0519914A (ja) * 1991-07-17 1993-01-29 Sharp Corp 半導体装置の内部降圧回路
KR940008286B1 (ko) * 1991-08-19 1994-09-09 삼성전자 주식회사 내부전원발생회로
KR950008453B1 (ko) * 1992-03-31 1995-07-31 삼성전자주식회사 내부전원전압 발생회로
US5721485A (en) * 1996-01-04 1998-02-24 Ibm Corporation High performance on-chip voltage regulator designs
KR100224669B1 (ko) * 1996-12-10 1999-10-15 윤종용 내부 전원 전압 발생기 회로
JPH11231954A (ja) * 1998-02-16 1999-08-27 Mitsubishi Electric Corp 内部電源電圧発生回路
EP0994403B1 (en) * 1998-10-15 2003-05-21 Lucent Technologies Inc. Current mirror
US6373754B1 (en) * 2000-07-17 2002-04-16 Samsung Electronics Co., Ltd. Semiconductor memory device having stable internal supply voltage driver

Also Published As

Publication number Publication date
US6998903B2 (en) 2006-02-14
KR20050101867A (ko) 2005-10-25
US20050231271A1 (en) 2005-10-20

Similar Documents

Publication Publication Date Title
US7459949B2 (en) Phase detector circuit and method therefor
US7675337B2 (en) Duty cycle correcting circuit and duty cycle correcting method
US7315478B2 (en) Internal voltage generator for a semiconductor memory device
US20020089370A1 (en) Internal voltage generator for semiconductor memory device
KR100826649B1 (ko) 딥 파워다운 모드 제어 회로
US8593013B2 (en) Switching control method capable of continuously providing power and related apparatus and power supply system
US6084386A (en) Voltage generation circuit capable of supplying stable power supply voltage to load operating in response to timing signal
US9423810B2 (en) Voltage regulator and control method thereof
KR100907002B1 (ko) 지연 동기 루프 및 그의 제어 방법
JP2008066722A (ja) ルックアップテーブルを利用した基板バイアス制御回路及び基板バイアス制御方法
US20120007577A1 (en) Dynamically scaling apparatus for a system on chip power voltage
KR20180026957A (ko) 듀티 보정장치 및 이를 포함하는 반도체 장치
KR100616194B1 (ko) 지연 고정 루프 회로용 내부 전원 전압 발생기
US11374568B2 (en) Semiconductor apparatus including power gating circuits
US6175221B1 (en) Frequency sensing NMOS voltage regulator
US7755410B2 (en) Semiconductor integrated circuit capable of overcoming clock signal jitter
US20060091939A1 (en) Power supply circuit of delay locked loop
KR100613058B1 (ko) 지연 고정 루프 제어 회로
CN109947006B (zh) 电力门控控制电路
JP2011059867A (ja) 半導体集積回路およびそれを備えた電子機器およびその制御方法
KR100582954B1 (ko) 전류 구동회로 및 이를 이용한 전류 부스팅 방법
KR100186308B1 (ko) 내부 전원전압 보상회로
KR100356070B1 (ko) 이중 안정 래치를 가지는 반도체 장치의 파워-업 회로
KR100894106B1 (ko) 전원전압 레벨다운 회로
US7902889B2 (en) Delay locked loop

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130730

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150723

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160712

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee