KR100784907B1 - Ｄｌｌ 회로 및 그 제어 방법 - Google Patents

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Abstract

본 발명의 DLL 회로는, CKE 신호로부터 버퍼 인에이블 신호를 생성하는 입력 제어 수단, DLL 전원의 기준 레벨 초과 여부를 감지하여 상기 버퍼 인에이블 신호로부터 버퍼 제어 신호를 생성하는 버퍼 제어 수단 및 상기 버퍼 제어 신호를 입력 받아 상기 버퍼 제어 신호가 인에이블 되면 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 클럭 버퍼를 포함하는 것을 특징으로 한다.
DLL 회로, DLL 전원, 파워 다운

Description

ＤＬＬ 회로 및 그 제어 방법{DLL Circuit and Method for Controlling the Same}
도 1은 종래의 기술에 따른 DLL 회로의 구성을 나타낸 블록도,
도 2는 종래의 기술에 따른 DLL 회로의 동작을 설명하기 위한 타이밍도,
도 3은 본 발명에 따른 DLL 회로의 구성을 나타낸 블록도,
도 4는 도 2에 도시한 버퍼 제어 수단의 상세 구성도,
도 5는 본 발명에 따른 DLL 회로의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 버퍼 제어 수단 20 : 클럭 버퍼
110 : 전압 분배부 120 : 비교부
130 : 스위칭부
본 발명은 DLL(Delay Locked Loop) 장치 및 그 제어 방법에 관한 것으로, 보다 상세하게는 DLL 전원의 전위 레벨 변화에도 안정적인 동작을 수행하는 DLL 회로 및 그 제어 방법에 관한 것이다.
일반적으로 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. 일반적으로 내부 클럭은 싱크로너스 디램(SDRAM) 등과 같이 비교적 높은 집적도를 갖는 반도체 메모리 장치에서, 외부 클럭과 동기 되어 동작하기 위하여 생성된다.
보다 상세히 설명하면, 입력핀을 통해 입력되는 외부 클럭이 클럭 버퍼로 입력되면 클럭 버퍼로부터 내부 클럭이 발생한다. 이후 내부 클럭이 데이터 출력 버퍼를 제어하여 외부로 데이터가 출력된다. 이 때 내부 클럭은 클럭 버퍼에 의해 외부 클럭으로부터 일정 시간 지연되고, 또한 데이터 출력 버퍼로부터의 출력 데이터도 내부 클럭으로부터 일정 시간 지연된 후 출력된다.
따라서 출력 데이터는 외부 클럭에 대하여 많은 시간이 지연된 후에 출력되는 문제점이 있다. 다시 말해서 외부 클럭 인가 후 데이터가 출력되는 시간, 즉 출력 데이터 액세스 시간이 길어지는 문제점이 있다.
이러한 문제점을 해결하기 위하여 DLL 회로를 사용하여 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 만들어 줌으로써, 출력 데이터가 외부 클럭에 대하여 지연 없이 출력될 수 있도록 한다. 즉 DLL 회로는 외부 클럭을 수신하고 일정 시간 위상이 앞서는 내부 클럭을 발생하며, 내부 클럭은 데이터 출력 버퍼 등의 영역에서 기준 클럭으로 사용된다.
이하, 종래의 기술에 따른 DLL 회로를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, DLL 회로는 CKE 신호로부터 버퍼 인에이블 신호(bfen)를 생성하는 입력 제어 수단(1), 상기 버퍼 인에이블 신호(bfen)의 제어에 따라 외부 클럭(clk_ext)을 버퍼링하여 내부 클럭(clk_int)을 생성하는 클럭 버퍼(20), 지연 제어 신호(dcl)의 입력에 대응하여 상기 내부 클럭(clk_int)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 수단(30), 상기 지연 클럭(clk_dly)을 입력 받아 라이징 클럭(rclk)과 폴링 클럭(fclk)을 분리하는 예비 듀티 사이클 보정 수단(40), 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 폴링 에지 타임의 차이를 보정하여 출력 클럭(clk_out)을 생성하는 듀티 사이클 보정 수단(50), 상기 출력 클럭(clk_out)의 반도체 메모리 장치 외부까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 출력 클럭(clk_out)을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(60), 상기 내부 클럭(clk_int)의 주파수를 소정 비율로 나누어 기준 클럭(clk_ref)을 생성하는 클럭 분주 수단(70), 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하는 위상 비교 수단(80) 및 상기 위상 비교 수단(80)의 비교 결과에 따라 상기 지연 제어 신호(dcl)를 생성하여 상기 지연 수단(20)이 상기 내부 클럭(clk_int)에 부여하는 지연 시간을 제어하는 지연 제어 수단(90)으로 구성된다.
DLL 회로가 구비되는 반도체 집적 회로는 전력 소모를 감소시키기 위해 파워 다운 모드를 구현하여 반도체 집적 회로의 각 영역으로의 전원 공급을 차단한다. DLL 회로는 파워 다운 모드 진입 여부에 따라 상기 클럭 버퍼(20)의 상기 내부 클 럭(clk_int) 출력 동작을 제어하기 위해 상기 입력 제어 수단(1)을 구비하여 상기 CKE 신호로부터 상기 버퍼 인에이블 신호(bfen)를 생성하여 활용한다. 파워 다운 모드시 상기 버퍼 인에이블 신호(bfen)가 디스에이블 되면 DLL 회로 내부의 클럭 생성 동작은 중단된다.
DLL 회로의 각 소자들의 전원 전압으로 활용되는 DLL 전원은 DLL 회로가 파워 다운 모드에 진입하기 전에는 외부 공급전원보다 낮은 전위 레벨을 갖는다. 그러나 DLL 회로가 파워 다운 모드에 진입하게 되면 각 소자들의 동작이 중단되어 전체적인 부하가 감소하므로 그 전위 레벨이 외부 공급전원 레벨로 상승하게 된다.
도 2는 종래의 기술에 따른 DLL 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는 외부에서 인가되는 CKE 신호에 의해 파워 다운 모드에 진입하게 되면, 상기 DLL 전원(Vdll)의 레벨이 상승하는 것이 표현되어 있다. 그리고 상기 DLL 회로의 지연 고정 동작에 의해 고정된 기준 클럭(clk_ref), 라이징 클럭(rclk), 폴링 클럭(fclk) 및 출력 클럭(clk_out)이 도시되어 있다. 이 때 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)은 예비 듀티 사이클 보정 수단에서 출력되어 듀티 사이클 보정 수단에 입력되는 클럭이며, 상기 출력 클럭(clk_out)은 상기 듀티 사이클 보정 수단이 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 듀티 사이클을 보정하여 출력한 클럭이다.
상기 DLL 회로의 상기 기준 클럭(clk_ref), 상기 라이징 클럭(rclk), 상기 폴링 클럭(fclk) 및 상기 출력 클럭(clk_out)은 상기 DLL 회로가 속한 반도체 집적 회로가 파워 다운 모드에 진입하게 되면 더 이상 생성되지 않는다. 상기 반도체 집 적 회로의 파워 다운 모드 진입 여부는 상기 CKE 신호에 의해 입력 제어 수단에서 출력되는 버퍼 인에이블 신호가 상기 클럭 버퍼의 동작을 제어함으로써 적용된다.
반도체 집적 회로가 파워 다운 모드에서 탈출하면, 상기 DLL 회로는 다시 동작하여 상기 기준 클럭(clk_ref), 상기 라이징 클럭(rclk), 상기 폴링 클럭(fclk) 및 상기 출력 클럭(clk_out)을 생성한다. 이 때, 파워 다운 모드 탈출과 동시에 상기 DLL 회로가 동작을 시작하여 상기 클럭들을 생성하게 되면, 파워 다운 모드 진입 이전 고정되었던 시점에 비해 상기 DLL 전원(Vdll)의 전위 레벨이 상승하므로 지연 소자들의 지연값이 변화하게 된다. 이에 따라 상기 기준 클럭(clk_ref), 상기 라이징 클럭(rclk), 상기 폴링 클럭(fclk) 및 상기 출력 클럭(clk_out)의 라이징 에지 타임이 정확히 일치되지 않는 부작용이 발생하게 된다.
도시된 바와 같이 파워 다운 모드 탈출 이후 나타나게 되는 부작용은, 각 클럭들에 대한 듀티 사이클 보정 동작을 어렵게 하고, 클럭 고정 기준점을 설정하기 어렵게 하여 결국 DLL 회로의 성능을 떨어뜨리게 한다. DLL 회로의 성능 향상을 위해서는 이와 같은 오동작을 극복할 수 있어야 하지만, 종래의 기술로는 상술한 오동작의 극복이 용이하지 않다는 기술적 한계가 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 기준 레벨을 설정하여 DLL 전원의 상기 기준 레벨 초과 여부에 따라 버퍼 제어 신호의 인에이블 여부를 결정하고 그에 따라 클럭 버퍼의 동작을 제어함으로써 DLL 전원의 전위 레벨 변화에도 안정적으로 클럭의 지연 고정 동작을 수행하는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
또한, 반도체 집적 회로의 파워 다운 모드 탈출시 지연 소자들이 파워 다운 모드 진입 이전에 가졌던 기 고정되었던 지연값을 가지도록 하여 안정적인 클럭의 지연 고정 동작을 수행하는 DLL 회로 및 그 제어 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 DLL 회로는, CKE 신호로부터 버퍼 인에이블 신호를 생성하는 입력 제어 수단; DLL 전원의 기준 레벨 초과 여부를 감지하여 상기 버퍼 인에이블 신호로부터 버퍼 제어 신호를 생성하는 버퍼 제어 수단; 및 상기 버퍼 제어 신호를 입력 받아 상기 버퍼 제어 신호가 인에이블 되면 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 클럭 버퍼;를 포함하는 것을 특징으로 한다.
또한 본 발명의 DLL 회로는, CKE 신호로부터 버퍼 인에이블 신호를 생성하는 입력 제어 수단; 상기 버퍼 인에이블 신호를 입력 받고 DLL 전원의 기준 레벨 초과 여부에 따라 상기 버퍼 인에이블 신호의 출력 여부를 제어하는 버퍼 제어 수단; 및 상기 버퍼 인에이블 신호를 입력 받아 상기 버퍼 인에이블 신호가 인에이블 되면 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 클럭 버퍼;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 DLL 회로의 제어 방법은, a) CKE 신호로부터 버퍼 인에이블 신호를 생성하는 단계; b) 외부 공급전원을 분배하여 분배 전압을 생성하는 단계; c) 상기 버퍼 인에이블 신호를 입력 받고 DLL 전원과 상기 분배 전압의 전위 레벨을 비교하여 그 비교 결과에 따라 상기 버퍼 인에이블 신호의 출력을 제어하는 단계; 및 d) 상기 버퍼 인에이블 신호를 입력 받아 상기 버퍼 인에이블 신호가 인에이블 되면 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 3은 본 발명에 따른 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, 본 발명에 따른 DLL 회로는 CKE 신호로부터 버퍼 인에이블 신호(bfen)를 생성하는 입력 제어 수단(1), DLL 전원의 기준 레벨 초과 여부에 따라 상기 버퍼 인에이블 신호(bfen)의 버퍼 제어 신호(bfcl)로서의 출력 여부를 결정하는 버퍼 제어 수단(10), 상기 버퍼 제어 신호(bfcl)가 인에이블 되면 외부 클럭(clk_ext)을 버퍼링하여 내부 클럭(clk_int)을 생성하는 클럭 버퍼(20), 지연 제어 신호(dcl)의 입력에 대응하여 상기 내부 클럭(clk_int)을 지연시켜 지연 클럭(clk_dly)을 생성하는 지연 수단(30), 상기 지연 클럭(clk_dly)을 입력 받아 라이징 클럭(rclk)과 폴링 클럭(fclk)을 분리하는 예비 듀티 사이클 보정 수단(40), 상기 라이징 클럭(rclk)과 상기 폴링 클럭(fclk)의 폴링 에지 타임의 차이를 보정하여 출력 클럭(clk_out)을 생성하는 듀티 사이클 보정 수단(50), 상기 출력 클럭(clk_out)의 반도체 메모리 장치 외부까지의 전송 경로에 존재하는 지연 소자들에 의해 부여되는 지연 시간을 보상하기 위해 상기 출력 클럭(clk_out)을 지연시켜 피드백 클럭(clk_fb)을 생성하는 지연 보상 수단(60), 상기 내부 클럭(clk_int)의 주파수를 소정 비율로 나누어 기준 클럭(clk_ref)을 생성하는 클럭 분주 수단(70), 상기 기준 클럭(clk_ref)과 상기 피드백 클럭(clk_fb)의 위상을 비교하는 위상 비교 수단(80) 및 상기 위상 비교 수단(80)의 비교 결과에 따라 상기 지연 제어 신호(dcl)를 생성하여 상기 지연 수단(20)이 상기 내부 클럭(clk_int)에 부여하는 지 연 시간을 제어하는 지연 제어 수단(90)으로 구성된다.
상기 DLL 회로의 외부로부터 상기 외부 클럭(clk_ext)이 상기 클럭 버퍼(20)에 전달되면, 상기 클럭 버퍼(20)는 작은 진폭을 갖는 상기 외부 클럭(clk_ext)을 큰 진폭의 상기 내부 클럭(clk_int)으로 변환하여 상기 지연 수단(30)에 전달한다. 이후 상기 지연 수단(30)은 상기 내부 클럭(clk_int)을 기 설정된 시간만큼 지연시켜 상기 지연 클럭(clk_dly)으로 출력한다.
이후 상기 예비 듀티 사이클 보정 수단(40)은 상기 지연 클럭(clk_dly)을 상기 라이징 클럭(rclk)과 폴링 클럭(fclk)으로 분리하는 기능을 수행하며, 이후 상기 듀티 사이클 보정 수단(50)은 상기 라이징 클럭(rclk)과 폴링 클럭(fclk)의 폴링 에지 타임의 차이를 보정하여 출력 클럭(clk_out)을 생성한다.
상기 지연 보상 수단(60)에는 상기 듀티 사이클 보정 수단(50)에서 출력된 상기 출력 클럭(clk_out)이 상기 DLL 회로가 속한 반도체 집적 회로의 외부로 출력되는 경로에 존재하는 지연 요소들의 지연값이 기 계산되어 있다. 따라서 상기 지연 보상 수단(60)은 상기 지연 요소들의 지연값을 보상하기 위한 소정의 지연 시간을 상기 출력 클럭(clk_out)에 부여하여 상기 피드백 클럭(clk_fb)을 생성한다.
상기 클럭 분주 수단(70)은 상기 내부 클럭(clk_int)의 주파수를 소정 비율로 나누어 상기 기준 클럭(clk_ref)을 생성한다. 이후 상기 위상 비교 수단(80)은 상기 기준 클럭(clk_ref)에 대한 상기 피드백 클럭(clk_fb)의 위상 차이를 감지하여 그 결과를 상기 지연 제어 수단(90)에 전달한다. 이에 따라 상기 지연 제어 수단(90)은 상기 위상 비교 수단(80)에서 전달되는 결과로부터 상기 지연 제어 신 호(dcl)를 생성하여 상기 지연 수단(30)이 상기 내부 클럭(clk_int)에 부여하는 지연 시간의 양을 결정한다.
상기 DLL 회로가 동작을 시작하기 위해서는 상기 버퍼 제어 수단(10)으로부터 출력되는 상기 버퍼 제어 신호(bfcl)가 인에이블 되어 상기 클럭 버퍼(20)가 동작을 시작해야만 한다. 상기 버퍼 제어 신호(bfcl)는 상기 버퍼 인에이블 신호(bfen)에 의해 생성되고 상기 버퍼 인에이블 신호(bfen)는 상기 CKE 신호로부터 생성된다. 이에 따라 상기 버퍼 인에이블 신호(bfen) 및 상기 버퍼 제어 신호(bfcl)는 파워 다운 모드 진입 여부에 대한 정보를 담는다. 즉 반도체 집적 회로가 파워 다운 모드에 진입하면 상기 버퍼 인에이블 신호(bfen)는 디스에이블 되고, 파워 다운 모드로부터 탈출하면 상기 버퍼 인에이블 신호(bfen)는 인에이블 된다.
이 때 상기 버퍼 제어 수단(10)은 입력되는 상기 DLL 전원(Vdll)에 대한 기준 레벨을 설정한다. 이후 상기 DLL 전원(Vdll)이 상기 기준 레벨을 초과하면 상기 버퍼 인에이블 신호(bfen)의 출력을 차단하여 상기 버퍼 제어 신호(bfcl)가 디스에이블 되게 하고, 상기 DLL 전원(Vdll)이 상기 기준 레벨을 초과하지 못하면 상기 버퍼 인에이블 신호(bfen)를 출력하여 상기 버퍼 제어 신호(bfcl)가 인에이블 되게 한다.
도 4는 도 2에 도시한 버퍼 제어 수단의 상세 구성도이다.
상기 버퍼 제어 수단(10)은 상기 외부 공급전원(VDD)의 전압을 분배하여 분배 전압(Vdiv)을 생성하는 전압 분배부(110), 상기 분배 전압(Vdiv)과 상기 DLL 전원(Vdll)의 전위 레벨을 비교하는 비교부(120) 및 상기 비교부(120)의 비교 결과에 따라 상기 버퍼 인에이블 신호(bfen)의 상기 버퍼 제어 신호(bfcl)로서의 출력을 제어하는 스위칭부(130)로 구성된다.
여기에서 상기 전압 분배부(110)는 저항비에 따라 상기 외부 공급전원(VDD)의 전위를 분배하기 위한 제 1 및 제 2 저항(R1, R2)을 포함한다. 이 때 생성되는 상기 분배 전압(Vdiv)이 상기 DLL 전원(Vdll)의 기준 레벨로서 활용된다.
또한 상기 비교부(120)는 제어 신호(ctrl)에 의해 동작하며 상기 분배 전압(Vdiv)과 상기 DLL 전원(Vdll)의 전위 레벨을 비교하기 위해 차동 증폭기 형태로 구현되는 5개의 트랜지스터(TR1 ~ TR5)를 포함한다.
그리고 상기 스위칭부(130)는 상기 비교부(120)의 출력 신호의 제어에 따라 상기 버퍼 인에이블 신호(bfen)를 통과시키는 패스게이트(PG)를 포함한다.
상기 분배 전압(Vdiv)은 설계자가 테스트를 통해 가장 안정적인 DLL 회로의 동작을 구현하기 위해 임의로 결정할 수 있으며, 이는 상기 전압 분배부(110)의 제 1 및 제 2 저항(R1, R2)의 저항비에 따라 구현된다.
상기 DLL 전원(Vdll)의 전위 레벨이 상기 분배 전압(Vdiv)보다 높으면, 상기 비교부(120)의 출력 신호는 로우 레벨(Low Level)이 된다. 이에 따라 상기 스위칭부(130)의 패스게이트(PG)는 턴 오프(Turn Off) 되고, 상기 버퍼 인에이블 신호(bfen)의 출력이 차단되어 상기 버퍼 제어 신호(bfcl)가 디스에이블 된다.
그러나 상기 분배 전압(Vdiv)의 전위 레벨이 상기 DLL 전원(Vdll)보다 높으면, 상기 비교부(120)의 출력 신호는 하이 레벨(High Level)이 된다. 이에 따라 상기 스위칭부(130)의 패스게이트(PG)는 턴 온(Turn On) 되고, 상기 버퍼 인에이블 신호(bfen)가 상기 버퍼 제어 신호(bfcl)로서 출력된다.
도 5는 본 발명에 따른 DLL 회로의 동작을 설명하기 위한 타이밍도이다.
도면에는 외부에서 인가되는 CKE 신호에 의해 파워 다운 모드에 진입하게 되면, 상기 DLL 전원(Vdll)의 레벨이 상승하는 것이 표현되어 있다. 그리고 상기 DLL 회로의 지연 고정 동작에 의해 고정된 기준 클럭(clk_ref), 라이징 클럭(rclk), 폴링 클럭(fclk) 및 출력 클럭(clk_out)이 도시되어 있다.
상기 DLL 회로의 상기 기준 클럭(clk_ref), 상기 라이징 클럭(rclk), 상기 폴링 클럭(fclk) 및 상기 출력 클럭(clk_out)은 파워 다운 모드에 진입하게 되면 더 이상 생성되지 않는다. 이는 파워 다운 모드 진입시 상기 입력 제어 수단(1)으로부터 출력되는 상기 버퍼 인에이블 신호(bfen)가 디스에이블 되고, 이에 따라 상기 버퍼 제어 수단(10)으로부터 출력되는 상기 버퍼 제어 신호(bfcl)가 디스에이블 되어 상기 클럭 버퍼(20)의 동작이 중지되기 때문이다.
반도체 집적 회로가 파워 다운 모드에서 탈출하면 상기 DLL 전원(Vdll)의 전위 레벨이 하강하기 시작한다. 이 때 상기 입력 제어 수단(1)으로부터 출력되는 상기 버퍼 인에이블 신호(bfen)는 인에이블 된다. 그러나 상기 버퍼 제어 수단(10)은 상기 DLL 전원(Vdll)의 레벨이 기준 레벨 이하로 하강하는 시점까지 상기 버퍼 인에이블 신호(bfen)의 출력을 차단하여 상기 버퍼 제어 신호(bfcl)를 디스에이블 시킨다. 이후 상기 DLL 전원(Vdll)이 상기 기준 레벨 이하로 하강하면 상기 버퍼 인에이블 신호(bfen)를 출력하여 상기 버퍼 제어 신호(bfcl)로서 상기 클럭 버퍼(20)에 전달한다. 이에 따라 상기 DLL 회로의 클럭 지연 고정 동작이 다시 시작된다. 여기에서 상기 DLL 전원(Vdll)의 기준 레벨은 상기 버퍼 제어 수단(10)에서 생성되는 분배 전압(Vdiv)의 전위 레벨로 구현된다.
즉, 파워 다운 모드 탈출시 기 고정되었던 지연 소자들의 지연값이 변화하여 각 클럭들의 라이징 에지 타임이 정확히 일치되지 않는 부작용을 방지하기 위해, 기준 레벨을 설정하고 상기 DLL 전원(Vdll)이 상기 기준 레벨 이하로 하강할 때까지 DLL 회로의 재동작 시점을 지연시키는 것이다. 이러한 동작에 의해 DLL 회로 내의 각 지연 소자들은 파워 다운 모드 진입 이전 고정되었던 지연값을 복원하게 된다. 이에 따라 상기 기준 클럭(clk_ref), 상기 라이징 클럭(rclk), 상기 폴링 클럭(fclk) 및 상기 출력 클럭(clk_out)의 라이징 에지 타임을 정확히 일치시킬 수 있게 된다.
상술한 바와 같이, 반도체 집적 회로의 파워 다운 모드 탈출시 DLL 전원이 상승함에 따라 각 지연 소자들의 지연값이 변화함으로 인해 나타나는 부작용을 해결하기 위해, 본 발명의 DLL 회로는 반도체 집적 회로의 파워 다운 모드 탈출시 DLL 전원에 대한 기준 레벨을 설정하고 DLL 전원이 상기 기준 레벨 이하일 때 DLL 회로를 동작시킨다. 이를 위해 DLL 전원이 상기 기준 레벨 이상일 때에는 버퍼 인에이블 신호의 출력을 차단하여 버퍼 제어 신호를 디스에이블 시켜 클럭 버퍼의 동작이 이루어지지 않도록 하고, DLL 전원이 상기 기준 레벨 이하일 때에는 버퍼 인에이블 신호를 출력하여 버퍼 제어 신호를 인에이블 시켜 클럭 버퍼가 동작하도록 한다. 이 때 상기 기준 레벨은 설계자가 테스트를 통해 DLL 회로가 안정적으로 동작할 수 있는 레벨을 설정함으로써 구현된다. 이에 따라 듀티 사이클 보정 동작 및 클럭 고정 기준점 설정이 보다 정확하게 수행되어 DLL 회로의 성능이 향상된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 DLL 회로 및 그 제어 방법은, 기준 레벨을 설정하여 DLL 전원의 상기 기준 레벨 초과 여부에 따라 버퍼 제어 신호의 인에이블 여부를 결정하고 그에 따라 클럭 버퍼의 동작을 제어함으로써 DLL 전원의 전위 레벨 변화에도 안정적으로 클럭의 지연 고정 동작을 수행하는 효과가 있다.
아울러, 본 발명의 DLL 회로 및 그 제어 방법은, 반도체 집적 회로의 파워 다운 모드 탈출시 지연 소자들이 파워 다운 모드 진입 이전에 가졌던 기 고정되었던 지연값을 가지도록 하여 안정적인 클럭의 지연 고정 동작을 수행하는 효과가 있다.

Claims (17)

  1. CKE 신호로부터 버퍼 인에이블 신호를 생성하는 입력 제어 수단;
    DLL 전원의 기준 레벨 초과 여부를 감지하여 상기 버퍼 인에이블 신호로부터 버퍼 제어 신호를 생성하는 버퍼 제어 수단; 및
    상기 버퍼 제어 신호를 입력 받아 상기 버퍼 제어 신호가 인에이블 되면 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 클럭 버퍼;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  2. 제 1 항에 있어서,
    상기 버퍼 인에이블 신호는 파워 다운 모드 진입시 디스에이블 되고 파워 다운 모드 탈출시 인에이블 되는 신호인 것을 특징으로 하는 DLL 회로.
  3. 제 1 항에 있어서,
    상기 DLL 전원의 기준 레벨은 파워 다운 탈출시 각 지연 소자들이 기 고정되었던 지연값을 복원하기 위한 레벨로 설정되는 것을 특징으로 하는 DLL 회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 버퍼 제어 수단은,
    외부 공급전원의 전압을 분배하여 분배 전압을 생성하는 전압 분배부;
    상기 분배 전압과 상기 DLL 전원의 전위 레벨을 비교하는 비교부; 및
    상기 비교부의 비교 결과에 따라 상기 버퍼 인에이블 신호의 상기 버퍼 제어 신호로서의 출력을 제어하는 스위칭부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  5. 제 4 항에 있어서,
    상기 전압 분배부는 저항비에 따라 상기 외부 공급전원의 전위를 분배하기 위한 제 1 및 제 2 저항을 포함하며, 이 때 생성되는 상기 분배 전압이 상기 DLL 전원의 기준 레벨로서 활용되는 것을 특징으로 하는 DLL 회로.
  6. 제 4 항에 있어서,
    상기 비교부는 제어 신호에 의해 동작하며 상기 분배 전압과 상기 DLL 전원의 전위 레벨을 비교하기 위해 차동 증폭기를 포함하는 것을 특징으로 하는 DLL 회로.
  7. 제 4 항에 있어서,
    상기 스위칭부는 상기 비교부의 출력 신호의 제어에 따라 상기 버퍼 인에이블 신호를 통과시키는 패스게이트를 포함하는 것을 특징으로 하는 DLL 회로.
  8. CKE 신호로부터 버퍼 인에이블 신호를 생성하는 입력 제어 수단;
    상기 버퍼 인에이블 신호를 입력 받고 DLL 전원의 기준 레벨 초과 여부에 따라 상기 버퍼 인에이블 신호의 출력 여부를 제어하는 버퍼 제어 수단; 및
    상기 버퍼 인에이블 신호를 입력 받아 상기 버퍼 인에이블 신호가 인에이블 되면 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 클럭 버퍼;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  9. 제 8 항에 있어서,
    상기 버퍼 인에이블 신호는 파워 다운 모드 진입시 디스에이블 되고 파워 다운 모드 탈출시 인에이블 되는 신호인 것을 특징으로 하는 DLL 회로.
  10. 제 8 항에 있어서,
    상기 DLL 전원의 기준 레벨은 파워 다운 탈출시 각 지연 소자들이 기 고정되었던 지연값을 복원하기 위한 레벨로 설정되는 것을 특징으로 하는 DLL 회로.
  11. 제 8 항 또는 제 9 항에 있어서,
    상기 버퍼 제어 수단은,
    외부 공급전원의 전압을 분배하여 분배 전압을 생성하는 전압 분배부;
    상기 분배 전압과 상기 DLL 전원의 전위 레벨을 비교하는 비교부; 및
    상기 비교부의 비교 결과에 따라 상기 버퍼 인에이블 신호의 출력을 제어하는 스위칭부;
    를 포함하는 것을 특징으로 하는 DLL 회로.
  12. 제 11 항에 있어서,
    상기 전압 분배부는 저항비에 따라 상기 외부 공급전원의 전위를 분배하기 위한 제 1 및 제 2 저항을 포함하며, 이 때 생성되는 상기 분배 전압이 상기 DLL 전원의 기준 레벨로서 활용되는 것을 특징으로 하는 DLL 회로.
  13. 제 11 항에 있어서,
    상기 비교부는 제어 신호에 의해 동작하며 상기 분배 전압과 상기 DLL 전원의 전위 레벨을 비교하기 위해 차동 증폭기를 포함하는 것을 특징으로 하는 DLL 회로.
  14. 제 11 항에 있어서,
    상기 스위칭부는 상기 비교부의 출력 신호의 제어에 따라 상기 버퍼 인에이블 신호를 통과시키는 패스게이트를 포함하는 것을 특징으로 하는 DLL 회로.
  15. a) CKE 신호로부터 버퍼 인에이블 신호를 생성하는 단계;
    b) 외부 공급전원을 분배하여 분배 전압을 생성하는 단계;
    c) 상기 버퍼 인에이블 신호를 입력 받고 DLL 전원과 상기 분배 전압의 전위 레벨을 비교하여 그 비교 결과에 따라 상기 버퍼 인에이블 신호의 출력을 제어하는 단계; 및
    d) 상기 버퍼 인에이블 신호를 입력 받아 상기 버퍼 인에이블 신호가 인에이블 되면 외부 클럭을 버퍼링하여 내부 클럭을 생성하는 단계;
    를 포함하는 것을 특징으로 하는 DLL 회로의 제어 방법.
  16. 제 15 항에 있어서,
    상기 버퍼 인에이블 신호는 파워 다운 모드 진입시 디스에이블 되고 파워 다운 모드 탈출시 인에이블 되는 신호인 것을 특징으로 하는 DLL 회로의 제어 방법.
  17. 제 15 항에 있어서,
    상기 분배 전압의 전위 레벨은 파워 다운 탈출시 각 지연 소자들이 기 고정되었던 지연값을 복원하기 위한 상기 DLL 전원의 기준 레벨로서 설정되는 것을 특징으로 하는 DLL 회로의 제어 방법.
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