KR100613058B1 - 지연 고정 루프 제어 회로 - Google Patents

지연 고정 루프 제어 회로 Download PDF

Info

Publication number
KR100613058B1
KR100613058B1 KR1020040027111A KR20040027111A KR100613058B1 KR 100613058 B1 KR100613058 B1 KR 100613058B1 KR 1020040027111 A KR1020040027111 A KR 1020040027111A KR 20040027111 A KR20040027111 A KR 20040027111A KR 100613058 B1 KR100613058 B1 KR 100613058B1
Authority
KR
South Korea
Prior art keywords
signal
level
control signal
reference clock
output
Prior art date
Application number
KR1020040027111A
Other languages
English (en)
Other versions
KR20050101878A (ko
Inventor
양선석
최병진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040027111A priority Critical patent/KR100613058B1/ko
Priority to US10/878,450 priority patent/US7026859B2/en
Publication of KR20050101878A publication Critical patent/KR20050101878A/ko
Application granted granted Critical
Publication of KR100613058B1 publication Critical patent/KR100613058B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0818—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter comprising coarse and fine delay or phase-shifting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 고정 루프 제어 회로에 관한 것으로, 리셋 신호에 응답하여 출력 노드에 설정된 전압을 공급함으로써, 고정 상태 신호의 초기 레벨을 설정하는 레벨 설정부; 기준 클럭과 피드백 클럭의 위상을 주기적으로 확인하도록 주기적으로 발생되는 제2 제어 신호에 응답하여, 기준 클럭과 피드백 클럭의 위상의 비교 결과인 제1 제어 신호에 기초하여 제3 제어 신호를 발생하는 신호 발생부; 피드백 클럭을 소정 시간 딜레이시킨 신호와 기준 클럭의 비교 결과인 제4 제어 신호와, 고정 상태 신호에 응답하여, 기준 클럭과 피드백 클럭의 위상이 정렬되지 않을 때, 출력 노드를 설정된 전압 레벨로 유지하여, 고정 상태 신호를 초기 레벨로 유지시키기 위한 레벨 유지부; 제1 내지 제3 제어 신호들과 제4 제어 신호에 응답하여, 기준 클럭과 피드백 클럭의 위상의 정렬 여부를 검출하고, 그 검출 결과에 따라 출력 노드의 전압 레벨을 결정하는 검출부; 및 출력 노드의 전압 레벨에 따라 초기 레벨의, 또는 초기 레벨과 다른 레벨의 고정 상태 신호를 출력하는 출력부를 포함함으로써, 차지 쉐어링에 의한 오류 또는 피드백 클럭의 노이즈에 의한 특정 주파수나 전압에서의 오류를 방지하여, 테스트 시간을 줄이고, 수율 감소를 방지할 수 있다.
DLL, 모드 발생기, 차지 쉐어링, 피드백 클럭, 노이즈, 제어 신호

Description

지연 고정 루프 제어 회로{Control circuit for delay locked loop}
도 1은 일반적인 지연 고정 루프의 구성을 설명하기 위한 블럭도;
도 2는 종래의 지연 고정 루프를 구성하는 모드 발생기의 회로도;
도 3은 종래의 모드 발생기의 정상 동작시의 파형도;
도 4 및 도 5는 종래의 모드 발생기의 불량 동작시의 파형도;
도 6은 본 발명에 따른 모드 발생기의 회로도; 및
도 7은 본 발명에 따른 모드 발생기의 동작 파형도.
<도면의 주요 부분에 대한 부호의 설명>
101 : 클럭 버퍼 102 : DLL 제어기
103 : 클럭 발생기 104 : 위상 검출기
105 : 모드 발생기 106 : 위상 샘플러
107 : 딜레이 라인 제어기 108 : 제 1 딜레이 제어기
109 : 제 2 딜레이 제어기 110 : 제 1 딜레이 라인
111 : 제 2 딜레이 라인 112 : 리플리카 딜레이 모델
113 : 출력 드라이버
본 발명은 지연 고정 루프(Delay Locked Loop; 이하 DLL이라 함)에 관한 것으로, 특히 DLL 제어 회로로서의 모드 발생기에 관한 것이다.
외부 클럭에 동기되어 동작하는 동기형 반도체 장치들은 클럭 버퍼와 클럭 드라이버를 이용하여 내부 클럭을 발생하기 때문에 통상적으로 내부 클럭은 외부 클럭에 비해 일정 시간 지연되고, 이로 인하여 반도체 장치의 동작 성능이 저하된다. 즉, 반도체 장치의 데이터의 액세스 시간(tAC)은 칩 내부의 클럭 버퍼등으로 인한 소정의 지연 시간만큼 증가되는 문제점을 가지고 있다. 따라서 칩 내부에 외부 클럭에 동기시키는 내부 클럭 발생 회로를 구비하게 되는데, 이때 사용하는 회로가 DLL이다.
도 1은 일반적인 DLL의 구성을 설명하기 위한 블럭도이다.
클럭 버퍼(clock buffer)(101)는 외부 클럭 신호(ext_clk)를 입력하여 내부 클럭(clkin)과 기준 클럭(ref_clk)을 출력한다. DLL 제어기(102)는 다수의 제어 신호(control)를 입력하여 DLL의 동작을 제어한다. 클럭 발생기(103)는 DLL 제어기(102)의 제어에 따라 DLL을 제어하기 위한 신호를 발생시키는데, 특히 7 클 럭(clock)마다 한번씩 토글하는 제어 신호(pden)을 발생시킨다. 위상 검출기(104)는 클럭 버퍼(101)로부터 출력되는 기준 클럭(ref_clk)과 딜레이 라인(100) 및 리플리카 딜레이 모델(replica delay model)(112)을 통해 출력되는 피드백 클럭(fb_clk)을 비교하고, 그 결과에 따른 제어 신호(lag1)를 출력한다. 모드 발생기(105)는 클럭 발생기(103)로부터 출력되는 제어 신호(pden) 및 위상 검출기(104)로부터 출력되는 제어 신호(lag1)에 따라 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 정렬되었는지를 판단하는 고정 상태 신호(lock_state)를 출력한다. 위상 샘플러(106)는 위상 검출기(104)로부터 출력되는 제어 신호(lag1)를 입력하여 7 클럭마다 클럭 라이징 상태를 판단한다. 딜레이 라인 제어기(107)는 모드 발생기(105)로부터 출력되는 고정 상태 신호(lock_state)와 위상 샘플러(106)의 출력 신호에 따라 제 1 및 제 2 딜레이 제어기(108 및 109)를 제어한다. 제 1 및 제 2 딜레이 제어기(108 및 109)는 딜레이 라인(100)을 구성하는 제 1 딜레이 라인(110) 및 제 2 딜레이 라인(111)을 각각 제어하여 딜레이 시간을 조절하도록 한다. 제 1 딜레이 라인(110)은 클럭 버퍼(101)로부터 내부 클럭(clkin)을 입력하고 제 1 딜레이 제어기(108)의 출력 신호에 따라 내부 클럭(clkin)을 소정 시간 지연시키고, 제 2 딜레이 라인(111)은 제 1 딜레이 라인(110)을 통해 1차 지연된 신호를 미세 지연시킨다. 리플리카 딜레이 모델(112)은 DRAM 내부의 DLL 클럭을 입력하여 데이터가 출력하기 까지의 경로를 모델링하여 피드백 클럭(fb_clk)을 위상 검출기(104)로 입력시킨다. 출력 드라이버(113)는 라이징 클럭 드라이버와 폴링 클럭 드라이버로 구성되어 DLL을 통해 출력되는 클럭 신호를 출력한다.
도 2는 종래의 DLL 제어 회로로서의 모드 발생기의 회로도로서, 도 3은 정상 동작시 모드 발생기의 파형도로서, 이들을 이용하여 종래의 모드 발생기의 구동 방법을 설명하면 다음과 같다.
리셋 신호(reset)가 하이 레벨로 인가되면 제 1 인버터(I21)에 의해 로우 레벨로 반전된다. 로우 레벨의 제 1 인버터(I21)의 출력 신호에 따라 제 1 PMOS 트랜지스터(P21)가 턴온된다. 따라서, 제 1 노드(Q21)는 하이 레벨의 전위를 유지하며, 제 1 노드(Q21)의 전위는 래치(21), 제 4 및 제 5 인버터(I24 및 I25)를 통해 로우 레벨로 반전되어 초기 상태의 고정 상태 신호(lock_state)로서 출력된다. 리셋 신호(reset)가 로우 레벨로 인가되어 제 1 PMOS 트랜지스터(P21)가 턴오프된 후 제 1 제어 신호(lag1)에 따라 제 3 NMOS 트랜지스터(N23)가 구동된다. 여기서, 제 1 제어 신호(lag1)는 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)을 위상 검출기가 비교한 결과에 따라 레벨이 결정되는데, 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 로우 레벨이면 하이 레벨을 유지하고, 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 하이 레벨이면 로우 레벨을 유지한다. 그리고, 클럭 발생기로부터 출력되어 7 클럭(clock)마다 한번씩 토글하는 제 2 제어 신호(pden)에 의해 제 4 NMOS 트랜지스터(N24)가 구동된다. 또한, 제 2 제어 신호(pden)는 제 7 인버터(I27)를 통해 반전되는데, 제 2 제어 신호(pden)가 하이 레벨에서 로우 레벨로 천이되면 제 7 인버터(I27)를 통해 하이 레벨로 반전된다. 제 2 제어 신호(pden)가 하이 레벨에서 로우 레벨로 천이될 때 신호 발생부(22)가 구동되어 제 1 제어 신호(lag1)를 이용하여 제 2 NMOS 트랜지스터(N22)를 구동시키는 제 3 제어 신호(lag1_preb)를 출력한다. 제 1 제어 신호(lag1), 제 2 제어 신호(pden) 및 제 3 제어 신호(lag1_preb)가 모두 하이 레벨이 되면 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 라이징이 일치하는 것이다. 이때 제 2, 제 3 및 제 4 NMOS 트랜지스터(N22, N23 및 N24)가 모두 턴온되어 제 1 노드(Q21)의 전위는 로우 레벨이 된다. 로우 레벨의 제 1 노드(Q21)의 전위는 래치(21), 제 4 및 제 5 인버터(I24 및 I25)를 통해 하이 레벨의 고정 상태 신호(lock_state)로서 출력된다. 한편, 고정 상태 신호(lock_state)가 로우 레벨의 경우에는 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)이 일치할 때까지 피드백 클럭(fb_clk)이 계속 지연되어 쉬프트 라이트하게 된다.
그런데, 종래의 모드 발생기는 레이아웃이나 트랜지스터의 사이즈를 잘못 설정하게 되면 도 4에 도시된 바와 같이 차지 쉐어링(charge sharing)에 의한 오류가 발생될 수 있다. 도 4를 참조하면, 피드백 클럭(fb_clk)이 계속 쉬프트 라이트하는 중에 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반대가 될 때 제 1 제어 신호(lag1)가 로우 레벨이 된다. 그리고, 제 2 제어 신호(pden)가 로우 레벨로 천이될 때 제 3 제어 신호(lag1_preb)가 하이 레벨이 되어 제 2 NMOS 트랜지스터(N22)가 턴온된다. 제 2 NMOS 트랜지스터(N22)는 턴온되고, 제 3 NMOS 트랜지스터(N24)는 턴오프되기 때문에 제 1 노드(Q21)와 제 2 노드(Q22) 사이에 차지 쉐어링(charge sharing)이 발생된다. 따라서, 제 1 노드(Q21)의 전위가 제 2 인버터(I22)를 통해 반전될 정도로 떨어지면 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반전된 상태임에도 불구하고 고정 상태 신호(lock_state)를 하이 레벨로 출력하는 오류가 발생된다(A).
도 5는 피드백 클럭(fb_clk) 노이즈에 의해 발생될 수 있는 오류를 나타낸 파형도이다. 이 경우 역시 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반대인 상황에서 발생할 수 있는데, B 부분이 노이즈에 의해 발생될 수 있는 파형이다. 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 노이즈에 의해 하이 레벨이 되고(B), 제 2 제어 신호(pden)가 하이 레벨에서 로우 레벨로 천이된다면 제 3 제어 신호(lag1_preb)가 하이 레벨이 된다. 그리고, 7 클럭 이후 제 2 제어 신호(pden)가 하이 레벨이 되는 시점에서 피드백 클럭(fb_clk)의 이상으로 제 1 제어 신호(lag1)가 하이 레벨이 되는 경우 제 2 내지 제 4 NMOS 트랜지스터(N22 내지 N24)가 모두 턴온된다. 따라서, DLL이 고정된 것으로 인식하여 고정 상태 신호(lock_state)가 하이 레벨로 출력되는 오류가 발생된다(C).
상기한 바와 같은 문제점은 DRAM 동작에서 특정 주파수나 전압에서 발생될 수 있으며, 이는 소자의 수율을 감소시키게 된다. 이러한 문제를 해결하기 위해서는 오류가 발생될 수 있는 특정 주파수에 대해 테스트를 실시하여 오류를 검출해야 하고, 검출된 오류에 따라 회로의 레이아웃을 변경해야 한다.
본 발명의 목적은 레이아웃 또는 트랜지스터의 사이즈를 잘못 설정하여 발생 되는 차지 쉐어링에 의한 오류를 방지할 수 있어 수율을 향상시킬 수 있는 DLL 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 피드백 클럭의 노이즈에 의한 오류를 방지할 수 있어 수율을 향상시킬 수 있는 DLL 제어 회로를 제공하는데 있다.
본 발명에 따른 DLL 제어 회로는 기준 클럭과 피드백 클럭의 위상이 정렬되었는지의 여부를 나타내는 고정 상태 신호를 출력하는 지연 고정 루프 제어 회로에 있어서, 리셋 신호에 응답하여 출력 노드에 설정된 전압을 공급함으로써, 고정 상태 신호의 초기 레벨을 설정하는 레벨 설정부; 기준 클럭과 피드백 클럭의 위상을 주기적으로 확인하도록 주기적으로 발생되는 제2 제어 신호에 응답하여, 기준 클럭과 피드백 클럭의 위상의 비교 결과인 제1 제어 신호에 기초하여 제3 제어 신호를 발생하는 신호 발생부; 피드백 클럭을 소정 시간 딜레이시킨 신호와 기준 클럭의 비교 결과인 제4 제어 신호와, 고정 상태 신호에 응답하여, 기준 클럭과 피드백 클럭의 위상이 정렬되지 않을 때, 출력 노드를 설정된 전압 레벨로 유지하여, 고정 상태 신호를 초기 레벨로 유지시키기 위한 레벨 유지부; 제1 내지 제3 제어 신호들과 제4 제어 신호에 응답하여, 기준 클럭과 피드백 클럭의 위상의 정렬 여부를 검출하고, 그 검출 결과에 따라 출력 노드의 전압 레벨을 결정하는 검출부; 및 출력 노드의 전압 레벨에 따라 초기 레벨의, 또는 초기 레벨과 다른 레벨의 고정 상태 신호를 출력하는 출력부를 포함한다.
삭제
삭제
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 6은 본 발명의 실시 예에 따른 DLL 제어 회로로서의 모드 발생기의 회로도이다.
도 6을 참조하면, 전원 단자(Vdd)와 제 1 노드(또는 출력 노드)(Q31) 사이에 리셋 신호(reset)가 제 1 인버터(I31)를 통해 반전된 신호(rstb)에 따라 구동되는 제 1 PMOS 트랜지스터(P31)가 접속된다. 또한, 전원 단자(Vdd)와 제 1 노드(Q31) 사이에 제 2 및 제 3 PMOS 트랜지스터(P32 및 P33)가 직렬 접속되는데, 제 2 PMOS 트랜지스터(P32)는 고정 상태 신호(lock_state)에 따라 구동되고, 제 4 PMOS 트랜지스터(P34)는 제 4 제어 신호(FM_pdout)에 따라 구동된다. 여기서, 제 4 제어 신호(FM_pdout)는 위상 검출기로부터 출력되는 신호로서, 피드백 클럭(fb_clk)을 소정 시간 딜레이시킨 신호(fb_clk_d)를 기준 클럭(ref_clk)과 비교하여 제 1 제어 신호(lag1)와 같은 파형으로 만든 신호이다. 따라서, 기준 클럭(ref_clk)이 라이징일 때 지연 피드백 클럭(fb_clk_d)이 로우 레벨이면 제 4 제어 신호(FM_pdout)는 하이 레벨이 되고, 기준 클럭(ref_clk)이 라이징일 때 지연 피드백 클럭(fb_clk_d)이 하이 레벨이면 제 4 제어 신호(FM_pdout)는 로우 레벨이 된다. 한편, 제 1 노드(Q31)와 접지 단자(Vss) 사이에 제 1 내지 제 4 NMOS 트랜지스터(N31 내지 N34)가 직렬 접속되는데, 제 1 NMOS 트랜지스터(N31)는 제 3 제어 신호(lag1_preb)에 따라 구동되고, 제 2 NMOS 트랜지스터(N32)는 제 4 제어 신호(FM_pdout)에 따라 구동된다. 또한, 제 3 NMOS 트랜지스터(N33)는 제 1 제어 신호(lag1)에 따라 구동되고, 제 4 NMOS 트랜지스터(N34)는 7 클럭(clock)마다 한번씩 토글하는 제 2 제어 신호(pden)에 따라 구동된다. 여기서, 제 1 제어 신호(lag1)는 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)을 비교한 결과에 따라 레벨이 결정되는데, 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 로우 레벨이면 하이 레벨을 유지하고, 기준 클럭(ref_clk)이 라이징일 때 피드백 클럭(fb_clk)이 하이 레벨이면 로우 레벨을 유지한다. 신호 발생부(32)는 리셋 신호(reset)에 따라 초기화되고, 제 2 제어 신호(pden)에 따라 제 1 제어 신호(lag1)를 이용하여 제 3 제어 신호(lag1_preb)를 출력한다. 한편, 신호 발생부(32)는 제 2 제어 신호(pden)가 하이 레벨에서 로우 레벨로 천이될 때 구동된다. 제 1 노드(Q31)의 전위는 제 2 및 제 3 인버터(I32 및 I33)로 구성된 래치(31)에 래치된 후 제 4 및 제 5 인버터(I34 및 I35)를 통해 고정 상태 신호(lock_state)로서 출력된다. 좀 더 상세하게는, 상기 래치(31)가 상기 제 1 노드(Q31)에서 발생하는 상기 제 1 노드(Q31)의 전위를 갖는 출력 신호(미도시)를 래치하고, 그 래치된 신호를 출력한다. 상기 제 4 및 제5 인버터(I34 및 I35)는 상기 래치(31)로부터 수신되는 상기 래치된 신호를 수신하고, 상기 고정 상태 신호(lock_state)를 출력한다. 결국, 상기 고정 상태 신호(lock_state)의 전압 레벨(즉, 로직 값)은 상기 제 1 노드(Q31)의 전위(즉, 로직 값)의 반전된 값과 동일하다. 여기에서, 상기 래치(31)와 상기 제 4 및 제5 인버터(I34 및 I35)는 출력부로서 동작한다.
상기와 같이 구성되는 본 발명에 따른 DLL 제어 회로로서의 모드 발생기의 구동 방법을 설명하면 다음과 같다.
리셋 신호(reset)가 하이 레벨로 인가되면 제 1 인버터(I31)에 의해 로우 레벨로 반전된다. 로우 레벨의 제 1 인버터(I31)의 출력 신호에 따라 제 1 PMOS 트랜지스터(P31)가 턴온된다. 따라서, 제 1 노드(Q31)는 하이 레벨의 전위를 유지하며, 제 1 노드(Q31)의 전위는 래치(31), 제 4 및 제 5 인버터(I34 및 I35)를 통해 로우 레벨로 반전되어 초기 상태의 고정 상태 신호(lock_state)로서 출력된다. 리셋 신호(reset)가 로우 레벨로 인가된 후 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 라이징이 일치하면 제 1 제어 신호(lag1), 제 2 제어 신호(pden), 제 3 제어 신호(lag1_preb) 및 제 4 제어 신호(FM_pdout)가 모두 하이 레벨이 된다. 이때 제 1 내지 제 4 NMOS 트랜지스터(N31 내지 N34)가 모두 턴온되고, 제 3 PMOS 트랜지스터(P33)는 턴오프되어 제 1 노드(Q31)의 전위는 로우 레벨이 된다. 로우 레벨의 제 1 노드(Q31)의 전위는 래치(31), 제 4 및 제 5 인버터(I34 및 I35)를 통해 하이 레벨의 고정 상태 신호(lock_state)로서 출력된다. 하이 레벨의 고정 상태 신호(lock_state)에 의해 제 2 PMOS 트랜지스터(P32)가 턴오프된다. 한편, 고정 상태 신호(lock_state)가 로우 레벨의 경우에는 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)이 일치할 때까지 피드백 클럭(fb_clk)이 계속 지연되어 쉬프트 라이트하게 된다.
그런데, 종래 기술의 문제점으로 지적된 차지 쉐이링에 의한 오류는 피드백 클럭(fb_clk)이 계속 쉬프트 라이트하는 중에 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반대가 될 때 제 1 제어 신호(lag1)가 로우 레벨이 되고, 제 2 제어 신호(pden)가 로우 레벨로 천이될 때 제 3 제어 신호(lag1_preb)가 하이 레벨이 되어 발생되었다. 그러나, 도 7에 도시된 바와 같이 본 발명에 따른 모드 발생기는 이러한 차지 쉐이링이 발생되는 시점에서 제 4 제어 신호(FM_pdout)가 로우 레벨을 유지하여 제 2 NMOS 트랜지스터(N32)가 턴오프되고, 제 3 PMOS 트랜지스터(P33)가 턴온되기 때문에 제 1 노드(Q31)의 전위를 하이 레벨로 유지시킨다. 이는 기준 클럭(ref_clk)이 라이징일 때 지연 피드백 클럭(fb_clh_d)가 하이 레벨을 유지하므로 제 4 제어 신호(FM_pdout)가 로우 레벨을 유지하기 때문이다. 따라서, 고정 상태 신호(lock_state)는 로우 레벨을 유지하게 되어 차지 쉐이링에 의한 오류를 방지할 수 있다.
또한, 기준 클럭(ref_clk)과 피드백 클럭(fb_clk)의 위상이 반대인 상황에서 발생할 수 있는 피드백 클럭(fb_clk)의 노이즈에 의한 오류는 제 4 제어 신호(FM_pdout)가 로우 레벨을 유지하여 제 2 NMOS 트랜지스터(N32)를 턴오프시키기 때문에 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면 모드 발생기의 출력 신호인 고정 상태 신호(lock_state)에 따라 구동되는 PMOS 트랜지스터와 피드백 클럭(fb_clk)을 소정 시간 딜레이시킨 신호(fb_clk_d)를 기준 클럭(ref_clk)과 비교하여 제 1 제어 신호(lag1)와 같은 파형으로 만든 제 4 제어 신호(FM_pdout)에 따라 구동되는 PMOS 트랜지스터 및 NMOS 트랜지스터를 모드 발생기에 구성함으로써 차지 쉐어링에 의한 오류 또는 피드백 클럭의 노이즈에 의한 특정 주파수나 전압에서의 오류를 방지할 수 있다. 따라서, DRAM 동작에서 오류가 발생될 수 있는 특정 주파수에서의 테스트 시간을 줄일 수 있고, 수율 감소를 방지할 수 있다.

Claims (5)

  1. 기준 클럭과 피드백 클럭의 위상이 정렬되었는지의 여부를 나타내는 고정 상태 신호를 출력하는 지연 고정 루프 제어 회로에 있어서,
    리셋 신호에 응답하여 출력 노드에 설정된 전압을 공급함으로써, 상기 고정 상태 신호의 초기 레벨을 설정하는 레벨 설정부;
    상기 기준 클럭과 상기 피드백 클럭의 위상을 주기적으로 확인하도록 주기적으로 발생되는 제2 제어 신호에 응답하여, 상기 기준 클럭과 상기 피드백 클럭의 위상의 비교 결과인 제1 제어 신호에 기초하여 제3 제어 신호를 발생하는 신호 발생부;
    상기 피드백 클럭을 소정 시간 딜레이시킨 신호와 상기 기준 클럭의 비교 결과인 제4 제어 신호와, 상기 고정 상태 신호에 응답하여, 상기 기준 클럭과 상기 피드백 클럭의 위상이 정렬되지 않을 때, 상기 출력 노드를 상기 설정된 전압 레벨로 유지하여, 상기 고정 상태 신호를 상기 초기 레벨로 유지시키기 위한 레벨 유지부;
    상기 제1 내지 제3 제어 신호들과 상기 제4 제어 신호에 응답하여, 상기 기준 클럭과 상기 피드백 클럭의 위상의 정렬 여부를 검출하고, 그 검출 결과에 따라 상기 출력 노드의 전압 레벨을 결정하는 검출부; 및
    상기 출력 노드의 전압 레벨에 따라 상기 초기 레벨의, 또는 상기 초기 레벨과 다른 레벨의 상기 고정 상태 신호를 출력하는 출력부를 포함하는 지연 고정 루프 제어 회로.
  2. 제 1 항에 있어서,
    상기 설정된 전압은 전원 전압이고,
    상기 레벨 설정부는,
    상기 리셋 신호를 반전시키기 위한 인버터; 및
    상기 인버터의 출력 신호에 따라 구동되어 상기 전원 전압을 상기 출력 노드에 공급하는 PMOS 트랜지스터를 포함하는 지연 고정 루프 제어 회로.
  3. 제 1 항에 있어서, 상기 레벨 유지부는,
    상기 고정 상태 신호에 따라 구동되어 전원 전압을 출력하는 제1 PMOS 트랜지스터; 및
    상기 제4 제어 신호에 따라 구동되어 상기 제1 PMOS 트랜지스터로부터 수신되는 상기 전원 전압을 상기 출력 노드에 출력하는 제2 PMOS 트랜지스터를 포함하는 지연 고정 루프 제어 회로.
  4. 제 1 항에 있어서,
    상기 검출부는, 상기 출력 노드와 접지 단자 사이에 직렬로 연결되는 제1 내지 제4 NMOS 트랜지스터들을 포함하고,
    상기 제1 , 제3, 제4 NMOS 트랜지스터들은 상기 제 1 내지 제 3 제어 신호들에 따라 각각 구동되고, 상기 제2 NMOS 트랜지스터는 상기 제4 제어 신호에 따라 구동되는 지연 고정 루프 제어 회로.
  5. 제 1 항에 있어서, 상기 출력부는,
    상기 출력 노드에서 발생하는 상기 출력 노드의 전압 레벨을 갖는 출력 신호를 래치하고, 그 래치된 신호를 출력하는 래치; 및
    상기 래치의 출력 단자에 직렬로 연결되어, 상기 래치된 신호를 수신하고, 상기 고정 상태 신호를 출력하는 제1 및 제2 인버터들을 포함하는 지연 고정 루프 제어 회로.
KR1020040027111A 2004-04-20 2004-04-20 지연 고정 루프 제어 회로 KR100613058B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040027111A KR100613058B1 (ko) 2004-04-20 2004-04-20 지연 고정 루프 제어 회로
US10/878,450 US7026859B2 (en) 2004-04-20 2004-06-28 Control circuit for delay locked loop

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040027111A KR100613058B1 (ko) 2004-04-20 2004-04-20 지연 고정 루프 제어 회로

Publications (2)

Publication Number Publication Date
KR20050101878A KR20050101878A (ko) 2005-10-25
KR100613058B1 true KR100613058B1 (ko) 2006-08-16

Family

ID=35095680

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040027111A KR100613058B1 (ko) 2004-04-20 2004-04-20 지연 고정 루프 제어 회로

Country Status (2)

Country Link
US (1) US7026859B2 (ko)
KR (1) KR100613058B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7449930B2 (en) * 2005-09-29 2008-11-11 Hynix Semiconductor Inc. Delay locked loop circuit
US7755403B2 (en) 2006-11-14 2010-07-13 Hynix Semiconductor Inc. Apparatus and method of setting operation mode in DLL circuit
KR100795025B1 (ko) * 2006-12-07 2008-01-16 주식회사 하이닉스반도체 Ｄｌｌ 회로의 동작 모드 설정 장치 및 방법
KR100857446B1 (ko) * 2007-05-11 2008-09-10 주식회사 하이닉스반도체 Ｄｌｌ 회로의 동작 모드 설정 장치
KR100930416B1 (ko) * 2008-08-11 2009-12-08 주식회사 하이닉스반도체 반도체 집적 회로 및 그 제어 방법
US20210116564A1 (en) * 2019-10-18 2021-04-22 Didi Research America, Llc Voltage generation in light detection and ranging (lidar) system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304867A (en) * 1991-12-12 1994-04-19 At&T Bell Laboratories CMOS input buffer with high speed and low power
JP2910679B2 (ja) * 1996-07-04 1999-06-23 日本電気株式会社 半導体集積回路
KR100242997B1 (ko) * 1996-12-30 2000-02-01 김영환 저전력 소비 입력 버퍼
KR100350766B1 (ko) * 1999-11-22 2002-08-28 주식회사 하이닉스반도체 펄스 발생기

Also Published As

Publication number Publication date
KR20050101878A (ko) 2005-10-25
US7026859B2 (en) 2006-04-11
US20050231248A1 (en) 2005-10-20

Similar Documents

Publication Publication Date Title
US7199634B2 (en) Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals
KR100605588B1 (ko) 반도체 기억 소자에서의 지연 고정 루프 및 그의 클럭록킹 방법
US7667509B2 (en) Delay time adjusting method of delaying a phase of an output signal until a phase difference between an input signal and the output signal becomes an integral number of periods other than zero
KR100810070B1 (ko) 지연고정루프
KR100811263B1 (ko) 듀티사이클 보정회로 및 이를 이용한 지연고정루프 회로
KR100701423B1 (ko) 듀티 보정 장치
US7737745B2 (en) DLL clock signal generating circuit capable of correcting a distorted duty ratio
US7768327B2 (en) Delay locked loop of semiconductor device and method for driving the same
US20070085581A1 (en) Delayed locked loop circuit
US20070018702A1 (en) Delay-locked loop circuit with variable bias voltages and method of clock synchronization for a semiconductor memory device
KR20060095260A (ko) 반도체 기억 소자의 지연 고정 루프 회로 및 그 제어 방법
KR100907002B1 (ko) 지연 동기 루프 및 그의 제어 방법
US7061287B2 (en) Delay locked loop
KR20110134197A (ko) 전압제어지연라인, 상기 전압제어지연라인을 구비하는 지연고정루프회로 및 다중위상클럭생성기
KR100613058B1 (ko) 지연 고정 루프 제어 회로
US7123540B2 (en) Semiconductor device having delay-locked loop and test method thereof
US8471613B2 (en) Internal clock signal generator and operating method thereof
US7616030B2 (en) Semiconductor device and operation method thereof
KR100705205B1 (ko) 외부 클록 신호의 펄스 폭의 변화에 무관하게 안정된 내부클록 신호를 발생하는 내부 클록 발생기 및 그 내부 클록발생 방법
JP2001195149A (ja) 内部クロック信号発生回路
US20100109727A1 (en) Semiconductor device
US8331190B2 (en) Semiconductor memory device and operation method thereof
KR100685604B1 (ko) 지터 성분이 감소된 내부 클럭 신호를 발생하는 ｄｌｌ
KR100524909B1 (ko) 자동 모드 변환 신호 발생기와 이를 구비하는동기식 반도체 메모리 장치
KR100807116B1 (ko) 지연 고정 루프

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120720

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130723

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150721

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160721

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170724

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180725

Year of fee payment: 13