KR100609615B1 - 연결노드의 커플링 전압상승을 완화하는 불휘발성 반도체메모리 장치의 레이아웃 - Google Patents

연결노드의 커플링 전압상승을 완화하는 불휘발성 반도체메모리 장치의 레이아웃 Download PDF

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Abstract

연결노드의 커플링 전압상승을 완화하는 불휘발성 반도체 메모리 장치의 레이아웃이 게시된다. 본 발명의 불휘발성 반도체 메모리 장치의 레이아웃은 좌우방향으로 서로 이웃하여 배치되는 제1 및 제2 레이아웃 그룹을 포함한다. 상기 제1 및 제2 레이아웃 그룹 각각은 다수개의 페이지 버퍼들, 다수개의 분리소자들, 연결노드들 및 다수개의 비트라인들을 구비한다. 상기 특정의 페이지 버퍼에 대하여, 가장 먼 거리에 위치되는 상기 분리소자에 대응하는 상기 연결노드는 가장 아래에 배치되는 페이지 버퍼에 연결된다. 상기와 같은 본 발명의 불휘발성 반도체 메모리 장치의 레이아웃에 의하면, 인접하는 비트라인의 커패시턴스에 커플링되는 연결노드의 커패시턴스의 비를 크게 증가한다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치의 레이아웃에 의하면, 커플링에 의한 연결노드의 전압의 상승을 저감된다. 그러므로, 연결노드에 연결되는 차단소자가 파괴될 위험이 감소된다.

Description

연결노드의 커플링 전압상승을 완화하는 불휘발성 반도체 메모리 장치의 레이아웃{LAYOUT OF NONVOLATILE SEMICONDUCTOR MEMORY DEVICE FOR DECREASING COUPLING VOLTAGE IN CONNECTIOM MODE}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 레이아웃을 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 레이아웃을 나타내는 도면이다.
도 3은 도 2의 불휘발성 반도체 메모리 장치의 레이아웃에서, 하나의 페이지 버퍼에 관련되는 구성요소들의 기능을 설명하기 위한 회로도이다.
도 4는 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 레이아웃을 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
BLe, BLo: 비트라인 DTe, DTo: 분리소자
TC: 차단소자 PB: 페이지 버퍼
NCN: 연결노드 NSEN: 센싱단자
본 발명은 반도체 메모리 장치의 레이아웃에 관한 것으로서, 특히, 불휘발성 반도체 메모리 장치의 비트라인과 페이지 버퍼의 방법에 따른 레이아웃에 관한 것이다.
일반적으로 불휘발성 반도체 메모리 장치는, 선택되는 메모리셀로/로부터 입출력되는 데이터를 래치하는 페이지 버퍼를 내장한다. 이러한 페이지 버퍼는 연결노드와 비트라인을 거쳐 각자에 대응하는 메모리셀들과 전기적으로 연결된다.
도 1은 종래의 불휘발성 반도체 메모리 장치의 레이아웃을 나타내는 도면이다. 페이지 버퍼들(PB1 내지 PB4, PB5 내지 PB8)은, 도 1에 도시되는 바와 같이, 각각 4개씩 적층되어 배치된다. 각 페이지 버퍼(PB1~PB4, PB5~PB8)에 자신의 센싱단자(NSEN1~NSEN4, NSEN5~NSEN6)와 연결노드(NCN1~NCN4, NCN5~NCN8) 사이의 연결을 제어하는 차단소자(TC1~TC4, TC5~TC8)가 포함되는 것으로 도시된다. 각 페이지 버퍼(PB1~PB4, PB5~PB8)에 따른 연결노드(NCN1~NCN4, NCN5~NCN8) 및 비트라인들(BLe1/BLo1 내지 BLe4/BLo4, BLe5/BLo5 내지 BLe8/BLo8)은 분리소자들(DTe1/DTo1 내지 DTe4/DTo4, DTe5/DTo5 내지 DTe8/DTo8)을 통하여 연결이 제어된다. 이때, 페 이지 버퍼(PB4)의 비트라인(BLo4)와 페이지 버퍼(PB5)의 연결노드(NCN5)가 인접하여 배치된다.
한편, 비트라인의 캐패시턴스는, 연결노드의 커패시턴스에 비하여, 상대적으로 매우 큰 값을 가진다. 그러므로, 불휘발성 반도체 메모리 장치의 동작시, 특히, 비트라인이 20V 정도의 높은 전압 레벨로 상승하는 소거 동작시에, 비트라인에 인접하는 연결노드도 소정의 전압 폭으로 상승하게 된다. 이때, 비트라인에 커플링되는 연결노드가 지나치게 높은 전압으로 상승하는 경우, 저전압의 브레이크 다운(break down) 전압을 가지는 차단소자가 파괴될 수 있다. 그러므로, 불휘발성 반도체 메모리 장치의 레이아웃시에, 비트라인에 커플링되는 연결노드가 지나치게 높은 전압 레벨로 상승하는 것을 방지하도록 하는 것이 매우 중요한 과제이다.
그런데, 도 1의 레이아웃에서는, 서로 커플링되는 비트라인(BLo4)와 연결노드(NCN5)의 커패시턴스를 비교하면, 연결노드(NCN5)에 대응하는 페이지 버퍼(PB5)는 가장 위쪽에 배치된다. 그러므로, 상기 연결노드(NCN5)의 커패시턴스는 상대적으로 작은 값을 가지게 된다. 따라서, 도 1의 레이아웃에 따른 불휘발성 반도체 메모리 장치에서의 연결노드(NCN5)의 전압은, 소거 동작시에 상기 비트라인(BLo4)에 커플링되어 높은 전압으로 상승하게 되며, 그 결과 저전압의 브레이크 다운(break down) 전압을 가지는 차단소자(TC5)가 파괴될 수 있는 문제점이 가진다.
본 발명의 목적은 인접하는 비트라인의 커패시턴스에 커플링되는 연결노드의 커패시턴스의 비를 크게 하여, 커플링에 의한 전압의 상승을 저감시키는 불휘발성 반도체 메모리 장치의 레이아웃을 제공하는 데 있다.
상기와 같은 발명이 이루고자하는 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도체 메모리 장치의 레이아웃에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치의 레이아웃은 좌우방향으로 서로 이웃하여 배치되는 제1 및 제2 레이아웃 그룹을 포함한다. 상기 제1 및 제2 레이아웃 그룹 각각은 상하방향으로 적층되어 배치되는 다수개의 페이지 버퍼들; 각자의 상기 페이지 버퍼에 대응하는 다수개의 분리소자들로서, 상기 페이지 버퍼들의 상부에 배치되며, 특정의 상기 페이지 버퍼에 대하여, 순차적 거리 상에 배치되는 상기 다수개의 분리소자들; 대응하는 상기 페이지 버퍼와 상기 분리소자를 연결하는 다수개의 연결노드들; 및 각자의 상기 분리소자와 연결되되 상기 각자의 연결노드와 반대방향으로 연장되는 다수개의 비트라인들을 구비한다. 상기 특정의 페이지 버퍼에 대하여, 가장 먼 거리에 위치되는 상기 분리소자에 대응하는 상기 연결노드는 가장 아래에 배치되는 페이지 버퍼에 연결된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 레이아웃을 나타내는 도면이다. 본 발명의 불휘발성 반도체 메모리 장치의 레이아웃에서는, 도 2에 도시되는 제1 및 제2 레이아웃 그룹(LAY1, LAY2)가 좌우에 반복적으로 배치된다. 그리고, 상기 제1 및 제2 레이아웃 그룹(LAY1, LAY2)는 좌우방향으로 서로 이웃하여 배치된다.
도 2를 참조하면, 상기 제1 레이아웃 그룹(LAY1)에는, 4개의 페이지 버퍼들(PB1 내지 PB4), 4쌍의 분리소자들(DTe1/DTo1 내지 DTe4/DTo4), 4개의 연결노드들(NCN1 내지 NCN4), 그리고 4쌍의 비트라인들(BLe1/BLo1 내지 BLe4/BLo4)이 도시된다.
상기 페이지 버퍼들(PB1 내지 PB4)은 상하방향(A<--->A')으로 적층되어 배치되며, 선택되는 각자의 메모리셀(미도시)로/로부터 입출력되는 데이터를 래치하여 저장한다. 도 2의 실시예에서는, 페이지 버퍼(PB1)가 가장 아래쪽에 위치되며, 페이지 버퍼(PB4)가 가장 위쪽에 위치된다.
상기 4쌍의 분리소자들(DTe1/DTo1 내지 DTe4/DTo4)는 각자의 페이지 버퍼(PB1 내지 PB4)에 대응하여 배치된다. 이때, 상기 4쌍의 분리소자들(DTe1/DTo1 내지 DTe4/DTo4)는 상기 페이지 버퍼(PB4)의 일면(B<--->B')에 대하여, 순차적 거리 상에 배치된다. 도 2의 실시예에서는, 왼쪽에서부터 오른쪽으로 갈 수록, 분리소자(DTe1/DTo1)와 상기 페이지 버퍼(PB4)의 일면(B<--->B') 사이의 거리는 순차적으로 짧아진다.
상기 연결노드들(NCN1 내지 NCN4)은 각자의 페이지 버퍼(PB1 내지 PB4)와 상기 분리소자(DTe1/DTo1 내지 DTe4/DTo4)를 연결한다. 도 2의 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 레이아웃에서는, 상기 페이지 버퍼(PB4)의 일면(B<--->B')에 대하여, 가장 먼 거리에 위치되는 상기 분리소자(DTe1/DTo1)에 대응하는 상기 연결노드(NCN1)는 가장 아래에 배치되는 페이지 버퍼(PB4)에 연결된다. 따라서, 페이지 버퍼(PB1)과 분리소자(DTe1/DTo1)을 연결하는 연결노드(NCN1)가 가장 길게된다.
그리고, 상기 4쌍의 비트라인들(BLe1/BLo1 내지 BLe4/BLo4)은 각자의 상기 분리소자(DTe1/DTo1 내지 DTe4/DTo4)와 연결되되, 상기 각자의 연결노드(NCN1 내지 NCN4)와 반대방향으로 연장된다.
한편, 상기 제2 레이아웃 그룹(LAY2)는 상기 제1 레이아웃 그룹(LAY1)과 동일한 배치를 가지므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
도 3은 도 2의 불휘발성 반도체 메모리 장치의 레이아웃에서, 하나의 페이지 버퍼에 관련되는 구성요소들의 기능을 설명하기 위한 회로도이다. 도 2에 도시되는 페이지 버퍼들(PB1~PB8)은 모두 동일한 방법으로 구동된다. 그리고, 상기 페이지 버퍼들(PB1~PB8)에 관련되는 분리소자(DTe1/DTo1~DTe8/DTo8) 및 비트라인(BLe1/BLo1~BLe8/BLo8)들도 모두 동일한 방법으로 구동된다. 도 3에서는, 각 구성요소들에 대하여, 참조부호에 부가되는 번호는 생략되지만, 이들은 도 2의 각 구성요소들에 각기 적용될 수 있음는 당업자는 용이하게 이해할 수 있을 것이다.
도 3에는, 페이지 버퍼(PB), 분리소자(DTe, DTo) 및 비트라인(BLe, BLo)이 도시된다. 상기 비트라인(BLe, BLo)에는, 다수개의 메모리셀들(미도시)을 포함하는 셀스트링(STe, STo)이 연결된다. 그러므로, 상기 비트라인(BLe, BLo)에는 실질적으로 많은 수의 메모리셀들의 기생 캐패시턴스들이 모두 작용하게 되어, 상대적으로 높은 실질적 캐패시턴스(capacitance)를 가지게 된다.
상기 페이지 버퍼(PB)는 선택되는 메모리셀로/로부터 입출력되는 데이터를 래치한다. 이러한 페이지 버퍼(PB)는 연결노드(NCN)와 비트라인(BLe, BLo)을 거쳐 셀스트링(STe, STo)의 선택되는 메모리셀에 전기적으로 연결된다. 상기 페이지 버퍼(PB)에는 차단소자(TC)가 포함된다. 상기 차단소자(TC)는 상기 페이지 버퍼(PB)의 센싱단자(NSEN)과 상기 연결노드(NCN)의 연결을 제어한다. 바람직하기로는, 상기 차단소자(TC)는 차단제어신호(BLSHF)에 응답하여 제어되는 모스 트랜지스터이다.
상기 분리소자들(DTe, DTo)은 상기 연결노드(NCN)와 상기 비트라인(BLe, BLo) 사이의 연결을 제어한다. 바람직하기로는, 비트라인 선택신호들(BLSLTe, BLSLTo)에 응답하여, 제어되는 모스 트랜지스터이다.
한편, 본 발명의 불휘발성 반도체 메모리 장치에서의 구동시에 상기 연결노드(NCN)은 상기 차단소자(TC) 및 상기 분리소자들(DTe, DTo)에 의하여 비트라인(BLe, BLo) 및 페이지 버퍼(PB)의 센싱단자(NSEN)와 전기적으로 분리될 수 있다. 즉, 불휘발성 반도체 메모리 장치의 소거동작시에, 차단제어신호(BLSHF) 및 상기 비트라인 선택신호들(BLSLTe, BLSLTo)이 모두 "L"로 되는 경우가 발생된다. 이때, 차단소자(TC) 및 상기 분리소자들(DTe, DTo)이 모두 "오프(OFF)"된다. 그리고, 상기 연결노드(NCN)은 플로팅(floating)된다. 이와 같이, 플로팅된 상기 연결노드(NCN)가 인접한 비트라인 등에 의하여 커플링될 수 있음은 종래기술과 관련하여 기술한 바와 같다.
다시 도 2를 참조하여, 제1 레이아웃 그룹(LAY1)의 비트라인(BLo4)에 인접하여 배치되는 제2 레이아웃 그룹(LAY2)의 연결노드(NCN5)의 캐패시턴스를 살펴본다.
도 2의 제2 레이아웃 그룹(LAY2)의 연결노드(NCN5)는, 가장 위에 배치되는 분이소자(DTe5/DTo5)와 가장 아래에 배치되는 페이지 버퍼(PB5)를 연결한다. 그러므로, 도 2의 연결노드(NCN5)의 길이는, 도 1에 도시되는 종래기술에 따른 불휘발성 반도체 메모리 장치에서의 연결노드(NCN5)에 비하여, 현저히 증가한다. 이에 따라, 도 2의 연결노드(NCN5)의 캐패시턴스도, 도 1의 연결노드(NCN5)에 비하여, 현저히 증가한다.
이때, 비트라인(BLo4)의 길이도 상기 연결노드(NCN5)의 증가폭과 같은 증가폭으로 증가한다. 하지만, 상기 비트라인(BLo4)의 길이는 상기 연결노드(NCN5)의 길이에 비하여 상당히 크다. 따라서, 상기 비트라인(BLo4)의 길이의 증가에 따른 영향은 상당히 미비하다.
결과적으로, 도 2에 도시되는 본 발명의 불휘발성 반도체 메모리 장치에 의하면, 비트라인(BLo4)의 캐패시턴스에 대한 연결노드(NCN5)의 캐패시턴스의 비가 현저히 증가된다. 이에 따라, 비트라인(BLo4)에 커플링되어 상승되는 연결노드(NCN5)의 전압은 현저히 저감된다.
도 4는 본 발명의 다른 일실시예에 따른 불휘발성 반도체 메모리 장치의 레이아웃을 나타내는 도면이다. 도 4의 레이아웃은 도 2의 레이아웃과 거의 동일하다. 다만, 도 2의 레이아웃에서의 연결노드의 길이가 좌에서 우로 갈 수록 길어지도록 배치되는 반면에, 도 4의 레이아웃에서의 연결노드의 길이는 우에서 좌로 갈 수록 길어지도록 배치된다는 점에 차이가 있을 뿐이다.
그리고, 도 4의 불휘발성 반도체 메모리 장치의 레이아웃에 따른 효과는, 도 2와 관련되는 기술을 참조하여, 당업자라면 용이하게 이해할 수 있으므로, 본 명세서에서는, 그에 대한 구체적인 기술은 생략된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들면, 본 명세서의 도 3의 회로도와 도 2 및 도 4의 레이아웃에서는, 하나의 페이지 버퍼에 2개의 비트라인 즉, 이븐 비트라인과 오드 비트라인이 연결되는 구조의 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 하나의 페이지 버퍼에 1개의 비트라인이 연결되는 구조를 가지는 불휘발성 반도체 메모리 장치에서도 구현될 수 있음은 당업자에게는 자명한 사실이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상기와 같은 본 발명의 불휘발성 반도체 메모리 장치의 레이아웃에 의하면, 인접하는 비트라인의 커패시턴스에 커플링되는 연결노드의 커패시턴스의 비를 크게 증가한다. 따라서, 본 발명의 불휘발성 반도체 메모리 장치의 레이아웃에 의하면, 커플링에 의한 연결노드의 전압의 상승을 저감된다. 그러므로, 연결노드에 연결되는 차단소자가 파괴될 위험이 감소된다.

Claims (6)

  1. 좌우방향으로 서로 이웃하여 배치되는 제1 및 제2 레이아웃 그룹을 포함하는 불휘발성 반도체 메모리 장치의 레이아웃에 있어서,
    상기 제1 및 제2 레이아웃 그룹 각각은
    상하방향으로 적층되어 배치되는 다수개의 페이지 버퍼들;
    각자의 상기 페이지 버퍼에 대응하는 다수개의 분리소자들로서, 상기 페이지 버퍼들의 상부에 배치되며, 특정의 상기 페이지 버퍼에 대하여, 순차적 거리 상에 배치되는 상기 다수개의 분리소자들;
    대응하는 상기 페이지 버퍼와 상기 분리소자를 연결하는 다수개의 연결노드들; 및
    각자의 상기 분리소자와 연결되되 상기 각자의 연결노드와 반대방향으로 연장되는 다수개의 비트라인들을 구비하며,
    상기 특정의 페이지 버퍼에 대하여, 가장 먼 거리에 위치되는 상기 분리소자에 대응하는 상기 연결노드는
    가장 아래에 배치되는 페이지 버퍼에 연결되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 레이아웃.
  2. 제1 항에 있어서, 각각의 연결노드는
    2개의 상기 분리소자와 연결되며, 상기 2개의 분리소자를 통하여 2개의 비트라인에 대응하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 레이아웃.
  3. 제1 항에 있어서, 페이지 버퍼들 각각은
    자신의 센싱단자와 대응하는 연결노드를 전기적으로 분리시키는 차단소자를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 레이아웃.
  4. 상하방향으로 적층되어 배치되는 제1 및 제2 페이지 버퍼들;
    각자의 상기 페이지 버퍼에 대응하는 제1 및 제2 분리소자들로서, 상기 페이지 버퍼들의 상부에 배치되며, 상기 제2 페이지 버퍼에 대하여, 서로 상이한 거리 상에 배치되는 상기 제1 및 제2 분리소자들;
    대응하는 상기 페이지 버퍼와 상기 분리소자를 연결하는 제1 및 제2 연결노드들; 및
    각자의 상기 분리소자에 연결되되, 상기 각자의 연결노드와 반대방향으로 연장되는 제1 및 제2 비트라인들을 구비하며,
    상기 제1 분리소자는 상기 제2 분리소자보다 윗쪽에 위치되며,
    상기 제1 페이지 버퍼는 상기 제2 페이지 버퍼의 아래쪽에 위치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 레이아웃.
  5. 제4 항에 있어서, 각각의 연결노드는
    2개의 상기 분리소자와 연결되며, 상기 2개의 분리소자를 통하여 2개의 비트라인에 대응하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 레이아웃.
  6. 제4 항에 있어서, 제1 및 제2 페이지 버퍼들 각각은
    자신의 센싱단자와 대응하는 연결노드를 전기적으로 분리시키는 차단소자를 포함하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 레이아웃.
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