KR20080001222A - 플래쉬 메모리 소자 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자에 관한 것으로, 복수개의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하고, 복수개의 셀 스트링이 하나의 셀 블럭을 구성하며, 복수개의 셀 블럭이 하나의 플레인을 구성하는 플래쉬 메모리 소자에서 플레인의 중간 위치에 페이지 버퍼가 위치시키고, 이에 따라 플레인을 상부 및 하부 메모리 셀 어레이로 분할시킴으로써 상부 메모리 셀 어레이와 하부 메모리 셀 어레이를 따로 연결하여 비트라인의 길이를 줄일 수 있어 누설 전류의 양을 줄이고, 그에 따라 페이지 버퍼의 센싱 전류 레벨을 줄일 수 있는 플래쉬 메모리 소자가 제시된다.
플레인, 비트라인 누설, 페이지 버퍼

Description

플래쉬 메모리 소자{Flash memory device}
도 1은 NAND형 플래쉬 메모리 소자의 일반적인 셀 스트링의 구성도.
도 2는 종래의 NAND형 플래쉬 메모리 소자의 플레인(plane)의 구성도.
도 3은 종래의 NAND형 플래쉬 메모리 소자에 적용되는 페이지 버퍼의 구성도.
도 4는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 플레인의 구성도.
도 5는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자에 적용되는 페이지 버퍼의 구성도.
도 6은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자에 적용되는 페이지 버퍼의 일 예에 따른 회로도.
<도면의 주요 부분에 대한 부호의 설명>
400 : 플레인 410 : 상부 메모리 셀 어레이
420 : 하부 메모리 셀 어레이 430 : 페이지 버퍼
51 : 상부 메모리 셀 어레이 52 : 상부 비트라인 선택부
53 : 하부 메모리 셀 어레이 54 : 하부 비트라인 선택부
55 : 프리차지부 56 : 래치
본 발명은 NAND형 플래쉬 메모리 소자에 관한 것으로, 특히 플레인(plane) 중간에 페이지 버퍼를 위치시킴으로써 비트라인에 연결되는 접합부의 개수를 줄여 누설 전류를 감소시켜 셀의 신뢰성을 향상시킬 수 있는 NAND형 플래쉬 메모리 소자에 관한 것이다.
전기적으로 프로그램(program)과 소거(erase)가 가능하며, 일정 주기로 데이터를 재작성하는 리프레쉬(refresh) 기능이 필요없으며, 많은 데이터(data)를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 복수개의 셀들이 직렬로 연결되어 한 개의 스트링(string)을 구성하는 NAND형 플래쉬 메모리(NAND type flash memory) 소자가 개발되었다. NAND형 플래쉬 메모리 소자는 또한 복수개의 셀 스트링이 병렬 구성되어 셀 블럭을 구성한다.
도 1에 도시된 바와 같이 셀 블럭은 복수개의 셀 스트링(101 및 102) 뿐만 아니라 셀 스트링(101 및 102)과 드레인 및 셀 스트링(101 및 102)과 공통 소오스 사이에 각각 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)를 포함 하여 구성된다. 또한, 셀 스트링(101 및 102)을 구성하는 셀들은 서로다른 워드라인(WL0 내지 WL31)과 연결되며, 인접한 셀 스트링의 동일 위치의 셀들과 워드라인(WL0 내지 WL31)을 공유한다. 또한, 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)는 각각 드레인 선택 라인(DSL) 및 소오스 선택 라인(SSL)과 연결된다. 여기서, 셀 스트링(101 및 102)은 비트라인(BL)의 수만큼 구성되며, 이에 따라 드레인 선택 트랜지스터(110) 및 소오스 선택 트랜지스터(120)도 그만큼 구성된다. 예컨데, 셀 블럭은 32 스트링, 1G 비트의 경우 32개의 워드라인과 4k 바이트의 비트라인을 가지고 있다.
그리고, 도 2에 도시된 바와 같이 복수개의 셀 블럭(200 내지 20n), 예컨데 1023개의 셀 블럭은 하나의 플레인(plane)(210)을 구성한다. 또한, 하나의 셀 블럭은 인접한 셀 블럭과 공통 소오스 및 드레인을 공유한다. 즉, 1번 셀 블럭(201)을 예를들어 설명하면 1번 셀 블럭(201)은 0번 셀 블럭(200)과 공통 소오스 라인을 공유하며, 2번 셀 블럭(202)과 드레인을 공유한다.
플레인(210)의 상부 또는 하부에 하나의 페이지 버퍼(220)가 위치한다. 즉, 0번 셀 블럭(200) 상부 또는 n번 셀 블럭(20n)의 하부에 페이지 버퍼(220)가 위치한다. 또한, 페이지 버퍼(220)로부터 비트라인이 연장되어 한 플레인(210)의 끝까지 이어지기 때문에 모든 드레인과 드레인 콘택을 통해 연결된다. 따라서, 1G의 예를들면 2 블럭당 1개의 드레인 콘택을 가지고 있으며, 1 플레인당 1024개의 블럭을 가지고 있으므로 하나의 비트라인당 512개의 드레인 콘택을 가지게 된다. 2G 싱글 레벨 셀의 경우는 1 플레인으로 이루어져 있으며, 1 플레인이 2048개의 블럭으로 이루어져 있으므로 비트라인당 1024개의 드레인 콘택이 연결된다.
도 3은 일반적인 NAND형 플래쉬 메모리 소자의 페이지 버퍼의 구성을 설명하기 위한 블럭도이다.
도 3을 참조하면, 페이지 버퍼는 다수의 메모리 셀을 갖는 메모리 셀 어레이(31)의 비트라인(이븐 및 오드)과 감지 노드(SO) 사이에 연결된 비트라인 선택부(32)와, 감지 노드(SO)에 연결된 프리차지부(33)와, 감지 노드(SO)와 입출력 단자(YA) 사이에 연결된 래치(34)를 포함한다. 비트라인 선택부(32)는 프로그램, 독출, 검증 동작시 선택 신호에 따라 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 감지 노드(SO)에 연결한다. 프리차지부(33)는 감지 노드(SO)의 전위를 일정 전위 레벨로 프리차지한다. 래치(34)는 프로그램시 입출력 단자(YA)를 통해 입력된 데이터를 임시 저장한 후 감지 노드(SO)를 통해 선택된 비트라인으로 전송하거나, 독출 또는 검증 동작시 비트라인에 실린 셀 데이터를 임시 저장한 후 입출력 단자(YA)를 통해 출력한다.
이러한 페이지 버퍼는 센싱 전류 레벨을 검출하여 비트라인에 센싱 전류 레벨 이상의 전류가 흘러가면 소거로 인식하고, 그 이하로 흘러가게 되면 프로그램으로 인식하게 된다. 센싱 전류 레벨을 결정하는데 있어서 가장 중요한 노이즈가 오프 셀 전류, 즉 비트라인 누설 전류이다. 비트라인 누설 전류는 대부분 드레인 콘택 누설과 드레인 선택 라인(DSL) 누설로 이루어진다. 결국 페이지 버퍼의 센싱 레벨은 비트라인 누설에 어느 정도 마진이 더해진 레벨에서 결정되게 된다.
그러나, 플래쉬 메모리 셀의 경우 리텐션(retention) 특성을 확보하기 위해 터널 산화막과 유전체막을 충분한 두께로 유지해야 하기 때문에 셀 사이즈가 축소됨에 따라 셀 전류는 점점 작아진다. 더욱이 NAND형 플래쉬 메모리 소자의 품질을 결정짓는 가장 중요한 요소인 사이클링 및 베이크 특성도 셀의 센싱 전류 레벨이 낮아지면 훨씬 개선된 특성을 보인다. 사이클링시 줄어들었던 GM 특성이 베이크시 원래대로 회복되기 때문에, 즉 기울기가 달라지기 때문에 센싱 레벨이 낮아지면 문턱 전압 이동이 줄어든다. 따라서, 충분한 셀 전류 확보와 사이클링 및 베이크 문턱 전압 이동 특성 개선을 위해서 페이지 버퍼의 센싱 레벨을 충분히 낮춰줘야 한다. 그러나, 이미 설명했듯이 드레인 콘택 누설과 드레인 선택 라인 누설로 인해 센싱 레벨을 낮추는데 한계가 있다.
본 발명의 목적은 낮은 전류 레벨을 가진 셀에서도 센싱 레벨을 충분히 낮출 수 있는 동시에 사이클링 및 베이크 특성을 개선시킬 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 플레인의 중간에 페이지 버퍼를 위치시키고, 페이지 버퍼를 중심으로 상부 메모리 셀 어레이와 하부 메모리 셀 어레이를 각각 따로 구동시킴으로써 비트라인 누설 전류를 줄여 페이지 버퍼의 센싱 레벨을 충분히 낮출 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 복수개의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하고, 복수개의 상기 셀 스트링이 하나의 셀 블럭을 구성하며, 복수개의 상기 셀 블럭이 하나의 플레인을 구성하는 플래쉬 메모리 소자에 있어서, 상기 플레인은 원 사이드 페이지 버퍼를 기준으로하여 상부 및 하부 메모리 셀 어레이로 분할시킨다.
상기 페이지 버퍼는 상기 상부 메모리 셀 어레이를 선택하기 위한 상부 비트라인 선택부; 및 상기 하부 메모리 셀 어레이를 선택하기 위한 하부 비트라인 선택부를 포함한다.
상기 상부 비트라인 선택부는 이븐 비트라인과 오드 비트라인 사이에 직렬 연결되고 제1 및 제2 디스차지 신호에 각각 응답하여 상기 이븐 비트라인 및 상기 오드 비트라인에 검증 전압을 인가하는 제1 및 제2 트랜지스터, 및 상기 이븐 비트라인과 감지 노드 사이, 상기 오드 비트라인과 상기 감지 노드 사이에 각각 연결되며, 제1 및 제2 비트라인 선택 신호에 응답하여 상기 이븐 비트라인과 상기 오드 비트라인을 선택적으로 상기 감지 노드에 연결하는 제3 및 제4 트랜지스터를 포함한다.
본 발명의 일 실시 예에 따른 플래쉬 메모리 소자는 복수개의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하고, 복수개의 상기 셀 스트링이 하나의 셀 블럭을 구성하며, 복수개의 상기 셀 블럭이 하나의 플레인을 구성하며, 상기 플레인은 원 사이드 페이지 버퍼를 기준으로하여 상부 및 하부 메모리 셀 어레이로 분할되는 플래쉬 메모리 소자의 동작 방법에 있어서, 상기 상부 비트라인 선택부가 인에이블되어 선택된 상기 상부 메모리 셀 어레이의 프로그램, 독출 동작, 또는 검증 동작을 실행하는 단계, 및 상기 하부 비트라인 선택부가 인에이블되어 선택된 상기 하부 메모리 셀 어레이의 프로그램, 독출 동작, 또는 검증 동작을 실행하는 단계를 포함하며, 상기 상부 비트라인 선택부가 인에이블되는 동안 상기 하부 비트라인 선택부는 디스에이블되고, 상기 하부 비트라인 선택부가 인에이블되는 동안 상기 상부 비트라인 선택부는 디스에이블된다.
상기 상부 메모리 셀 어레이와 상기 하부 메모리 셀 어레이는 서로 다른 웰 상에 구현된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 플레인의 구성도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자는 페이지 버퍼(430)가 하나의 플레인(400) 사이에 위치한다. 즉, 하나의 플레인(400)의 소정 지역, 바람직하게는 플레인(400)의 중간 지역에 페이지 버퍼(430)가 위치되어 플레인(400)이 상부 및 하부 메모리 셀 어레이(410 및 420)로 분할된다. 플레인(400)은 복수의 셀 블럭, 예컨데 1023개의 셀 블럭으로 구성되므로 페이지 버퍼(430)가 이들의 중간 지점, 즉 상부로부터 512번째 셀 블럭 다음에 위치되 는 것이 바람직하다.
페이지 버퍼(430)가 플레인(400)의 중간 지점에 위치하므로 페이지 버퍼(430)에 의해 구분된 상부 영역, 즉 상부 메모리 셀 어레이(410)에 구성된 복수의 셀 블럭은 페이지 버퍼(430)와 가까운 부분에 드레인이 형성되는 것이 바람직하다. 이와 마찬가지로 하부 메모리 셀 어레이(420)에 구성된 복수의 셀 블럭 또한 페이지 버퍼(430)와 가까운 부분에 드레인이 형성되는 것이 바람직하다. 또한, 셀 블럭은 이미 설명된 바와 같이 인접한 셀 블럭과 드레인 및 공통 소오스를 공유한다.
상기와 같이 페이지 버퍼(430)를 플레인(400)의 중간 지점에 위치시키면 비트라인의 길이가 종래에 비해 1/2로 짧아지고, 이에 따라 비트라인과 연결되는 드레인 및 드레인 콘택의 수도 기존보다 1/2로 줄어든다. 따라서, 누설 전류의 양을 줄일 수 있다. 또한, 메모리 셀 블럭이 원 사이드 페이저 버퍼에 의하여 상 하부로 나누어 동작되므로, 캐패시턴스 및 저항 성분도 1/2로 감소한다.
한편, 상기와 같이 플레인이 구성될 경우 페이지 버퍼(430)의 구성은 기존과 약간 상이하게 구성해야 한다. 이러한 페이지 버퍼의 구성을 도 5에 도시하였다.
도 5를 참조하면, 본 발명에 적용되는 페이지 버퍼는 상부 메모리 셀 어레이(51)의 비트라인(이븐 및 오드)과 감지 노드(SO) 사이에 연결된 상부 비트라인 선택부(52), 하부 메모리 셀 어레이(53)의 비트라인(이븐 및 오드)과 감지 노드(SO) 사이에 연결된 하부 비트라인 선택부(54), 감지 노드(SO)에 연결된 프리차 지부(55), 감지 노드(SO)와 입출력 단자(YA) 사이에 연결된 래치(56)를 포함한다. 상부 비트라인 선택부(52)와 하부 비트라인 선택부(54)는 일반적인 선택 회로로 구현 가능하다.
상부 비트라인 선택부(52)는 프로그램, 독출 및 검증 동작시 상부 선택 신호에 따라 상부 메모리 셀 어레이(51)의 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 감지 노드(SO)에 연결한다. 이와 마찬가지로 하부 비트라인 선택부(53)는 프로그램, 독출 및 검증 동작시 하부 선택 신호에 따라 하부 메모리 셀 어레이(53)의 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)을 선택하여 감지 노드(SO)에 연결한다.
프리차지부(55)는 감지 노드(SO)의 전위를 일정 전위 레벨로 프리차지한다. 또한, 래치(56)는 프로그램시 입출력 단자(YA)를 통해 입력된 데이터를 임시 저장한 후 감지 노드(SO)를 통해 선택된 비트라인으로 전송하거나, 독출 또는 검증 동작시 비트라인에 실린 셀 데이터를 임시 저장한 후 입출력 단자(YA)를 통해 출력한다.
도 6은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자의 플레인 구조에 적용되는 페이지 버퍼의 실시 예를 설명하기 위한 회로도이다.
도 6을 참조하면, 상부 비트라인 선택부(62)는 복수의 트랜지스터를 포함하여 구성되는데, 제 1 및 제 2 NMOS 트랜지스터(N601 및 N602)는 제 1 이븐 및 제 1 오드 디스차지 신호(DISCH1e 및 DISCH1o)에 따라 각각 구동되어 검증 전압(VIRPWR) 을 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결된 상부 메모리 셀 어레이(61)의 메모리 셀 스트링에 인가한다. 제 3 및 제 4 NMOS 트랜지스터(N63 및 N64)는 제 1 이븐 및 제 1 오드 비트라인 선택 신호(BSL1e 및 BSL1o)에 따라 각각 구동되어 상부 메모리 셀 어레이(61)의 비트라인과 감지 노드(SO)를 연결시킨다.
상부 비트라인 선택부(62)와 마찬가지로 하부 비트라인 선택부(64) 또한 복수의 트랜지스터를 포함하여 구성되는데, 제 5 및 제 6 NMOS 트랜지스터(N65 및 N66)는 제 2 이븐 및 제 2 오드 디스차지 신호(DISCH2e 및 DISCH2o)에 따라 각각 구동되어 검증 전압(VIRPWR)을 이븐 비트라인(BLe) 또는 오드 비트라인(BLo)에 연결된 하부 메모리 셀 어레이(63)의 메모리 셀 스트링에 인가한다. 제 7 및 제 8 NMOS 트랜지스터(N67 및 N68)는 제 2 이븐 및 제 2 오드 비트라인 선택 신호(BSL2e 및 BSL2o)에 따라 각각 구동되어 하부 메모리 셀 어레이(63)의 비트라인과 감지 노드(SO)를 연결시킨다.
상기와 같이 구성되는 본 발명의 NAND형 플래쉬 메모리 소자의 플레인 구조에 적용되는 페이지 버퍼는 상부 메모리 셀 어레이(61) 또는 하부 메모리 셀 어레이(63)중 하나의 메모리 셀 어레이만을 연결시켜야 한다. 즉, 페이지 버퍼가 상부 메모리 셀 어레이(61)와 연결되는 동안 하부 메모리 셀 어레이(63)와는 연결되지 않도록 한다. 이러한 동작은 상부 메모리 셀 어레이(61)를 선택하기 위한 제 1 디스차지 신호(DISCH1e 및 DISCH1o) 또는 제 1 비트라인 선택 신호(BSL1e 및 BSL1o)가 인에이블되는 동안 하부 메모리 셀 어레이(63)을 선택하기 위한 제 2 디스차지 신호(DISCH2e 및 DISCH2o) 또는 제 2 비트라인 선택 신호(BSL2e 및 BSL2o)가 디스에이블되기 때문에 가능하다.
또한, 상기와 같이 상부 메모리 셀 어레이(61)와 하부 메모리 셀 어레이(63) 사이에 페이지 버퍼가 구현되기 위해서는 페이지 버퍼가 트리플 P웰 상에 구현되면 안된다. 따라서, 상부 메모리 셀 어레이(61)와 하부 메모리 셀 어레이(63)는 페이지 버퍼를 경계로 서로다른 트리플 P웰 상에 구현되어야 한다.
상술한 바와 같이 본 발명에 의하면 플레인의 중간 위치에 페이지 버퍼를 구현하고, 페이지 버퍼에 의해 구분된 상부 메모리 셀 어레이와 하부 메모리 셀 어레이를 따로 연결함으로써 비트라인의 길이가 종래에 비해 1/2로 짧아지고, 이에 따라 비트라인과 연결되는 드레인 및 드레인 콘택의 수도 기존보다 1/2로 줄어든다. 따라서, 누설 전류의 양을 줄일 수 있어 페이지 버퍼 센싱 전류 레벨을 줄일 수 있고, 이에 따라 NAND형 플래쉬 메모리 소자 제품의 품질을 결정하는 가장 중요한 요소의 하나인 사이클링 및 베이크 특성을 현저히 개선시킬 수 있다. 그리고, 셀 사이즈가 줄어들더라도 셀 전류 확보를 위한 터널 산화막 및 유전체막의 두께 조절의 필요성이 줄어든다. 그리고, 페이지 버퍼 감도가 좋아지므로 소거와 프로그램 셀에 대한 센싱 마진이 향상된다. 또한, 메모리 셀 블럭이 원 사이드 페이저 버퍼에 의하여 상 하부로 나누어 동작되므로, 캐패시턴스 및 저항 성분도 1/2로 감소한다.

Claims (7)

  1. 복수개의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하고, 복수개의 상기 셀 스트링이 하나의 셀 블럭을 구성하며, 복수개의 상기 셀 블럭이 하나의 플레인을 구성하는 플래쉬 메모리 소자에 있어서,
    상기 플레인은 페이지 버퍼를 기준으로하여 상부 및 하부 메모리 셀 어레이로 분할되는 플래쉬 메모리 소자.
  2. 제 1 항에 있어서,
    상기 페이지 버퍼는 원 사이드 페이지 버퍼인 플래쉬 메모리 소자.
  3. 제 1 항에 있어서, 상기 페이지 버퍼는 상기 상부 메모리 셀 어레이를 선택하기 위한 상부 비트라인 선택부; 및
    상기 하부 메모리 셀 어레이를 선택하기 위한 하부 비트라인 선택부를 포함하는 플래쉬 메모리 소자.
  4. 제 3 항에 있어서, 상기 상부 비트라인 선택부와 상기 하부 비트라인 선택부 각각은
    이븐 비트라인과 오드 비트라인 사이에 직렬 연결되고 제1 및 제2 디스차지 신호에 각각 응답하여 상기 이븐 비트라인 및 상기 오드 비트라인에 검증 전압을 인가하는 제1 및 제2 트랜지스터; 및
    상기 이븐 비트라인과 감지 노드 사이, 상기 오드 비트라인과 상기 감지 노드 사이에 각각 연결되며, 제1 및 제2 비트라인 선택 신호에 응답하여 상기 이븐 비트라인과 상기 오드 비트라인을 선택적으로 상기 감지 노드에 연결하는 제3 및 제4 트랜지스터를 포함하는 플래쉬 메모리 소자.
  5. 제 3 항에 있어서, 상기 상부 메모리 셀 어레이와 상기 하부 메모리 셀 어레이는 서로 다른 웰 상에 구현되는 플래쉬 메모리 소자.
  6. 복수개의 셀이 직렬 연결되어 하나의 셀 스트링을 구성하고, 복수개의 상기 셀 스트링이 하나의 셀 블럭을 구성하며, 복수개의 상기 셀 블럭이 하나의 플레인을 구성하며, 상기 플레인은 페이지 버퍼를 기준으로하여 상부 및 하부 메모리 셀 어레이로 분할되는 플래쉬 메모리 소자의 동작 방법에 있어서,
    상기 상부 비트라인 선택부가 인에이블되어 선택된 상기 상부 메모리 셀 어레이의 프로그램, 독출 동작, 또는 검증 동작을 실행하는 단계; 및
    상기 하부 비트라인 선택부가 인에이블되어 선택된 상기 하부 메모리 셀 어레이의 프로그램, 독출 동작, 또는 검증 동작을 실행하는 단계를 포함하며,
    상기 상부 비트라인 선택부가 인에이블되는 동안 상기 하부 비트라인 선택부는 디스에이블되고, 상기 하부 비트라인 선택부가 인에이블되는 동안 상기 상부 비트라인 선택부는 디스에이블되는 플래시 메모리 소자의 동작 방법.
  7. 제 6 항에 있어서,
    상기 페이지 버퍼는 원 사이드 페이지 버퍼인 플래시 메모리 소자의 동작 방법.
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