KR20050095191A - 감지 라인들 사이의 커플링 노이즈로 인한 읽기 에러를방지할 수 있는 플래시 메모리 장치 - Google Patents

감지 라인들 사이의 커플링 노이즈로 인한 읽기 에러를방지할 수 있는 플래시 메모리 장치 Download PDF

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Abstract

여기에 개시되는 플래시 메모리 장치는 제 1 페이지 버퍼에 연결된 한 쌍의 제 1 비트 라인들과 제 2 페이지 버퍼에 연결된 한 쌍의 제 2 비트 라인들을 포함한다. 제 1 및 제 2 페이지 버퍼들 각각은 대응하는 쌍의 비트 라인들 중 하나를 선택하는 고전압 회로와, 상기 선택된 비트 라인을 통해 셀 데이터를 감지하는 저전압 회로, 그리고 감지 라인을 통해 고전압 회로를 저전압 회로에 연결하는 스위치 트랜지스터를 포함한다. 특히, 제 1 및 제 2 페이지 버퍼들의 감지 라인들은 비트 라인에 수직한 방향으로 중첩되지 않도록 (또는 마주보지 않도록) 레이아웃되어 있다.

Description

감지 라인들 사이의 커플링 노이즈로 인한 읽기 에러를 방지할 수 있는 플래시 메모리 장치{FLASH MEMORY DEVICE CAPABLE OF PREVENTING READ ERROR DUE TO COUPLING NOISE BETWEEN SENSE LINES}
본 발명은 불 휘발성 반도체 메모리 장치들에 관한 것으로, 좀 더 구체적으로는 낸드 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(dynamic random access memory)와 스태틱 랜덤 액세스 메모리(static random access memory)로 나뉠 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 불 휘발성 반도체 메모리 장치는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory, EEPROM) 등으로 나뉘어 진다. 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원이 공급되었는 지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.
하지만, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM (이하, "낸드형 플래시 메모리"라 칭함)은 다른 NOR 또는 AND형의 플래시 EEPROM에 비해 집적도가 매우 높다.
도 1에는 일반적인 낸드 플래시 메모리 장치를 보여주는 블록도가 도시되어 있다. 도 1을 참조하면, 플래시 메모리 장치는 데이터 정보를 저장하기 위한 저장 영역으로서 메모리 셀 어레이 (memory cell array) (10)를 포함하며, 메모리 셀 어레이 (10)는, 비록 도면에는 도시되지 않았지만, 대응하는 비트 라인들에 각각 연결된 복수 개의 셀 스트링들 (cell strings) (또는 낸드 스트링 (NAND string)이라 불림)로 이루어져 있다. 잘 알려진 바와 같이, 각 셀 스트링은 대응하는 비트 라인에 연결되는 스트링 선택 트랜지스터, 공통 소오스 라인에 연결되는 그라운드 선택 트랜지스터, 그리고 스트링 및 그라운드 선택 트랜지스터들 사이에 직렬 연결되는 메모리 셀들로 구성된다. 메모리 셀 어레이 (10)에는 복수 개의 비트 라인들이 연결되어 있다. 도 1에는 단지 4 쌍의 비트 라인들 (BL0_E, BL0_O), (BL1_E, BL1_O), (BL2_E, BL2_O), 그리고 (BL3_E, BL3_O)이 도시되어 있다.
비트 라인 쌍들에는 대응하는 페이지 버퍼들 (PB0, PB1, PB2, PB3)이 각각 전기적으로 연결되어 있다. 페이지 버퍼들 (PB0, PB1, PB2, PB3) 각각은 읽기/검증 동작시 감지 증폭기 (sense amplifier)로서 동작하고, 프로그램 동작시 프로그램될 데이터에 따라 비트 라인을 구동하는 드라이버 (driver)로서 동작한다. 페이지 버퍼들 (PB0, PB1, PB2, PB3)은 서로 동일하게 구성되며, 편의상 하나의 페이지 버퍼 (예를 들면, PB0)에 대한 회로 구성이 설명될 것이다. 페이지 버퍼들 (PB0-PB3)의 구성 요소들은, 그러므로, 동일한 참조 부호들로 표기된다.
페이지 버퍼 (PB0)는 비트 라인 선택 및 바이어스 회로 (bit line select and bias circuit) (22), 프리챠지 회로 (pre-charge circuit) (24), 그리고 감지 및 래치 회로 (sense and latch circuit) (26)로 구성된다. 비트 라인 선택 및 바이어스 회로 (22)는 4개의 NMOS 트랜지스터들 (HT0, HT1, HT2, HT3)을 포함한다. NMOS 트랜지스터 (HT0)는 전원 라인 (VIRPWR)과 비트 라인 (BL0_E) 사이에 연결되며, 제어 신호 (VBLe)에 의해서 제어된다. NMOS 트랜지스터 (HT1)는 전원 라인 (VIRPWR)과 비트 라인 (BL0_O) 사이에 연결되며, 제어 신호 (VBLo)에 의해서 제어된다. NMOS 트랜지스터 (HT2)는 비트 라인 (BL0_E)과 감지 노드 (SO0) 사이에 연결되고, NMOS 트랜지스터 (HT3)는 비트 라인 (BL0_O)과 감지 노드 (SO0) 사이에 연결된다. NMOS 트랜지스터들 (HT2, HT3)은 제어 신호들 (BLSLTe, BLSLTo)에 의해서 각각 제어된다. NMOS 트랜지스터들 (HT0-HT3) 각각은, 예를 들면, 약 28V의 항복 전압 (breakdown voltage)을 갖는 고전압 트랜지스터 (high-voltage transistor)이다.
프리챠지 회로 (24)는 PMOS 트랜지스터 (LT0)를 포함하며, PMOS 트랜지스터 (LT0)는 전원 전압과 감지 노드 (또는 감지 라인) (SO0) 사이에 연결되며, 제어 신호 (PLOAD)에 의해서 제어된다. 감지 및 래치 회로 (26)는 NMOS 트랜지스터들 (LT1, LT2, LT3)과, 인버터들 (INV0, INV1)로 구성된, 래치 (LAT)를 포함한다. NMOS 트랜지스터들 (LT2, LT3)은 래치 (LAT)의 래치 노드 (N2)와 접지 전압 사이에 직렬 연결된다. NMOS 트랜지스터 (LT2)의 게이트는 감지 노드 (SO0)에 전기적으로 연결되며, NMOS 트랜지스터 (LT3)의 게이트는 제어 신호 (PBLCH)를 받아들이도록 연결되어 있다. NMOS 트랜지스터 (LT1)는 감지 노드 (SO0)와 래치 (LAT)의 래치 노드 (N1) 사이에 전기적으로 연결되며, 제어 신호 (LCHDRV)에 의해서 제어된다. 래치 노드 (N1)는 페이지 버퍼 데이터 입출력 노드 (PB_DIO0)로서 사용된다. 인버터들 (INV0, INV1)을 구성하는 PMOS 및 NMOS 트랜지스터들 뿐만 아니라 NMOS 트랜지스터들 (LT0-LT3) 각각은, 예를 들면, 약 7V의 항복 전압을 갖는 저전압 트랜지스터 (low-voltage transistor)이다.
앞서 설명된 바와 같이, 각 페이지 버퍼의 비트 라인 선택 및 바이어스 회로 (22)에는 고전압 트랜지스터들이 사용된다. 왜냐하면 소거 동작시 메모리 셀 어레이 (10)의 벌크 영역에 인가되는 고전압 (예를 들면, 약 20V)이 스트링 선택 트랜지스터들의 소오스 영역들을 통해 비트 라인들로 인가되기 때문이다. 그러한 까닭에, 프로그램/읽기 동작시 비트 라인들을 선택하기 위한 각 페이지 버퍼의 NMOS 트랜지스터들 (HT2, HT3)은 소거 동작시 고전압이 각 페이지 버퍼의 래치 및 감지 회로 (26)와 프리챠지 회로 (24)로 전달되는 것을 차단하도록 고전압 트랜지스터로 구현되어야 한다. 각 페이지 버퍼의 NMOS 트랜지스터들 (HT0, HT1) 역시 소거 동작시 비트 라인들에 인가되는 고전압에 견딜 수 있는 고전압 트랜지스터로 구현되어야 한다. 고전압 트랜지스터는 약 28V의 항복 전압을 갖도록 기판에 형성되는 반면에, 저전압 트랜지스터는 약 7V의 항복 전압을 갖도록 P-/N-웰 (P-type/N-type well)에 형성되어야 한다. 이하, 고전압 트랜지스터들이 형성되는 영역을 고전압 영역 (또는 고전압 회로 영역)이라 칭하고, 저전압 트랜지스터들이 형성되는 영역을 저전압 영역 (또는 저전압 회로 영역)이라 칭한다.
각 페이지 버퍼에 있어서, 고전압 영역에는 비트 라인 선택 및 바이어스 회로를 구성하는 NMOS 트랜지스터들이 형성되고 저전압 영역에는 프리챠지 회로와 감지 및 래치 회로를 구성하는 MOS 트랜지스터들이 형성된다. 예를 들면, 도 1에 도시된 페이지 버퍼들의 레이아웃 구조를 보여주는 도 2를 참조하면, 고전압 영역 (30)에는 페이지 버퍼 (PB0)의 비트 라인 선택 및 바이어스 회로 (22)의 구성 요소들 (즉, 고전압 트랜지스터들)이 배열되고, 저전압 영역 (32)에는 페이지 버퍼 (PB0)의 프리챠지 회로 (24)와 감지 및 래치 회로 (26)의 구성 요소들 (즉, 저전압 트랜지스터들)이 배열된다. 고전압 영역 (34)에는 페이지 버퍼 (PB1)의 비트 라인 선택 및 바이어스 회로 (22)의 구성 요소들 (즉, 고전압 트랜지스터들)이 배열되고, 저전압 영역 (36)에는 페이지 버퍼 (PB1)의 프리챠지 회로 (24)와 감지 및 래치 회로 (26)의 구성 요소들 (즉, 저전압 트랜지스터들)이 배열된다. 나머지 고전압 영역들 (38, 42)에는 대응하는 페이지 버퍼들의 고전압 트랜지스터들이 배열되고, 나머지 저전압 영역들 (40, 44)에는 대응하는 페이지 버퍼들의 저전압 트랜지스터들이 배열된다.
도 2에 도시된 바와 같이, 고전압 영역들 (30, 34, 38, 42)이 비트 라인들에 인접한 곳에 집중적으로 배열되어 있고 저전압 영역들 (32, 36, 40, 44)이 비트 라인들에서 먼 곳에 집중적으로 배열되어 있다. 도 2에 도시된 바와 같이 고전압 영역들을 그리고 저전압 영역들을 한군데 모아 배열함으로써 고전압 영역과 저전압 영역 사이의 웰 간격 (well space)의 중복 적용을 줄일 수 있다. 그렇지 않은 경우, 고전압 영역과 저전압 영역 사이의 웰 간격이 중복적으로 적용되기 때문에, 레이아웃 사이즈가 증가될 수 있다. 이러한 페이지 버퍼 레이아웃에 따르면, 각 페이지 버퍼의 감지 노드로서, 감지 라인들 (SO0, SO1, SO2, SO3)은 고전압 영역들에서 저전압 영역들까지 연장된다. 하지만, 이러한 레이아웃은 읽기 에러의 원인이 되며, 이는 도 3를 참조하여 이하 상세히 설명될 것이다.
도 1에 도시된 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도를 보여주는 도 3을 참조하면, 플래시 메모리 장치의 읽기 동작은 페이지 버퍼 초기화 구간 (page buffer reset interval) (T0), 비트 라인 프리챠지 구간 (bit line pre-charge interval) (T1), 감지 구간 (sense interval) (T2), 그리고 래치 구간 (latch interval) (T3)으로 구분된다. 각 구간의 세부적인 동작을 설명하면 다음과 같다.
먼저, 페이지 버퍼 초기화 구간 (T0)에서, 제어 신호들 (VBLe, VBLo, BLSLTe, BLSLTo, LCHDRV, PLOAD)은 모두 하이 레벨이 되고, 전원 라인 (VIRPWR)에는 접지 전압이 인가된다. 이에 따라, 비트 라인들 (BLi_E, BLi_O) (i=0-3) 및 래치 노드들 (N1)은 전원 라인 (VIRPWR)에 전기적으로 연결된다. 따라서, 비트 라인들 (BLi_E, BLi_O) 및 래치 노드들 (N1)은 접지 전압으로 설정된다. 즉, 페이지 버퍼 초기화 구간 (T0)에서는 비트 라인들 (BLi_E, BLi_O) 및 래치들 (LAT)이 초기화된다.
편의상, 비트 라인 쌍들 중 짝수번 비트 라인들 (BLi_E)이 선택되고 홀수번 비트 라인들 (BLi_O)은 비선택된다고 가정하자. 비트 라인 프리챠지 구간 (T1)에서, 제어 신호들 (VBLe, BLSLTo, LCHDRV, PLOAD)은 로우 레벨로 설정되고 제어 신호 (VBLo)는 하이 레벨로 유지된다. 이때, 제어 신호 (BLSLTe)는 약 1.5V의 전압을 갖도록 설정된다. 이에 따라, 비선택된 비트 라인들 (BLi_O) 각각은 비트 라인 선택 및 바이어스 회로 (22)의 NMOS 트랜지스터 (HT1)를 통해 전원 라인 (VIRPWR)에 전기적으로 연결되어 방전된 전압 (즉, 접지 전압)으로 유지된다. 이와 동시에, 페이지 버퍼들 (PB0-PB3)의 PMOS 트랜지스터들 (LT0)이 턴 온됨에 따라 감지 노드들 (SO0-SO3)은 전원 전압으로 충전된다. NMOS 트랜지스터들 (HT2)의 게이트들에 약 1.5V의 제어 신호 (BLSLTe)가 인가되기 때문에, 선택된 비트 라인들 (BLi_E)은 (1.5V-Vth) (Vth는 NMOS 트랜지스터의 문턱 전압 (예를 들면, 0.7V))의 전압으로 프리챠지된다. 즉, 선택된 비트 라인들 (BLi_E)은 약 0.8V의 전압으로 프리챠지된다.
감지 구간 (T2)에서 제어 신호들 (VBLe, VBLo, BLSLTo, LCHDRV, PLOAD)은 비트 라인 프리챠지 구간 (T1)과 동일한 조건으로 유지되는 반면에, 제어 신호 (BLSLTe)는 로우 레벨로 설정된다. 이는 NMOS 트랜지스터들 (HT2)이 턴 오프되게 한다. 이러한 상태에서, 선택된 비트 라인들 (BLi_E)의 프리챠지 전압들은 메모리 셀들의 상태 ("온 상태" 또는 "오프 상태")에 따라 그대로 유지되거나 낮아진다. 예를 들면, 선택된 비트 라인들 (BL0_E, BL2_E, BL3_E)에는 온 상태의 메모리 셀들이 연결되고 선택된 비트 라인 (BL1_E)에는 오프 상태의 메모리 셀이 연결된다고 가정하면, 도 3에 도시된 바와 같이, 비트 라인들 (BL0_E, BL2_E, BL3_E)의 프리챠지 전압들은 접지 전압으로 낮아지는 반면에 비트 라인 (BL1_E)의 프리챠지 전압은 그대로 유지된다.
마지막으로, 래치 구간 (T3)에서 제어 신호 (PLOAD)는 하이 레벨이 되며, 그 결과 PMOS 트랜지스터들 (LT0)은 모두 턴 오프되어 감지 노드들 (SO0, SO1, SO2, SO3)은 플로팅 상태가 된다. 이러한 상태에서, 제어 신호 (BLSLTe)에 약 1.0V의 전압이 인가된다. 이때, 비트 라인 (BL1_E)의 프리챠지 전압은 그대로 유지되기 때문에, 페이지 버퍼 (PB1)의 NMOS 트랜지스터 (HT2)는 셧-오프된다. 이는 페이지 버퍼 (PB1)의 NMOS 트랜지스터 (HT2)의 게이트-소오스 전압 (Vgs) (1V-0.8V=0.2V)이 문턱 전압 (0.7V)보다 낮기 때문이다. 이에 반해서, 비트 라인들 (BL0_E, BL2_E, BL3_E)의 프리챠지 전압들이 온 상태의 메모리 셀들을 통해 방전되기 때문에, 페이지 버퍼들 (PB0, PB2, PB3)의 NMOS 트랜지스터들 (HT2)은 턴 온된다. 감지 노드들 (SO0, SO2, SO3)의 전압들은 전원 전압에서 접지 전압으로 방전되는 반면에, 감지 노드 (SO1)의 전압은 그대로 유지된다. 이는 감지 노드 (SO1)에 연결된 NMOS 트랜지스터 (LT2)가 턴 온되게 하고 감지 노드들 (SO0, SO2, SO3)에 연결된 NMOS 트랜지스터들 (LT2)이 턴 오프되게 한다. 이후, 도 3에 도시된 바와 같이, 제어신호 (PBLCH)가 펄스 형태로 활성화될 때, 감지 노드들 (SO0, SO1, SO2, SO3)의 전압들에 따라 래치들 (LAT)의 값들이 결정될 것이다.
앞서 설명된 바와 같이, 감지 구간에서 감지 노드들 (SO0, SO1, SO2, SO3)의 전압들이 플로팅 상태에서 선택적으로 전원 전압에서 접지 전압으로 변화된다. 플로팅 상태의 감지 노드는 커플링 커패시턴스를 통해 인접한 감지 노드의 전압 변화에 영향을 받는다. 도 2에 도시된 바와 같이, 인접한 감지 노드들 즉, 인접한 감지 라인들은 비트 라인에 수직한 방향으로 중첩되게 레이아웃되어 있기 때문에, 인접한 감지 라인들 사이에는 커플링 커패시턴스 (coupling capacitance) (도 2에서, C0-C2)가 존재한다. 플로팅 상태의 감지 노드 (SO1)의 전압은 인접한 감지 노드들 (SO0, SO2)의 전압들이 전원 전압에서 접지 전압으로 변화할 때 커플링 커패시턴스의 커플링 비 (coupling ratio: α)에 상응하는 전압만큼 낮아진다. 이는 이후 "커플링 노이즈" (또는 감지 노이즈)라 칭한다. 만약 플로팅 상태의 감지 노드 (SO1)의 전압이 커플링 노이즈로 인해 NMOS 트랜지스터 (LT2)의 트립 전압보다 낮아지면, 제어 신호 (PBLCH)가 펄스 형태로 활성화될 때 래치 (LAT)에 잘못된 데이터가 저장될 것이다.
도 2에 도시된 페이지 버퍼의 레이아웃에 따르면, 그러므로, 인접한 감지 라인들간의 커플링 노이즈로 인해 읽기 에러가 생긴다.
본 발명의 목적은 안정된 읽기 동작을 수행하는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 페이지 버퍼들의 감지 라인들 사이의 커플링 노이즈로 인한 읽기 에러를 방지할 수 있는 플래시 메모리 장치를 제공하는 것이다.
본 발명의 신규한 플래시 메모리 장치에 따르면, 읽기 동작시 커플링 노이즈로 인한 읽기 에러를 방지하기 위해서, 페이지 버퍼들의 감지 라인들 (또는 감지 노드 라인들)이 비트 라인에 수직한 방향으로 서로 마주보지 않도록 또는 중첩되지 않도록 레이아웃된다. 특히, 감지 라인들 각각은 대응하는 페이지 버퍼의 저전압 영역 (프리챠지 회로와 감지 및 래치 회로가 형성되는 영역) 내에만 국부적으로 레이아웃되며, 페이지 버퍼들의 저전압 영역들은 일렬 종대로 배열된다. 본 발명의 예시적인 실시예들이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
본 발명에 따른 플래시 메모리 장치의 페이지 버퍼를 보여주는 도 4를 참조하면, 본 발명에 따른 페이지 버퍼는 스위치 트랜지스터 (LT4)가 추가되었다는 점을 제외하면 도 1에 도시된 것과 동일하다. 도 4에 있어서, 도 1에 도시된 것과 동일한 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다. 페이지 버퍼들 (PB0-PB3) 각각의 스위치 트랜지스터 (LT4)는 저전압 트랜지스터 (low-voltage transistor)로, 프리챠지 회로와 감지 및 래치 회로가 형성되는 저전압 영역 (또는 저전압 회로 영역) 내에 형성된다. 각 페이지 버퍼에 있어서, 스위치 트랜지스터 (LT4)의 드레인은 대응하는 감지 라인 (SOi) (i=0-3)을 통해 감지 트랜지스터 (sense transistor)로서 NMOS 트랜지스터 (LT2)의 게이트에 전기적으로 연결되어 있다. 스위치 트랜지스터 (LT4)의 소오스는 대응하는 비트라인-감지라인 세그먼트 (bit line-to-sense line segment) (BL_SOi)를 통해 NMOS 트랜지스터들 (HT2, HT3)에 전기적으로 연결되어 있다. 페이지 버퍼들 (PB0-PB3)의 스위치 트랜지스터들 (LT4)은 제어 신호 (BLSHT)에 의해서 공통으로 제어된다.
본 발명의 플래시 메모리 장치에 있어서, 읽기 동작시, 선택된 비트 라인에 연결된 NMOS 트랜지스터 (HT2 또는 HT3)의 게이트에는 전원 전압이 인가되고 스위치 트랜지스터 (LT4)의 게이트에는 각 구간에 따라 상이한 전압들이 인가된다. 즉, 읽기 동작시, 스위치 트랜지스터 (LT4)는 도 1에서 설명된 NMOS 트랜지스터 (HT2 또는 HT3)의 역할을 수행한다. 이는 비트라인-감지라인 세그먼트 (BL_SOi) (i=0-3)가 감지 라인이 아니라 선택된 비트 라인의 일부로서 사용됨을 의미한다.
도 5는 도 4에 도시된 페이지 버퍼들의 레이아웃 구조를 보여주는 도면이다. 참조 번호들 "30", "34", "38, 그리고 "42"는 고전압 영역들 (또는, 고전압 회로 영역들)을 각각 나타내며, 참조 번호들 "32", "36", "40", 그리고 "44"는 저전압 영역들 (또는 저전압 회로 영역들)을 각각 나타낸다. 각 페이지 버퍼에 있어서, 각 고전압 영역에는 비트 라인 선택 및 바이어스 회로를 구성하는 NMOS 트랜지스터들이 형성되고 각 저전압 영역에는 프리챠지 회로와 감지 및 래치 회로를 구성하는 MOS 트랜지스터들과 스위치 트랜지스터가 형성된다. 예를 들면, 도 5를 참조하면, 고전압 영역 (30)에는 페이지 버퍼 (PB0)의 비트 라인 선택 및 바이어스 회로 (22)의 구성 요소들 (즉, 고전압 트랜지스터들)이 배열되고, 저전압 영역 (32)에는 페이지 버퍼 (PB0)의 프리챠지 회로 (24)와 감지 및 래치 회로 (26)의 구성 요소들 (즉, 저전압 트랜지스터들) 및 스위치 트랜지스터 (LT4)가 배열된다. 고전압 영역 (34)에는 페이지 버퍼 (PB1)의 비트 라인 선택 및 바이어스 회로 (22)의 구성 요소들 (즉, 고전압 트랜지스터들)이 배열되고, 저전압 영역 (36)에는 페이지 버퍼 (PB1)의 프리챠지 회로 (24)와 감지 및 래치 회로 (26)의 구성 요소들 (즉, 저전압 트랜지스터들) 및 스위치 트랜지스터 (LT4)가 배열된다. 나머지 고전압 영역들 (38, 42)에는 대응하는 페이지 버퍼들의 고전압 트랜지스터들이 배열되고, 나머지 저전압 영역들 (40, 44)에는 대응하는 페이지 버퍼들의 저전압 트랜지스터들이 배열된다.
비록 도면에는 도시되지 않았지만, 각 저전압 영역은 P-타입 웰과 N-타입 웰을 포함한다. P-타입 웰에는 저전압 NMOS 트랜지스터들 (예를 들면, LT1, LT2, LT3, LT4, 각 인버터의 NMOS 트랜지스터)이 형성되고 N-타입 웰에는 저전압 PMOS 트랜지스터들 (예를 들면, LT0, 각 인버터의 PMOS 트랜지스터들)이 형성될 것이다. 고전압 영역들 (30, 34, 38, 42)은 비트 라인들에 인접한 곳에 집중적으로 그리고 일렬 종대로 배치되고, 저전압 영역들 (32, 36, 40, 44)은 비트 라인들로부터 먼 곳에 집중적으로 그리고 일렬 종대로 배치된다. 고전압 영역들 그리고 저전압 영역들은 앞서 설명된 것과 동일한 이유로 한군데 모아 배치된다.
도 5에 도시된 바와 같이, 감지 라인들 (SO0, SO1, SO2, SO3)은 대응하는 저전압 영역들 내에만 국부적으로 각각 레이아웃된다. 특히, 감지 라인들 (SO0, SO1, SO2, SO3)은 비트 라인에 수직한 방향으로 중첩되지 않도록 (또는 서로 마주보지 않도록) 대응하는 저전압 영역들 내에 국부적으로 각각 레이아웃된다. 다시 말해서, 감지 라인들 (SO0, SO1, SO2, SO3)은 비트 라인에 수직한 방향으로 중첩되지 않도록 (또는 서로 마주보지 않도록) 계단 형상으로 (또는 사선 형상으로) 대응하는 저전압 영역들 내에 각각 레이아웃된다. 감지 라인들 (SO0-SO3)은 동일한 길이를 갖도록 대응하는 저전압 영역들에 국부적으로 레이아웃될 수 있다. 또는, 감지 라인들 (SO0-SO3)은 상이한 길이를 갖도록 대응하는 저전압 영역들에 국부적으로 레이아웃될 수 있다. 따라서, 도 2에 도시된 것과 달리, 비트 라인에 수직한 방향으로 인접한 감지 라인들 사이에는 커플링 노이즈의 원인이 되는 커플링 커패시턴스 (도 2에서, C0-C2)가 존재하지 않는다. 이러한 레이아웃에서 인접한 감지 라인들은 충분히 이격되어 있기 때문에, 임의의 감지 라인은 플로팅 상태에서 인접한 감지 라인들의 전압 변화 (전원 전압에서 접지 전압으로 또는 그 반대의 경우)에 영향을 받지 않는다.
도 6은 도 4에 도시된 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도이다. 본 발명에 따른 플래시 메모리 장치의 읽기 동작이 참조 도면들에 의거하여 이하 상세히 설명될 것이다.
먼저, 페이지 버퍼 초기화 구간 (T0)에서, 제어 신호들 (VBLe, VBLo, BLSLTe, BLSLTo, LCHDRV, PLOAD, BLSHF)은 모두 하이 레벨이 되고, 전원 라인 (VIRPWR)에는 접지 전압이 인가된다. 이에 따라, 비트 라인들 (BLi_E, BLi_O) (i=0-3) 및 래치 노드들 (N1)은 전원 라인 (VIRPWR)에 전기적으로 연결된다. 따라서, 비트 라인들 (BLi_E, BLi_O)은 접지 전압으로 방전됨과 동시에 래치 노드들 (N1)은 접지 전압으로 설정된다. 즉, 페이지 버퍼 초기화 구간 (T0)에서는 비트 라인들 (BLi_E, BLi_O) 및 래치들 (LAT)이 초기화된다.
편의상, 비트 라인 쌍들 중 짝수번 비트 라인들 (BLi_E)이 선택되고 홀수번 비트 라인들 (BLi_O)은 비선택된다고 가정하자. 비트 라인 프리챠지 구간 (T1)에서, 제어 신호들 (VBLe, BLSLTo, LCHDRV, PLOAD)은 로우 레벨로 설정되고 제어 신호 (VBLo, BLSLTe)는 하이 레벨로 유지된다. 이때, 도 6에 도시된 바와 같이, 제어 신호 (BLSHF)는 약 1.5V의 전압을 갖도록 설정된다. 이에 따라, 비선택된 비트 라인들 (BLi_O) 각각은 NMOS 트랜지스터 (HT1)를 통해 전원 라인 (VIRPWR)에 전기적으로 연결되어 방전된 전압 (즉, 접지 전압)으로 유지된다. 이와 동시에, 페이지 버퍼들 (PB0-PB3)의 PMOS 트랜지스터들 (LT0)이 턴 온됨에 따라 감지 라인들 (SO0-SO3)은 전원 전압으로 충전된다. NMOS 트랜지스터들 (HT2)의 게이트들에 하이 레벨의 제어 신호 (BLSLTe)가 인가되며, 그 결과 NMOS 트랜지스터들 (HT2)은 비트 라인을 프리챠지하기에 충분하게 턴 온된다. NMOS 트랜지스터들 (LT4)의 게이트들에 약 1.5V의 제어 신호 (BLSHF)가 인가되기 때문에, 선택된 비트 라인들 (BLi_E)은 (1.5V-Vth) (Vth는 NMOS 트랜지스터의 문턱 전압 (예를 들면, 0.7V))의 전압으로 프리챠지된다. 즉, 선택된 비트 라인들 (BLi_E)은 약 0.8V의 전압으로 프리챠지된다.
감지 구간 (T2)에서 제어 신호들 (VBLe, VBLo, BLSLTe, BLSLTo, LCHDRV, PLOAD)은 비트 라인 프리챠지 구간 (T1)과 동일한 조건으로 유지되는 반면에, 제어 신호 (BLSHF)는 접지 전압의 로우 레벨로 설정된다. 이는 NMOS 트랜지스터들 (LT4)이 턴 오프되게 한다. 이러한 상태에서, 선택된 비트 라인들 (BLi_E)의 프리챠지 전압들은 메모리 셀들의 상태 ("온 상태" 또는 "오프 상태")에 따라 그대로 유지되거나 낮아진다. 예를 들면, 선택된 비트 라인들 (BL0_E, BL2_E)에는 온 상태의 메모리 셀들이 연결되고 선택된 비트 라인 (BL1_E)에는 오프 상태의 메모리 셀이 연결된다고 가정하면, 도 6에 도시된 바와 같이, 비트 라인들 (BL0_E, BL2_E)의 프리챠지 전압들은 접지 전압으로 낮아지는 반면에 비트 라인 (BL1_E)의 프리챠지 전압은 그대로 유지된다.
마지막으로, 래치 구간 (T3)에서 제어 신호 (PLOAD)는 하이 레벨이 되며, 그 결과 PMOS 트랜지스터들 (LT0)은 모두 턴 오프되어 감지 노드들 (SO0, SO1, SO2, SO3)은 플로팅 상태가 된다. 이러한 상태에서, 제어 신호 (BLSHF)에 약 1.0V의 전압이 인가된다. 이때, 비트 라인 (BL1_E)의 프리챠지 전압은 그대로 유지되기 때문에, 페이지 버퍼 (PB1)의 NMOS 트랜지스터 (LT4)는 셧-오프된다. 이는 페이지 버퍼 (PB1)의 NMOS 트랜지스터 (LT4)의 게이트-소오스 전압 (Vgs) (1V-0.8V=0.2V)이 문턱 전압 (0.7V)보다 낮기 때문이다. 이에 반해서, 비트 라인들 (BL0_E, BL2_E, BL3_E)의 프리챠지 전압들이 온 상태의 메모리 셀들을 통해 방전되기 때문에, 페이지 버퍼들 (PB0, PB2, PB3)의 NMOS 트랜지스터들 (LT4)은 턴 온된다. 도 6에 도시된 바와 같이, 감지 노드들 (SO0, SO2, SO3)의 전압들은 전원 전압에서 접지 전압으로 방전되는 반면에, 감지 노드 (SO1)의 전압은 그대로 유지된다. 이는 감지 노드 (SO1)에 연결된 NMOS 트랜지스터 (LT2)가 턴 온되게 하고 감지 노드들 (SO0, SO2, SO3)에 연결된 NMOS 트랜지스터들 (LT2)이 턴 오프되게 한다. 이후, 도 6에 도시된 바와 같이, 제어신호 (PBLCH)가 펄스 형태로 활성화될 때, 감지 노드들 (SO0, SO1, SO2, SO3)의 전압들에 따라 래치들 (LAT)의 값들이 결정될 것이다.
앞서 설명된 바와 같이, 감지 구간에서 감지 노드들 (SO0, SO1, SO2, SO3)의 전압들이 플로팅 상태에서 선택적으로 전원 전압에서 접지 전압으로 변화되더라도, 플로팅 상태의 감지 노드는 인접한 감지 노드(들)의 전압 변화에 영향을 받지 않는다. 도 5에 도시된 바와 같이, 인접한 감지 라인들이 비트 라인에 수직한 방향으로 중첩되지 않게 (또는 서로 마주보지 않게) 레이아웃되어 있기 때문에, 인접한 감지 라인들 사이에는 커플링 커패시턴스 (도 2에서, C0-C2)이 존재하지 않는다. 그러므로, 커플링 노이즈로 인한 읽기 에러는 생기지 않는다.
본 발명의 예시적인 실시예에 따르면, 단지 4개의 비트 라인 쌍들에 연결된 페이지 버퍼들의 레이아웃이 도 5에 도시되어 있지만, 도 5에 도시된 것과 동일한 회로 패턴이 반복적으로 배열됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 스위치 트랜지스터들 (LT4)의 게이트에 인가되는 제어 신호 (BLSHF)는 프로그램 동작시 래치에 저장된 데이터에 따라 비트 라인으로 전원 전압 또는 접지 전압이 공급되도록 전원 전압 또는 그 보다 높은 전압으로 설정되고, 소거 동작시 전원 전압 또는 접지 전압으로 설정된다. 또한, 스위치 트랜지스터들 (LT4)의 게이트에 인가되는 제어 신호 (BLSHF)는 검증 동작시 읽기 동작과 동일하게 설정된다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 도 7에 도시된 바와 같이, 래치 및 감지 회로 (26)의 NMOS 트랜지스터 (LT1)는 감지 라인 (SOi) (i=0-3)이 아니라 비트라인-감지라인 세그먼트 (BL_SOi)에 연결될 수 있도록 구현될 수 있다. 이러한 경우 역시 각 페이지 버퍼의 감지 라인은 대응하는 저전압 영역 (또는 저전압 회로 영역) 내에 레이아웃되며, 그 결과 인접한 감지 라인들은 비트 라인에 수직한 방향으로 중첩되지 않게 (또는 서로 마주보지 않게) 레이아웃될 것이다. 또한, 도 8에 도시된 바와 같이, 감지 및 래치 회로 (26)는 감지 노드 (SOi) 상의 전압이 NMOS 트랜지스터 (LT5)를 통해 래치 (LAT)로 전달되도록 구현될 수 있다. 이러한 경우, 래치 (LAT)는 NMOS 트랜지스터 (LT5)를 통해 전달된 전압 (또는 데이터)를 래치하도록 제어 신호들 (CSEN, CSENB, CLAT, CLATB)에 의해서 제어된다. 이를 위해서, 도 8에 도시된 바와 같이, 인버터 (INV2)가 먼저 제어 신호들 (CSEN, CSENB)에 의해서 활성화되고, 그 다음에 인버터 (INV3)가 제어 신호들 (CLAT, CLATB)에 의해서 활성화된다.
상술한 바와 같이, 비트 라인에 수직한 방향으로 중첩되지 않게 (또는 서로 마주보지 않게) 페이지 버퍼들의 감지 라인들을 레이아웃함으로써, 페이지 버퍼들의 감지 라인들 (또는 노드들) 사이의 커플링 노이즈로 인한 읽기 에러를 방지할 수 있다.
도 1은 일반적인 플래시 메모리 장치의 페이지 버퍼를 보여주는 회로도;
도 2는 도 1에 도시된 페이지 버퍼들의 레이아웃 구조를 보여주는 도면;
도 3은 도 1에 도시된 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도;
도 4는 본 발명에 따른 플래시 메모리 장치의 페이지 버퍼를 보여주는 회로도;
도 5는 도 4에 도시된 페이지 버퍼들의 레이아웃 구조를 보여주는 도면;
도 6은 도 4에 도시된 플래시 메모리 장치의 읽기 동작을 설명하기 위한 타이밍도;
도 7은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 페이지 버퍼를 보여주는 회로도; 그리고
도 8은 본 발명의 다른 실시예에 따른 페이지 버퍼의 감지 및 래치 회로를 보여주는 회로도이다.
* 도면의 주요 부분에 대한 부호 설명 *
10 : 메모리 셀 어레이 PB : 페이지 버퍼
22 : 비트 라인 선택 및 바이어스 회로
24 : 프리챠지 회로 26 : 감지 및 래치 회로
60 : 열 게이트 회로

Claims (37)

  1. 제 1 페이지 버퍼에 연결된 제 1 비트 라인 쌍과; 그리고
    제 2 페이지 버퍼에 연결된 제 2 비트 라인 쌍을 포함하며,
    상기 제 1 및 제 2 페이지 버퍼들 각각은 대응하는 쌍의 비트 라인들 중 하나를 선택하기 위한 고전압 회로와, 상기 선택된 비트 라인을 통해 셀 데이터를 감지하는 저전압 회로와, 그리고 감지 라인을 통해 상기 고전압 회로를 상기 저전압 회로에 연결하는 스위치 트랜지스터를 포함하며; 그리고 상기 제 1 및 제 2 페이지 버퍼들의 감지 라인들은 비트 라인과 수직한 방향으로 오버랩되지 않도록 배열되는 플래시 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들 각각의 저전압 회로는 래치에 연결되며 대응하는 감지 라인 상의 정보를 상기 래치로 전달하는 트랜지스터를 포함하는 플래시 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들의 고전압 회로들은 상기 제 1 및 제 2 비트 라인 쌍들에 인접한 고전압 영역 내에 배치되고, 상기 제 1 및 제 2 페이지 버퍼들의 저전압 회로들 및 스위치 트랜지스터들은 상기 제 1 및 제 2 비트 라인 쌍들과 멀리 떨어진 저전압 영역 내에 배치되는 플래시 메모리 장치.
  4. 제 3 항에 있어서,
    상기 저전압 영역은 일렬로 배열된 제 1 웰 영역 및 제 2 웰 영역을 포함하는 플래시 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 페이지 버퍼의 감지 라인은 상기 제 1 웰 영역 내에 배치되고, 상기 제 2 페이지 버퍼의 감지 라인은 상기 제 2 웰 영역에 배치되는 플래시 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 웰 영역은 제 1 P-웰 및 제 1 N-웰을 포함하고 상기 제 2 웰 영역은 제 2 P-웰 및 제 2 N-웰을 포함하며; 상기 제 1 페이지 버퍼의 저전압 회로의 스위치 및 MOS 트랜지스터들은 상기 제 1 P-웰 및 제 1 N-웰에 형성되고, 상기 제 2 페이지 버퍼의 저전압 회로의 스위치 및 MOS 트랜지스터들은 상기 제 2 P-웰 및 제 2 N-웰에 형성되는 플래시 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들의 스위치 트랜지스터들 각각은 저전압 트랜지스터인 플래시 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들의 스위치 트랜지스터들 각각은 대응하는 고전압 회로와 대응하는 감지 라인 사이에 연결된 전류 경로 및 제어 신호에 연결된 게이트를 갖는 플래시 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제어 신호는 프로그램 및 소거 동작시 전원 전압, 읽기/검증 동작의 비트 라인 프리챠지 구간에서 1.5V, 상기 읽기/검증 동작의 감지 구간시 0V, 그리고 상기 읽기/검증 동작의 래치 구간시 1.0V를 갖는 플래시 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들의 저전압 회로들 각각은 전원 전압과 대응하는 감지 라인 사이에 연결되고 제어 신호에 의해서 제어되는 프리챠지 트랜지스터를 더 포함하는 플래시 메모리 장치.
  11. 제 1 페이지 버퍼에 연결된 제 1 비트 라인 쌍과; 그리고
    제 2 페이지 버퍼에 연결된 제 2 비트 라인 쌍을 포함하며,
    상기 제 1 및 제 2 페이지 버퍼들 각각은 대응하는 쌍의 비트 라인들 중 하나를 선택하기 위한 고전압 회로와, 상기 선택된 비트 라인을 통해 셀 데이터를 감지하는 저전압 회로와, 그리고 감지 라인을 통해 상기 고전압 회로를 상기 저전압 회로에 연결하는 스위치 트랜지스터를 포함하며; 그리고 상기 제 1 및 제 2 페이지 버퍼들의 감지 라인들은 비트 라인과 수직한 방향으로 오버랩되지 않도록 계단식으로 배열되는 플래시 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들 각각의 저전압 회로는 래치에 연결되며 대응하는 감지 라인 상의 정보를 상기 래치로 전달하는 트랜지스터를 포함하는 플래시 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들의 고전압 회로들은 상기 제 1 및 제 2 비트 라인 쌍들에 인접한 고전압 영역 내에 배치되고, 상기 제 1 및 제 2 페이지 버퍼들의 저전압 회로들 및 스위치 트랜지스터들은 상기 제 1 및 제 2 비트 라인 쌍들과 멀리 떨어진 저전압 영역 내에 배치되는 플래시 메모리 장치.
  14. 제 13 항에 있어서,
    상기 저전압 영역은 일렬로 배열된 제 1 웰 영역 및 제 2 웰 영역을 포함하는 플래시 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 1 페이지 버퍼의 감지 라인은 상기 제 1 웰 영역 내에 배치되고, 상기 제 2 페이지 버퍼의 감지 라인은 상기 제 2 웰 영역에 배치되는 플래시 메모리 장치.
  16. 제 11 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들의 스위치 트랜지스터들 각각은 대응하는 고전압 회로와 대응하는 감지 라인 사이에 연결된 전류 경로 및 제어 신호에 연결된 게이트를 갖는 저전압 트랜지스터를 포함하는 플래시 메모리 장치.
  17. 제 1 그룹의 페이지 버퍼들에 각각 연결된 복수 개의 비트 라인 쌍들을 포함하며, 상기 제 1 그룹의 페이지 버퍼들 각각은
    대응하는 쌍의 비트 라인들 중 하나를 선택하며, 복수 개의 고전압 트랜지스터들을 포함하는 비트 라인 선택 및 바이어스 회로와;
    상기 선택된 비트 라인을 통해 셀 데이터를 감지하며, 복수 개의 저전압 트랜지스터들을 포함하는 감지 및 래치 회로와; 그리고
    감지 라인을 통해 상기 비트 라인 선택 및 바이어스 회로를 상기 감지 및 래치 회로에 연결하는 저전압 스위치 트랜지스터를 포함하며,
    상기 제 1 그룹의 페이지 버퍼들의 감지 라인들은 비트 라인에 수직한 방향으로 오버랩되지 않도록 배열되는 플래시 메모리 장치.
  18. 제 17 항에 있어서,
    일렬로 배열되고 상기 제 1 그룹의 페이지 버퍼들에 각각 대응하는 복수 개의 웰 영역들을 더 포함하는 플래시 메모리 장치.
  19. 제 18 항에 있어서,
    상기 제 1 그룹의 페이지 버퍼들 각각의 감지 및 래치 회로와 저전압 스위치 회로는 대응하는 웰 영역 내에 형성되는 플래시 메모리 장치.
  20. 제 18 항에 있어서,
    상기 제 1 그룹의 페이지 버퍼들의 감지 라인들은 대응하는 웰 영역들 내에 각각 배치되는 플래시 메모리 장치.
  21. 제 18 항에 있어서,
    상기 제 1 그룹의 페이지 버퍼들 각각의 감지 및 래치 회로는 래치에 연결되며 대응하는 감지 라인 상의 정보를 상기 래치로 전달하는 트랜지스터를 포함하는 플래시 메모리 장치.
  22. 제 17 항에 있어서,
    제 2 그룹의 페이지 버퍼들에 각각 연결된 복수 개의 비트 라인 쌍들을 더 포함하며, 상기 제 2 그룹의 페이지 버퍼들은 상기 제 1 그룹의 페이지 버퍼들과 동일하게 구성되는 플래시 메모리 장치.
  23. 제 1 그룹의 페이지 버퍼들에 각각 연결된 복수 개의 비트 라인 쌍들을 포함하며, 상기 제 1 그룹의 페이지 버퍼들 각각은
    대응하는 쌍의 비트 라인들 중 하나를 선택하며, 복수 개의 고전압 트랜지스터들을 포함하는 비트 라인 선택 및 바이어스 회로와;
    상기 선택된 비트 라인을 통해 셀 데이터를 감지하며, 복수 개의 저전압 트랜지스터들을 포함하는 감지 및 래치 회로와; 그리고
    비트 라인-감지 라인 세그먼트에 의해서 상기 비트 라인 선택 및 바이어스 회로에 연결된 소오스와 감지 라인에 의해서 상기 감지 및 래치 회로에 연결된 드레인을 갖는 저전압 스위치 트랜지스터를 포함하며,
    상기 제 1 그룹의 페이지 버퍼들의 감지 라인들은 비트 라인에 수직한 방향으로 오버랩되지 않도록 계단식으로 배열되는 플래시 메모리 장치.
  24. 제 23 항에 있어서,
    일렬로 배열되고 상기 제 1 그룹의 페이지 버퍼들에 각각 대응하는 복수 개의 웰 영역들을 더 포함하는 플래시 메모리 장치.
  25. 제 24 항에 있어서,
    상기 제 1 그룹의 페이지 버퍼들 각각의 감지 및 래치 회로와 저전압 스위치 회로는 대응하는 웰 영역 내에 형성되는 플래시 메모리 장치.
  26. 제 24 항에 있어서,
    상기 제 1 그룹의 페이지 버퍼들의 감지 라인들은 대응하는 웰 영역들 내에 각각 배치되는 플래시 메모리 장치.
  27. 제 23 항에 있어서,
    제 2 그룹의 페이지 버퍼들에 각각 연결된 복수 개의 비트 라인 쌍들을 더 포함하며, 상기 제 2 그룹의 페이지 버퍼들은 상기 제 1 그룹의 페이지 버퍼들과 동일하게 구성되는 플래시 메모리 장치.
  28. 제 23 항에 있어서,
    상기 제 1 그룹의 페이지 버퍼들 각각의 감지 및 래치 회로는 래치에 연결되며 대응하는 감지 라인 상의 정보를 상기 래치로 전달하는 트랜지스터를 포함하는 플래시 메모리 장치.
  29. 제 23 항에 있어서,
    상기 제 1 그룹의 페이지 버퍼들 각각은 전원 전압과 대응하는 감지 라인 사이에 연결되고 제어 신호에 의해서 제어되는 저전압 프리챠지 트랜지스터를 더 포함하는 플래시 메모리 장치.
  30. 제 1 페이지 버퍼에 연결된 제 1 비트 라인 쌍과; 그리고
    제 2 페이지 버퍼에 연결된 제 2 비트 라인 쌍을 포함하며, 상기 제 1 및 제 2 페이지 버퍼들 각각은
    대응하는 쌍의 비트 라인들 중 하나와 비트 라인-감지 라인 세그먼트 사이에 연결된 제 1 고전압 비트 라인 선택 트랜지스터와;
    상기 대응하는 쌍의 비트 라인들 중 다른 하나와 상기 비트 라인-감지 라인 세그먼트 사이에 연결된 제 2 고전압 비트 라인 선택 트랜지스터와;
    상기 비트 라인-감지 라인 세그먼트와 감지 라인 사이에 연결된 저전압 스위치 트랜지스터와; 그리고
    래치에 연결되며 상기 감지 라인 상의 데이터 정보를 상기 래치로 전달하는 감지 트랜지스터를 포함하며,
    상기 제 1 및 제 2 페이지 버퍼들 각각의 저전압 스위치 트랜지스터, 래치, 그리고 감지 트랜지스터는 웰 영역에 형성되며; 상기 제 1 및 제 2 페이지 버퍼들의 감지 라인들은 비트 라인에 수직한 방향으로 중첩되지 않도록 대응하는 웰 영역들 내에 레이아웃되는 플래시 메모리 장치.
  31. 제 30 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들의 제 1 및 제 2 고전압 비트 라인 선택 트랜지스터들은 상기 제 1 및 제 2 비트 라인 쌍들에 인접한 고전압 영역 내에 배치되고, 상기 제 1 및 제 2 페이지 버퍼들의 저전압 스위치 트랜지스터들, 래치들 그리고 감지 트랜지스터들은 상기 제 1 및 제 2 비트 라인 쌍들과 멀리 떨어진 저전압 영역 내에 배치되는 플래시 메모리 장치.
  32. 제 31 항에 있어서,
    상기 웰 영역들은 일렬로 배열된 제 1 웰 영역 및 제 2 웰 영역을 포함하는 플래시 메모리 장치.
  33. 제 32 항에 있어서,
    상기 제 1 페이지 버퍼의 감지 라인은 상기 제 1 웰 영역 내에 배치되고 상기 제 2 페이지 버퍼의 감지 라인은 상기 제 2 웰 영역 내에 배치되는 플래시 메모리 장치.
  34. 제 33 항에 있어서,
    상기 제 1 웰 영역은 상기 제 1 페이지 버퍼의 저전압 스위치 트랜지스터, 래치 그리고 감지 트랜지스터가 형성되는 제 1 P-웰과 제 1 N-웰을 포함하고; 상기 제 2 웰 영역은 상기 제 2 페이지 버퍼의 저전압 스위치 트랜지스터, 래치 그리고 감지 트랜지스터가 형성되는 제 2 P-웰과 제 2 N-웰을 포함하는 플래시 메모리 장치.
  35. 제 30 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들 각각은 전원 전압과 대응하는 감지 라인 사이에 연결되고 대응하는 웰 영역 내에 형성되는 저전압 프리챠지 트랜지스터를 더 포함하는 플래시 메모리 장치.
  36. 제 30 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들 각각은 대응하는 비트 라인-감지 라인 세그먼트와 대응하는 래치 사이에 연결된 저전압 구동 트랜지스터를 더 포함하는 플래시 메모리 장치.
  37. 제 30 항에 있어서,
    상기 제 1 및 제 2 페이지 버퍼들 각각은 대응하는 감지 라인과 대응하는 래치 사이에 연결된 저전압 구동 트랜지스터를 더 포함하는 플래시 메모리 장치.
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