KR100447223B1 - 불휘발성 강유전체 메모리 및 그 구동방법 - Google Patents
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Abstract
비트라인 커패시턴스를 감소시켜서 칩 동작속도를 개선시킬 수 있는 강유전체 메모리를 제공하고, 또한 셀프 부스트 동작에 의해서 저전압에서도 동작할 수 있는 칩을 구성하며, 액티브 영역에서도 라이트(Write)동작을 행하므로써 프리차아지 타임을 줄일 수 있는 강유전체 메모리의 구동방법을 제공하기 위한 것이다.
상기의 목적을 달성하기 위한 본 발명은 메인 비트라인당 하나의 서브 비트라인을 구비하였고, 서브 비트라인 제1, 제2스위치신호 인가라인과 서브 비트라인 풀다운신호 인가라인과 서브 비트라인 풀업신호 인가라인들의 제어를 받아 동작하는 제1, 제2, 제3스위칭 트랜지스터를 구비하였다.
Description
본 발명은 불휘발성 강유전체 메모리에 대한 것으로, 특히 불휘발성 강유전체 메모리 및 그의 구동방법에 관한 것이다.
일반적으로 불휘발성 강유전체 메모리 장치 즉, FRAM(Ferroelectric Random Access Memory)은 디램(DRAM)정도의 데이터 처리속도를 갖고, 전원의 오프(off)시에도 데이터가 보존되는 특성 때문에 차세대 기억소자로 주목받고 있다.
FRAM은 DRAM과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류분극을 이용한 것이다.
이와 같은 잔류분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
도 1은 일반적인 강유전체의 특성인 히스테리시스 루프 특성도이다.
도 1에서와 같이, 전계에 의해 유기된 분극이 전계를 제거하더라도 잔류분극(또는 자발분극)의 존재로 인하여 소멸되지 않고 일정량(d,a상태)을 유지하고 있는 것을 볼 수 있다.
불휘발성 강유전체 메모리 셀은 상기 d,a상태를 각각 1,0으로 대응시켜 기억소자로 응용한 것이다.
이하, 첨부 도면을 참조하여 종래 불휘발성 강유전체 메모리에 대하여 설명하면 다음과 같다.
도 2는 일반적인 강유전체 메모리의 단위 셀 구성도이다.
도 2에서와 같이, 일방향으로 비트라인(B/L)이 형성되고, 상기 비트라인과 교차하는 방향으로 워드라인(W/L)이 형성되고, 상기 워드라인에 일정한 간격을 두고 워드라인과 동일한 방향으로 플레이트 라인(P/L)이 형성되고, 게이트가 워드라인에 연결되고 소오스는 비트라인에 연결되도록 트랜지스터(T1)가 형성되고, 두 단자중 제 1 단자가 트랜지스터(T1)의 드레인에 연결되고 제 2 단자는 플레이트 라인(P/L)에 연결되도록 강유전체 커패시터(FC1)가 형성된다.
이와 같은 불휘발성 강유전체 메모리 소자의 데이터 입/출력 동작은 다음과 같다.
도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도이고, 도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도이다.
먼저, 쓰기 모드의 경우, 외부에서 인가되는 칩 인에이블 신호(CSBpad)가 하이(high)에서 로우(low)로 활성화되고, 동시에 쓰기 인에이블 신호(WEBpad)를 하이(high)에서 로우(low)로 인가하면 쓰기 모드가 시작된다.
이어, 쓰기 모드에서 어드레스 디코딩이 시작되면 해당 워드라인에 인가되는 펄스가 로우에서 하이로 천이되어 셀이 선택된다.
이와 같이 워드라인이 하이 상태를 유지하고 있는 구간에서 해당 플레이트 라인에는 차례로 일정구간의 하이 신호와 일정 구간의 로우 신호가 인가된다. 그리고 선택된 셀에 로직값 "1" 또는 "0"을 쓰기 위해서 해당 비트라인에 쓰기 인에이블 신호(WEBpad)에 동기되는 "하이" 또는 "로우" 신호를 인가한다.
즉, 비트라인에 하이 신호를 인가하고 워드라인에 인가되는 신호가 하이 상태인 구간에서 플레이트 라인에 인가되는 신호가 로우이면 강유전체 커패시터에서는 로직값 "1"이 기록된다. 그리고 비트라인에 로우 신호를 인가하고 플레이트 라인에 인가되는 신호가 하이 신호이면 강유전체 커패시터에는 로직값 "0"이 기록된다.
이어, 셀에 저장된 데이터를 읽어내기 위한 동작은 다음과 같다.
외부에서 칩 인에이블 신호(CSBpad)를 하이에서 로우로 활성화시키면 해당 워드라인이 선택되기 이전에 모든 비트라인은 이퀄라이즈(equalize) 신호에 의해 로우 전압으로 등전위된다.
그리고 각 비트라인을 비활성화시킨 다음, 어드레스를 디코딩하고, 디코딩된 어드레스에 의해 해당 워드라인에는 로우 신호가 하이 신호로 천이되어 해당 셀을 선택한다. 선택된 셀의 플레이트 라인에 하이 신호를 인가하여 강유전체 메모리에 저장된 로직값 "1"에 상응하는 데이터(Qs)를 파괴시킨다.
만약, 강유전체 메모리에 로직값 "0"이 저장되어 있다면 그에 상응하는 데이터(Qns)는 파괴되지 않는다. 이와 같이 파괴된 데이터와 파괴되지 않은 데이터는 전술한 히스테리시스 루프의 원리에 의해 서로 다른 값을 출력하게 되어 센스앰프는 로직값 "1" 또는 "0"을 센싱하게 된다.
즉, 데이터가 파괴된 경우는 도 1의 히스테리시스 루프에서 처럼 d에서 f로 변경되는 경우이고, 데이터가 파괴되지 않는 경우는 a에서 f로 변경되는 경우이다. 따라서, 일정시간이 경과한 후에 센스앰프가 인에이블되면, 데이터가 파괴된 경우는 증폭되어 로직값 "1"을 출력하고, 데이터가 파괴되지 않은 경우는 증폭되어 로직값 "0"을 출력한다.
이와 같이, 센스앰프에서 데이터를 증폭한 후에는 원래의 데이터로 복원하여야 하므로 해당 워드라인에 하이 신호를 인가한 상태에서 플레이트 라인을 "하이"에서 "로우"로 비활성화시킨다.
다음에 서브 비트 라인과 메인 비트 라인을 구비한 종래의 불휘발성 강유전체 메모리셀 어레이에 대하여 설명한다.
종래 불휘발성 강유전체 메모리셀 어레이는 도면에는 도시되어 있지 않지만, 각 서브 셀 어레이 블럭들을 가로질러 복수개의 메인 비트 라인들이 구성된다.
그리고 각 서브 셀 어레이 블록 내에는 각 메인 비트 라인에 대응하여 서브 비트 라인들이 구성된다.
즉, 각 서브 비트 라인과 메인 비트 라인 사이에는 스위칭소자(SW1,SW2,...SWn)가 구성되어 스위칭소자에 의해 서브 비트 라인과 메인 비트 라인이 전기적으로 연결된다.
도 4는 하나의 서브 셀 어레이 블럭을 보다 상세하게 나타낸 것이다.
도 4에 도시한 바와 같이, 각 서브 셀 어레이 블록은 복수개의 로우(Row)와칼럼(Column) 방향으로 셀들이 구성되어 있다.
그리고 워드라인(WL)과 플레이트 라인(PL)이 한쌍을 이루는 복수개의 워드라인쌍이 반복적으로 복수개 구성된다.
그리고 상기 워드라인(WL<0>,PL<0>,...,WL<63>,PL<63>)쌍들과 교차하는 방향으로 복수개의 메인 비트 라인들이 형성된다.
이때 도면에서는 64개의 로우(Row)를 배치한 구조를 예를 들어 나타내었다.
각 로우(Row)의 셀들은 두 개의 칼럼(Column) 마다 각각 배치되어 있고, 각 칼럼(Column)의 셀들도 두 개의 로우(Row) 마다 각각 배치되어 있다.
따라서 한 개의 워드라인과 플레이트 라인이 활성화되면 홀수의 서브 비트 라인 아니면 짝수의 서브 비트 라인과 연결된 셀만이 선택되어 선택된다.
이와 같은 셀 어레이를 폴디드(folded) 비트라인 셀 어레이라고 하는데, 이것은 메인 비트 라인을 중심으로 셀 어레이를 접었다고 가정할 때, 각 셀들이 겹치지 않는 구조를 의미한다.
이때 워드라인(WL)과 플레이트 라인(PL) 그리고 서브 비트 라인 사이에 단위 셀이 구성되고, 서브 비트 라인의 종단에는 스위칭 소자(SW1,SW2,…)가 구성되어 서브 비트 라인과 해당 메인 비트 라인과의 연결을 제어한다.
그리고 상기 단위 셀은 각 1개의 트랜지스터와 1개의 강유전체 커패시터로 구성되며, 각 트랜지스터의 게이트는 해당 워드라인에 연결되고, 강유전체 커패시터의 일측단자는 상기 트랜지스터의 드레인(또는 소오스)과 연결되며 다른측 단자는 해당 플레이트 라인에 연결되어 있다.
이후에 상기와 같이 구성된 불휘발성 강유전체 메모리셀 어레이에서 강유전체 커패시터와 서브 비트 라인과 메인 비트 라인의 구조에 대하여 간략히 설명하면 다음과 같다.
도 5에 도시한 바와 같이 실리콘기판(251)의 일영역에 게이트전극(252)이 형성되어 있고, 게이트전극(252) 양측의 실리콘기판(251)에 소오스(253a)와 드레인(253b)이 형성되어 있고, 드레인(253b)과 콘택플러그(256)와 콘택패드(257)를 통해서 접하는 일라인 방향의 서브 비트 라인(258)이 형성되어 있다.
미설명 부호 254, 255는 제1, 제2층간절연막이다.
그리고 서브 비트 라인(258)상에 제3층간절연막(259)이 증착되어 있고, 소오스(253a)가 드러나도록 제1, 제2, 제3층간절연막(254,255,259) 및 서브 비트 라인(258)에 형성된 콘택홀내에 커패시터 콘택 플러그(260)가 형성되어 있다.
그리고 커패시터 콘택 플러그(260)와 접하도록 일정패턴을 갖고 적층 형성된 커패시터 하부전극(261)과 강유전체막(262)과 커패시터 상부전극(263)이 있다.
그리고 강유전체 커패시터와 격리되며 그 상부에 스위칭 소자(도면에는 도시되지 않음)의 제어에 의해 서브 비트 라인과 연결되도록 메인 비트 라인(269)이 형성되어 있다.
상기와 같이 서브 비트 라인은 강유전체 커패시터의 하부에 배치되고, 메인 비트라인은 강유전체 커패시터의 상부에 배치된다.
상기와 같은 종래 불휘발성 강유전체 메모리셀 어레이는 다음과 같은 문제가있다.
저전압에서 강유전체 커패시터를 구비한 셀을 안정적인 동작시키는데 한계가 있다.
또한 프리차아지 구간에 로직"1"과 로직"0"데이타를 라이트하는 동작을 모두 진행하므로 프리차아지 타임을 줄이는데 한계가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 비트라인 커패시턴스를 감소시켜서 칩 동작속도를 개선시킬 수 있는 강유전체 메모리를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 셀프 부스트 동작에 의해서 저전압에서도 동작할 수 있는 칩을 구성하는데 있다.
그리고 본 발명의 또 다른 목적은 액티브 영역에서도 라이트(Write)동작을 행하므로써 프리차아지 타임을 줄일 수 있는 강유전체 메모리의 구동방법을 제공하는데 있다.
도 1은 일반적인 강유전체의 히스테리시스 루프 특성도
도 2는 일반적인 강유전체 메모리의 단위 셀 구성도
도 3a는 강유전체 메모리의 쓰기 모드의 동작 타이밍도
도 3b는 강유전체 메모리의 읽기 모드의 동작 타이밍도
도 4는 폴디드(folded) 비트라인 구조의 서브 셀 어레이 블록의 회로도
도 5는 도 4의 단위 셀의 구조 단면도
도 6은 본 발명 제1실시예에 따른 불휘발성 강유전체 메모리의 어레이도
도 7은 도 6의 서브 셀 어레이 블록의 상세회로도
도 8은 본 발명 제2실시예에 따른 불휘발성 강유전체 메모리의 어레이도
도 9는 도 8의 서브 셀 어레이 블록의 상세회로도
도 10은 도 6과 도 8의 레퍼런스 셀 어레이 블록의 상세회로도
도 11은 본 발명에 따른 동작 타이밍도
도 12는 계층적 비트라인 구조에서 VPP 발생 원리를 나타낸 회로 및 타이밍도
도 13은 계층적 비트라인 구조에서 셀프 부스트 동작을 나타낸 회로도
도 14a는 본 발명에 따른 불휘발성 강유전체 메모리의 어레이도
도 14b는 본 발명에 따른 불휘발성 강유전체 메모리의 단위 셀의 구조단면도
도 15a 내지 도 15f는 도 14a와 같은 어레이를 나타내기 위한 단계적 어레이 변화도
도 16a 내지 도 16g는 도 14b의 구조를 나타내기 위한 방법을 나타낸 공정단면도
* 도면의 주요 부분에 대한 부호의 설명 *
60, 80 : 상부 셀 어레이 블록 61, 81 : 하부 셀 어레이 블록
63, 64, 83, 84 : 칼럼 스위치 블록
65_0~65_n, 85_0~85_n : 서브 셀 어레이 블록
66_0~66_n, 86_0~86_n : 서브 셀 어레이 블록
67, 68, 87, 88 : 레퍼런스 셀 어레이 블록
71, 72, 91, 92 : 스위칭 제어 블록
101 : 단위 셀 블록 102 : 레퍼런스 플레이트 라인
103 : 레퍼런스 워드라인 104 : 레벨 초기화부
130 : 드라이버 끝단 150 : 실리콘기판
151 : 필드절연막 152 : 워드라인
153a, 153b : 소오스, 드레인 154 : 제1층간절연막
155 : 제1콘택플러그 156 : 콘택패드
157 : 제2층간절연막 158 : 서브 비트라인
159 : 제3층간절연막 160 : 제2콘택플러그
161 : 메인 비트 라인 162 : 베리어 절연막
163 : 제3콘택플러그 164 : 커패시터 하부전극
165 : 강유전체막 166 : 커패시터 상부전극
상기와 같은 목적을 달성하기 위한 본 발명 불휘발성 강유전체 메모리는 각각 복수개의 단위 셀들을 포함하여 구성된 서브 셀 어레이 블록들을 구비한 탑 및 바텀 셀 어레이 블록, 상기 서브 셀 어레이 블록들에 칼럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들, 상기 탑과 바텀 셀 어레이 블록의 사이에 구성되어 상기 메인 비트 라인의 신호를 증폭시키는 센스앰프들로 구성된 센스앰프 블록, 상기 단위 셀의 일단자에 연결되며 상기 메인 비트 라인과 동일방향으로 구성된 복수개의 서브 비트 라인들, 상기 서브 셀 어레이 블록에 대응하여 상기 서브 비트 라인과 상기 메인 비트 라인의 연결여부를 제어하고, 상기 서브 비트 라인이 셀프 부스트(Self Boost) 동작에 의해서 풀-업되는 것을 제어하며, 상기 서브 비트 라인을 선택적으로 풀 다운시키도록 각각 상기 서브 비트 라인과 수직방향으로 직교하여 배열된 서브 비트 라인 제1스위치 신호(SBSW1) 인가 라인들과 서브 비트 라인 제2스위치 신호(SBSW2) 인가 라인들과 서브 비트 라인 풀 업 신호(SBPU) 인가라인들과 서브 비트 라인 풀 다운 신호(SBPD) 인가 라인들, 상기 서브 셀 어레이 블록 내에 칼럼 방향에 대응하여 상기 SBSW1 인가라인의 제어를 받아 동작하는 제1스위칭 소자와, 상기 서브 셀 어레이 블록 내에 칼럼 방향에 대응하여 상기 SBSW2 인가라인의 제어를 받아 상기 SBPU 인가라인의 신호를 상기 서브 비트라인에 선택적으로 전달하는 제2스위칭 소자와, 상기 서브 셀 어레이 블록 내에 칼럼 방향에 대응하여 상기 SBPD 인가라인의 제어를 받아 상기 서브 비트 라인을 선택적으로 풀다운 시키는 제3스위칭 소자를 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 불휘발성 강유전체 메모리의 구동방법은 서브 비트 라인 제1스위칭 신호(SBSW1) 인가라인, 서브 비트 라인 제2스위칭신호(SBSW2) 인가라인과 서브 비트 라인 풀업 신호(SBPU) 인가라인, 서브 비트 라인 풀다운 신호(SBPD) 인가라인에 의해서 선택된 서브 비트 라인을 활성화시키고, 셀프 부스트 동작에 의해 풀업시키고, 풀다운 시키는 강유전체 메모리의 구동에 있어서, 연속되는 활성화 구간을 t1,t2,t3,t4,t5 구간으로 나누고, 프리차아지 구간을 t0, t6 구간으로 구분하여, 상기 t0 구간동안 상기 SBPD에제1하이(High)레벨(VCC)의 전압을 인가하여 서브 비트 라인(SBL)과 MBL을 "로우(Low)"레벨로 풀 다운시키는 단계; 상기 t1 구간동안 상기 SBPD에 "로우(low)"레벨의 전압을 인가하는 단계; 워드라인(WL)은 t2, t3, t4 구간동안, 플레이트 라인(PL)은 t2, t3 구간동안 제1하이레벨의 전압(VCC)보다 큰 제2하이레벨의 전압(VPP)을 인가하고, t2, t3 구간동안 상기 SBSW1 인가라인에 제1하이레벨의 전압(VCC)를 인가하여 서브 비트 라인(SBL)과 메인 비트 라인(MBL)을 통해서 셀 데이터를 센스앰프에 전달시키는 단계; 상기 t4 구간동안 SBSW2 인가라인에 제2하이레벨의 전압(VPP)을 인가하고 상기 플레이트 라인(PL)에 로우레벨로 천이시키고, t5 구간동안 상기 SBPU 인가라인에 제2하이레벨의 전압(VPP)을 인가하여 상기 SBSW2와 WL을 상기 제2하이레벨보다 큰 제3하이레벨의 전압으로 셀프 부스트(Self Boost)시켜서 강유전체 커패시터에 로직"1"의 데이터를 라이트(Write)하는 단계, 상기 t6 구간동안 상기 워드라인과 플레이트 라인을 제2하이레벨로 천이시키고, 상기 SBSW1 인가라인에 제1하이레벨의 전압을 인가하여 강유전체 커패시터에 로직"0"의 데이터를 라이트(Write)하는 단계를 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명은 불휘발성 강유전체 메모리 및 그 구동방법에 대하여 설명하면 다음과 같다.
강유전체 메모리에서 비트 라인 저항과 비트 라인 커패시턴스가 큰 경우에는 Cb/Cs(Cb : 비트 라인 커패시턴스, Cs:셀 전하) 비율이 커지게되어 셀 어레이 사이즈가 커지게 된다.
이 경우 셀 어레이 효율(Efficiency)이 나빠져서 칩 사이즈가 커지게 된다.
본 발명은 이와 같이 칩 사이즈가 커지는 것을 방지하고 안정적인 Cb/Cs를 확보하며 칩 동작속도를 개선하기 위한 것이다.
또한 BLPU 신호 인가 라인의 "하이" 전압을 VCC이상 승압된 전압을 사용함으로써, 저전압 동작 모드에서 셀에 사용하는 전압을 높일 수 있으므로, 1.0V이하의 저전압 동작이 가능하게 하기 위한 것이다.
그리고 라이트(Write)동작시 프리차아지 타임을 줄이기 위해서 액티브 구간에 로직"1"이나 로직"0" 데이터를 라이트(Write)한다.
상기와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 셀 어레이는 비트라인 및 셀의 배열에 따라서, 계층적(Hierarchy) 폴디드(Folded) 비트 라인과 계층적(Hierarchy) 오픈(Open) 비트라인 셀 어레이로 나눌 수 있는데, 그 전체적인 셀 어레이에 대하여 설명하면 다음과 같다.
상기에서 계층적 폴디드(Folded) 비트 라인 셀 어레이는 셀 어레이를 비트 라인을 중심으로 접었을 때 비트 라인과 워드라인에 접속된 셀들이 서로 겹치지 않도록 엇갈려서 배열된 것을 의미한다.
그리고 계층적 오픈(Open) 비트 라인 셀 어레이는 셀 어레이를 비트 라인을 중심으로 접었을 때 비트 라인과 워드 라인에 접속된 셀들이 서로 겹치도록 배열된 것을 의미한다.
먼저, 계층적 폴디드 비트 라인으로 구성된 본 발명 제1실시예에 따른 셀 어레이에 대하여 설명하면 다음과 같다.
도 6에 도시한 바와 같이, 크게 상부(Top) 셀 어레이 블록(60)과하부(Bottom) 셀 어레이 블록(61)으로 나누어 구성되고, 상기 상,하부 셀 어레이 블록(60)(61)의 중간에 센스 앰프(62)가 두개의 비트 라인당 한개씩 배열되어 있다.
이때 비트 라인은 메인 비트 라인을 의미하는 것이고, 도6에는 도시되어 있지 않지만 하나의 메인 비트 라인에 대응하여 서브 비트 라인이 더 구비되어 있다.
또한 도 6에는 도시되어 있지 않지만 메인 비트 라인과 서브 비트 라인과의 연결을 제어하고, 각 셀의 강유전체 커패시터에 전달되는 전압을 제어하기 위한 스위칭 제어 블록(71,72)이 더 구비되어 있다.
그리고 각 비트 라인의 끝단에는 컬럼 스위치 블록(63)(64)이 연결되어 있고, 컬럼 스위치 블록(63,64)에 각각 데이터 버스(io<m>,.....,io<n>)와 연결된다.
그리고 도면에는 도시되지 않았지만 상부 셀 어레이 블록(60)과 하부 셀 어레이 블록(61)의 각각의 데이터 버스(io<m>,...,io<n>)는 전체 셀 어레이 블록의 한쪽 끝에 위치한 메인 증폭기에 연결된다.
그리고 상,하부 셀 어레이 블록(60)(61)은 각각 복수개의 서브 셀 어레이(sub-cell array) 블록들(65_0 ~ 65_n)(66_0 ~ 66_n)을 포함한다.
그리고 각각의 상,하부 셀 어레이 블록(60)(61)에 대응하여 레퍼런스 셀 어레이 블록(67)(68)이 구성된다.
이때 레퍼런스 셀 어레이 블록(67)은 상부 셀 어레이 블록(60)과 이에 대응하는 컬럼 스위치 블록(63)들의 사이에 구성된다.
그리고 레퍼런스 셀 어레이 블록(68)은 하부 셀 어레이 블록(61)과 이에 대응하는 컬럼 스위치 블록(64)들의 사이에 구성된다.
상기와 같이 계층적 폴디드(Folded) 비트라인으로 구성된 복수개의 서브 셀 어레이 블록들 중 단위 서브 셀 어레이 블록의 상세 구성에 대하여 설명하면 다음과 같다.
도 6과 도 7에 도시한 바와 같이 일방향으로 배열된 복수개의 메인 비트 라인(MBL<0>,MBL<1>,···,MBL<n>)들이 있고, 각 서브 셀 어레이내의 단위 셀들과 연결되도록 메인 비트 라인(MBL<0>,···,MBL<n>)들과 동일 방향으로 배열된 서브 비트 라인(SBL<0>,SBL<1>,…,SBL<n>)들이 있다.
그리고 상기 메인 비트 라인(MBL<0>,...,MBL<n>)들과 직교하도록 배열된 워드 라인/플레이트 라인 쌍들((W/L<0>,P/L<0>),...,(W/L<n>,P/L<n>))이 있다.
이때 도 6은 각 서브 셀 어레이를 64로우(Row)와 64칼럼(Column)으로 구성하였을 경우를 예를 들어 나타낸 것으로, 각 서브 셀 어레이 블록은 복수개의 로우(Row)와 복수개의 칼럼(Column) 방향으로 복수개의 셀들이 구성되어 있다.
상기에서 각 로우(Row)의 셀들은 두 개의 칼럼(Column) 마다 각각 배치되어 있고, 각 칼럼의 셀들도 두 개의 로우(Row)마다 각각 배치되어 있다.
따라서 한 개의 워드라인과 한 개의 플레이트 라인이 활성화되면 홀수번째 비트라인 아니면 짝수번째 비트라인과 연결된 셀만이 선택되어 선택되지 않은 짝수/홀수 비트라인들은 레퍼런스 라인으로 사용된다.
그리고 워드 라인/플레이트 라인 쌍들((W/L<0>, P/L<0>), ....., (W/L<n>, P/L<n>))과 동일한 방향으로 구성되는 서브 비트라인 풀다운 신호(Sub Bit linePull Down:SBPD) 인가라인과 제1, 제2서브 비트라인 스위치 신호(Sub Bit line Switch:SBSW1,SBSW2) 인가라인과 서브 비트라인 풀업 신호(Sub Bit line Pull Up:SBPU) 인가라인이 있다.
그리고 상기 SBPD, SBSW1, SBSW2와 SBPU 인가라인의 제어를 받고, 하나의 메인 비트라인과 하나의 서브 비트라인에 대응하여 구성되며, 선택된 셀이 메인 비트라인과 연결될지 아니면 서브 비트라인 연결될지의 여부를 제어하고, 선택된 셀의 강유전체 커패시터에 전달되는 전압을 제어하는 스위칭 제어 블록(71,72,‥‥)들을 포함하여 구성된다.
여기서, 상기 스위칭 제어 블록(71)은 각각 제 1,2,3 스위칭 트랜지스터(ST1, ST2, ST3)로 구성된다.
이때 제 1 스위칭 트랜지스터(ST1)는 게이트가 SBSW1 인가라인에 연결되고 한쪽 전극과 다른 쪽 전극이 각각 메인 비트라인과 서브 비트라인에 연결된다.
그리고 제2스위칭 트랜지스터(ST2)는 게이트가 SBSW2 인가라인에 연결되고 한쪽 전극은 서브 비트라인에 연결되고 다른쪽 전극은 SBPU 인가라인에 연결된다.
그리고 제3스위칭 트랜지스터(ST3)는 게이트가 SBPD 인가라인에 연결되고 한쪽 전극은 서브 비트라인에 연결되고 다른 쪽 전극은 접지전압(VSS)단에 연결된다.
다음에 본 발명 제2실시예에 따른 셀 어레이에 대하여 설명하면 다음과 같다.
본 발명 제2실시예는 계층적 오픈(open) 비트라인 셀 어레이로 구성되었으며 그 구성은 다음과 같다.
도 8에 도시한 바와 같이, 크게 상부(Top) 셀 어레이 블록(80)과 하부(Bottom) 셀 어레이 블록(81)으로 나누어 구성되고, 상기 상,하부 셀 어레이 블록(80)(81)의 중간에 센스 앰프(82)가 각 비트 라인당 하나씩 연결되도록 배치된다.
각 비트 라인의 끝단에는 컬럼 스위치 블록(83)(84)이 연결되어 데이터 버스(io<m>,.....,io<n>)(도면에 도시되지 않았음)와 연결된다.
그리고 상부 셀 어레이 블록(80)과 하부 셀 어레이 블록(81)의 각각의 데이터 버스(io<m>,.....,io<n>)는 전체 셀 어레이 블록의 한쪽 끝에 위치한 메인 증폭기(도면에 도시하지 않음)에 연결된다.
그리고 상,하부 셀 어레이 블록(80)(81)은 각각 복수개의 서브 셀 어레이(sub-cell array) 블록들(85_0 ~ 85_n)(86_0 ~ 86_n)을 포함한다.
그리고 각각의 상,하부 셀 어레이 블록(80)(81)에 대응하여 레퍼런스 셀 어레이 블록(87)(88)이 구성된다.
이때 레퍼런스 셀 어레이 블록(87)은 상부 셀 어레이 블록(80)과 이에 대응하는 컬럼 스위치 블록(83)의 사이에 구성되고, 레퍼런스 셀 어레이 블록(88)은 하부 셀 어레이 블록(81)과 이에 대응하는 컬럼 스위치 블록(84)의 사이에 구성된다.
상기와 같이 구성된 복수개의 서브 셀 어레이 블록들 중 단위 서브 셀 어레이 블록의 상세 구성에 대하여 설명하면 다음과 같다.
도 8과 도 9에 도시한 바와 같이 일방향으로 배열된 복수개의 메인 비트 라인(MBL<0>,MBL<1>,···,MBL<n>)들이 있고, 각 서브 셀 어레이내의 단위 셀들과연결되도록 메인 비트 라인(MBL<0>,···,MBL<n>)들과 동일 방향으로 배열된 서브 비트 라인(SBL<0>,SBL<1>,…,SBL<n>)들이 있다.
그리고 상기 메인 비트 라인(MBL<0>,...,MBL<n>)들과 서브 비트 라인(SBL)들과 직교하도록 배열된 워드 라인/플레이트 라인 쌍들((WL<0>, PL<0>), ..., (WL<n>, PL<n>))이 있다.
이때 도 8은 각 서브 셀 어레이가 64로우(Row)와 64칼럼(Column)으로 구성된 예를 나타낸 것으로, 각 서브 셀 어레이 블록은 복수개의 로우(Row)와 복수개의 칼럼(Column) 방향으로 복수개의 셀들이 구성되어 있다.
상기에서 각 로우(Row)의 셀들은 한개의 칼럼(Column) 마다 각각 배치되어 있고, 각 칼럼의 셀들도 한개의 로우(Row)마다 각각 배치되어 있다.
그리고 워드 라인/플레이트 라인 쌍들((WL<0>,PL<0>),.....,(WL<n>,PL<n>))과 동일한 방향으로 구성되는 서브 비트라인 풀다운 신호(Sub Bit line Pull Down:SBPD) 인가라인과 제1, 제2서브 비트라인 스위치 신호(Sub Bit line Switch:SBSW1,SBSW2) 인가라인과 서브 비트라인 풀업 신호(Sub Bit line Pull Up:SBPU) 인가라인이 있다.
그리고 상기 SBPD, SBSW1, SBSW2와 SBPU 인가라인의 제어를 받으며, 하나의 메인 비트라인과 하나의 서브 비트라인에 대응하여 구성되며, 선택된 셀이 메인 비트라인과 연결될지 아니면 서브 비트라인과 연결될지의 여부를 제어하고, 또한 선택된 셀의 강유전체에 전달되는 전압을 제어하는 스위칭 제어 블록들(91,92,‥‥)을 포함하여 구성된다.
여기서, 상기 스위칭 제어 블록은 각각 제 1,2,3 스위칭 트랜지스터(ST1,ST2,ST3)로 구성된다.
제 1 스위칭 트랜지스터(ST1)는 게이트가 SBSW1 인가 라인에 연결되고 한쪽 전극과 다른쪽 전극이 각각 메인 비트라인과 서브 비트라인에 연결된다.
그리고 제2스위칭 트랜지스터(ST2)는 게이트가 SBSW2 인가 라인에 연결되고 한쪽 전극은 서브 비트 라인에 연결되고 다른 쪽 전극은 SBPU 인가 라인에 연결된다.
그리고 제3스위칭 트랜지스터(ST3)는 게이트가 SBPD 인가 라인에 연결되고 한쪽 전극은 서브 비트 라인에 연결되고 다른 쪽 전극은 접지전압(VSS)단에 연결된다.
복수개의 서브 비트 라인(SBL)들 중에 선택적으로 한 번 동작에 한 개의 서브 비트 라인(SBL)을 연결할 수 있도록 한다.
즉, 복수개의 서브 비트 라인들의 어느 하나를 선택하기 위한 SBSW1신호들중에 하나만 활성화시켜 어느 하나의 서브 비트 라인을 선택한다.
이에 의해서 비트 라인에 걸리는 로드(load)를 한 개의 서브 비트 라인 로드 수준으로 줄일 수 있게 한다.
상기에 설명한 바와 같이 오픈 비트 라인으로 구성된 본 발명 제2실시예에 따른 셀 어레이는 도8과 도9에 도시한 바와 같이 센스앰프가 메인 비트라인당 한 개가 연결되었고, 각 서브 셀 어레이 블록의 셀들이 각 워드라인과 플레이트 라인쌍들과 서브 비트 라인에 하나씩 형성되었다는 것을 제외하고는 본 발명 제1실시예의 구성과 동일하다.
다음에 본 발명의 제1, 제2실시예에 따른 셀 어레이에서 레퍼런스 셀 어레이 블록은 도 10에 도시한 바와 같이, 단위 셀 블록(101)내에 일방향으로 구성되는 복수개의 비트 라인(BL1,BL2,BL3,...,BLn)들과, 상기 비트 라인들에 수직한 방향으로 구성되는 하나의 레퍼런스 워드 라인(REF_W/L)(103)과, 상기 레퍼런스 워드 라인(REF_W/L)과 동일한 방향으로 구성되는 레퍼런스 플레이트 라인(REF_P/L)(102)과, 제 1 전극이 상기 레퍼런스 플레이트 라인(REF_P/L)(102)에 연결되고 제 2 전극이 레퍼런스 셀의 스토리지 노드(SN)에 연결되어 서로 병렬적으로 구성되는 복수개의 레퍼런스 커패시터들(FC1,FC2,FC3,...FCn)과, 게이트에 레퍼런스 셀 이퀄라이즈 컨트롤 신호(REF_EQ)가 인가되고 한쪽 전극은 접지 단자(GND)에 다른쪽 전극은 스토리지 노드(SN)에 연결되는 NMOS 트랜지스터(T2)로 구성되는 레벨 초기화부(104)와, 각각의 비트라인들에 대응하여 한쪽 전극이 연결되고 다른쪽 전극은 레퍼런스 커패시터의 스토리지 노드(SN)에 연결되고 게이트가 레퍼런스 워드라인(REF_W/L)에 공통으로 연결되는 복수개의 NMOS 트랜지스터들(T1-1,T1-2,T1-3,T1-4,...,T1-n)로 구성된 스위칭 블록을 포함하여 구성된다.
그리고 도면에는 도시되어 있지 않지만 본 발명의 계층적 폴디드 비트라인과 계층적 오픈 비트라인을 구조를 갖는 강유전체 메모리에서, 상기 서브 셀 어레이 블록들과 그에 이웃하는 서브 셀 어레이 블록들의 사이에 워드라인(WL)을 구동하기 위해 워드라인 드라이버를 더 구성시킬 수 있다.
상기와 같은 구성을 갖는 본 발명의 동작에 대하여 설명하면 다음과 같다.
셀 동작의 한 싸이클은 액티브 구간과 프리차아지 구간으로 나누어 설명할 수 있는데, 액티브 구간은 칩선택신호가 "로우"레벨일 때이고, 프리차아지 구간은 칩선택신호가 "하이"레벨일 때이다.
일반적으로 프리차아지 구간동안 로직 "0"과 "1" 데이타를 라이트(Write)하는 데 본 발명에서는 로직 "0" 또는 "1" 데이터의 라이트(Write)를 액티브 구간에 진행하므로써 프리차아지 타임(Precharge time)을 줄이기 위한 것이다.
또한 강유전체 커패시터의 특성에서 회로전압이 1V일 때보다는 2V일때가 안정적인데, 본 발명은 외부에서는 1V의 전압을 가해주더라도 강유전체 커패시터에 전달되는 회로전압은 2V가 되도록하여 저전압에서도 안정적으로 동작하도록 하므로써 전력소모를 줄여주기 위한 것이다.
이하, 본 발명은 액티브 구간에서 로직 '1' 데이타를 라이트하고 프리차아지 구간에서 로직 '0' 데이터를 라이트하는 동작에 대하여 설명한다.
전체 동작 타이밍을 t0~t7로 나누어 설명하면 다음과 같다.
이때 t0, t6, t7 구간은 프리차아지 구간이고, t1~t5는 연속되는 액티브 구간이다.
첫 번째로 t0구간은 액티브 구간 이전의 프리차아지 구간으로써, 서브 비트 라인(SBL)과 메인 비트 라인(MBL)을 0V로 만들어 주기 위해서 서브 비트 라인 풀 다운(SBPD) 인가라인에 "VCC"을 인가한다.
그리고 이때 워드라인(WL)과 플레이트 라인(PL)과 서브 비트 라인 제1, 제2스위치 신호(SBSW1,SBSW2) 인가 라인과, 서브 비트 라인 풀 업 신호(SBPU) 인가 라인과 센스앰프 인에이블 신호(SEN) 인가 라인에는 "0V" 전압을 인가한다.
이후에 t1구간은 액티브 구간이 시작되는 구간으로써, CSB 인가 라인과 SBPD 인가 라인에는 "0V"전압을 인가한다.
그리고 t2구간에는 WL과 PL에는 VPP 전압을 인가하고 SBSW1 인가라인에는 VCC를 인가한다.
이때 VPP는 2VCC의 값을 갖는 것이고, SBSW1에 VCC를 인가함에 의해서 SBL과 MBL이 서로 연결되어서 셀의 데이터가 SBL과 MBL을 통해서 센스앰프에 전달된다.
그리고 t3구간에는 WL과 PL은 "VPP"를 유지하고, SBSW1 인가라인은 센스앰프가 동작을 시작할때까지 "VCC" 전압을 유지하여, SEN에 "VCC" 전압을 전달시켜 센스앰프가 동작을 시작하도록 하고, SBSW1 인가라인에는 "VCC" 전압을 인가하여서 SBL과 MBL에 "VCC" 레벨의 신호를 전달시킨다.
이후에 t4구간에는 WL은 "VPP"를 유지하고, PL은 "VPP"에서 "0V"로 천이시키고, SBSW1도 "VCC"에서 "0V"로 천이시키고, SBSW2는 "0V"에서 "VPP"로 천이시킨다.
이때 SBSW2를 t4구간에서 미리 "VPP"로 천이시키는 이유는 액티브 구간중 t5구간에 워드라인(WL)과 SBSW2를 2VPP로 셀프 부스트(Self boost)시켜서 강유전체 커패시터에 로직"1" 데이터를 라이트(Write)하기 위해서이다.
다음에 t5 구간은 액티브 구간에 로직"1" 데이터를 라이트(Write)하기 위한 구간으로써, t4 구간에서 SBSW2가 "VPP"이고 SBPU가 "0V"이고 SBL이 플로트(Float)되어 있을 때, SBPU를 "VPP"로 천이시키면 SBL은 "VPP"로 천이되고 SBSW2과 WL은2VPP로 셀프 부스트된다.
이에 의해서 SBL의 "VPP"신호를 받은 선택된 셀의 강유전체 커패시터에는 VPP가 전달된다.
이후에 t6구간은 프리차아지 동작이 시작되는 구간으로써, 로직"0" 데이터를 라이트한다.
이때 WL과 PL은 "VPP", SBSW1은 "VCC", SBSW2와 SBPD는 "0V", SBPU는 "VPP"를 유지시킨다.
상기와 같은 신호에 의해서 제1스위치 트랜지스터(ST1)는 턴온되고, 센스앰프에 저장되어 있던 로직"0"의 데이터(VPP)가 SBL를 통해서 셀의 강유전체 커패시터에 전달된다.
그리고 t7구간은 t0구간과 같이 액티브 동작을 하기 이전과 같은 상태를 유지한다.
상기와 같이 프리차아지 구간에서 진행되었던 로직"1"과 로직"0" 데이터의 라이트동작 중 로직"1" 데이터의 라이트 동작을 액티브 구간에서 진행하므로써, 프리차아지 시간(Precharge time)을 단축시킬 수 있다.
또한 셀의 강유전체 커패시터에 VPP를 전달하기 위해 진행되는 셀프 부스트 동작은 도 12와 도 13의 회로 구성에 나타나 있다.
도 12는 제1, 제2컨트롤신호(CON1,CON2)에 따라서 VPP를 발생시키는 회로 및 그 동작에 대한 것으로, 도 12에 도시한 바와 같이 CON1신호를 타단에 입력받는 앤모스 커패시터와, 앤모스 커패시터의 타단(게이트 입력단)과 접지전압단(VSS)의 사이에 구성되며 CON2신호를 받는 구동하는 씨모스 트랜지스터와, 전원전압단(VCC)와 출력단 사이에 구성되며 상기 씨모스 트랜지스터의 출력단의 신호를 입력받아서 출력신호를 결정하는 피모스 트랜지스터로 구성되었다.
도 12의 동작은 CON1에 0V가 인가되고 CON2에 VCC가 인가되면 출력단(VPP)으로는 VCC가 출력되고, CON1에 VCC가 인가되고 CON2에 0V가 인가되면 출력단(VPP)으로는 VPP가 출력된다.
이때 VPP는 VCC의 2배로써 2VCC의 크기를 나타낸다.
이와 같은 원리를 셀의 강유전체 커패시터에 VPP를 저장시키는 동작에 응용하면 다음과 같다.
도 13에 도시한 바와 같이 SBPU 인가라인과 SBL이 0V를 나타내고 SBSW2 인가라인이 VPP를 나타내고 있을때, SBPU에 VPP를 인가하면 SBSW2는 셀프 부스트되어서 2VPP를 나타낸다.
상기와 같이 SBSW2가 2VPP로 셀프 부스트되면 제2스위치 트랜지스터(ST2)를 통해서 SBL에 VPP가 전달된다.
그리고 플레이트라인(PL)이 VPP를 나타내고 SBL이 0V를 나타내고 워드라인(WL)이 VPP를 나타낼 때, 플레이트 라인이 0V로 천이되고 SBL이 VPP로 천이되면 워드라인은 셀프 부스트되어 2VPP(VPP+α)가 된다.
이때 SBSW2 인가라인과 워드라인(WL)에 전달되는 신호를 제어하기 위해 드라이버 끝단(130)에 각각 앤모스 트랜지스터로 구성된 제1, 제2스위치 소자가 구비되어 있는데, 제1, 제2스위치 소자는 셀프 부스트 동작이 진행되기 전에는 턴온되어있고 셀프 부스트 동작이 진행되는 시점에는 턴오프되어 있다.
이와 같이 셀프 부스트 동작에 의해서 셀 트랜지스터를 통해서 강유전체 커패시터에 VPP가 저장된다.
상기와 같은 불휘발성 강유전체 메모리셀 어레이에서 서브 비트 라인(SBL)과 메인 비트라인(MBL)과 강유전체 메모리셀을 구성할 때 SBL과 MBL은 모두 강유전체 커패시터의 하부에 배치되도록 한다.
이하, 이와 같은 구성을 갖는 SBL과 MBL 및 강유전체 커패시터를 포함한 셀의 구성과 그 제조방법에 대하여 설명한다.
도 14a와 도 14b에 도시한 바와 같이 액티브영역과 필드영역이 정의된 실리콘기판(150)의 필드영역에 필드절연막(151)이 형성되어 있고, 액티브영역을 가로지르도록 일라인 방향으로 워드라인(WL)(152)이 형성되어 있다.
그리고 도면에는 도시되어 있지 않지만 워드라인(152) 하부에는 게이트절연막이 형성되어 있다.
그리고 워드라인(152)양측의 액티브영역에 소오스(153a)와 드레인(153b)이 형성되어 있고, 드레인(153b)에 제1콘택홀을 갖는 제1층간절연막(154)이 형성되어 있고, 제1콘택홀내에 제1콘택플러그(155)가 형성되어 있다.
그리고 제1콘택플러그(155)와 접하며 이 보다 넓은 폭을 갖도록 제1층간절연막(154)상에 콘택패드(156)가 형성되어 있다.
그리고 콘택패드(156)가 드러나도록 제1층간절연막(154)상에 제2층간절연막(157)이 형성되어 있고, 콘택패드(156)와 접하며 워드라인(152)과 직교하는 방향으로 서브 비트 라인(158)이 형성되어 있다.
그리고 서브 비트라인(158)상에 제3층간절연막(159)이 증착되어 있고, 서브 비트 라인(158)상부에 이와 평행한 일라인 방향으로 메인 비트 라인(161)이 형성되어 있다.
그리고 메인 비트 라인(161)상에 베리어절연막(162)이 형성되어 있고, 워드라인(152) 일측의 소오스(153a)가 드러나도록 베리어절연막(162)과 메인 비트 라인(161)과 제3층간절연막(159)과 서브 비트 라인(158)과 제2, 제1층간절연막(157,154)이 차례로 식각된 콘택홀이 있다.
그리고 상기 콘택홀내에 제3콘택플러그(163)가 형성되어 있고, 제3콘택플러그(163)와 접하며 그에 인접한 베리어절연막(162)상에 커패시터 하부전극(164)과 강유전체막(165)과 커패시터 상부전극(166)이 패터닝되어 있다.
상기에 설명한 바와 같이 서브 비트 라인(SBL)(158)과 메인 비트 라인(MBL)(161)을 모두 강유전체 커패시터 밑에 배치시킴으로써, 총 비트라인 커패시턴스와 커플링 노이즈(Coupling Noise)를 감소시킬 수 있다.
상기와 같은 구성을 갖도록 제조하는 방법은 먼저 도15a와 도16a에 도시한 바와 같이 액티브영역과 필드영역이 정의된 P형의 실리콘기판(150)의 필드영역에 트랜치를 형성한 후에 산화막이나 질화막과 같은 절연물질로 필드절연막(151)을 형성한다.
이때 액티브영역은 차후에 앤모스 트랜지스터가 형성될 영역이며 도 15a에서와 같이 일자모양을 갖는다.
다음에 도15b와 도16b에서와 같이 각 액티브영역에 직교하도록 실리콘기판(150)상에 일라인 방향으로 워드라인(152)을 형성한다. 이때 도면에는 도시되어 있지 않지만 워드라인(152) 하부에 게이트절연막이 형성되어 있다.
그리고 도15c와 도16c에서와 같이 워드라인(152) 양측의 실리콘기판(150)의 액티브영역의 표면내에 고농도 N형 불순물을 주입하므로써 소오스(153a)와 드레인(153b)을 형성한다.
이후에 도 15d와 도 16d에서와 같이 워드라인(152)을 포함한 전면에 제1층간절연막(154)을 증착한 후에 서브 비트 라인(SBL)을 형성하기 위해 드레인(153b)에 콘택홀을 형성하고 콘택홀내에 제1콘택플러그(155)를 형성하고, 제1콘택플러그(155)를 포함한 전면에 도전성물질을 증착한 후에 제1콘택플러그(155)와 접하도록 패터닝하여 콘택패드(156)를 형성한다.
이후에 전면에 제2층간절연막(157)을 증착한 후에 콘택패드(156)가 드러나도록 연마하고, 제2층간절연막(157)상에 워드라인(152)과 직교하는 일라인 방향으로 콘택패드(156)와 접하도록 서브 비트 라인(158)을 형성한다.
이후에 메인 비트라인을 형성하는데, 이때 셀영역에서는 메인 비트 라인(MBL)만 형성하고, 페리영역에서는 메인 비트 라인 콘택홀과 메인 비트 라인을 모두 형성한다.
즉, 셀 영역에서는 도 15e와 도 16e에 도시한 바와 같이 서브 비트 라인(156)을 포함한 전면에 제3층간절연막(159)을 형성하고, 이후에 제3층간절연막(159)상에 도전성 물질을 증착한 후에 서브 비트 라인(158)과 나란한일라인 방향으로 그 상부에 메인 비트 라인(161)을 형성한다.
한편, 페리(Peri)영역에서는 도 16f에 도시한 바와 같이 소오스(153a) 드레인(153b) 각각에 서브 비트 라인 제1콘택플러그(155)를 형성하고, 제1콘택플러그(155)와 접하며 그 보다 넓은 폭을 갖도록 콘택패드(156)를 형성한다.
그리고 콘택패드(156)와 접하도록 각각 서브 비트 라인(158)을 형성한다.
이후에 소오스(153a)와 연결된 서브 비트 라인(158)상에 메인 비트 라인 콘택홀을 형성하고, 메인 비트 라인 콘택홀 내에 도전성 물질로 메인 비트 라인 제2콘택플러그(160)를 형성한다.
다음에 제2콘택플러그(160)와 접하도록 제3층간절연막(159)상에 서브 비트 라인(158)과 나란한 일라인 방향으로 그 상부에 메인 비트 라인(161)을 형성한다.
이후에 도 15f와 도 16g에 도시한 바와 같이 메인 비트 라인(161)상에 베리어 절연막(162)을 증착하고, 소오스(153a)가 드러나도록 베리어 절연막(162)과 메인 비트라인(161)과 제3층간절연막(159)과 서브 비트 라인(158)과 제2, 제1층간절연막(157,154)을 차례로 식각해서 커패시터 플러그 형성용 콘택홀을 형성한다.
이후에 콘택홀내에 제3콘택플러그(163)를 형성하고, 제3콘택플러그(163)와 접하도록 베리어절연막(162)상에 제1도전층과 강유전체막과 제2도전층을 차례로 증착한 후에 패터닝해서 커패시터 하부전극(164)과 강유전체막(165)과 커패시터 상부전극(165)을 형성한다.
이때 제3콘택플러그(163)를 형성하기 전에 콘택홀의 측면에 절연막으로 측벽스페이서를 형성한다.
상기와 같은 공정에 의해서 메인 비트 라인(161)과 서브 비트 라인(158)이 둘다 강유전체 커패시터 밑에 배치된다.
상기와 같은 본 발명의 불휘발성 강유전체 메모리 및 그의 구동방법은 다음과 같은 효과가 있다.
첫째, 메인 비트라인당 하나의 서브 비트라인을 구비하므로써 비트라인 커패시턴스를 감소시킬 수 있다. 이에 의해서 비트라인 커패시턴스를 감소시켜서 칩동작 속도를 개선할 수 있다.
둘째, 스위치 신호인 SBSW1, SBSW2와 셀프 부스트 동작을 제어하는 SBPU과 풀다운 동작을 제어하는 SBPD를 이용하여서 저전압에서도 동작가능한 셀을 제공할 수 있다.
셋째, 액티브 구간에서 로직"1"이나 로직"0" 데이터를 라이트 함에 의해서 프리차아지 타임을 감소시킬 수 있다.
넷째, 서브 비트라인과 메인 비트라인을 모두 강유전체 커패시터보다 밑에 형성시키므로써 총 비트라인 커패시턴스와 커플링 노이즈를 감소시킬 수 있다.
Claims (16)
- 각각 복수개의 단위 셀들을 포함하여 구성된 서브 셀 어레이 블록들을 구비한 탑 및 바텀 셀 어레이 블록,상기 서브 셀 어레이 블록들에 칼럼 단위로 대응되어 일방향으로 구성되는 복수개의 메인 비트 라인들,상기 탑과 바텀 셀 어레이 블록의 사이에 구성되어 상기 메인 비트 라인의 신호를 증폭시키는 센스앰프들로 구성된 센스앰프 블록,상기 단위 셀의 일단자에 연결되며 상기 메인 비트 라인과 동일방향으로 구성된 복수개의 서브 비트 라인들,상기 서브 셀 어레이 블록에 대응하여 상기 서브 비트 라인과 상기 메인 비트 라인의 연결여부를 제어하고, 상기 서브 비트 라인이 셀프 부스트(Self Boost) 동작에 의해서 풀-업되는 것을 제어하며, 상기 서브 비트 라인을 선택적으로 풀 다운시키도록 각각 상기 서브 비트 라인과 수직방향으로 직교하여 배열된 서브 비트 라인 제1스위치 신호(SBSW1) 인가 라인들과 서브 비트 라인 제2스위치 신호(SBSW2) 인가 라인들과 서브 비트 라인 풀 업 신호(SBPU) 인가라인들과 서브 비트 라인 풀 다운 신호(SBPD) 인가 라인들,상기 서브 셀 어레이 블록 내에 칼럼 방향에 대응하여 상기 SBSW1 인가라인의 제어를 받는 게이트단과, 상기 메인 비트라인에 연결된 드레인단과, 상기 서브 비트라인에 연결된 소오스단을 구비하는 제1스위칭 소자와,상기 서브 셀 어레이 블록 내에 칼럼 방향에 대응하여 상기 SBSW2 인가라인의 제어를 받는 게이트단과, 상기 서브 비트라인에 연결된 드레인단과, 상기 SBPU인가라인에 연결된 소오스단을 구비하는 제2스위칭 소자와,상기 서브 셀 어레이 블록 내에 칼럼 방향에 대응하여 상기 SBPD 인가라인의 제어를 받는 게이트단과, 상기 서브 비트라인에 연결된 드레인단과, 별도의 파워 공급부에 연결된 소오스단을 구비하여 상기 서브 비트 라인을 선택적으로 풀다운 시키는 제3스위칭 소자를 포함하여 구성됨을 특징으로 하는 불휘발성 강유전체 메모리.
- 제1항에 있어서,상기 제1스위칭 소자는 게이트가 상기 SBSW1 인가라인에 연결되고, 양쪽전극이 상기 메인 비트 라인과 상기 서브 비트 라인에 각각 연결됨을 특징으로 하는 불휘발성 강유전체 메모리.
- 제1항에 있어서,상기 제2스위칭 소자는 게이트가 상기 SBSW2 인가라인에 연결되고, 양쪽 전극이 상기 SBPU 인가라인과 상기 서브 비트 라인에 각각 연결됨을 특징으로 하는 불휘발성 강유전체 메모리.
- 제1항에 있어서,상기 제3스위칭 소자는 게이트가 상기 SBPD 인가라인에 연결되고, 양쪽 전극이 VSS 단자와 상기 서브 비트 라인에 각각 연결됨을 특징으로 하는 불휘발성 강유전체 메모리.
- 제1항에 있어서,상기 서브 셀 어레이 블록이 계층적 폴디드(folded) 비트 라인 구조일 때, 셀 어레이를 상기 메인 비트 라인을 중심으로 접으면 상기 단위 셀들이 서로 겹치지 않도록 엇갈려 배열된 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리.
- 제1항에 있어서,상기 서브 셀 어레이 블록이 계층적 오픈(open) 비트 라인 구조일 때, 셀 어레이를 상기 메인 비트 라인을 중심으로 접으면 상기 단위 셀들이 서로 겹치도록 배열된 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리.
- 제1항에 있어서,상기 센스앰프 블록의 하나의 센스앰프는 각 2개의 메인 비트 라인당 한 개씩 배치되는 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리.
- 제1항에 있어서,상기 센스앰프 블록의 하나의 센스앰프는 한 개의 메인 비트 라인당 한 개씩 배치되는 것을 포함함을 특징으로 하는 불휘발성 강유전체 메모리.
- 제1항에 있어서,각각의 단위 셀은 일방향으로 형성되는 상기 서브 비트 라인과,상기 서브 비트 라인과 교차하는 방향으로 형성되는 워드라인과,상기 워드라인에 일정한 간격을 두고 상기 워드라인과 동일한 방향으로 형성되는 플레이트 라인과,게이트는 워드라인에 연결되고 소오스는 상기 서브 비트 라인에 연결되는 트랜지스터와,두 단자중 제1단자가 상기 트랜지스터의 드레인에 연결되고 제2단자가 상기 플레이트 라인에 연결되는 강유전체 커패시터를 포함함을 특징으로 하는 불휘발성 강유전체 메모리.
- 삭제
- 제1항 또는 제9항에 있어서,상기 단위 셀에서 상기 강유전체 커패시터는 상기 서브 비트 라인과 상기 메인 비트 라인 위에 배치됨을 특징으로 하는 불휘발성 강유전체 메모리.
- 제5항에 있어서,상기 계층적 폴디드(folded) 비트 라인 구조로 구성된 셀 어레이에서 각 로우(Row)의 셀들은 두 개의 칼럼(Column) 마다 각각 배치되고,각 칼럼의 셀들도 두 개의 로우(Row)마다 각각 배치됨을 특징으로 하는 불휘발성 강유전체 메모리.
- 제6항에 있어서,상기 계층적 오픈(open) 비트 라인 구조로 구성된 셀 어레이에서 각 로우의 셀들과 각 칼럼의 셀들은 각 칼럼(Column)과 각 로우(Row)마다 배치됨을 특징으로 하는 불휘발성 강유전체 메모리.
- 서브 비트 라인 제1스위칭 신호(SBSW1) 인가라인, 서브 비트 라인 제2스위칭신호(SBSW2) 인가라인과 서브 비트 라인 풀업 신호(SBPU) 인가라인, 서브 비트 라인 풀다운 신호(SBPD) 인가라인에 의해서 선택된 서브 비트 라인을 활성화시키고, 셀프 부스트 동작에 의해 풀업시키고, 풀다운 시키는 강유전체 메모리의 구동에 있어서,연속되는 활성화 구간을 t1,t2,t3,t4,t5 구간으로 나누고, 프리차아지 구간을 t0, t6 구간으로 구분하여,상기 t0 구간동안 상기 SBPD에 제1하이(High)레벨(VCC)의 전압을 인가하여 서브 비트 라인(SBL)과 MBL을 "로우(Low)"레벨로 풀 다운시키는 단계;상기 t1 구간동안 상기 SBPD에 "로우(low)"레벨의 전압을 인가하는 단계;워드라인(WL)은 t2, t3, t4 구간동안, 플레이트 라인(PL)은 t2, t3 구간동안 제1하이레벨의 전압(VCC)보다 큰 제2하이레벨의 전압(VPP)을 인가하고, t2, t3 구간동안 상기 SBSW1 인가라인에 제1하이레벨의 전압(VCC)를 인가하여 서브 비트 라인(SBL)과 메인 비트 라인(MBL)을 통해서 셀 데이터를 센스앰프에 전달시키는 단계;상기 t4 구간동안 SBSW2 인가라인에 제2하이레벨의 전압(VPP)을 인가하고 상기 플레이트 라인(PL)에 로우레벨로 천이시키고,t5 구간동안 상기 SBPU 인가라인에 제2하이레벨의 전압(VPP)을 인가하여 상기 SBSW2와 WL을 상기 제2하이레벨보다 큰 제3하이레벨의 전압으로 셀프 부스트(Self Boost)시켜서 강유전체 커패시터에 로직"1"의 데이터를 라이트(Write)하는 단계,상기 t6 구간동안 상기 워드라인과 플레이트 라인을 제2하이레벨로 천이시키고, 상기 SBSW1 인가라인에 제1하이레벨의 전압을 인가하여 강유전체 커패시터에 로직"0"의 데이터를 라이트(Write)하는 단계를 포함함을 특징으로 하는 불휘발성 강유전체 메모리의 구동방법.
- 제14항에 있어서, 상기 제2하이레벨의 전압은 제1하이레벨보다 2배큰 전압임을 특징으로 하는 불휘발성 강유전체 메모리의 구동방법.
- 제14항에 있어서, 셀프 부스트된 상기 제3하이레벨의 전압은 제2하이레벨의전압보다 2배큰 전압임을 특징으로 하는 불휘발성 강유전체 메모리의 구동방법.
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