KR101145100B1 - 비트 라인 커플링 - Google Patents

비트 라인 커플링 Download PDF

Info

Publication number
KR101145100B1
KR101145100B1 KR1020087020700A KR20087020700A KR101145100B1 KR 101145100 B1 KR101145100 B1 KR 101145100B1 KR 1020087020700 A KR1020087020700 A KR 1020087020700A KR 20087020700 A KR20087020700 A KR 20087020700A KR 101145100 B1 KR101145100 B1 KR 101145100B1
Authority
KR
South Korea
Prior art keywords
bit line
select gates
pair
select
pairs
Prior art date
Application number
KR1020087020700A
Other languages
English (en)
Other versions
KR20080096574A (ko
Inventor
세이이찌 아리토메
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20080096574A publication Critical patent/KR20080096574A/ko
Application granted granted Critical
Publication of KR101145100B1 publication Critical patent/KR101145100B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 방법들 및 장치를 제공한다. 메모리 디바이스의 교호 비트 라인 쌍들은 동시에 선택된다. 각각의 비트 라인 쌍은 제1 수직 레벨에서 형성되는 하나의 비트 라인 및 제1 수직 레벨과 상이한 제2 수직 레벨에서 형성되는 하나의 인접한 비트 라인을 갖는다.
메모리 디바이스, 비트 라인, 제어 게이트, 교호 비트 라인 쌍, 감지 디바이스

Description

비트 라인 커플링{BIT LINE COUPLING}
본 발명은 일반적으로 메모리 디바이스에 관한 것이고 특히 비트 라인 커플링(bit line coupling)에 관한 것이다.
메모리 디바이스들은 일반적으로 컴퓨터들의 내부 저장 영역들로서 제공된다. 메모리라는 용어는 집적 회로 칩들의 형태인 데이터 저장 장치를 나타낸다. 일반적으로, 메모리 디바이스들은 데이터를 저장하기 위한 메모리 셀들의 어레이와, 메모리 셀들의 어레이에 연결되어 외부 어드레스에 따라 메모리 셀들의 어레이를 액세스하는 로우(row) 및 컬럼(column) 디코더(decoder) 회로들을 포함한다.
메모리의 한가지 형태는 플래시 메모리로 알려져 있는 비휘발성 메모리이다. 플래시 메모리는 블록들로 삭제되고 리프로그래밍(reprogrammed)될 수 있는 EEPROM(electrically-erasable programmable read-only memory)의 일 형태이다. 다수의 최신식 개인용 컴퓨터들(personal computers)(PCs)은 BIOS를 플래시 메모리 칩에 저장하여 필요한 경우 쉽게 업데이트(update)를 할 수 있다. 그러한 BIOS는 때때로 플래시 BIOS로 지칭된다. 플래시 메모리는, 또한, 제조자가 표준화된 새로운 통신 프로토콜들을 지원하고 향상된 특징들에 대하여 디바이스를 원격으로 업그레이드(upgrade)하는 기능을 제공하는 것을 가능하게 하기 때문에 무선 전자 디바 이스들에 대중적이다.
일반적인 플래시 메모리는 로우와 컬럼의 형태로 구성되는 다수의 메모리 셀들을 포함하는 메모리 어레이를 포함한다. 각각의 메모리 셀들은 전하를 보유(hold)할 수 있는 플로팅 게이트 전계 효과 트랜지스터(floating-gate field-effect transistor)를 포함한다. 그 셀들은 보통 블록들로 그룹화된다. 블록 내의 각각의 셀들은 플로팅 게이트를 충전함으로써 개별적으로 전기적으로 프로그래밍될 수 있다. 전하는 블록 소거 동작에 의하여 플로팅 게이트로부터 제거될 수 있다. 셀의 데이터는 플로팅 게이트의 전하 유무에 의하여 결정된다.
NOR 및 NAND 플래시 메모리 디바이스들은, 각각이 구성되는 기본적인 메모리 셀 구성의 소위 논리적 형태에 대한, 플래시 메모리 디바이스들의 두개의 일반적인 형태들이다. 일반적으로, NOR 플래시 메모리 디바이스들에 있어서, 어레이의 로우의 각각의 메모리 셀의 제어 게이트(gate)는 워드-선택 라인(word-select line)에 연결되고, 어레이의 컬럼의 각각의 메모리 셀의 드레인(drain) 영역은 비트 라인에 연결된다. 게이트들에 연결되는 워드-선택 라인을 선택함으로써, 플로팅 게이트 메모리 셀들의 로우를 활성화시키는 로우 디코더에 의해 NOR 플래시 메모리 디바이스들에 대한 메모리 어레이가 액세스된다. 다음으로, 선택된 메모리 셀들의 로우는, 프로그래밍된 상태들에 따라, 연결된 소스 라인으로부터 연결된 컬럼 비트 라인들로 서로 다른 전류를 흐르게 함으로써 데이터 값들을 컬럼 비트 라인들에 배치한다.
NAND 플래시 메모리 디바이스들에 대한 메모리 셀들의 어레이는 또한 어레이 의 로우의 각각의 메모리 셀의 제어 게이트를 워드-선택 라인에 연결하도록 구성된다. 그러나, 각각의 메모리 셀은 드레인 영역에 의해 컬럼 비트 라인에 직접 연결되지 않는다. 대신에, 어레이의 메모리 셀들은 소스 라인과 컬럼 비트 라인 사이에, 소스에서 드레인으로, 서로 직렬로 연결되는 메모리 셀들을 갖는, 일반적으로 각각이 32개인, 스트링(string)들(종종 NAND 스트링들로 지칭됨)로 함께 구성된다. 다음으로, NAND 플래시 메모리 디바이스들에 대한 메모리 어레이는, 메모리 셀의 제어 게이트에 연결되는 워드-선택 라인을 선택함으로써 메모리 셀들의 로우를 활성화시키는 로우 디코더에 의해 액세스된다. 또한, 각각의 스트링의 미선택된 메모리 셀들의 제어 게이트들에 연결되는 워드-선택 라인들은 각각의 스트링의 미선택된 메모리 셀들을 패스 트랜지스터들로 동작하도록 구동되어, 저장된 데이터 값들에 의해 제한되지 않는 방법으로 전류를 통과시킨다. 다음으로 전류는 직렬로 연결되는 각각의 스트링을 통해 소스 라인으로부터 컬럼 비트 라인으로 흐르게 되며, 각각의 스트링의 선택된 메모리 셀들에 의해서만 제한을 받는다. 이것은 선택된 메모리 셀들의 로우의, 전류로 인코딩된 데이터 값들을 컬럼 비트 라인들에 배치한다.
통상적인 프로그래밍 및 판독 동작들 도중에, 비트 라인 사이의 크로스 커플링 효과(cross coupling effect)들을 감소시키기 위하여 교호(alternate) 비트 라인들이 선택된다. 그러나, 이러한 구성들에 사용되는 차폐(shielding)의 부족으로 인해 비트 라인들이 상이한 수직 레벨들에 배치되는 메모리 디바이스들에 대하여, 크로스 커플링 효과들이 여전히 발생할 수 있다.
전술된 이유들, 및 본 명세서를 읽고 이해함으로써 본 기술 분야의 당업자들에게 명확하게 되는, 이하에 기술된 다른 이유들로 인해, 대안적인 비트 라인 선택 및 커플링 방식들에 대한 기술의 필요성이 존재한다.
통상적인 프로그래밍 및 판독 동작들의 전술된 문제점들과 그외의 문제점들이 본 발명에 의해 다루어질 것이며, 이 문제점들은 이하의 명세서를 읽고 학습함으로써 이해될 것이다.
일 실시예에서, 본 발명은 교호 비트 라인 쌍들 - 각각의 비트 라인 쌍이 제1 수직 레벨에서 형성되는 하나의 비트 라인 및 제1 수직 레벨과 상이한 제2 수직 레벨에서 형성되는 하나의 인접한 비트 라인을 가짐 - 을 동시에 선택하는 단계를 포함하는, 메모리 디바이스의 동작 방법을 제공한다.
다른 실시예에서, 본 발명은 복수의 비트 라인에 연결되는 메모리 셀들의 어레이를 갖는 메모리 디바이스를 제공한다. 제1 비트 라인은 제1 선택 게이트를 통해 제1 감지 디바이스에 선택적으로 연결된다. 제1 비트 라인은 제1 레벨에서 형성된다. 제2 비트 라인은 제1 비트 라인에 인접해 있으며 제2 선택 게이트를 통해 제1 감지 디바이스에 선택적으로 연결된다. 제2 비트 라인은 제2 레벨에서 형성된다. 제3 비트 라인은 제2 비트 라인에 인접해 있으며 제3 선택 게이트를 통해 제2 감지 디바이스에 선택적으로 연결된다. 제3 비트 라인은 제1 레벨에서 형성된다. 제4 비트 라인은 제3 비트 라인에 인접해 있으며 제4 선택 게이트를 통해 제2 감지 디바이스에 선택적으로 연결된다. 제4 비트 라인은 제2 레벨에서 형성된다. 제1 선택 게이트의 제어 게이트는 제4 선택 게이트의 제어 게이트에 연결되고, 제2 선택 게이트의 제어 게이트는 제3 선택 게이트의 제어 게이트에 연결된다.
다른 실시예에 있어서, 본 발명은 복수의 비트 라인에 연결되는 메모리 셀들의 어레이를 갖는 메모리 디바이스를 제공한다. 제1 비트 라인은 제1 선택 게이트를 통해 제1 감지 디바이스에 선택적으로 연결된다. 제1 비트 라인은 제1 레벨에서 형성된다. 제2 비트 라인은 제1 비트 라인에 인접해 있으며 제2 선택 게이트를 통해 제2 감지 디바이스에 선택적으로 연결된다. 제2 비트 라인은 제2 레벨에서 형성된다. 제3 비트 라인은 제2 비트 라인에 인접해 있으며 제3 선택 게이트를 통해 제1 감지 디바이스에 선택적으로 연결된다. 제3 비트 라인은 제1 레벨에서 형성된다. 제4 비트 라인은 제3 비트 라인에 인접해 있으며 제4 선택 게이트를 통해 제2 감지 디바이스에 선택적으로 연결된다. 제4 비트 라인은 제2 레벨에서 형성된다. 제1 선택 게이트의 제어 게이트는 제2 선택 게이트의 제어 게이트에 연결되고, 제3 선택 게이트의 제어 게이트는 제1 선택 게이트의 제어 게이트에 연결된다.
본 발명의 추가의 실시예들은 다양한 범위의 방법들 및 장치를 포함한다.
도 1은 본 발명의 실시예에 따른, 집적 회로 디바이스를 도시하는 블록도이다.
도 2는 본 발명의 다른 실시예에 따른, NAND 메모리 어레이의 개략도이다.
도 3은 본 발명의 실시예에 따른, 컬럼 어드레스 회로를 통해 메모리 어레이로부터 I/O 회로로 진행하는 데이터 경로의 개략도이다.
도 4는 본 발명의 다른 실시예에 따른, 메모리 디바이스의 일부를 도시한다.
도 5는 도 4의 라인 5-5를 따라 취해진 메모리 어레이의 일부의 단면도이다.
도 6은 본 발명의 다른 실시예에 따른, 메모리 디바이스의 일부를 도시한다.
도 7은 본 발명의 다른 실시예에 따른, 예시적인 메모리 모듈을 도시한다.
이하, 본 발명의 상세한 기술에서, 그 일부를 형성하고, 예시의 목적으로, 본 발명이 구현될 수 있는 특정한 실시예들이 도시되는 첨부 도면들이 참조된다. 도면들에 있어서, 유사한 번호들은 일부의 도면들을 통해 실질적으로 유사한 컴포넌트들을 기술한다. 이 실시예들은 본 기술 분야의 당업자들이 본 발명을 구현하는 것을 가능하게 할 정도로 충분히 자세하게 기술된다. 그외의 실시예들이 사용될 수 있으며, 구조적이고, 논리적이고, 전기적인 변화들이 본 발명의 범위를 벗어나지 않고 만들어질 수 있다. 사용가능한 경우, 이하를 사용한다: 이하의 기술에서 사용되는 웨이퍼 또는 기판이라는 용어는 임의의 베이스(base) 반도체 구조를 포함한다. 이 용어들 모두는 SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, 박막 트랜지스터(thin film transistor)(TFT) 기술, 도핑(doped) 및 비도핑 반도체들, 베이스 반도체 구조에 의하여 지지되는 실리콘의 에피택셜 층(epitaxial layer)들 뿐만 아니라, 본 기술 분야의 당업자들에게 잘 알려져 있는 그외의 반도체 구조들을 포함하는 것으로 이해될 것이다. 또한, 이하의 기술에서 웨이퍼 또는 기판이 참조되는 경우, 이전의 처리 단계들은 베이스 반도체 구조의 영역들/접합들을 형성하도록 사용될 수 있고, 웨이퍼 또는 기판이라는 용어는 그 영역들/접합들을 포함하는 하부(underlying) 층들을 포함한다. 따라서, 이하의 자세한 기술은 한정된 의미로 취해지는 것이 아니며, 본 발명의 범위는 첨부된 청구범위 및 그 등가물들에 의해서만 정의된다.
본 발명의 실시예에 따르면, 도 1은 프로세서, 메모리 디바이스(102) 등의 집적 회로 디바이스를 도시하는 블록도이다. 메모리 디바이스(102)는 반도체 기판 위에 반도체 디바이스로 제조될 수 있다. 메모리 디바이스들의 예시들은 NAND, NOR 또는 NROM 플래시 메모리 디바이스들, DRAM(dynamic random access memory) 디바이스들, SRAM(static random access memory) 디바이스들 등을 포함한다.
일 실시예에 있어서, 메모리 디바이스(102)는 플래시 메모리 셀들의 어레이(104), 어드레스 디코더(106), 로우 액세스 회로(108), 컬럼 액세스 회로(110), 제어 회로(112), 입력/출력(I/O) 회로, 및 어드레스 버퍼(116)를 포함한다. 컬럼 액세스 회로(110)는 본 발명의 실시예들에 따른 멀티플렉싱(multiplexing) 회로를 포함한다. 제어 회로(112)는 본 발명의 동작들을 실행하도록 구성된다.
메모리 디바이스(102)는, 전자 시스템의 일부로서 액세스하는 메모리에 있어서, 외부의 마이크로프로세서(120), 또는 메모리 제어기에 연결될 수 있다. 메모리 디바이스(102)는 프로세서(120)로부터 제어 링크(122)를 통해 제어 신호들을 수신한다. 메모리 셀들은 데이터(DQ) 링크(124)를 통해 액세스되는 데이터를 저장하도록 사용된다. 어드레스 디코더(106)에서 디코딩되어 메모리 어레이(104)를 액세스하는 어드레스 신호들이 어드레스 링크(126)를 통해 수신된다. 어드레스 버퍼 회로(116)는 어드레스 신호들을 래치(latch)한다. 메모리 셀들은 제어 신호들 및 어드레스 신호들에 응답하여 액세스된다. 추가의 회로 및 제어 신호들이 제공될 수 있으며, 본 발명에 초점을 맞추기 위하여 도 1의 메모리 디바이스가 간략화되었다는 점이 본 기술 분야의 당업자들에게 이해될 것이다.
메모리 어레이(104)는 로우 및 컬럼의 형태로 구성되는 메모리 셀들을 포함한다. 일 실시예에 있어서, 각각의 메모리 셀들은 전하를 보유하는 플로팅 게이트 전계 효과 트랜지스터를 포함한다. 그 셀들은 블록들로 그룹화될 수 있다. 블록 내의 각각의 셀들은 플로팅 게이트를 충전하여 개별적으로 전기적으로 프로그래밍될 수 있다. 블록 소거 동작에 의하여 플로팅 게이트로부터 전하가 제거될 수 있다. 메모리 어레이(104)의 컬럼 비트 라인들은 상이한 수직 레벨들에서 형성된다.
본 발명의 다른 실시예에 따르면 도 2는 메모리 어레이(104)의 일부인 NAND 메모리 어레이(200)의 개략도이다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 워드 라인들(2021에서 202N) 및 교차하는 비트 라인들(2041에서 204M)을 포함한다. 일 실시예에 있어서, 비트 라인들(202)은 상이한 수직 레벨들에서 형성된다. 디지털 환경에서 어드레싱을 용이하게 하기 위하여, 워드 라인들(202)의 갯수 및 비트 라인들(204)의 갯수는 각각 2의 소정의 거듭제곱, 예를 들어, 256 워드 라인들(202) 대 4,096 비트 라인들(204)이다.
메모리 어레이(200)는 NAND 스트링들(2061에서 206M)을 포함한다. 각각의 NAND 스트링은, 워드 라인(202)과 비트 라인(204)의 교차부에 각각 배치되는, 플로팅 게이트 트랜지스터들(2081에서 208N)을 포함한다. 플로팅 게이트 트랜지스터 들(208)은 데이터의 저장을 위한 비휘발성 메모리 셀들을 나타낸다. 각각의 NAND 스트링(206)의 플로팅 게이트 트랜지스터들(208)은 소스 선택 라인(214)과 드레인 선택 라인(215) 사이에서 소스에서 드레인으로 직렬로 연결된다. NAND 스트링(206)과 소스 선택 라인(214) 사이의 각각의 교차부에서 소스 선택 라인(214)은 소스 선택 게이트(210), 예를 들어, 전계 효과 트랜지스터(FET)를 포함하고, NAND 스트링(206)과 드레인 선택 라인(215) 사이의 각각의 교차부에서 드레인 선택 라인(215)은 드레인 선택 게이트(212), 예를 들어, 전계 효과 트랜지스터(FET)를 포함한다. 이러한 방법으로, 각각의 NAND 스트링(206)의 플로팅 게이트 트랜지스터들(208)은 소스 선택 게이트(210)와 드레인 선택 게이트(212) 사이에 연결된다.
각각의 소스 선택 게이트(210)의 소스는 공통 소스 라인(216)에 연결된다. 각각의 소스 선택 게이트(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 플로팅 게이트 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 게이트(2101)의 드레인은 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(2081)의 소스에 연결된다. 각각의 소스 선택 게이트(210)는 제어 게이트(220)를 포함한다.
드레인 콘택트(contact)(228)에서, 각각의 드레인 선택 게이트(212)의 드레인은 대응하는 NAND 스트링에 대한 비트 라인(204)에 연결된다. 예를 들어, 드레인 콘택트(2281)에서, 드레인 선택 게이트(2121)의 드레인은 대응하는 NAND 스트링(2061)에 대한 비트 라인(2041)에 연결된다. 각각의 드레인 선택 게이트(212)의 소스는 대응하는 NAND 스트링(206)의 마지막 플로팅 게이트 트랜지스터(208N)의 드레인에 연결된다. 예를 들어, 드레인 선택 게이트(2121)의 소스는 대응하는 NAND 스트링(2061)의 플로팅 게이트 트랜지스터(208N)의 드레인에 연결된다.
도 2에 도시된 바와 같이, 플로팅 게이트 트랜지스터들(208)의 일반적인 구성은 소스(230) 및 드레인(232), 플로팅 게이트(234), 및 제어 게이트(236)를 포함한다. 플로팅 게이트 트랜지스터들(208)은 워드 라인(202)에 연결되는 제어 게이트들(236)을 갖는다. 메모리 어레이(200)의 컬럼은 NAND 스트링(206)과 그에 연결되는 소스 및 드레인 선택 게이트들을 포함한다. 플로팅 게이트 트랜지스터들(208)의 로우는 주어진 워드 라인(202)에 공통으로 연결되는 트랜지스터들이다.
본 발명의 실시예에 따르면, 도 3은 컬럼 액세스 회로를 통해 메모리 어레이로부터 I/O 회로로 진행하는 데이터 경로의 개략도이다. 메모리 디바이스들은 일반적으로, 무수한 메모리 셀이 아닌, 수백만개의 메모리 셀들을 포함하기 때문에, 메모리 셀을 메모리 디바이스의 DQ 라인에 연결함에 있어 복수의 레벨의 멀티플렉싱을 갖는 것이 일반적이다.
도 3에 도시된 바와 같이, 메모리 어레이(200)의 일부로서, 타겟(target) 메모리 셀(208)은 관련 비트 라인들(204)을 통해, 다수의 그외의 메모리 셀들(도 3에 도시되어 있지 않음)로부터의 비트 라인들(204)과 함께 제1 멀티플렉서(302)에 선택적으로 연결된다. 일 예시로서, 도 2에 묘사된 메모리 어레이(200)의 형태에 있어서, 타겟 메모리 셀(208)은 워드 라인(202) 및 관련 드레인 선택 게이트(도 3에 도시되어 있지 않음)를 활성화 시에 제1 멀티플렉서(302)에 선택적으로 연결될 수 있다. 제1 멀티플렉서(302)는 어드레스 디코더(도 3에 도시되어있지 않음)에 응답하여 두개 이상 마다의 비트 라인들 중 하나를 선택하도록 구성되고 그 라인을 출력(304)에 연결할 수 있다. 본 발명의 실시예들에 따라 제1 멀티플렉서(302)가 구성된다. NOR 구성들과 같은 그외의 메모리 어레이 구성들도 본 발명의 사용에 적합한 것은 명백할 것이다.
출력(304)은 감지 및 래치 회로(306)로 제공된다. 감지 및 래치 회로(306)는 타겟 메모리 셀(208)의 데이터 값을 감지하고 그 데이터 값을 표시하는 신호를 출력(308)에 제공한다. 그 후, 감지 및 래치 회로(306)의 출력(308)은 그외의 감지 디바이스들(도 3에 도시되어있지 않음)로부터의 그외의 출력들(308)과 함께 컬럼 디코드 회로(310)에 제공된다. 컬럼 디코드 회로(310)는 어드레스 디코더(도 3에 도시되어있지 않음)에 응답하여 복수의 출력(308) 중 하나를 선택하고, 그 출력을 출력 래치(312)에 연결하여 데이터 신호를, DQ 라인과 같은, 메모리 디바이스의 노드(314) 상에 배치하도록 구성된다. 데이터 경로는 일반적으로 양방향이고, 출력 래치(312)는 또한 일반적으로 메모리 디바이스로의 기입 동작 중에 노드(314)로부터 데이터 값들을 수신한다는 점에 유의한다. 종종, 데이터 경로는 두개의 데이터 신호 레그들(legs), 즉, 전송용 상보성 로직 레벨들(carrying complementary logic levels)을 포함한다.
본 발명의 다른 실시예에 따르면, 도 4는 도 1의 메모리 디바이스(102)와 같은 메모리 디바이스의 일부를 도시한다. 일 실시예에 있어서, 도 4의 메모리 어레 이(404)는, 아래첨자(L1)로 표시된 바와 같이, 메모리 어레이(404)의 제1 수직 레벨(L1)에 형성되는 비트 라인들(406L1)을 포함하고, 아래첨자(L2)로 표시된 바와 같이, 메모리 어레이(404)의, 제1 수직 레벨(L1)과 상이한 제2 수직 레벨(L2)에 형성되는 비트 라인들(406L2)을 포함할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제2 수직 레벨(L2)은 제1 수직 레벨(L1) 위에 놓여있을 수 있다.
도 5는 도 4의 라인 5-5를 따라 취해진 메모리 어레이(404)의 일부의 횡단면도이다. 반도체 기판(400)에 형성되는 분리 영역들(408)에 의하여 분리되는, 메모리 셀들의 컬럼들(도 5에 도시되어있지 않음)은 도 5에 수직으로 이어지고, 소스 및 드레인 영역들(도 5에 도시되어있지 않음)은 대향 단부들, 도 5의 페이스 플레인(face plane)의 상부에 하나, 및 도 5의 페이스 플레인의 하부에 하나로 형성된다. 콘택트들(또는 비아 플러그(via plug)들)(409)은 비트 라인들(406)을 도 2의 드레인 선택 게이트들(212)과 같은, 드레인 선택 게이트들의 드레인 영역들에 연결한다. 도 5는, 메모리 제조 분야에서 잘 이해되는 방법들로, 컬럼 방향에서 차이점들이 발생하는 NOR형 메모리 디바이스 또는 NAND형 메모리 디바이스를 묘사할 수 있다는 점에 유의해야 한다.
도 4에 도시된 바와 같이, 비트 라인들(406)은 감지 디바이스(420)에 선택적으로 연결되는 멀티플렉서(410)에 연결된다. 멀티플렉서(410)는 제어 라인들(411)에 공통으로 연결되는 제어 게이트들(413)을 갖는, 전계 효과 트랜지스터들(FETs)과 같은, 선택 게이트들(412)의 로우들을 포함한다. 비트 라인들(406)은 선택 게 이트들(412)의 소스/드레인 영역들(414)에 각각 연결된다. 상이한 제어 라인들(411)에 각각 연결되고 상이한 로우들에 배치되는, 한 쌍의 연속적인 선택 게이트들(412)의 소스/드레인 영역들(416)은 서로 연결되어(또는 공유되어) 선택 게이트 쌍들(418)을 형성한다. 예를 들어, 제어 라인들(4112 및 4111)에 각각 연결되는, 연속적인 선택 게이트들(4122,1 및 4121,1)의 쌍의 각각의 소스/드레인 영역들(4161 및 4162)은 서로 연결되어 선택 게이트 쌍(4181)을 형성하고, 제어 라인들(4111 및 4112)에 각각 연결되는, 연속적인 선택 게이트들(4121,2 및 4122,2)의 쌍의 각각의 소스/드레인 영역들(4163 및 4164)은 서로 연결되어 선택 게이트 쌍(4182) 등을 형성한다. 도 4에 도시된 바와 같이, 선택 게이트 쌍들(418)은 감지 디바이스(420)의 감지 회로들(422)에 일대일 관계로 연결된다.
일 실시예에 있어서, 제1 수직 레벨(L1)에 형성되는 비트 라인(406)과 제2 수직 레벨(L2)에 형성되는 비트 라인(406)은 선택 게이트 쌍(418)의 연속적인 선택 게이트들(412)의 각각의 쌍의 소스/드레인 영역들(414)에 각각 연결된다. 예를 들어, 비트 라인들(406L1 ,1 및 406L2 ,1)은 선택 게이트 쌍(4181)의 연속적인 선택 게이트들(4122,1 및 4121,1)의 쌍의 소스 드레인 영역들(4141 및 4142)에 각각 연결되고, 비트 라인들(406L1 ,2 및 406L2 ,2)은 선택 게이트 쌍(4182) 등의 연속적인 선택 게이트들(4121,2 및 4122,2)의 쌍의 소스 드레인 영역들(4143 및 4144)에 각각 연결된다. 선택 게이트 쌍(4181)의 선택 게이트들(4122,1 및 4121,1)의 각각의 소스/드레인 영역들(4161 및 4162)은 감지 회로(4221)에 연결되고, 선택 게이트 쌍(4182)의 선택 게이트들(4121,2 및 4122,2)의 각각의 소스/드레인 영역들(4163 및 4164)은 감지 회로(4222)에 연결되며, 나머지도 마찬가지라는 점에 유의한다.
연속적으로 인접한 비트 라인 쌍들(425)의 연속적으로 인접한 비트 라인들(406)은 제1 수직 레벨(L1) 및 제2 수직 레벨(L2)에 각각 배치된다는 점에 또한 유의한다. 예를 들어, 비트 라인 쌍(4251)의 연속적으로 인접한 비트 라인들(406L1 ,1 및 406L2 ,1)은 제1 수직 레벨(L1) 및 제2 수직 레벨(L2)에 각각 배치되고, 비트 라인 쌍(4252)의 연속적으로 인접한 비트 라인들(406L1 ,2 및 406L2 ,2)은 제1 수직 레벨(L1) 및 제2 수직 레벨(L2)에 각각 배치되며, 나머지도 마찬가지이다. 또한, 연속적으로 인접한 비트 라인 쌍들(425)의 비트 라인들(406)은 제1 및 제2 수직 레벨들 사이에서 각각 연속적으로 교호되고, 교호 비트 라인들(406)은 제어 라인들(411) 중 하나에 공통으로 연결되는 선택 게이트들(412)을 통해 감지 회로들(422)에 각각 선택적으로 연결된다. 예를 들어, 비트 라인 쌍들(4251, 4252, 4253, 및 4254)의 각각의 비트 라인들(406L1 ,1, 406L2 ,2, 406L1 ,3 및 406L2 ,4)은 제어 라인(4112)에 공통으로 연결되는 선택 게이트들(4122,1, 4122,2, 4122,3, 및 4122,4) 각각을 통해 감지 회로들(4221, 4222, 4223, 및 4224)에 각각 선택적으로 연결된다. 비 트 라인 쌍들(4251, 4252, 4253, 및 4254)의 각각의 비트 라인들(406L2 ,1, 406L1 ,2, 406L2 ,3 및 406L1 ,4)은 제어 라인(4111)에 공통으로 연결되는 선택 게이트들(4121,1, 4121,2, 4121,3, 및 4121,4)에 각각 연결된다.
동작 중에, 선택 게이트들(412)의 로우는, 그 로우에 대한 제어 라인(411)에 수신되는 제어 신호에 응답하여 활성화된다. 도 1의 메모리 디바이스(102)의 컬럼 액세스 회로(110)와 같은 메모리 디바이스의 컬럼 액세스 회로로부터 제어 신호들이 수신된다는 점에 유의한다. 컬럼 액세스 회로에 의하여 발생되는 제어 신호들은, 도 1의 메모리 디바이스(102)의 메모리 제어 회로(112)와 같은, 메모리 디바이스의 메모리 제어 회로로부터의 제어 신호들에 응답하여 이루어진 것이다.
선택 게이트들(412)의 로우의 활성화에 의해 선택 게이트들의 활성화된 로우에 연결되는 비트 라인들(406)을 동시에 선택한다. 즉, 하나의 비트 라인(406)은 연속적으로 인접한 각각의 비트 라인 쌍들(425)로부터 선택되고, 연속적으로 인접한 비트 라인 쌍들(425)의 선택된 비트 라인들(406)은 상이한 수직 레벨들에 각각 존재한다. 다시 말하면, 연속적으로 인접한 비트 라인 쌍들(425)의 선택된 비트 라인들(406)은 제1 및 제2 수직 레벨들 사이에서 각각 연속적으로 교호된다. 예를 들어, 제어 라인(4112)에 공통으로 연결되는 선택 게이트들(412)의 로우의 활성화에 의해 비트 라인 쌍(4251)의 비트 라인(406L1 ,1), 비트 라인 쌍(4252)의 비트 라인(406L2 ,2), 비트 라인 쌍(4253)의 비트 라인(406L1 ,3), 및 비트 라인 쌍(4254)의 비 트 라인(406L2 ,4)이 선택된다. 제어 라인(4111)이 그 라인에 연결되는 제어 게이트들을 활성화하는 로직 레벨에 존재하는 경우, 제어 라인(4112)은 그 라인에 연결되는 제어 게이트들을 비활성화하는 로직 레벨에 존재한다는 점에 유의한다.
선택 게이트들의 로우의 활성화에 의해 하나의 비트 라인(406)을 연속적으로 인접한 각각의 비트 라인 쌍들(425) - 연속적으로 인접한 비트 라인 쌍들(425)의 선택된 비트 라인들(406)은 상이한 수직 레벨들에 각각 존재함 - 로부터 감지 회로들(422) 각각에 연결된다. 즉, 연속적으로 인접한 비트 라인 쌍들(425)의 선택된 비트 라인들(406)은 제1 및 제2 수직 레벨들 사이에서 각각 연속적으로 교호되고, 선택 게이트들(412)을 통해 감지 회로들(422)에 각각 연결된다. 예를 들어, 비트 라인 쌍들(4251, 4252, 4253, 및 4254)의 각각의 선택된 비트 라인들(406L1 ,1, 406L2 ,2, 406L1 ,3 및 406L2 ,4)은 선택 게이트들(4122,1, 4122,2, 4122,3, 및 4122,4)을 통해 각각의 감지 회로들(4221, 4222, 4223, 및 4224)에 각각 연결된다.
도 4에 도시된 바와 같이, 제1 수직 레벨(예를 들어, 406L1 ,1)의 비트 라인(406) 및 제2 수직 레벨(예를 들어, 406L2 ,4)의 비트 라인(406) 사이에 개재되는(interposed) 비트 라인 쌍들(430)이 또한 정의될 수 있다는 점에 유의한다. 각각의 비트 라인 쌍(430)은 연속적으로 인접한 비트 라인들(406)을 포함하고, 각각의 비트 라인 쌍(430)의 인접한 비트 라인들(406)은 제1 수직 레벨(L1) 및 제2 수직 레벨(L2)에 각각 배치된다. 또한, 교호 비트 라인 쌍들(또는 개재되는 비트 라 인 쌍(430)을 갖는 두개의 비트 라인 쌍들(430))의 각각의 인접한 비트 라인들(406)은 상이한 감지 회로들(422)에 선택적으로 연결된다. 예를 들어, 비트 라인 쌍(4301)은 각각의 선택 게이트들(4121,1 및 4121,2)을 통해 감지 회로들(4221 및 4222)에 각각 선택적으로 연결되는, 인접한 비트 라인들(406L2 ,1 및 406L1,2)을 포함하고, 비트 라인 쌍(4303)은 각각의 선택 게이트들(4121,3 및 4121,4)을 통해 감지 회로들(4223 및 4224)에 각각 선택적으로 연결되는, 인접한 비트 라인들(406L2 ,3 및 406L1 ,4)을 포함한다. 또한, 비트 라인 쌍(4302)은 각각의 선택 게이트들(4122,2 및 4122,3)을 통해 감지 회로들(4222 및 4223)에 각각 선택적으로 연결되는, 인접한 비트 라인들(406L2 ,2 및 406L1 ,3)을 포함한다. 교호 비트 라인 쌍들(430)의 비트 라인들(406)은 공통 선택 라인(411)에 연결되는 선택 게이트들(412)에 연결된다는 점에 유의한다.
선택 게이트들(412)의 로우의 활성화에 의해, 선택 게이트들의 활성화된 로우에 연결되는, 교호 비트 라인 쌍들(430)을 동시에 선택할 수 있다. 선택 게이트들의 로우의 활성화에 의해 각각의 선택된 비트 라인 쌍(430)의 각각의 인접한 비트 라인들(406)을 상이한 감지 회로들(422)에 연결할 수 있다. 예를 들어, 제어 라인(4111)이 제어 신호를 수신하는 것에 응답하여, 비트 라인 쌍(4301)의 인접한 비트 라인들(406L2 ,1 및 406L1 ,2)은 각각의 선택 게이트들(4121,1 및 4121,2)을 통해 감 지 회로들(4221 및 4222)에 각각 연결되고, 비트 라인 쌍(4303)의 인접한 비트 라인들(406L2 ,3 및 406L1 ,4)은 각각의 선택 게이트들(4121,3 및 4121,4)을 통해 감지 회로들(4223 및 4224)에 각각 연결된다.
본 발명의 다른 실시예에 따르면, 도 6은 도 1의 메모리 디바이스(102)와 같은 메모리 디바이스의 일부를 도시한다. 공통 참조 번호들은 도 4와 도 6의 공통 요소들 또는 유사한 요소들을 나타낸다. 상이한 제어 라인들(411)에 각각 연결되고 상이한 로우들에 배치되는, 교호 선택 게이트들의 쌍(412)의 소스/드레인 영역들(416)은 서로 연결되어(또는 공유되어) 멀티플렉서(610)의 선택 게이트 쌍들(618)을 형성한다. 예를 들어, 제어 라인들(4111 및 4112)에 각각 연결되는, 교호 선택 게이트들(4121,1 및 4122,1)의 쌍의 각각의 소스/드레인 영역들(4161 및 4163)은 서로 연결되어 선택 게이트 쌍(6181)을 형성하고, 제어 라인들(4111 및 4112)에 각각 연결되는, 교호 선택 게이트들(4121,2 및 4122,2)의 쌍의 각각의 소스/드레인 영역들(4162 및 4164)은 서로 연결되어 선택 게이트 쌍(6182)을 형성하며, 나머지도 마찬가지이다. 도 6에 도시된 바와 같이, 선택 게이트 쌍들(618)은 감지 디바이스(420)의 감지 회로들(422)에 일대일로 연결된다.
일 실시예에 있어서, 교호 선택 게이트 쌍들(618)의 선택 게이트들(412)의 소스/드레인 영역들(414)은 수직 레벨들 중 하나에서 형성되는 비트 라인들(406)에 각각 연결되는 한편, 나머지 선택 게이트 쌍들(618)의 선택 게이트들(412)의 소스/ 드레인 영역들(414)은 다른 수직 레벨들에서 형성되는 비트 라인들(406)에 각각 연결된다. 예를 들어, 각각의 선택 게이트 쌍(6181) 및 선택 게이트 쌍(6183)의 소스/드레인 영역들(4141 및 4143) 및 소스/드레인 영역들(4145 및 4147)은 제1 수직 레벨(L1)의 비트 라인들(406L1 ,1 및 406L1 ,2) 및 제1 수직 레벨(L1)의 비트 라인들(406L1 ,3 및 406L1 ,4)에 각각 연결된다. 각각의 선택 게이트 쌍(6182) 및 선택 게이트 쌍(6184)의 소스/드레인 영역들(4142 및 4144) 및 소스/드레인 영역들(4146 및 4148)은 제2 수직 레벨(L2)의 비트 라인들(406L2 ,1 및 406L2 ,2) 및 제2 수직 레벨(L2)의 비트 라인들(406L2 ,3 및 406L2 ,4)에 각각 연결된다.
교호 비트 라인 쌍들(625)은 단일 로우의 선택 게이트들(412), 즉 선택 라인(411)에 공통으로 연결되는 선택 게이트들에 연결된다는 점에 유의한다. 예를 들어, 교호 비트 라인 쌍들(6251 및 6253)은, 제어 라인(4111)에 공통으로 연결되는 선택 게이트들(4121,1 및 4121,2) 및 선택 게이트들(4121,3 및 4121,4)에 각각 연결된다. 나머지 비트 라인 쌍들(625)은 다른 단일 로우의 선택 게이트들(412), 즉 상이한 선택 라인(411)에 공통으로 연결되는 선택 게이트들에 연결된다. 예를 들어, 비트 라인 쌍들(6252 및 6254)은 제어 라인(4112)에 공통으로 연결되는 선택 게이트들(4122,1 및 4122,2) 및 선택 게이트들(4122,3 및 4122,4)에 각각 연결된다.
각각의 비트 라인 쌍(625)은 연속적으로 인접한 비트 라인들(406)을 포함하 고, 각각의 비트 라인 쌍(625)의 인접한 비트 라인들(406)은 제1 수직 레벨(L1) 및 제2 수직 레벨(L2)에 각각 배치되고, 각각의 비트 라인 쌍(625)의 각각의 인접한 비트 라인들(406)은 상이한 감지 회로들(422)에 선택적으로 연결된다. 예를 들어, 비트 라인 쌍(6251)은 각각의 선택 게이트들(4121,1 및 4121,2)을 통해 감지 회로들(4221 및 4222)에 각각 선택적으로 연결되는 인접한 비트 라인들(406L1 ,1 및 406L2,1)을 포함하고, 비트 라인 쌍(6253)은 각각의 선택 게이트들(4121,3 및 4121,4)을 통해 감지 회로들(4223 및 4224)에 각각 선택적으로 연결되는 인접한 비트 라인들(406L1 ,3 및 406L2 ,3)을 포함한다. 또한 비트 라인 쌍(6252)은 각각의 선택 게이트들(4122,1 및 4122,2)을 통해 감지 회로들(4221 및 4222)에 각각 선택적으로 연결되는 인접한 비트 라인들(406L1 ,2 및 406L2 ,2)을 포함하고, 비트 라인 쌍(6254)은 각각의 선택 게이트들(4122,3 및 4122,4)을 통해 감지 회로들(4223 및 4224)에 각각 선택적으로 연결되는 인접한 비트 라인들(406L1 ,4 및 406L2 ,4)을 포함한다.
선택 게이트들(412)의 로우의 활성화에 의해, 선택 게이트들의 활성화된 로우에 연결되는 교호 비트 라인 쌍들(625)을 동시에 선택할 수 있다. 선택 게이트들의 로우의 활성화에 의해 각각의 선택된 비트 라인 쌍(625)의 각각의 인접한 비트 라인들(406)을 상이한 감지 회로들(422)에 연결할 수 있다. 예를 들어, 제어 라인(4111)이 제어 신호를 수신하는 것에 응답하여, 비트 라인 쌍(6251)의 인접한 비트 라인들(406L1 ,1 및 406L2 ,1)은 각각의 선택 게이트들(4121,1 및 4121,2)을 통해 감지 회로들(4221 및 4222)에 각각 연결되고, 비트 라인 쌍(6253)의 인접한 비트 라인들(406L1 ,3 및 406L2 ,3)은 각각의 선택 게이트들(4121,3 및 4121,4)을 통해 감지 회로들(4223 및 4224)에 각각 연결된다. 나머지 비트 라인 쌍들(625), 예를 들어, 비트 라인 쌍들(6252 및 6254)은 선택되지 않는다.
비트 라인 쌍들(6252 및 6254)에 선택적으로 연결되는 로우 선택 게이트들(414)이, 제어 라인(4112)이 제어 신호를 수신하는 것에 응답하여, 활성화되는 경우 비트 라인 쌍들(6252 및 6254)은 동시에 선택된다. 예를 들어, 비트 라인 쌍(6252)의 비트 라인들(406L1 ,2 및 406L2 ,2)을 감지 회로들(4221 및 4222)에 각각 연결하는 선택 게이트들(4122,1 및 4122,2)의 활성화 시 비트 라인 쌍(6252)의 비트 라인들(406L1 ,2 및 406L2 ,2)이 각각 선택된다. 비트 라인 쌍(6254)의 비트 라인들(406L1 ,4 및 406L2 ,4)을 감지 회로들(4223 및 4224)에 각각 연결하는 선택 게이트들(4122,3 및 4122,4)의 활성화 시 비트 라인 쌍(6254)의 비트 라인들(406L1 ,4 및 406L2,4)이 각각 선택된다.
본 발명의 다른 실시예에 따르면, 도 7은 예시적인 메모리 모듈(700)을 도시한다. 메모리 모듈(700)은 메모리 카드로 도시되지만, 메모리 모듈(700)을 참조하 여 기술된 개념들이 착탈가능한 또는 휴대가능한 메모리, 예를 들어, USB 플래시 드라이브들의 그외의 형태들에 적용가능하며, 본 명세서에 사용된 "메모리 모듈"의 범위 이내에 존재하도록 의도된다. 또한, 폼 팩터(form factor)의 일례가 도 7에 묘사되어 있지만, 이러한 개념들은 그외의 폼 팩터들에도 적용가능하다.
일부의 실시예들에서, 하우징(housing)이 모든 디바이스들 또는 디바이스 애플리케이션들에 필수적이지 않지만, 메모리 모듈(700)은 하나 이상의 메모리 디바이스들(710)을 내장하는 하우징(705)(묘사된 바와 같이)을 포함한다. 적어도 하나의 메모리 디바이스(710)는 NAND, NOR, 또는 NROM 플래시 메모리 디바이스, DRAMs(dynamic random access memory) 디바이스, SRAMs(static random access memory) 디바이스 등이 될 수 있고, 도 1의 메모리 디바이스(102)와 유사할 수 있다. 본 발명의 실시예들에 따르면 적어도 하나의 메모리 디바이스(710)의 메모리 어레이는 상이한 수직 레벨들에서 형성되는 비트 라인들 및 멀티플렉싱 회로를 포함한다. 기술된 바와 같이, 호스트 디바이스와의 통신을 위하여, 하우징(705)은 하나 이상의 콘택트들(715)을 포함한다. 호스트 디바이스들의 예시들은 디지털 카메라들, 디지털 기록 및 재생 디바이스들, PDAs, 개인용 컴퓨터들, 메모리 카드 판독기들, 인터페이스 허브들 등을 포함한다. 일부의 실시예들에 있어서, 콘택트들(715)은 표준화된 인터페이스의 형태로 존재한다. 예를 들어, USB 플래시 드라이브의 경우, 콘택트들(715)은 USB A형 수형 커넥터(male connector)의 형태가 될 수 있다. 일부의 실시예들에 있어서, 콘택트들(715)은, SanDisk Corporation에 의 해 허가된 CompactFlashTM 메모리 카드들, Sony Corporation에 의해 허가된 Memory StickTM 메모리 카드들, Toshiba Corporation에 의해 허가된 SD Secure DigitalTM 메모리 카드들 등과 같은, 반독점(semi-proprietary) 인터페이스의 형태로 존재한다. 그러나, 일반적으로 콘택트들(715)은 콘택트들(715)에 대한 호환성 수용기들을 갖는 호스트 및 메모리 모듈(700) 사이에서 제어 신호, 어드레스 신호 및/또는 데이터 신호를 전달시키기 위한 인터페이스를 제공한다.
메모리 모듈(700)은 하나 이상의 집적 회로들 및/또는 개별 컴포넌트들이 될 수 있는 추가의 회로(720)를 선택적으로 포함할 수 있다. 일부의 실시예들에 있어서, 추가의 회로(720)는 복수의 메모리 디바이스(710) 사이의 액세스를 제어하기 위한 및/또는 외부의 호스트와 메모리 디바이스(710) 사이에 변환층(translation layer)을 제공하기 위한 메모리 제어기를 포함할 수 있다. 예를 들어, 콘택트들(715)의 갯수와 하나 이상의 메모리 디바이스들(710)에 대한 I/O 연결들의 갯수 사이에 일대일 대응이 존재하지 않을 수 있다. 따라서, 메모리 제어기는 메모리 디바이스(710)의 I/O 연결부(도 7에 도시되어있지 않음)를 선택적으로 연결하여 적절한 시간에 적절한 I/O 연결부에서 적절한 신호를 수신하거나 적절한 시간에 적절한 콘택트(715)에서 적절한 신호를 제공할 수 있다. 마찬가지로, 호스트와 메모리 모듈(300) 사이의 통신 프로토콜은 메모리 디바이스(710)의 액세스를 위해 필요한 것들과 상이할 수 있다. 그 후, 메모리 제어기는 호스트로부터 수신되는 명령 시퀀스(command sequence)들을 적절한 명령 시퀀스들로 변환하여 메모리 디바이 스(710)에 대하여 원하는 액세스를 획득할 수 있다. 그 변환은 명령 시퀀스들에 추가하여 신호 전압 레벨들의 변경들을 더 포함할 수 있다.
추가의 회로(720)는 ASIC(application specific integrated circuit)에 의하여 실행될 수 있는 로직 기능들과 같은, 메모리 디바이스(710)의 제어와 관계없는 기능을 더 포함할 수 있다. 또한, 추가의 회로(720)는 메모리 모듈(700)에 대한 판독 또는 기입 액세스를 제한하는, 암호 보호, 생체인증 등의 회로를 포함할 수 있다. 추가의 회로(720)는 메모리 모듈(700)의 상태를 표시하는 회로를 포함할 수 있다. 예를 들어, 추가의 회로(720)는 전원이 메모리 모듈(700)에 제공되는지의 여부 및 메모리 모듈(700)이 현재 액세스되고 있는지의 여부를 판정하고, 그 상태의 표시를, 전원이 공급되는 경우에는 연속된 광(solid light)으로 디스플레이하고, 액세스되고 있는 경우에는 플래싱 광(flashing light)과 같이 디스플레이하는 기능을 포함한다. 추가의 회로(720)는, 메모리 모듈(700) 내의 전원 요구조건을 조정하는 것을 돕는 디커플링 캐패시터(decoupling capacitor)들과 같은 수동 디바이스들을 더 포함할 수 있다.
본 명세서에 특정한 실시예들이 도시되고 기술되었지만, 동일한 목적을 달성하도록 산출되는 임의의 구성은 도시된 특정한 실시예들로 대체될 수 있다는 점이 본 기술 분야의 당업자들에게 이해될 것이다. 본 발명의 다수의 개작물은 본 기술 분야의 당업자들에게 분명하게 될 것이다. 따라서, 본 발명은 본 발명의 임의의 개작물들 또는 변형물들을 커버하도록 의도된다. 본 발명은 이하의 청구범위 및 그의 등가물에 의해서만 한정되도록 명백하게 의도된다.

Claims (43)

  1. 메모리 디바이스를 동작하는 방법으로서,
    교호(alternate) 비트 라인 쌍들을 동시에 선택하는 단계
    를 포함하고,
    상기 선택된 비트 라인 쌍들 사이에 개재된(interposing) 비트 라인 쌍은 선택되지 않고,
    각각의 비트 라인 쌍은, 제1 수직 레벨에 형성되는 하나의 비트 라인 및 상기 제1 수직 레벨과 상이한 제2 수직 레벨에 형성되는 연속적으로 인접한 하나의 비트 라인을 포함하고,
    교호 비트 라인 쌍들을 동시에 선택하는 단계는 상기 교호 비트 라인 쌍들의 각각의 비트 라인에 연결되는 선택 게이트들의 로우(row)를 활성화시키는 단계를 포함하는 메모리 디바이스 동작 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 교호 비트 라인 쌍들의 각각의 비트 라인에 연결되는 선택 게이트들의 로우를 활성화시키는 단계는 상기 선택 게이트들의 로우에 연결되는 제어 라인에서 신호를 수신하는 것에 응답하여 이루어지는 메모리 디바이스 동작 방법.
  4. 제1항에 있어서,
    상기 교호 비트 라인 쌍들의 각각의 비트 라인에 연결되는 선택 게이트들의 로우를 활성화시키는 단계는 상기 선택 게이트들의 활성화된 로우의 각각의 선택 게이트들을 통해 상기 교호 비트 라인 쌍들을 감지 디바이스에 동시에 연결하는 단계를 포함하는 메모리 디바이스 동작 방법.
  5. 제4항에 있어서,
    각각의 연결된 교호 비트 라인 쌍의, 상기 제1 수직 레벨에 형성되는 상기 하나의 비트 라인 및 상기 제2 수직 레벨에 형성되는 상기 연속적으로 인접한 하나의 비트 라인은 상기 선택 게이트들의 활성화된 로우의 상기 각각의 선택 게이트들을 통해 상기 감지 디바이스의 감지 회로들에 각각 연결되는 메모리 디바이스 동작 방법.
  6. 제4항에 있어서,
    각각의 연결된 교호 비트 라인 쌍의, 상기 제1 수직 레벨에 형성되는 상기 하나의 비트 라인 및 상기 제2 수직 레벨에 형성되는 상기 연속적으로 인접한 하나의 비트 라인은 공통 제어 라인에 연결되는 상기 선택 게이트들의 로우의 동시에 활성화된 선택 게이트들을 통해 상기 감지 디바이스의 감지 회로들에 각각 연결되는 메모리 디바이스 동작 방법.
  7. 제6항에 있어서,
    상기 교호 비트 라인 쌍들은 상기 공통 제어 라인이 신호를 수신하는 것에 응답하여 상기 감지 디바이스에 동시에 연결되는 메모리 디바이스 동작 방법.
  8. 제4항에 있어서,
    상기 제1 수직 레벨에 형성되는, 상기 연결된 교호 비트 라인 쌍들 중 한 쌍에서 상기 하나의 비트 라인은 상기 선택 게이트들의 로우의 활성화된 선택 게이트를 통해 상기 감지 디바이스의 감지 회로에 연결되고,
    상기 제2 수직 레벨에 형성되는, 상기 개재된 비트 라인 쌍의 제1 미선택된 비트 라인은 선택 게이트들의 또 다른 로우의 선택 게이트의 활성화 시에 상기 감지 회로에 선택적으로 연결되는 메모리 디바이스 동작 방법.
  9. 제8항에 있어서,
    상기 제2 수직 레벨에 형성되는, 상기 개재된 비트 라인 쌍의 상기 제1 미선택된 비트 라인은, 상기 제1 수직 레벨에 형성되고 상기 선택 게이트들의 로우의 상기 활성화된 선택 게이트를 통해 상기 감지 회로에 연결되는, 상기 연결된 교호 비트 라인 쌍들 중 상기 한 쌍의 상기 하나의 비트 라인에 연속적으로 인접하는 메모리 디바이스 동작 방법.
  10. 제4항에 있어서,
    상기 제1 수직 레벨에 형성되는, 상기 연결된 교호 비트 라인 쌍들 중 한 쌍에서 상기 하나의 비트 라인은 상기 선택 게이트들의 로우의 활성화된 선택 게이트를 통해 상기 감지 디바이스의 감지 회로에 연결되고,
    상기 제1 수직 레벨에 형성되는, 상기 개재된 비트 라인 쌍의 제1 미선택된 비트 라인은 선택 게이트들의 또 다른 로우의 선택 게이트의 활성화 시에 상기 감지 회로에 선택적으로 연결되는 메모리 디바이스 동작 방법.
  11. 제10항에 있어서,
    상기 제2 수직 레벨에 형성되는, 상기 개재된 비트 라인 쌍의 제2 미선택된 비트 라인은, 상기 제1 수직 레벨에 형성되는, 상기 개재된 비트 라인 쌍의 상기 제1 미선택된 비트 라인과, 상기 제1 수직 레벨에 형성되고 상기 선택 게이트들의 로우의 상기 활성화된 선택 게이트를 통해 상기 감지 회로에 연결되는, 상기 연결된 교호 비트 라인 쌍들 중 상기 한 쌍의 상기 하나의 비트 라인 사이에 개재되는 메모리 디바이스 동작 방법.
  12. 제11항에 있어서,
    상기 감지 회로는 제1 감지 회로이고,
    상기 제2 수직 레벨에 형성되는, 상기 연결된 교호 비트 라인 쌍들 중 상기 한 쌍에서 상기 연속적으로 인접한 비트 라인은 상기 선택 게이트들의 로우의 또 다른 활성화된 선택 게이트를 통해 제2 감지 회로에 연결되고,
    상기 제2 수직 레벨에 형성되는, 상기 개재된 비트 라인 쌍의 상기 제2 미선택된 비트 라인은 상기 선택 게이트들의 다른 로우의 또 다른 선택 게이트의 활성화 시에 상기 제2 감지 회로에 선택적으로 연결되는 메모리 디바이스 동작 방법.
  13. 메모리 디바이스로서,
    제1 제어 라인에 공통으로 연결되는 제1 선택 게이트들의 로우(row);
    상기 제1 제어 라인에 공통으로 연결되는 상기 제1 선택 게이트들의 로우의 상기 제1 선택 게이트들에 연결되는 교호 비트 라인 쌍들 - 상기 교호 비트 라인 쌍들의 각각은 제1 수직 레벨에 형성되는 제1 비트 라인 및 상기 제1 수직 레벨과 상이한 제2 수직 레벨에 형성되고 상기 제1 비트 라인에 연속적으로 인접한 제2 비트 라인을 포함함 -; 및
    상기 교호 비트 라인 쌍들 사이에 개재된 비트 라인 쌍
    을 포함하고,
    상기 개재된 비트 라인 쌍은 상기 제1 수직 레벨의 제1 비트 라인 및 상기 개재된 비트 라인 쌍의 상기 제1 비트 라인에 연속적으로 인접한, 상기 제2 수직 레벨의 제2 비트 라인을 가지고, 상기 개재된 비트 라인 쌍의 상기 제1 및 제2 비트 라인들은 제2 제어 라인에 공통으로 연결되는 제2 선택 게이트들의 로우에 연결되는 메모리 디바이스.
  14. 제13항에 있어서,
    상기 제1 선택 게이트들은 상기 교호 비트 라인 쌍들의 상기 제1 및 제2 비트 라인들을 감지 회로들에 각각 선택적으로 연결하는 메모리 디바이스.
  15. 제14항에 있어서,
    상기 개재된 비트 라인 쌍의 상기 제1 비트 라인은 상기 제2 선택 게이트들 중 첫 번째 선택 게이트를 통해 상기 교호 쌍들 중 제1 쌍의 상기 제1 비트 라인과 동일한 감지 회로에 선택적으로 연결되고, 상기 개재된 비트 라인 쌍의 상기 제2 비트 라인은 상기 제2 선택 게이트들 중 두 번째 선택 게이트를 통해 상기 교호 쌍들 중 상기 제1 쌍의 상기 제2 비트 라인과 동일한 감지 회로에 선택적으로 연결되는 메모리 디바이스.
  16. 제14항에 있어서,
    상기 제1 선택 게이트들 각각은 제1 및 제2 소스/드레인 영역들을 포함하고 상기 제2 선택 게이트들 각각은 제1 및 제2 소스/드레인 영역들을 포함하고,
    상기 개재된 비트 라인 쌍의 상기 제1 비트 라인은 상기 제2 선택 게이트들 중 첫 번째 선택 게이트의 상기 제1 소스/드레인 영역에 연결되고,
    상기 개재된 비트 라인 쌍의 상기 제2 비트 라인은 상기 제2 선택 게이트들 중 두 번째 선택 게이트의 상기 제1 소스/드레인 영역에 연결되고,
    상기 교호 쌍들 중 제1 쌍의 상기 제1 비트 라인은 상기 제1 선택 게이트들 중 첫 번째 선택 게이트의 상기 제1 소스/드레인 영역에 연결되고,
    상기 교호 쌍들 중 상기 제1 쌍의 상기 제2 비트 라인은 상기 제1 선택 게이트들 중 두 번째 선택 게이트의 상기 제1 소스/드레인 영역에 연결되고,
    상기 제1 선택 게이트들 중 상기 첫 번째 선택 게이트의 상기 제2 소스/드레인 영역과 상기 제2 선택 게이트들 중 상기 첫 번째 선택 게이트의 상기 제2 소스/드레인 영역들은 서로 연결되며 상기 감지 회로들 중 제1 감지 회로에 연결되고,
    상기 제1 선택 게이트들 중 상기 두 번째 선택 게이트의 상기 제2 소스/드레인 영역과 상기 제2 선택 게이트들 중 상기 두 번째 선택 게이트의 상기 제2 소스/드레인 영역들은 서로 연결되고 상기 감지 회로들 중 제2 감지 회로에 연결되는 메모리 디바이스.
  17. 제14항에 있어서,
    상기 개재된 비트 라인 쌍의 상기 제1 비트 라인은 상기 교호 비트 라인 쌍들의 제1 비트 라인 쌍의 상기 제2 비트 라인에 인접하고, 상기 개재된 비트 라인 쌍의 상기 제2 비트 라인은 상기 교호 비트 라인 쌍들의 제2 비트 라인 쌍의 상기 제1 비트 라인에 인접하며,
    상기 개재된 비트 라인 쌍의 상기 제1 비트 라인은 제2 선택 게이트를 통해 상기 교호 비트 라인 쌍들의 상기 제1 비트 라인 쌍의 상기 제2 비트 라인과 동일한 감지 회로에 선택적으로 연결되고 상기 개재된 비트 라인 쌍의 상기 제2 비트 라인은 다른 제2 선택 게이트를 통해 상기 교호 쌍들의 상기 제2 비트 라인 쌍의 상기 제1 비트 라인과 동일한 감지 회로에 선택적으로 연결되는 메모리 디바이스.
  18. 제14항에 있어서,
    상기 제1 선택 게이트들 각각은 제1 및 제2 소스/드레인 영역들을 포함하고 상기 제2 선택 게이트들 각각은 제1 및 제2 소스/드레인 영역들을 포함하고,
    상기 개재된 비트 라인 쌍의 상기 제1 비트 라인은 상기 제2 선택 게이트들 중 첫 번째 선택 게이트의 상기 제1 소스/드레인 영역에 연결되고,
    상기 교호 쌍들 중 제1 쌍의 상기 제2 비트 라인은 상기 제1 선택 게이트들 중 첫 번째 선택 게이트의 상기 제1 소스/드레인 영역에 연결되고,
    상기 제1 선택 게이트들 중 상기 첫 번째 선택 게이트의 상기 제2 소스/드레인 영역과 상기 제2 선택 게이트들 중 상기 첫 번째 선택 게이트의 상기 제2 소스/드레인 영역은 서로 연결되고 상기 감지 회로들 중 제1 감지 회로에 연결되고,
    상기 개재된 비트 라인 쌍의 상기 제2 비트 라인은 상기 제2 선택 게이트들 중 두 번째 선택 게이트의 상기 제1 소스/드레인 영역에 연결되고,
    상기 교호 쌍들 중 제2 쌍의 상기 제1 비트 라인은 상기 제1 선택 게이트들 중 두 번째 선택 게이트의 상기 제1 소스/드레인 영역에 연결되고,
    상기 제1 선택 게이트들 중 상기 두 번째 선택 게이트의 상기 제2 소스/드레인 영역과 상기 제2 선택 게이트들 중 상기 두 번째 선택 게이트의 상기 제2 소스/드레인 영역은 서로 연결되고 상기 감지 회로들 중 제2 감지 회로에 연결되는 메모리 디바이스.
  19. 제18항에 있어서,
    상기 개재된 비트 라인 쌍의 상기 제2 비트 라인과 상기 교호 쌍들 중 상기 제2 쌍의 상기 제1 비트 라인은 연속적으로 인접하는 메모리 디바이스.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
KR1020087020700A 2006-02-23 2007-02-22 비트 라인 커플링 KR101145100B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/360,873 US7551466B2 (en) 2006-02-23 2006-02-23 Bit line coupling
US11/360,873 2006-02-23
PCT/US2007/004476 WO2007120389A2 (en) 2006-02-23 2007-02-22 Bit line coupling

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020107026996A Division KR20110003391A (ko) 2006-02-23 2007-02-22 비트 라인 커플링

Publications (2)

Publication Number Publication Date
KR20080096574A KR20080096574A (ko) 2008-10-30
KR101145100B1 true KR101145100B1 (ko) 2012-05-11

Family

ID=38428000

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020087020700A KR101145100B1 (ko) 2006-02-23 2007-02-22 비트 라인 커플링
KR1020107026996A KR20110003391A (ko) 2006-02-23 2007-02-22 비트 라인 커플링

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020107026996A KR20110003391A (ko) 2006-02-23 2007-02-22 비트 라인 커플링

Country Status (4)

Country Link
US (1) US7551466B2 (ko)
KR (2) KR101145100B1 (ko)
CN (1) CN101390168B (ko)
WO (1) WO2007120389A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7638878B2 (en) 2006-04-13 2009-12-29 Micron Technology, Inc. Devices and systems including the bit lines and bit line contacts
US7633786B2 (en) * 2006-04-18 2009-12-15 Micron Technology, Inc. Couplings within memory devices and methods
US8130556B2 (en) 2008-10-30 2012-03-06 Sandisk Technologies Inc. Pair bit line programming to improve boost voltage clamping
JP2011181131A (ja) * 2010-02-26 2011-09-15 Toshiba Corp 半導体記憶装置
US8446767B2 (en) * 2010-07-02 2013-05-21 Micron Technology, Inc. Memories and their formation
US9070421B2 (en) 2012-01-16 2015-06-30 Hynix Semiconductor Inc. Page buffer circuit and nonvolatile memory device having the same
US8773902B2 (en) 2012-05-09 2014-07-08 Sandisk Technologies Inc. Channel boosting using secondary neighbor channel coupling in non-volatile memory
US8861282B2 (en) 2013-01-11 2014-10-14 Sandisk Technologies Inc. Method and apparatus for program and erase of select gate transistors
KR102393976B1 (ko) 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
US9715938B2 (en) 2015-09-21 2017-07-25 Sandisk Technologies Llc Non-volatile memory with supplemental select gates
US10224103B2 (en) 2016-02-09 2019-03-05 Micron Technology, Inc. Memory devices with a transistor that selectively connects a data line to another data line
US10636487B2 (en) 2018-06-05 2020-04-28 Sandisk Technologies Llc Memory device with bit lines disconnected from NAND strings for fast programming
US11393845B2 (en) * 2020-08-28 2022-07-19 Micron Technology, Inc. Microelectronic devices, and related memory devices and electronic systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050084587A (ko) * 2002-09-24 2005-08-26 쌘디스크 코포레이션 비트 라인 크로스토크 에러들을 저감하는 비휘발성 메모리및 그 방법
US6947324B1 (en) * 2000-06-28 2005-09-20 Marvell International Ltd. Logic process DRAM

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2632104B2 (ja) * 1991-11-07 1997-07-23 三菱電機株式会社 不揮発性半導体記憶装置
US5317535A (en) * 1992-06-19 1994-05-31 Intel Corporation Gate/source disturb protection for sixteen-bit flash EEPROM memory arrays
KR0169267B1 (ko) * 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
JP3570038B2 (ja) * 1994-11-21 2004-09-29 ソニー株式会社 半導体不揮発性記憶装置
US6084820A (en) * 1999-01-06 2000-07-04 Virage Logic Corporation Dual port memory device with vertical shielding
US6377504B1 (en) * 2000-12-12 2002-04-23 Tachuon Semiconductor Corp High-density memory utilizing multiplexers to reduce bit line pitch constraints
US6760243B2 (en) * 2002-03-19 2004-07-06 Broadcom Corporation Distributed, highly configurable modular predecoding
JP2004111478A (ja) * 2002-09-13 2004-04-08 Sharp Corp 不揮発性半導体記憶装置およびその製造方法
US6859397B2 (en) * 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6947324B1 (en) * 2000-06-28 2005-09-20 Marvell International Ltd. Logic process DRAM
KR20050084587A (ko) * 2002-09-24 2005-08-26 쌘디스크 코포레이션 비트 라인 크로스토크 에러들을 저감하는 비휘발성 메모리및 그 방법

Also Published As

Publication number Publication date
WO2007120389A2 (en) 2007-10-25
US7551466B2 (en) 2009-06-23
US20070195571A1 (en) 2007-08-23
CN101390168A (zh) 2009-03-18
KR20110003391A (ko) 2011-01-11
WO2007120389A3 (en) 2008-02-14
KR20080096574A (ko) 2008-10-30
CN101390168B (zh) 2012-05-09

Similar Documents

Publication Publication Date Title
KR101145100B1 (ko) 비트 라인 커플링
EP3497701B1 (en) Multi-deck memory device and operations
US7551467B2 (en) Memory device architectures and operation
US7259991B2 (en) Operation of multiple select gate architecture
US7505355B2 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate
US8493790B2 (en) NAND with back biased operation
US7626866B2 (en) NAND flash memory programming
US7812390B2 (en) Semiconductor memory device with memory cells on multiple layers
US20070047327A1 (en) Erase method for flash memory
US20070047314A1 (en) Programming method for NAND EEPROM
US20070291542A1 (en) Programming method for NAND flash
US8427880B2 (en) Operating memory cells
US20130215681A1 (en) Current sensing for flash
US8289776B2 (en) Expanded programming window for non-volatile multilevel memory cells
US8116143B2 (en) Method of erasing memory cell
US7643343B2 (en) NAND string with a redundant memory cell

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
A107 Divisional application of patent
AMND Amendment
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20101101

Effective date: 20120131

S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee