JP5337010B2 - 半導体集積回路 - Google Patents

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Description

本発明は、外部入力信号を受信する外部入力信号受信回路を備えた半導体集積回路に係り、特に入力信号を固定電位と比較するカレントミラー型差動増幅器を外部入力信号受信回路として用いた半導体集積回路に関する。
半導体集積回路上のI/O 外部入力信号受信回路では、外部の微小振幅を受信できるようにするために、カレントミラー型差動増幅器を使用することが多い。差動増幅器は一般に２つの信号を比較するものであるが、ディファレンシャル信号同士を比較する場合と、１系統の入力信号を固定電位と比較する場合の２つがある。
ディファレンシャル信号同士を比較する場合は、同等の信号比較となるため、回路の特性も良くなりパフォーマンスが向上する。しかし、１ビットの入力信号に付き２本の外部配線が必要なため、配線数が増える、消費電力が増える、などのデメリットが多くなる。
一方、１系統の入力信号を固定電位と比較する場合は、複数のI/O で共通の固定電位が使用できるため、配線数が少なくてすむメリットがあるが、信号が非対称なので回路パフォーマンスが低下するデメリットがある。
図１３は、カレントミラー型差動増幅器を用いた従来の外部入力信号受信回路(Input Receiver)の構成を示している。図１３の外部入力信号受信回路は、カレントミラー型差動増幅器30-1 と、カレントミラー型差動増幅器30-1 の出力を波形整形する次段のインバータ30-2 とから構成されている。カレントミラー型差動増幅器30-1 は、カレントミラー回路を構成する一対のPMOSトランジスタTPM1，TPM2と、差動対を構成する一対のNMOSトランジスタTNA1，TNA2と、定電流源用のNMOSトランジスタTNCSとを有する。差動対を構成する一方のNMOSトランジスタTNA1のゲート端子には外部入力信号である固定電位（基準電位）VREFが入力され、他方のNMOSトランジスタTNA2のゲート端子には外部入力信号である入力信号INが入力される。カレントミラー型差動増幅器30-1 の出力信号OUTnは、PMOSトランジスタTPM2とNMOSトランジスタTNA2のドレイン端子の共通接続ノードである信号出力ノードから出力される。なお、GPはPMOSトランジスタTPM1，TPM2のゲート端子の共通接続ノード、COM はNMOSトランジスタTNA1，TNA2のソース端子の共通接続ノードである。インバータ30-2 は、PMOSトランジスタTP11とNMOSトランジスタTN11とから構成され、両トランジスタのドレイン端子の共通接続ノードである信号出力ノードから波形整形された信号OUTpが出力される。
図１４は、図１３に示す外部入力信号受信回路の要部の電位変化を示す波形図であり、外部入力信号IN、カレントミラー型差動増幅器30-1 の出力信号OUTnと共にノードGP、COM の電位及び固定電位VREFを併せて示している。外部入力信号INは一般的には外部I/O 電圧の間をフルスウィングせず、図１４は内部電源電圧VDD が外部I/O 電圧よりも大きい場合の例を示している。
外部入力信号INが“L”状態から“H”状態に変化する際に、信号INの電位が固定電位VREFを越えると、NMOSトランジスタTNA1に比べてNMOSトランジスタTNA2に流れる電流量が多くなり、出力信号OUTnの電位が低下する。
他方、外部入力信号INが“H”状態から“L”状態に変化する際に、信号INの電位が固定電位VREFよりも低くなると、NMOSトランジスタTNA2に比べてNMOSトランジスタTNA1に流れる電流量が多くなり、ノードGPの電位が引き下げられ、これに伴いPMOSトランジスタTPM2に流れる電流が増大し、出力信号OUTnの電位が上昇する。
このように外部入力信号INが“L”から“H”に立ち上がる場合は、差動対を構成するNMOSトランジスタTNA2を介して出力信号OUTnのノードが速やかに放電されるので、出力信号OUTnの電位は急速に“L”に低下する。
しかし、外部入力信号INが“H”から“L”に下がる場合は、差動対を構成するNMOSトランジスタTNA1を介して先ずノードGPの電位が下がり、PMOSトランジスタTPM2に流れる電流が増加し、出力信号OUTnのノードが充電されるので、出力信号OUTnの電位が“L”に低下する場合と比べて、“H”に上昇する際の信号遷移速度が遅くなる。
このように、カレントミラー型差動増幅器を用いた従来の外部入力信号受信回路では、入力信号の立ち上がり時と立ち下がり時で出力信号の遷移時間差が生じる。この結果、外部入力信号受信回路で受信された信号を使用する回路では、受信された信号の立ち上がり及び立ち下がりのうち遷移時間が遅い方のタイミングに合わせてセットアップ／ホールド(Setup/Hold)を行なう必要があり、セットアップ／ホールドのマージンが低下するという問題がある。
なお、特許文献１には、２つの入力電圧に対して最大４個の多値電圧レベルを出力する差動増幅器が開示されている。
特開２００５−１３０３３２号公報
本発明は上記のような事情を考慮してなされたものであり、その目的は、外部入力信号の立ち上がり時と立ち下がり時で出力信号の遷移時間差の少ない外部入力信号受信回路を備えた半導体集積回路を提供することである。
本発明の半導体集積回路の第１の態様は、ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、ドレイン端子が前記信号出力端子に接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された第１の定電流源回路と、ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記第１の定電流源回路の一端との間に挿入され、ゲート端子が前記信号出力ノードに接続された第２チャネルの第５のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第５のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号がゲート端子に入力される第２チャネルの第６のトランジスタとを具備する。
本発明の半導体集積回路の第２の態様は、ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、ドレイン端子が前記信号出力ノードに接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された定電流源回路と、ソース端子が前記第１の電源ノードに接続され、ゲート端子が前記第１のノードに接続された第１チャネルの第５のトランジスタと、ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が前記定電流源回路の一端に接続され、ゲート端子に前記第２の外部信号が入力される第２チャネルの第６のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記定電流源回路の一端との間に挿入され、ゲート端子が前記第５及び第６のトランジスタのドレイン端子に接続された第２チャネルの第７のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第７のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号がゲート端子に入力される第２チャネルの第８のトランジスタとを具備する。
本発明の半導体集積回路の第３の態様は、ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、ドレイン端子が前記信号出力ノードに接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された第１の定電流源回路と、ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記第２の電源ノードとの間に挿入され、ゲート端子が前記信号出力ノードに接続された第２チャネルの第５のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第５のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号がゲート端子に入力される第２チャネルの第６のトランジスタとを具備する。
本発明の半導体集積回路の第４の態様は、ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、ドレイン端子が前記信号出力ノードに接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された定電流源回路と、ソース端子が前記第１の電源ノードに接続され、ゲート端子が前記第１のノードに接続された第１チャネルの第５のトランジスタと、ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が前記定電流源回路の一端に接続され、ゲート端子に前記第２の外部信号が入力される第２チャネルの第６のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記第２の電源ノードとの間に挿入され、ゲート端子が前記第５及び第６のトランジスタのドレイン端子に接続された第２チャネルの第７のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第７のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号がゲート端子に入力される第２チャネルの第８のトランジスタとを具備する。
本発明の半導体集積回路の第５の態様は、ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、ドレイン端子が前記信号出力ノードに接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された定電流源回路と、ソース端子が前記第１の電源ノードに接続され、ゲート端子が前記第１のノードに接続された第１チャネルの第５のトランジスタと、ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が前記定電流源回路の一端に接続され、ゲート端子に前記第２の外部信号が入力される第２チャネルの第６のトランジスタと、ソース端子が前記第１の電源ノードに接続され、ゲート端子が前記第１のノードに接続された第１チャネルの第７のトランジスタと、ドレイン端子が前記第７のトランジスタのドレイン端子に接続され、ソース端子が前記定電流源回路の一端に接続され、ゲート端子に前記第２の外部信号が入力される第２チャネルの第８のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記定電流源回路の一端との間に挿入され、ゲート端子が前記第５及び第６のトランジスタのドレイン端子に接続された第２チャネルの第９のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第９のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号がゲート端子に入力される第２チャネルの第１０のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記第１の電源ノードとの間に挿入され、ゲート端子が前記第７及び第８のトランジスタのドレイン端子に接続された第１チャネルの第１１のトランジスタと、ソース端子とドレイン端子の間の電流通路が前記第１１のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号がゲート端子に入力される第１チャネルの第１２のトランジスタとを具備する。
本発明によれば、外部入力信号の立ち上がり時と立ち下がり時で出力信号の遷移時間差の少ない外部入力信号受信回路を備えた半導体集積回路を提供することができる。
本発明の半導体集積回路上に設けられる外部入力信号受信回路の第１の実施形態に係る構成を示す回路図。 図１に示す外部入力信号受信回路の要部の電位変化を示す波形図。 本発明の半導体集積回路上に設けられる外部入力信号受信回路の第２の実施形態に係る構成を示す回路図。 図３に示す外部入力信号受信回路の要部の電位変化を示す波形図。 本発明の半導体集積回路上に設けられる外部入力信号受信回路の第３の実施形態に係る構成を示す回路図。 本発明の半導体集積回路上に設けられる外部入力信号受信回路の第４の実施形態に係る構成を示す回路図。 本発明の半導体集積回路上に設けられる外部入力信号受信回路の第５の実施形態に係る構成を示す回路図。 本発明の半導体集積回路上に設けられる外部入力信号受信回路の第６の実施形態に係る構成を示す回路図。 図８に示す外部入力信号受信回路の要部の電位変化を示す波形図。 本発明の半導体集積回路が適用されるSSD の一構成例を示すブロック図。 図１０に示す１つのNANDメモリチップに含まれるNAND型フラッシュメモリの一例を示す機能ブロック図。 図１０に示す１つのNANDメモリチップに含まれる１個の物理ブロックの構成例を示す回路図。 従来の外部入力信号受信回路の構成を示す回路図。 図１３に示す外部入力信号受信回路の要部の電位変化を示す波形図。
以下、図面を参照して本発明を実施の形態により説明する。なお、種々の実施形態の説明に当り、対応する箇所には同じ符号を付して説明を行なう。
（第１の実施形態）
図１は、本発明の半導体集積回路上に設けられる外部入力信号受信回路(Input Receiver)の第１の実施形態に係る構成を示す回路図である。図１の外部入力信号受信回路は、カレントミラー型差動増幅器1-1 と、カレントミラー型差動増幅器1-1 の出力信号を波形整形する次段のインバータ1-2 とから構成されている。
カレントミラー型差動増幅器1-1 は、図１３に示した従来の外部入力信号受信回路と同様に、カレントミラー回路を構成する一対のPMOSトランジスタTPM1，TPM2と、差動対を構成する一対のNMOSトランジスタTNA1，TNA2と、定電流源回路用のNMOSトランジスタTNCSを有すると共に、さらにノードGPの電位を引き下げるキックトランジスタとして動作する２個のNMOSトランジスタTNK1，TNK2が追加されている。
PMOSトランジスタTPM1のソース端子は正極性の電源電圧VDD が供給される第１の電源ノードに接続され、ゲート端子及びドレイン端子はノードGP（第１のノード）に接続されている。PMOSトランジスタTPM2のソース端子は第１の電源ノードに接続され、ドレイン端子は出力信号OUTnを得るための信号出力ノードに接続され、ゲート端子はノードGPに接続されている。NMOSトランジスタTNA1のドレイン端子はPMOSトランジスタTPM1のドレイン端子に接続され、ゲート端子には第１の外部信号である固定電位VREFが入力される。NMOSトランジスタTNA2のドレイン端子は出力信号OUTnを得るための信号出力ノードに接続され、ソース端子はNMOSトランジスタTNA1のソース端子に共通に接続され、ゲート端子には第２の外部信号である入力信号INが入力される。NMOSトランジスタTNCSのドレイン端子は、NMOSトランジスタTNA1，TNA2のドレイン端子の共通接続ノードであるノードCOM に接続されており、ソース端子は接地電圧VSS が供給される第２の電源ノードに接続され、ゲート端子にはNMOSトランジスタTNCSに所望する電流が流れるように所望のバイアス電圧IREFNが入力される。
新たに追加された一方のNMOSトランジスタTNK1のドレイン端子はノードGPに接続され、ゲート端子には信号出力ノードに得られる出力信号OUTnが入力される。また、他方のNMOSトランジスタTNK2のドレイン端子はNMOSトランジスタTNK1のソース端子に接続され、ドレイン端子はノードCOM に接続されており、ゲート端子には出力信号OUTnとは逆の論理を持つ信号であるインバータ1-2 の出力信号OUTpが入力される。
インバータ1-2 は、図１３に示した従来の外部入力信号受信回路と同様に、PMOSトランジスタTP11とNMOSトランジスタTN11とから構成されている。
次に、図２を参照して、図１に示す外部入力信号受信回路の動作を説明する。図２は、図１に示す外部入力信号受信回路の要部の電位変化を示す波形図であり、外部入力信号IN、カレントミラー型差動増幅器1-1 の出力信号OUTn、インバータ1-2 の出力信号OUTpと共にノードGP、COM の電位及び固定電位VREFを併せて示している。外部入力信号INは一般的には外部I/O 電圧の間をフルスウィングせず、図２は内部電源電圧VDD が外部I/O 電圧よりも大きい場合の例を示している。例えば、外部I/O 電圧は1.8Vであり、内部電源電圧VDD は2.5Vである。
外部入力信号INが“L”状態のとき、カレントミラー型差動増幅器1-1 の出力信号OUTnは“H”状態、インバータ1-2 の出力信号OUTpは“L”状態になっている。このとき、NMOSトランジスタTNK2はオフしているので、NMOSトランジスタTNK1，TNK2からなる直列回路によるノードGPとノードCOM の間の電流経路は遮断されている。
次に、外部入力信号INが“L”から“H”に変化し、信号INの電位が固定電位VREFを越えると、NMOSトランジスタTNA1に比べてNMOSトランジスタTNA2に流れる電流量が多くなり、カレントミラー型差動増幅器1-1 の出力信号OUTnの電位が低下し、“H”から“L”に反転する。この後、インバータ1-2 の出力信号OUTpが“L”から“H”に反転する。
この場合、差動対を構成するNMOSトランジスタTNA2を介して出力信号OUTnのノードは速やかに放電されるので、カレントミラー型差動増幅器1-1 の出力信号OUTnは急速に“L”に反転し、インバータ1-2 の出力信号OUTpも急速に“H”に反転する。
外部入力信号INが“H”状態のとき、カレントミラー型差動増幅器1-1 の出力信号OUTnは“L”状態、インバータ1-2 の出力信号OUTpは“H”状態になっている。このとき、NMOSトランジスタTNK1はオフしているが、NMOSトランジスタTNK2はオンしている。
次に、外部入力信号INが“H”から“L”に変化し、信号INの電位が固定電位VREFよりも低くなると、NMOSトランジスタTNA2に比べてNMOSトランジスタTNA1に流れる電流量が多くなり、ノードGPの電位が引き下げられ、これに伴いPMOSトランジスタTPM2に流れる電流が増大し、カレントミラー型差動増幅器1-1 の出力信号OUTnの電位が上昇する。そして、信号OUTnの電位がある程度上昇すると、NMOSトランジスタTNK1がオンし始める。NMOSトランジスタTNK2は予めオンしているので、NMOSトランジスタTNK1，TNK2からなる直列回路によるノードGPとノードCOM の間の電流経路に電流が流れ始め、ノードGPの電位の引き下げが加速され、ノードGPの電位が急速に低下する。すると、NMOSトランジスタTNA2に流れる電流量がますます多くなり、カレントミラー型差動増幅器1-1 の出力信号OUTnが急速に上昇する。そして、出力信号OUTnの電位がインバータ1-2 の回路閾値を越えると、出力信号OUTpが“L”に反転する。インバータ1-2 の出力信号OUTpが“L”になると、NMOSトランジスタTNK2がオフするので、NMOSトランジスタTNK1，TNK2からなる直列回路によるノードGPとノードCOM の間の電流経路が遮断される。
このように、本実施形態の外部入力信号受信回路では、外部入力信号INの立ち下がり時に、カレントミラー型差動増幅器1-1 の出力信号OUTnの電位がある程度上昇すると、２個のNMOSトランジスタTNK1，TNK2がキックトランジスタとして動作し、ノードGPの電位を引き下げるので、出力信号OUTnの立ち上がりが加速される。この結果、従来の外部入力信号受信回路と比べて、外部入力信号INの立ち上がり時と立ち下がり時で出力信号の遷移時間差を少なくすることができる。
なお、本実施形態では、ノードGPとノードCOM との間に２個のNMOSトランジスタTNK1，TNK2を接続する際に、ゲート端子に信号OUTnが入力されるNMOSトランジスタTNK1をノードGP側に、ゲート端子に信号OUTpが入力されるNMOSトランジスタTNK2をノードCOM 側にそれぞれ接続している。すなわち、NMOSトランジスタTNK1のソース端子とドレイン端子の間の電流通路の一端がノードGPに接続され、NMOSトランジスタTNK2のソース端子とドレイン端子の間の電流通路の一端がNMOSトランジスタTNK1のソース端子とドレイン端子の間の電流通路の他端に接続され、かつ、NMOSトランジスタTNK2のソース端子とドレイン端子の間の電流通路の他端がノードCOM に接続される場合を説明した。しかし、これとは反対に、NMOSトランジスタTNK1をノードCOM 側に、NMOSトランジスタTNK2をノードGP側にそれぞれ接続するように回路接続を変更してもよい。
また、本実施形態では、カレントミラー回路をPMOSトランジスタで構成し、差動対をNMOSトランジスタで構成する場合を説明したが、カレントミラー回路をNMOSトランジスタで構成し、差動対をPMOSトランジスタで構成するように回路を変更してもよい。
（第２の実施形態）
図１の外部入力信号受信回路では、キックトランジスタであるNMOSトランジスタTNK1のゲート端子をカレントミラー型差動増幅器1-1 の信号出力ノードに接続し、NMOSトランジスタTNK1のゲートを出力信号OUTnによって駆動している。カレントミラー型差動増幅器1-1 の信号出力ノードにはインバータ1-2 が接続されており、インバータ1-2 を構成するPMOS及びNMOSトランジスタTP11，TN11として素子サイズが大きなものが使用される。従って、カレントミラー型差動増幅器1-1 の信号出力ノードには大きな負荷容量が存在している。このため、カレントミラー型差動増幅器1-1 の信号出力ノード（出力信号OUTn）の電位を上昇させる際に、大きな負荷容量の影響により信号出力ノードの電位上昇が抑制され、NMOSトランジスタTNK1を速くオンさせられなくなる場合がある。本実施形態はこの点を改善したものである。
図３は、本発明の半導体集積回路上に設けられる外部入力信号受信回路の第２の実施形態に係る構成を示す回路図である。この外部入力信号受信回路は、カレントミラー型差動増幅器2-1 と、カレントミラー型差動増幅器2-1 の出力信号を波形整形する次段のインバータ2-2 とから構成されている。
本実施形態のものが第１の実施形態のものと異なる点は、カレントミラー型差動増幅器内のPMOSトランジスタTPM2を２個のPMOSトランジスタTPM2A ，TPM2Bに分割し、一方のPMOSトランジスタTPM2A を出力信号OUTnのノードの充電にのみ使用し、他方のPMOSトランジスタTPM2B をNMOSトランジスタTNK1のゲート端子の駆動にのみ使用するように回路を変更した点である。また、この回路変更に伴い、差動対内の外部入力信号INがゲート端子に入力されるNMOSトランジスタTNA2も２個のNMOSトランジスタTNA2A ，TNA2B に分割し、一方のNMOSトランジスタTNA2A を一方のPMOSトランジスタTPM2A に接続し、他方のNMOSトランジスタTNA2B を他方のPMOSトランジスタTPM2B に接続している。
PMOSトランジスタTPM1のソース端子は正極性の電源電圧VDD が供給される第１の電源ノードに接続され、ゲート端子及びドレイン端子はノードGPに接続されている。PMOSトランジスタTPM2A のソース端子は第１の電源ノードに接続され、ドレイン端子は出力信号OUTnを得るための信号出力ノードに接続され、ゲート端子はノードGPに接続されている。PMOSトランジスタTPM2B のソース端子は第１の電源ノードに接続され、ドレイン端子はNMOSトランジスタTNK1のゲート端子が接続されているノードFBに接続されている。NMOSトランジスタTNA1のドレイン端子はPMOSトランジスタTPM1のドレイン端子に接続され、ゲート端子には固定電位VREFが入力される。NMOSトランジスタTNA2A のドレイン端子は出力信号OUTnを得るための信号出力ノードに接続され、ソース端子はノードCOM に接続され、ゲート端子には入力信号INが入力される。NMOSトランジスタTNA2B のドレイン端子はノードFBに接続され、ソース端子はノードCOM に接続され、ゲート端子には入力信号INが入力される。NMOSトランジスタTNK1のドレイン端子はノードGPに接続され、ゲート端子はノードFBに接続されている。また、NMOSトランジスタTNK2のドレイン端子はNMOSトランジスタTNK1のソース端子に接続され、ドレイン端子はノードCOM に接続されており、ゲート端子には信号OUTpが入力される。NMOSトランジスタTNCSのドレイン端子はノードCOM に接続されており、ソース端子は接地電圧VSS が供給される第２の電源ノードに接続され、ゲート端子には所望のバイアス電圧IREFNが入力される。
本実施形態の外部入力信号受信回路は、カレントミラー回路を構成する一方のPMOSトランジスタTPM2を２個のPMOSトランジスタTPM2A ，TPM2B に分割したものであり、カレントミラー回路の特性上、PMOSトランジスタTPM1，TPM2A ，TPM2B の駆動力DPM1，DPM2A ，DPM2B には以下の関係が必要になる。
DPM1＝DPM2A ＋DPM2B … … （１）
一般に、MOSトランジスタの駆動力はトランジスタ幅（チャネル幅Ｗ）に比例するので、（１）式を満足するためには、PMOSトランジスタTPM1，TPM2A ，TPM2B のトランジスタ幅WPM1，WPM2A ，WPM2B には以下の関係が必要になる。
WPM1＝WPM2A ＋WPM2B … … （２）
また、本実施形態の外部入力信号受信回路は、差動対を構成する一方のNMOSトランジスタTNA2を２個のNMOSトランジスタTNA2A ，TNA2B に分割したものであり、カレントミラー回路の特性上、NMOSトランジスタTNA1，TNA2A ，TNA2B の駆動力DNA1 ，DNA2A，DNA2Bには以下の関係が必要になる。
DNA1 ＝DNA2A＋DNA2B … … （３）
先と同様に、MOSトランジスタの駆動力はトランジスタ幅（チャネル幅Ｗ）に比例するので、（３）式を満足するためには、NMOSトランジスタTNA1，TNA2A ，TNA2B のトランジスタ幅WNA1，WNA2A ，WNA2B には以下の関係が必要になる。
WNA1＝WNA2A ＋WNA2B … … （４）
図４は、図３に示す外部入力信号受信回路の要部の電位変化を示す波形図であり、外部入力信号IN、カレントミラー型差動増幅器2-1 の出力信号OUTn、インバータ2-2 の出力信号OUTpと共にノードGP、COM 、FBの電位及び固定電位VREFを併せて示している。外部入力信号INは一般的には外部I/O 電圧の間をフルスウィングせず、図４は内部電源電圧VDD が外部I/O 電圧よりも大きい場合の例を示している。
本実施形態の外部入力信号受信回路の動作は基本的には第１の実施形態と同様であるが、PMOSトランジスタTPM2を２個のPMOSトランジスタTPM2A ，TPM2B に分割し、ノードFBを出力信号OUTnのノードから分離しているため、図４に示すようにノードFBの電位は出力信号OUTnの電位よりも先に遷移する。この結果、外部入力信号INの立ち下がり時に、出力信号OUTnの立ち上がりをより加速することができ、従来の外部入力信号受信回路と比べて、外部入力信号INの立ち上がり時と立ち下がり時で出力信号の遷移時間差をより少なくすることができる。
また、PMOSトランジスタTPM1に対するPMOSトランジスタTPM2A の駆動力の比とNMOSトランジスタTNA1に対するNMOSトランジスタTNA2A の駆動力の比を等しくし、かつPMOSトランジスタTPM1に対するPMOSトランジスタTPM2B の駆動力の比とNMOSトランジスタTNA1に対するNMOSトランジスタTNA2B の駆動力の比を等しくすると、カレントミラー回路の動作点のずれがなくなるため、ヒステリシスを持たない綺麗な回路特性が得られて好ましい。すなわち、PMOSトランジスタTPM1，TPM2A ，TPM2B の駆動力DPM1，DPM2A ，DPM2B 及びNMOSトランジスタTNA1，TNA2A ，TNA2B の駆動力DNA1，DNA2A，DNA2Bには以下の関係が必要になる。
DPM2A /DPM1＝DNA2A /DNA1 … … （５）
DPM2B /DPM1＝DNA2B /DNA1 … … （６）
具体的には、例えば、PMOSトランジスタTPM1の駆動力を１としたときにPMOSトランジスタTPM2A の駆動力を0.6とすると、NMOSトランジスタTNA1の駆動力を１としたときにNMOSトランジスタTNA2A の駆動力を0.6に設定し、かつPMOSトランジスタTPM1の駆動力を１としたときにPMOSトランジスタTPM2B の駆動力を0.4とすると、NMOSトランジスタTNA1の駆動力を１としたときにNMOSトランジスタTNA2B の駆動力を0.4に設定すればよい。
なお、本実施形態においても、第１の実施形態の場合と同様に、NMOSトランジスタTNK1をノードCOM 側に、NMOSトランジスタTNK2をノードGP側にそれぞれ接続するように回路接続を変更してもよい。さらに、第１の実施形態の場合と同様に、カレントミラー回路をNMOSトランジスタで構成し、差動対をPMOSトランジスタで構成するように回路を変更してもよい。
（第３の実施形態）
第１の実施形態の外部入力信号受信回路では、キックトランジスタであるNMOSトランジスタTNK2のソース端子をノードCOM に接続する場合を説明した。この場合、NMOSトランジスタTNK1，TNK2を直列に介してノードGP、COM 間に流れる電流の値は、定電流源回路であるNMOSトランジスタTNCSのゲート端子に入力されるバイアス電圧IREFによって決定される。しかし、場合によっては、NMOSトランジスタTNK1，TNK2に流れる電流の値をNMOSトランジスタTNCSとは独立して制御する必要がある。
図５は、本発明の半導体集積回路上に設けられる外部入力信号受信回路の第３の実施形態に係る構成を示す回路図である。本実施形態の外部入力信号受信回路は、カレントミラー型差動増幅器3-1 と、カレントミラー型差動増幅器3-1 の出力信号を波形整形する次段のインバータ3-2 とから構成されている。
本実施形態のものが第１の実施形態のものと異なる点は、カレントミラー型差動増幅器内のNMOSトランジスタTNK2のソース端子と接地電圧VSS が供給される第２の電源ノードとの間に定電流源回路であるNMOSトランジスタTNK3を挿入し、このNMOSトランジスタTNK3のゲート端子にIREFとは異なる所望のバイアス電圧IREFNKを入力するようにした点である。なお、本実施形態の外部入力信号受信回路の基本的な動作は、第１の実施形態のものと同様なので説明は省略する。
このような構成とすることにより、NMOSトランジスタTNK1，TNK2，TNK3を直列に介してノードGPと接地電圧VSS との間に流れる電流の値を、NMOSトランジスタTNCSとは独立して、NMOSトランジスタTNK3のゲート端子に入力されるバイアス電圧IREFNKにより制御できる。ただし、NMOSトランジスタTNK2のソース端子とNMOSトランジスタTNK3のドレイン端子が接続されている図５中のノードN23 は、ノードCOM とは違って負荷容量が小さいので、ノイズ等に弱くなる場合がある。このような場合にはノードN23 に負荷容量を追加すればよい。
なお、本実施形態においても、ノードGPと接地電圧VSS が供給される第２の電源ノードとの間に挿入される３個のNMOSトランジスタTNK1，TNK2，TNK3の接続の順番を変更してもよい。さらに、第１の実施形態の場合と同様に、カレントミラー回路をNMOSトランジスタで構成し、差動対をPMOSトランジスタで構成するように回路を変更してもよい。
さらに、本実施形態では、定電流源回路であるNMOSトランジスタTNK3を省略し、NMOSトランジスタTNK2のソース端子を接地電圧VSS が供給される第２の電源ノードに接続するように回路接続を変更してもよい。NMOSトランジスタTNK3を省略すると、２個のNMOSトランジスタTNK1，TNK2に流れる電流の値は制限を受けず、NMOSトランジスタTNK1，TNK2の特性に応じた値の電流が流れる。
（第４の実施形態）
図６は、本発明の半導体集積回路上に設けられる外部入力信号受信回路の第４の実施形態に係る構成を示す回路図である。本実施形態の外部入力信号受信回路は、カレントミラー型差動増幅器4-1 と、カレントミラー型差動増幅器4-1 の出力信号を波形整形する次段のインバータ4-2 とから構成されている。
本実施形態の外部入力信号受信回路は、第１の実施形態のものに対し、第２の実施形態と同様に、カレントミラー型差動増幅器内のPMOSトランジスタTPM2を２個のPMOSトランジスタTPM2A ，TPM2Bに分割し、かつ差動対内の外部入力信号INがゲート端子に入力されるNMOSトランジスタTNA2を２個のNMOSトランジスタTNA2A ，TNA2B に分割する回路変更を加えると共に、第３の実施形態と同様に、カレントミラー型差動増幅器内のNMOSトランジスタTNK2のソース端子と接地電圧VSS が供給される第２の電源ノードとの間に、定電流源回路であるNMOSトランジスタTNK3を挿入し、このNMOSトランジスタTNK3のゲート端子にIREFとは異なる所望のバイアス電圧IREFNKを入力するような回路変更を加えるようにしたものである。なお、本実施形態の外部入力信号受信回路の基本的な動作は、第２の実施形態と同様なので説明は省略する。
本実施形態の場合にも、第２の実施形態と同様に、外部入力信号INの立ち下がり時に、出力信号OUTnの立ち上がりをより加速することができ、従来の外部入力信号受信回路と比べて、外部入力信号INの立ち上がり時と立ち下がり時で出力信号の遷移時間差をより少なくすることができるという効果が得られると共に、第３の実施形態と同様に、NMOSトランジスタTNK1，TNK2，TNK3を直列に介してノードGPと接地電圧VSS との間に流れる電流の値を、NMOSトランジスタTNCSとは独立して制御できるという効果が得られる。
なお、本実施形態においても、ノードGPと接地電圧VSS が供給される第２の電源ノードとの間に挿入される３個のNMOSトランジスタTNK1，TNK2，TNK3の接続の順番を変更してもよい。さらに、第１の実施形態の場合と同様に、カレントミラー回路をNMOSトランジスタで構成し、差動対をPMOSトランジスタで構成するように回路を変更してもよい。
さらに、本実施形態では、定電流源回路であるNMOSトランジスタTNK3を省略し、NMOSトランジスタTNK2のソース端子を接地電圧VSS が供給される第２の電源ノードに接続するように回路を変更してもよい。
（第５の実施形態）
図７は、本発明の半導体集積回路上に設けられる外部入力信号受信回路の第５の実施形態に係る構成を示す回路図である。本実施形態の外部入力信号受信回路は、カレントミラー型差動増幅器5-1 と、カレントミラー型差動増幅器5-1 の出力信号を波形整形する次段のインバータ5-2 とから構成されている。
本実施形態のものが第１の実施形態のものと異なる点は、外部入力信号INが“L”から“H”に変化する際のカレントミラー型差動増幅器5-1 の出力信号OUTnの“H”から“L”の立ち上がりも加速するようにしたものである。
これを実現するために、本実施形態のカレントミラー型差動増幅器5-1 では、第１の実施形態のものに対して、ノードGPの電位を引き上げるキックトランジスタとして動作する３個のPMOSトランジスタTPK1，TPK2，TPK3を追加している。PMOSトランジスタTPK1のドレイン端子はノードGPに接続され、ゲート端子は信号OUTnのノードに接続されている。PMOSトランジスタTPK2のドレイン端子はPMOSトランジスタTPK1のソース端子に接続され、ゲート端子は信号OUTpのノードに接続されている。PMOSトランジスタTPK3のドレイン端子はPMOSトランジスタTPK2のソース端子に接続され、ソース端子は電源電圧VDD が供給される第１の電源ノードに接続され、ゲート端子には所望のバイアス電圧IREFPKが入力される。ここで、PMOSトランジスタTPK3は定電流源回路を構成しており、３個のPMOSトランジスタTPK1，TPK2，TPK3を直列に介して第１の電源ノードとノードGPとの間に流れる電流の値を制限する。インバータ5-2 は、第１の実施形態と同様に、PMOSトランジスタTP11とNMOSトランジスタTN11とから構成されている。
このような構成において、第１の実施形態の場合と同様に、外部入力信号INの立ち下がり時に、カレントミラー型差動増幅器5-1 の出力信号OUTnの電位がある程度上昇すると、２個のNMOSトランジスタTNK1，TNK2がキックトランジスタとして動作し、ノードGPの電位が引き下げられるので、出力信号OUTnの立ち上がりが加速される。
外部入力信号INが“L”状態のとき、カレントミラー型差動増幅器5-1 の出力信号OUTnは“H”状態、インバータ5-2 の出力信号OUTpは“L”状態になっている。このとき、PMOSトランジスタTPK2はオンしているが、PMOSトランジスタTPK1はオフしているので、PMOSトランジスタTPK1，TPK2，TPK3からなる直列回路によるVDD のノードとノードGPとの間の電流経路は遮断されている。
次に、外部入力信号INが“L”から“H”に変化し、信号INの電位が固定電位VREFを越えると、NMOSトランジスタTNA1に比べてNMOSトランジスタTNA2に流れる電流量が多くなり、カレントミラー型差動増幅器5-1 の出力信号OUTnの電位が低下する。そして、出力信号OUTnの電位がPMOSトランジスタTPK1の閾値電圧の絶対値よりも低くなると、PMOSトランジスタTPK1がオンし始め、PMOSトランジスタTPK1，TPK2，TPK3からなる直列回路に電流が流れ、ノードGPの電位が引き上げられる。この結果、PMOSトランジスタTPM2に流れる電流がより減少し、出力信号OUTnの立ち下がりが加速される。
すなわち、本実施形態では、従来の外部入力信号受信回路と比べて、外部入力信号INの立ち上がり時と立ち下がり時で出力信号の遷移時間差を少なくすることができ、かつ入力信号INの立ち上がり時における出力信号の遷移時間も調整することができる。
なお、本実施形態において、第１の電源ノードとノードGPとの間に挿入される３個のPMOSトランジスタTPK1，TPK2，TPK3の接続の順番を変更してもよい。さらに、第１の実施形態の場合と同様に、カレントミラー回路をNMOSトランジスタで構成し、差動対をPMOSトランジスタで構成するように回路を変更してもよい。
さらに、本実施形態では、定電流源回路であるPMOSトランジスタTPK3を省略し、PMOSトランジスタTPK2のソース端子を第１の電源ノードに接続するように回路を変更してもよい。
（第６の実施形態）
図８は、本発明の半導体集積回路上に設けられる外部入力信号受信回路の第６の実施形態に係る構成を示す回路図である。本実施形態の外部入力信号受信回路は、カレントミラー型差動増幅器6-1 と、カレントミラー型差動増幅器6-1 の出力信号を波形整形する次段のインバータ6-2 とから構成されている。
本実施形態は、第５の実施形態の外部入力信号受信回路に対し、第２の実施形態のように負荷容量の大きな出力信号OUTnのノードでNMOSトランジスタTNK1及びPMOSトランジスタTPK1のゲートを駆動する代わりに、出力信号OUTnと同じ論理を持ち負荷容量の小さなノードの信号により駆動するように変更したものである。
すなわち、本実施形態では、カレントミラー型差動増幅器内のPMOSトランジスタTPM2を３個のPMOSトランジスタTPM2A ，TPM2B ，TPM2C に分割し、PMOSトランジスタTPM2A を信号OUTnのノードの充電にのみ使用し、PMOSトランジスタTPM2B をNMOSトランジスタTNK1のゲート端子の駆動にのみ使用し、かつPMOSトランジスタTPM2C をPMOSトランジスタTPK1のゲート端子の駆動にのみ使用する。また、これに伴い、差動対内の外部入力信号INがゲート端子に入力されるNMOSトランジスタTNA2も３個のNMOSトランジスタTNA2A ，TNA2B ，TNA2C に分割し、NMOSトランジスタTNA2A をPMOSトランジスタTPM2A に接続し、NMOSトランジスタTNA2B をPMOSトランジスタTPM2B に接続し、NMOSトランジスタTNA2C をPMOSトランジスタTPM2C に接続している。
本実施形態の外部入力信号受信回路は、カレントミラー回路を構成する一方のPMOSトランジスタTPM2を３個のPMOSトランジスタTPM2A ，TPM2B ，TPM2C に分割したものであり、カレントミラー回路の特性上、PMOSトランジスタTPM1，TPM2A ，TPM2B ，TPM2C の駆動力DPM1，DPM2A ，DPM2B ，TPM2C には以下の関係が必要になる。
DPM1＝DPM2A ＋DPM2B ＋TPM2C … … （７）
一般に、MOSトランジスタの駆動力はトランジスタ幅（チャネル幅Ｗ）に比例するので、（７）式を満足するためには、PMOSトランジスタTPM1，TPM2A ，TPM2B ，TPM2C のトランジスタ幅WPM1，WPM2A ，WPM2B ，WPM2C には以下の関係が必要になる。
WPM1＝WPM2A ＋WPM2B ＋WPM2C … … （８）
また、本実施形態の外部入力信号受信回路は、差動対を構成する一方のNMOSトランジスタTNA2を３個のNMOSトランジスタTNA2A ，TNA2B ，TNA2C に分割したものであり、カレントミラー回路の特性上、NMOSトランジスタTNA1，TNA2A ，TNA2B ，TNA2C の駆動力DNA1 ，DNA2A，DNA2B，DNA2C には以下の関係が必要になる。
DNA1 ＝DNA2A＋DNA2B＋DNA2C … … （９）
先と同様に、MOSトランジスタの駆動力はトランジスタ幅（チャネル幅Ｗ）に比例するので、（９）式を満足するためには、NMOSトランジスタTNA1，TNA2A ，TNA2B ，TNA2C のトランジスタ幅WNA1，WNA2A ，WNA2B ，WNA2C には以下の関係が必要になる。
WNA1＝WNA2A ＋WNA2B ＋WNA2C … … （１０）
また、PMOSトランジスタTPM1に対するPMOSトランジスタTPM2A の駆動力の比とNMOSトランジスタTNA1に対するNMOSトランジスタTNA2A の駆動力の比を等しくし、PMOSトランジスタTPM1に対するPMOSトランジスタTPM2B の駆動力の比とNMOSトランジスタTNA1に対するNMOSトランジスタTNA2B の駆動力の比を等しくし、かつPMOSトランジスタTPM1に対するPMOSトランジスタTPM2C の駆動力の比とNMOSトランジスタTNA1に対するNMOSトランジスタTNA2C の駆動力の比を等しくすると、カレントミラー回路の動作点のずれがなくなるため、ヒステリシスを持たない綺麗な回路特性が得られて好ましい。すなわち、PMOSトランジスタTPM1，TPM2A ，TPM2B ，TPM2C の駆動力DPM1，DPM2A ，DPM2B ，DPM2C 及びNMOSトランジスタTNA1，TNA2A ，TNA2B ，TNA2C の駆動力DNA1，DNA2A ，DNA2B ，DNA2C には以下の関係が必要になる。
DPM2A /DPM1＝DNA2A /DNA1 … … （１１）
DPM2B /DPM1＝DNA2B /DNA1 … … （１２）
DPM2C /DPM1＝DNA2C /DNA1 … … （１３）
図９は、本実施形態の外部入力信号受信回路の要部の電位変化を示す波形図であり、外部入力信号IN、カレントミラー型差動増幅器6-1 の出力信号OUTn、インバータ6-2 の出力信号OUTpと共にノードGP、COM の電位、PMOSトランジスタTPM2B ，TPM2C のドレイン端子のノードであるノードFBN ，FBP の電位及び固定電位VREFを併せて示している。外部入力信号INは一般的には外部I/O 電圧の間をフルスウィングせず、図９は内部電源電圧VDD が外部I/O 電圧よりも大きい場合の例を示している。
本実施形態の外部入力信号受信回路の動作は基本的には第５の実施形態と同様であるが、PMOSトランジスタTPM2を３個のPMOSトランジスタTPM2A ，TPM2B ，TPM2C に分割し、ノードFBN 及びノードFBP を出力信号OUTnのノードから分離しているため、図９に示すようにノードFBN 及びノードFBP の電位が出力信号OUTnの電位よりも先に遷移する。
本実施形態によれば、従来の外部入力信号受信回路と比べて、外部入力信号INの立ち上がり時と立ち下がり時で出力信号の遷移時間差をより少なくすることができる。
また、PMOSトランジスタTPM1に対するPMOSトランジスタTPM2A の駆動力の比とNMOSトランジスタTNA1に対するNMOSトランジスタTNA2A の駆動力の比を等しくし、PMOSトランジスタTPM1に対するPMOSトランジスタTPM2B の駆動力の比とNMOSトランジスタTNA1に対するNMOSトランジスタTNA2B の駆動力の比を等しく、かつPMOSトランジスタTPM1に対するPMOSトランジスタTPM2C の駆動力の比とNMOSトランジスタTNA1に対するNMOSトランジスタTNA2C の駆動力の比を等しくすると、カレントミラー回路の動作点のずれがなくなるため、ヒステリシスを持たない綺麗な回路特性が得られて好ましい。
なお、本実施形態においても、第５の実施形態の場合と同様に、第１の電源ノードとノードGPとの間に挿入される３個のPMOSトランジスタTPK1，TPK2，TPK3の接続の順番を変更してもよい。さらに、第１の実施形態の場合と同様に、カレントミラー回路をNMOSトランジスタで構成し、差動対をPMOSトランジスタで構成するように回路を変更してもよい。
図１０は、本発明の半導体集積回路が適用されるSSD (Solid State Drive)の一構成例を示すブロック図である。SSD は、例えばNAND型フラッシュメモリを用いて構成され、ハードディスク装置の代替として開発されている。SSD 100 は、ATA インタフェース（ATA I/F）11などのメモリ接続インタフェースを介してパーソナルコンピュータあるいはＣＰＵコアなどのホスト装置（以下、ホストと略す）12と接続され、ホスト12の外部メモリとして機能する。また、SSD 100 は、RS232Cインタフェース（RS232C I/F）などの通信インタフェース13を介して、デバッグ用／製造検査用機器200 との間でデータを送受信することができる。
SSD 100 は、不揮発性半導体メモリとしてのNAND型フラッシュメモリ（以下、NANDメモリと略す）14と、コントローラとしてのドライブ制御回路15と、揮発性半導体メモリとしてのDRAM20と、電源回路16と、状態表示用のLED 17と、ドライブ内部の温度を検出する温度センサ18と、フューズ19とを備えている。
電源回路16は、ホスト12側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をSSD 100 内の各回路に供給する。また、電源回路16は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路15に供給する。
フューズ19は、ホスト12側の電源回路とSSD 100 内部の電源回路16との間に設けられている。外部電源回路から過電流が供給された場合、フューズ19が切断され、内部回路の誤動作を防止する。
NANDメモリ14は、例えば４並列動作を行う４つの並列動作要素14ａ〜14ｄを有し、４つの並列動作要素14ａ〜14ｄは、４つのチャネル（ch0 〜ch3 ）によってドライブ制御回路15に接続されている。各並列動作要素14ａ〜14ｄは、バンクインターリーブが可能な複数のバンクによって構成されている。すなわち、各並列動作要素は、例えば４バンク（Bank0 〜Bank3 ）によって構成されており、各バンクは、複数のNANDメモリチップ、例えば２つのメモリチップ（Chip0 、Chip1 ）により構成されている。
各メモリチップは、例えば、それぞれ複数の物理ブロックを含むプレーン０、プレーン１の２つの領域（District）に分割されている。プレーン０およびプレーン１は、互いに独立した周辺回路（例えば、ロウデコーダ、カラムデコーダ、ページバッファ、データキャッシュ等）を備えており、倍速モードを使用することにより、同時に消去／書き込み／読み出しを行うことが可能である。
このように、NANDメモリ14の各NANDメモリチップは、複数のチャネルによる並列動作、複数のバンクによるバンクインターリーブ動作、同一バンク内の複数チップのインターリーブ動作、複数のプレーンを用いた倍速モードによる並列動作が可能である。なお、各メモリチップは、２つ以上の複数のプレーンに分割された構成であってもよいし、あるいは、全く分割されていなくてもよい。
DRAM20は、ホスト12とNANDメモリ14との間で、データ転送用キャッシュ及び作業領域用メモリなどとして機能する。DRAM20の作業領域用メモリに記憶される内容は、例えばNANDメモリ14に記憶されている各種管理テーブルが、起動時などに展開されたマスターテーブル（スナップショット）、あるいは管理テーブルの変更差分であるログ情報などがある。
なお、DRAM20の代わりに、FeRAM （Ferroelectric Random Access Memory）、MRAM （Magnetoresistive Random Access Memory）、PRAM （Phase change Random Access Memory）などの不揮発性ランダムアクセスメモリを使用することも可能である。不揮発性ランダムアクセスメモリを利用する場合、電源切断時に各種管理テーブルなどをNANDメモリ14に退避させる動作の一部又は全部を省略することができる。
ドライブ制御回路15は、ホスト12とNANDメモリ14との間でDRAM20を介してデータ転送制御を行うとともに、SSD 100 内の各構成要素を制御する。また、ドライブ制御回路15は、状態表示用LED 17にステータス表示用信号を供給するとともに、電源回路16からのパワーオンリセット信号を受けて、リセット信号およびクロック信号をドライブ制御回路15内及びSSD 100 内の各部に供給する機能も有している。
各NANDメモリチップは、データ消去の単位である物理ブロックを複数配列して構成されている。
図１１は、図１０に示す１つのNANDメモリチップに含まれるNAND型フラッシュメモリの一例を示す機能ブロック図である。
メモリセルアレイ201 は、複数のビット線と複数のワード線と共通ソース線を含み、例えばEEPROMセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ201 には、ビット線を制御するためのビット制御回路202 とワード線制御回路206 が接続されている。
ビット線制御回路202 は、ビット線を介してメモリセルアレイ201 中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ201 中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ201 中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路202 には、カラムデコーダ203 、データ入出力バッファ204 が接続されている。
ビット線制御回路202 内のデータ記憶回路はカラムデコーダ203 によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ204 を介してデータ入出力回路205 から外部へ出力される。データ入出力回路205 は、メモリチップ外部のドライブ制御回路15に接続される。
ドライブ制御回路15は、データ入出力回路205 から出力されたデータを受ける。さらに、ドライブ制御回路15は、NAND型フラッシュメモリの動作を制御する各種コマンドCMD 、アドレスADD 、及びデータDTを出力する。ドライブ制御回路15からデータ入出力回路205 に入力された書き込みデータは、データ入出力バッファ204 を介して、カラムデコーダ203 によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路207 に供給される。
ワード線制御回路206 は、メモリセルアレイ201 に接続されている。このワード線制御回路206 は、メモリセルアレイ210 中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
メモリセルアレイ201 、ビット線制御回路202 、カラムデコーダ203 、データ入出力バッファ204 、及びワード線制御回路206 は、制御信号及び制御電圧発生回路207 に接続され、この制御信号及び制御電圧発生回路207 によって制御される。
制御信号及び制御電圧発生回路207 は、制御信号入力回路208 に接続され、ドライブ制御回路４から制御信号入力回路208 を介して入力されるALE （アドレス・ラッチ・イネーブル）、CLE （コマンド・ラッチ・イネーブル）、WE（ライト・イネーブル）などの各種制御信号、及びドライブ制御回路15からデータ入出力回路205 及びデータ入出力バッファ204 を介して入力されるコマンドCMD によって制御される。
この制御信号及び制御電圧発生回路207 は、データの書き込み時にワード線やビット線の電圧を発生するとともに、ウェルに供給される電圧を発生する。制御信号及び制御電圧発生回路207 は、例えばチャージポンプ回路のような昇圧回路を含み、プログラム電圧や読み出し電圧、消去電圧を生成可能とされている。
さらに、制御信号及び制御電圧発生回路207 は、読み出し電圧のレベルを変更可能とされている。すなわち、制御信号及び制御電圧発生回路207 は、制御信号入力回路208 を介して入力される各種制御信号、データ入出力回路205 及びデータ入出力バッファ204 を介して入力されるコマンドCMD を受けて、読み出し動作時にワード線に印加する電圧を＋方向、または−方向にシフトさせる機能を有している。
ビット線制御回路202 、カラムデコーダ203 、ワード線制御回路206 、制御信号及び制御電圧発生回路207 は書き込み回路、及び読み出し回路を構成している。
メモリセルアレイ201 は、本体データを格納するための記憶領域に加えて、ECC (Error Correction Code)を記憶する記憶領域201bを有している。
先に説明した第１乃至第６の実施形態の外部入力信号受信回路は、図１１に示すNANDメモリチップのデータ入出力回路205 及び制御信号入力回路208 内に設けられ、チップ外部から入力されるデータや制御信号を外部入力信号として受信する。
図１２は、図１０に示す１つのNANDメモリチップに含まれる１個の物理ブロックの構成例を示す回路図である。各物理ブロックは、Ｘ方向に沿って順に配列された（ｐ＋１）個のNANDストリングを備えている（ｐは、０以上の整数）。各NANDストリングに含まれる選択トランジスタST1 は、ドレインがビット線BL0 〜BLp に接続され、ゲートが選択ゲート線SGD に共通接続されている。また、選択トランジスタST2 は、ソースがソース線SLに共通接続され、ゲートが選択ゲート線SGS に共通接続されている。
各メモリセルトランジスタ（メモリセルとも言う）MTは、半導体基板上に形成された積層ゲート構造を備えたMOSFET（Metal Oxide Semiconductor Field Effect Transistor）により構成されている。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタMTは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタMTは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
また、メモリセルトランジスタMTは、浮遊ゲート電極を有する構造に限らず、MONOS （Metal-Oxide-Nitride-Oxide-Silicon）型など、電荷蓄積層としての窒化膜界面に電子をトラップさせることにより閾値電圧が調整可能な構造であってもよい。MONOS 構造のメモリセルトランジスタMTについても同様に、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
各NANDストリングにおいて、（ｑ＋１）個のメモリセルトランジスタMTは、選択トランジスタST1 のソースと選択トランジスタST2 のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタMTは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
各NANDストリングにおいて、最もドレイン側に位置するメモリセルトランジスタMTから順に、制御ゲート電極がワード線WL0 〜WLq にそれぞれ接続されている。従って、ワード線WL0 に接続されたメモリセルトランジスタMTのドレインは選択トランジスタST1 のソースに接続され、ワード線WLq に接続されたメモリセルトランジスタMTのソースは選択トランジスタST2 のドレインに接続されている。
ワード線WL0 〜WLq は、物理ブロック内のNANDストリング間で、メモリセルトランジスタMTの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタMTの制御ゲート電極は、同一のワード線WLに接続される。この同一のワード線WLに接続される（ｐ＋１）個のメモリセルトランジスタMTは１ページ（物理ページ）として取り扱われ、この物理ページごとにデータの書き込みおよびデータの読み出しが行われる。
また、ビット線BL0 〜BLp は、ブロック間で、選択トランジスタST1 のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるNANDストリングは、同一のビット線BLに接続される。
1-1 ，2-1 ，3-1 ，4-1 ，5-1 ，6-1 …カレントミラー型差動増幅器、1-2 ，2-2 ，3-2 ，4-2 ，5-2 ，6-2 …インバータ、TPM1，TPM1，TPM2，TPM2A ，TPM2B ，TPM2C ，TPK1，TPK2…PMOSトランジスタ、TNA1，TNA2，TNA2A ，TNA2B ，TNK1，TNK2…NMOSトランジスタ、TNCS，TNK3…定電流源回路用のNMOSトランジスタ、TPK3…定電流源回路用のPMOSトランジスタ。

Claims (5)

  1. ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、
    ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、
    ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、
    ドレイン端子が前記信号出力端子に接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、
    一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された第１の定電流源回路と、
    ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記第１の定電流源回路の一端との間に挿入され、ゲート端子が前記信号出力ノードに接続された第２チャネルの第５のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第５のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号であって前記信号出力ノードに得られる信号よりも遅延した信号がゲート端子に入力される第２チャネルの第６のトランジスタ
    とを具備することを特徴とする半導体集積回路。
  2. ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、
    ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、
    ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、
    ドレイン端子が前記信号出力ノードに接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、
    一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された定電流源回路と、
    ソース端子が前記第１の電源ノードに接続され、ゲート端子が前記第１のノードに接続された第１チャネルの第５のトランジスタと、
    ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が前記定電流源回路の一端に接続され、ゲート端子に前記第２の外部信号が入力される第２チャネルの第６のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記定電流源回路の一端との間に挿入され、ゲート端子が前記第５及び第６のトランジスタのドレイン端子に接続された第２チャネルの第７のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第７のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号であって前記信号出力ノードに得られる信号よりも遅延した信号がゲート端子に入力される第２チャネルの第８のトランジスタ
    とを具備することを特徴とする半導体集積回路。
  3. ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、
    ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、
    ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、
    ドレイン端子が前記信号出力ノードに接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、
    一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された第１の定電流源回路と、
    ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記第２の電源ノードとの間に挿入され、ゲート端子が前記信号出力ノードに接続された第２チャネルの第５のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第５のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号であって前記信号出力ノードに得られる信号よりも遅延した信号がゲート端子に入力される第２チャネルの第６のトランジスタ
    とを具備することを特徴とする半導体集積回路。
  4. ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、
    ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、
    ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、
    ドレイン端子が前記信号出力ノードに接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、
    一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された定電流源回路と、
    ソース端子が前記第１の電源ノードに接続され、ゲート端子が前記第１のノードに接続された第１チャネルの第５のトランジスタと、
    ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が前記定電流源回路の一端に接続され、ゲート端子に前記第２の外部信号が入力される第２チャネルの第６のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記第２の電源ノードとの間に挿入され、ゲート端子が前記第５及び第６のトランジスタのドレイン端子に接続された第２チャネルの第７のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第７のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号であって前記信号出力ノードに得られる信号よりも遅延した信号がゲート端子に入力される第２チャネルの第８のトランジスタ
    とを具備することを特徴とする半導体集積回路。
  5. ソース端子が第１の電源ノードに接続され、ゲート端子及びドレイン端子が第１のノードに接続された第１チャネルの第１のトランジスタと、
    ソース端子が前記第１の電源ノードに接続され、ドレイン端子が信号出力ノードに接続され、ゲート端子が前記第１のノードに接続され、前記第１のトランジスタと共にカレントミラー回路を構成する第１チャネルの第２のトランジスタと、
    ドレイン端子が前記第１のトランジスタのドレイン端子に接続され、ゲート端子に第１の外部信号が入力される第２チャネルの第３のトランジスタと、
    ドレイン端子が前記信号出力ノードに接続され、ソース端子が前記第３のトランジスタのソース端子に接続され、ゲート端子に第２の外部信号が入力され、前記第３のトランジスタと共に差動対を構成する第２チャネルの第４のトランジスタと、
    一端が前記第３及び第４のトランジスタのソース端子に接続され、他端が第２の電源ノードに接続された定電流源回路と、
    ソース端子が前記第１の電源ノードに接続され、ゲート端子が前記第１のノードに接続された第１チャネルの第５のトランジスタと、
    ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が前記定電流源回路の一端に接続され、ゲート端子に前記第２の外部信号が入力される第２チャネルの第６のトランジスタと、
    ソース端子が前記第１の電源ノードに接続され、ゲート端子が前記第１のノードに接続された第１チャネルの第７のトランジスタと、
    ドレイン端子が前記第７のトランジスタのドレイン端子に接続され、ソース端子が前記定電流源回路の一端に接続され、ゲート端子に前記第２の外部信号が入力される第２チャネルの第８のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記定電流源回路の一端との間に挿入され、ゲート端子が前記第５及び第６のトランジスタのドレイン端子に接続された第２チャネルの第９のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第９のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号であって前記信号出力ノードに得られる信号よりも遅延した信号がゲート端子に入力される第２チャネルの第１０のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第１のノードと前記第１の電源ノードとの間に挿入され、ゲート端子が前記第７及び第８のトランジスタのドレイン端子に接続された第１チャネルの第１１のトランジスタと、
    ソース端子とドレイン端子の間の電流通路が前記第１１のトランジスタのソース端子とドレイン端子の間の電流通路に対して直列に挿入され、前記信号出力ノードに得られる信号とは逆の論理の信号であって前記信号出力ノードに得られる信号よりも遅延した信号がゲート端子に入力される第１チャネルの第１２のトランジスタと
    を具備することを特徴とする半導体集積回路。
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