JP2006351172A - 連結ノードのカップリング電圧の上昇を緩和する不揮発性半導体メモリ装置のレイアウト - Google Patents

連結ノードのカップリング電圧の上昇を緩和する不揮発性半導体メモリ装置のレイアウト Download PDF

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Abstract

【課題】カップリングによる電圧の上昇を低減させる不揮発性半導体メモリ装置のレイアウトを提供する。
【解決手段】本発明の不揮発性半導体メモリ装置のレイアウトは、左右方向に隣り合って配置される第１および第２レイアウトグループを含む。前記第１および第２レイアウトグループそれぞれは、多数のページバッファと、多数の分離素子と、多数の連結ノードと、多数のビットラインとを備える。前記特定のページバッファに対して最も遠い距離に位置する前記分離素子に対応する前記連結ノードは、最も下方に配置されるページバッファに連結される。隣接するビットラインのキャパシタンスにカップリングされる連結ノードのキャパシタンスの比を大幅増加させる。したがって、カップリングによる連結ノードの電圧の上昇を低減する。これにより、連結ノードに連結される遮断素子が破壊される危険が減少する。
【選択図】図２

Description

本発明は、半導体メモリ装置のレイアウトに係り、特に、不揮発性半導体メモリ装置のビットラインとページバッファの方法によるレイアウトに関する。
一般に、不揮発性半導体メモリ装置は、選択されるメモリセルへ／から入出力されるデータをラッチするページバッファを内蔵する。このようなページバッファは、連結ノードとビットラインを介して、それぞれに対応するメモリセルと電気的に連結される。
図１は従来の不揮発性半導体メモリ装置のレイアウトを示す図である。ページバッファＰＢ１〜ＰＢ４、ＰＢ５〜ＰＢ８は、図１に示すように、それぞれ４つずつ積層されて配置される。各ページバッファＰＢ１〜ＰＢ４、ＰＢ５〜ＰＢ８には、自分のセンシング端子ＮＳＥＮ１〜ＮＳＥＮ４、ＮＳＥＮ５〜ＮＳＥＮ８と連結ノードＮＣＮ１〜ＮＣＮ４、ＮＣＮ５〜ＮＣＮ８間の連結を制御する遮断素子ＴＣ１〜ＴＣ４、ＴＣ５〜ＴＣ８が含まれる。各ページバッファＰＢ１〜ＰＢ４、ＰＢ５〜ＰＢ８による連結ノードＮＣＮ１〜ＮＣＮ４、ＮＣＮ５〜ＮＣＮ８およびビットラインＢＬｅ１／Ｂｌｏ１〜ＢＬｅ４／ＢＬｏ４、ＢＬｅ５／ＢＬｏ５〜ＢＬｅ８／ＢＬｏ８は、分離素子ＤＴｅ１／ＤＴｏ１〜ＤＴｅ４／ＤＴｏ４、ＤＴｅ５／ＤＴｏ５〜ＤＴｅ８／ＤＴｏ８を介して連結が制御される。この際、ページバッファＰＢ４のビットラインＢＬｏ４とページバッファＰＢ５の連結ノードＮＣＮ５とが隣接して配置される。
一方、ビットラインのキャパシタンスは、連結ノードのキャパシタンスに比べて、相対的に非常に大きい値を持つ。したがって、不揮発性半導体メモリ装置の動作の際に、特にビットラインが２０Ｖ程度の高電圧レベルに上昇する消去動作の際に、ビットラインに隣接する連結ノードも所定の電圧幅に上昇する。この際、ビットラインにカップリングされる連結ノードがあまり高い電圧に上昇する場合、低電圧のブレークダウン(break down)電圧を持つ遮断素子が破壊されるおそれがある。よって、不揮発性半導体メモリ装置のレイアウトの際に、ビットラインにカップリングされる連結ノードがあまり高い電圧レベルに上昇することを防止するようにすることが非常に重要な課題である。
ところが、図１のレイアウトでは、互いにカップリングされるビットラインＢＬｏ４と連結ノードＮＣＮ５のキャパシタンスを比較すると、連結ノードＮＣＮ５に対応するページバッファＰＢ５は、最も上方に配置される。よって、前記連結ノードＮＣＮ５のキャパシタンスは、相対的に小さい値を持つ。このため、図１のレイアウトによる不揮発性半導体メモリ装置における連結ノードＮＣＮ５の電圧は、消去動作の際に前記ビットラインＢＬｏ４にカップリングされて高い電圧に上昇する。その結果、低電圧のブレークダウン電圧を持つ遮断素子ＴＣ５が破壊されるおそれがあるという問題点を持つ。
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、隣接するビットラインのキャパシタンスにカップリングされる連結ノードのキャパシタンスの比を大きくして、カップリングによる電圧の上昇を低減させる不揮発性半導体メモリ装置のレイアウトを提供することにある。
上記課題を解決するために、本発明のある観点によれば、不揮発性半導体メモリ装置のレイアウトが提供される。本発明の不揮発性半導体メモリ装置のレイアウトは、左右方向に隣り合って配置される第１および第２レイアウトグループを含む。前記第１および第２レイアウトグループそれぞれは、上下方向に積層されて配置される多数のページバッファと、それぞれの前記ページバッファに対応して前記ページバッファの上部に配置され、特定の前記ページバッファに対して順次的な距離上に位置する多数の分離素子と、対応する前記ページバッファと前記分離素子とを連結する多数の連結ノードと、それぞれの前記分離素子に連結され、前記それぞれの連結ノードと反対の方向に延長される多数のビットラインとを備える。前記特定のページバッファに対して最も遠い距離に位置する前記分離素子に対応する前記連結ノードは、最も下方に配置されるページバッファに連結される。
上述した本発明の不揮発性半導体メモリ装置のレイアウトによれば、隣接するビットラインのキャパシタンスにカップリングされる連結ノードのキャパシタンスの比を大幅増加させる。したがって、本発明の不揮発性半導体メモリ装置のレイアウトによれば、カップリングによる連結ノードの電圧の上昇を低減する。これにより、連結ノードに連結される遮断素子が破壊される危険が減少する。
本発明と本発明の動作上の利点および本発明の実施形態によって達成される目的を十分理解するためには、本発明の好適な実施形態を例示する添付図面および添付図面に記載の内容を参照しなければならない。
以下、添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、各図面において、同一の参照符号は同一の部材を示す。
図２は本発明の一実施形態に係る不揮発性半導体メモリ装置のレイアウトを示す図である。本発明の不揮発性半導体メモリ装置のレイアウトでは、図２に示される第１及び第２レイアウトグループＬＡＹ１、ＬＡＹ２が左右に繰り返し配置される。そして、前記第１及び第２レイアウトグループＬＡＹ１、ＬＡＹ２は、左右方向に隣り合って配置される。
図２を参照すると、前記第１レイアウトグループＬＡＹ１には、４つのページバッファＰＢ１〜ＰＢ４、４対の分離素子ＤＴｅ１／ＤＴｏ１〜ＤＴｅ４／ＤＴｏ４、４つの連結ノードＮＣＮ１〜ＮＣＮ４、および４対のビットラインＢＬｅ１／ＢＬｏ１〜ＢＬｅ４／ＢＬｏ４が示される。
前記ページバッファＰＢ１〜ＰＢ４は、上下方向（Ａ<--->Ａ’）に積層されて配置され、選択されるそれぞれのメモリセル（図示せず）へ／から入出力されるデータをラッチして格納する。図２の実施形態では、ページバッファＰＢ１が最も下方に位置し、ページバッファＰＢ４が最も上方に位置する。
前記４対の分離素子ＤＴｅ１／ＤＴｏ１〜ＤＴｅ４／ＤＴｏ４は、それぞれのページバッファＰＢ１〜ＰＢ４に対応して配置される。この際、前記４対の分離素子ＤＴｅ１／ＤＴｏ１〜ＤＴｅ４／ＤＴｏ４は、前記ページバッファＰＢ４の一面（Ｂ<--->Ｂ’）に対して順次的な距離上に配置される。図２の実施形態では、左から右へ行くほど、分離素子ＤＴｅ１／ＤＴｏ１と前記ページバッファＰＢ４の一面（Ｂ<--->Ｂ’）間の距離は順次短くなる。
前記連結ノードＮＣＮ１〜ＮＣＮ４は、それぞれのページバッファＰＢ１〜ＰＢ４と前記分離素子ＤＴｅ１／ＤＴｏ１〜ＤＴｅ４／ＤＴｏ４とを連結する。図２の本発明の一実施形態に係る不揮発性半導体メモリ装置のレイアウトでは、前記ページバッファＰＢ４の一面（Ｂ<--->Ｂ’）に対して最も遠い距離に位置する前記分離素子ＤＴｅ１／ＤＴｏ１に対応する前記連結ノードＮＣＮ１は、最も下方に配置されるページバッファＰＢ１に連結される。よって、ページバッファＰＢ１と分離素子ＤＴｅ１／ＤＴｏ１とを連結する連結ノードＮＣＮ１が最も長くなる。
そして、前記４対のビットラインＢＬｅ１／ＢＬｏ１〜ＢＬｅ４／ＢＬｏ４は、それぞれの前記分離素子ＤＴｅ１／ＤＴｏ１〜ＤＴｅ４／ＤＴｏ４と連結されるが、前記それぞれの連結ノードＮＣＮ１〜ＮＣＮ４と反対の方向に延長される。
一方、前記第２レイアウトグループＬＡＹ２は、前記第１レイアウトグループＬＡＹ１と同一の配置を持つので、本明細書では、それに対する具体的な記述については省略する。
図３は図２の不揮発性半導体メモリ装置のレイアウトにおいて、一つのページバッファに関連する構成要素の機能を説明するための回路図である。図２に示されるページバッファＰＢ１〜ＰＢ８は、全て、同一の方法で駆動される。前記ページバッファＰＢ１〜ＰＢ８に関連する分離素子ＤＴｅ１／ＤＴｏ１〜ＤＴｅ８／ＤＴｏ８およびビットラインＢＬｅ１／ＢＬｏ１〜ＢＬｅ８／ＢＬｏ８も、全て、同一の方法で駆動される。図３では、各構成要素に対して、参照符号に付加される番号は省略した。ところが、これらが図２の各構成要素にそれぞれ適用できるのは、当業者であれば、容易に理解することができるであろう。
図３にはページバッファＰＢ、分離素子ＤＴｅ、ＤＴｏ、およびビットラインＢＬｅ、ＢＬｏが示される。前記ビットラインＢＬｅ、ＢＬｏには、多数のメモリセル（図示せず）を含むセルストリングＳＴｅ、ＳＴｏが連結される。よって、前記ビットラインＢＬｅ、ＢＬｏには実質的に多数のメモリセルの寄生キャパシタンスが全て作用し、相対的に高い実質的キャパシタンス(capacitance)を持つことになる。
前記ページバッファＰＢは、選択されるメモリセルへ／から入出力されるデータをラッチする。このようなページバッファＰＢは、連結ノードＮＣＮとビットラインＢＬｅ、ＢＬｏを介して、セルストリングＳＴｅ、ＳＴｏの選択メモリセルに電気的に連結される。前記ページバッファＰＢには遮断素子ＴＣが含まれる。前記遮断素子ＴＣは、前記ページバッファＰＢのセンシング端子ＮＳＥＮと前記連結ノードＮＣＮとの連結を制御する。好ましくは、前記遮断素子ＴＣは、遮断制御信号ＢＬＳＨＦに応答して制御されるＭＯＳトランジスタである。
前記分離素子ＤＴｅ、ＤＴｏは、前記連結ノードＮＣＮと前記ビットラインＢＬｅ、ＢＬｏ間の連結を制御する。好ましくは、ビットライン選択信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏに応答して制御されるＭＯＳトランジスタである。
一方、本発明の不揮発性半導体メモリ装置における駆動の際に、前記連結ノードＮＣＮは、前記遮断素子ＴＣと前記分離素子ＤＴｅ、ＤＴｏによってビットラインＢＬｅ、ＢＬｏおよびページバッファＰＢのセンシング端子ＮＳＥＮと電気的に分離できる。すなわち、不揮発性半導体メモリ装置の消去動作の際に、遮断制御信号ＢＬＳＨＦおよび前記ビットライン選択信号ＢＬＳＬＴｅ、ＢＬＳＬＴｏが全て「Ｌ」になる場合が発生する。この際、遮断素子ＴＣおよび前記分離素子ＤＴｅ、ＤＴｏが全て「オフ」になる。そして、前記連結ノードＮＣＮはフロート(floating)される。このように、フロートされた前記連結ノードＮＣＮが隣接ビットラインなどによってカップリングできるのは、従来の技術と関連して記述したとおりである。
再び図２を参照して、第１レイアウトグループＬＡＹ１のビットラインＢＬｏ４に隣接して配置される第２レイアウトグループＬＡＹ２の連結ノードＮＣＮ５のキャパシタンスを考察する。
図２の第２レイアウトグループＬＡＹ２の連結ノードＮＣＮ５は、最も上方に配置される分離素子ＤＴｅ５／ＤＴｏ５と、最も下方に配置されるページバッファＰＢ５とを連結する。したがって、図２の連結ノードＮＣＮ５の長さは、図１に示される従来の技術に係る不揮発性半導体メモリ装置における連結ノードＮＣＮ５に比べて著しく増加する。これにより、図２の連結ノードＮＣＮ５のキャパシタンスも、図１の連結ノードＮＣＮ５に比べて著しく増加する。
この際、ビットラインＢＬｏ４の長さも前記連結ノードＮＣＮ５の増加幅分だけ増加する。ところが、前記ビットラインＢＬｏ４の長さは、前記連結ノードＮＣＮ５の長さに比べて相当長い。よって、前記ビットラインＢＬｏ４の長さの増加による影響は相当小さい。
結果的に、図２に示される本発明の不揮発性半導体メモリ装置によれば、ビットラインＢＬｏ４のキャパシタンスに対する連結ノードＮＣＮ５のキャパシタンスの比が著しく増加する。これにより、ビットラインＢＬｏ４にカップリングされて上昇する連結ノードＮＣＮ５の電圧は著しく低減する。
図４は本発明の他の一実施形態に係る不揮発性半導体メモリ装置のレイアウトを示す図である。図４のレイアウトは、図２のレイアウトとほぼ同一である。但し、図２のレイアウトにおける連結ノードの長さが左から右に行くほど長くなるように配置されるが、これに対し、図４のレイアウトにおける連結ノードの長さは右から左に行くほど長くなるように配置されるということが異なるだけである。
そして、図４の不揮発性半導体メモリ装置のレイアウトによる効果は、図２に関連する技術を参照して、当業者であれば容易に理解することができるので、本明細書では、それについての具体的な記述は省略する。
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、これらの実施形態は例示的なものに過ぎず、当該技術分野における通常の知識を有する者であれば、各種の変更例または均等な他の実施形態に想到し得ることは明らかである。例えば、本明細書の図３の回路図と図２および図４のレイアウトでは、一つのページバッファに２本のビットライン、すなわち偶数ビットラインと奇数ビットラインが連結される構造の実施形態が図示、記述された。ところが、本発明の技術的思想は、一つのページバッファに１本のビットラインが連結される構造を持つ不揮発性半導体メモリ装置においても具現できるのは、当業者には自明な事実である。したがって、本発明の真正な技術的な保護範囲は、特許請求の範囲の技術的思想によって定められるべきである。
本発明は、隣接するビットラインのキャパシタンスにカップリングされる連結ノードのキャパシタンスの比を大幅増加させるものであって、不揮発性半導体メモリ装置に適用できる。
従来の不揮発性半導体メモリ装置のレイアウトを示す図である。 本発明の一実施形態に係る不揮発性半導体メモリ装置のレイアウトを示す図である。 図２の不揮発性半導体メモリ装置のレイアウトにおいて、一つのページバッファに関連する構成要素の機能を説明するための回路図である。 本発明の他の一実施形態に係る不揮発性半導体メモリ装置のレイアウトを示す図である。
符号の説明
ＢＬｅ、ＢＬｏ ビットライン
ＤＴｅ、ＤＴｏ 分離素子
ＴＣ 遮断素子
ＰＢ ページバッファ
ＮＣＮ 連結ノード
ＮＳＥＮ センシング端子

Claims (6)

  1. 左右方向に隣り合って配置される第１および第２レイアウトグループを含む不揮発性半導体メモリ装置のレイアウトにおいて、
    前記第１および第２レイアウトグループそれぞれは、
    上下方向に積層されて配置される多数のページバッファと、
    それぞれの前記ページバッファに対応して前記ページバッファの上部に配置され、特定の前記ページバッファに対して順次的な距離上に配置される多数の分離素子と、
    対応する前記ページバッファと前記分離素子とを連結する多数の連結ノードと、
    それぞれの前記分離素子と連結され、前記それぞれの連結ノードと反対の方向に延長される多数のビットラインとを備え、
    前記特定のページバッファに対して最も遠い距離に位置する前記分離素子に対応する前記連結ノードは、最も下方に配置されるページバッファに連結されることを特徴とする、不揮発性半導体メモリ装置のレイアウト。
  2. それぞれの連結ノードは、
    ２つの前記分離素子と連結され、前記２つの分離素子を介して２本のビットラインに対応することを特徴とする、請求項１に記載の不揮発性半導体メモリ装置のレイアウト。
  3. ページバッファそれぞれは、自分のセンシング端子と対応する連結ノードとを電気的に分離させる遮断素子を含むことを特徴とする、請求項１に記載の不揮発性半導体メモリ装置のレイアウト。
  4. 上下方向に積層されて配置される第１及び第２ページバッファと、
    それぞれの前記ページバッファに対応して前記ページバッファの上部に配置され、前記第２ページバッファに対して相異なる距離上に配置される前記第１及び第２分離素子と、
    対応する前記ページバッファと前記分離素子とを連結する第１および第２連結ノードと、
    それぞれの前記分離素子に連結され、前記それぞれの連結ノードと反対の方向に延長される第１及び第２ビットラインとを備え、
    前記第１分離素子は、前記第２分離素子より上方に位置し、
    前記第１ページバッファは、前記第２ページバッファの下方に位置することを特徴とする、不揮発性半導体メモリ装置のレイアウト。
  5. それぞれの連結ノードは、２つの前記分離素子と連結され、前記２つの分離素子を介して２本のビットラインに対応することを特徴とする、請求項４に記載の不揮発性半導体メモリ装置のレイアウト。
  6. 第１及び第２ページバッファそれぞれは、自分のセンシング端子と対応する連結ノードとを電気的に分離させる遮断素子を含むことを特徴とする、請求項４に記載の不揮発性半導体メモリ装置のレイアウト。
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