KR100588051B1 - Ｅｅｐｒｏｍ 및 ｅｅｐｒｏｍ 제조 방법 - Google Patents

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가타다미츠타카
무라모토히데토시
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가부시키가이샤 덴소
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Abstract

EEPROM의 메모리 트랜지스터는 터널막(6)과 채널 영역(12)의 전체를 덮고, 채널 영역(12)과 매설층 사이의 영역은 덮지 않는 형상으로 이루어진 플로팅 게이트 전극(floating gate electrode)(8)을 포함한다. 또한 제어 게이트 전극(13)은 터널막(6) 상측에서는 플로팅 게이트 전극 보다 넓을 폭을 갖고, 채널 영역(12) 상측에서는 플로팅 게이트 전극(8) 보다 좁은 폭을 갖는 형상으로 플로팅 게이트 전극(8)상의 층간 절연막(11)상에 형성된다.
메모리, 트랜지스터, 터널막, 채널영역, 플로팅 게이트, 층간 절연막, 터널효과

Description

ＥＥＰＲＯＭ 및 ＥＥＰＲＯＭ 제조 방법{EEPROM AND EEPROM MANUFACTURING METHOD}
도1은 본 발명의 제1 실시예의 EEPROM의 평면도.
도2는 도1에서의 선분(II-II)을 따라 취해진 단면도.
도3은 도1에서의 선분(III-III)을 따라 취해진 단면도.
도4a 내지 도4d는 바람직한 제1 실시예의 EEPROM의 제조 단계를 나타내는, 도1에서의 선분(II-II)를 따라 취해진 단면도.
도5a 내지 도5c는 도4d 이후의 제조 단계를 나타내는 도면.
도6a 내지 도6c는 도5c 이후의 제조 단계를 나타내는 도면.
도7a 내지 도7d는 바람직한 제1 실시예의 EEPROM의 제조 단계를 나타내는, 도1에서의 선분(III-III)을 따라 취해진 단면도.
도8a 내지 도8d는 도7d 이후의 제조 단계를 나타내는 도면.
도9는 본 발명의 바람직한 제2 실시예의 EEPROM의 평면도.
도10은 도9에서의 선분(X-X)을 따라 취해진 단면도.
도11a 및 도11b는 바람직한 제2 실시예의 EEPROM의 제조 단계를 나타내는, 도9에서의 선분(X-X)을 따라 취해진 단면도.
도12a 내지 도12c는 도11b 이후의 제조 단계를 나타내는 도면.
도13은 본 발명의 바람직한 제3 실시예의 EEPROM의 평면도.
도14는 도13에서의 선분(XIV-XIV)을 따라 취해진 단면도.
도15a 및 도15b는 바람직한 제3 실시예의 EEPROM의 제조 단계를 나타내는, 도13에서의 선분(XIV-XIV)을 따라 취해진 단면도.
도16a 내지 도16c는 도15b 이후의 제조 단계를 나타내는 도면.
도17는 도14에 나타낸 바람직한 제3실시예의 구조를 갖는 EEPROM과 도20에 나타낸 종래 기술의 구조를 갖는 EEPROM에 있어서, 소거시의 정상 전류(steady current) TDDB 측정(포지티브 게이트 바이어스) 결과를 나타내는 그래프.
도18은 도14에 나타낸 바람직한 제3실시예의 구조를 갖는 EEPROM과 도20에 나타낸 종래 기술의 구조를 갖는 EEPROM에 있어서, 기록시의 정상 전류 TDDB 측정(포지티브 게이트 바이어스) 결과를 나타내는 그래프.
도19는 종래의 EEPROM의 제1 예를 나타내는 단면도.
도20은 종래의 EEPROM의 제2 예를 나타내는 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1: P형 반도체 기판 2: 소자 분리를 위한 두꺼운 산화막
3: N+형 층 4:게이트 산화막
5: 터널막 형성 영역 6: 터널막
7: 선택 트랜지스터의 게이트 영역
8: 메모리 트랜지스터의 플로팅 게이트 전극
9: 선택 트랜지스터의 드레인측 N-형 전계 완화층
10: 메모리 트랜지스터의 드레인측 N-형 전계 완화층
11: 층간 절연층 12: 메모리 트랜지스터의 채널 영역
13: 제2층 폴리실리콘에 형성된 제어 게이트 전극
14: 선택 트랜지스터의 N-/N+형 이중 확산 드레인층
15: 메모리 트랜지스터의 N+형 소스층
16: 메모리 트랜지스터의 N+형 소스 인출층
본 발명은 전기적으로 프로그램 가능하고, 전기적으로 소거 가능한 플로팅 게이트형(floating gate type) 비휘발성 메모리 장치에 관한 것으로, 특히 파울러 노르드헤임 터널 효과(Fowler Nordheim tunnel effect)를 이용하여 겹쳐쓰기(overwriting)가 수행되는 EEPROM(Electrically Erasable Programmable Read Only Memory)에 관한 것이다.
종래에 기술에 관련된 EEPROM의 구조가 도19에 도시된다. 도19에 나타낸 EEPROM은 메모리 트랜지스터 및 메모리의 겹쳐쓰기 및 판독시에 이 메모리 트랜지스터를 선택하는 선택 트랜지스터를 포함한다.
메모리 트랜지스터의 영역에서, 드레인 영역에 대응하는 매설된 N-형 층(32) 및 N+-형 소스층(42)이 반도체 기판(31)의 표층에 형성된다. 또한, 게이트 산화막(33)은 반도체 기판의 표면에 형성되고, 터널막(34)은 매설된 N-형 층(32) 위에 형성된다. 플로팅 게이트 전극(35), 층간 절연막(36) 및 제어 게이트 전극(37)은 터널막(34)상으로부터, 매설된 N-형 층(32)과 소스층(42) 사이의 영역상으로 연장하여 형성된다.
선택 트랜지스터의 영역에서, 게이트 전극(38)은 반도체 기판(31)상의 게이트 산화막(33)상에 형성된다. 또한, 반도체 기판(31)의 표층내의 게이트 전극(38)의 양측에는, N+-형 소스층(41), 드레인측 전계 완화층(drain side field moderating layer)(39) 및 N+-형 드레인층(40)이 형성된다.
이런 종류의 구성을 갖는 EEPROM에서, 메모리 트랜지스터에는 플로팅 게이트 전극(35)이 형성되기 전에 매설된 N-형 층(32)이 형성되고, 제어 게이트 전극(37)이 형성된 후 소스층(42)이 형성된다. 이 때문에, 플로팅 게이트 전극(35) 아래의 매설된 N-형 층(32)과 소스층(42) 사이의 채널 영역의 채널 길이는 자체-정렬(self-alignment)적으로 결정되지 않는다. 따라서, 트랜지스터의 특성이 흩어지는 문제점이 발생하였다.
또한, 플로팅 게이트 전극(35) 및 제어 게이트 전극(37)은 메모리 트랜지스터의 매설된 N-형 층(32) 위에 형성된다. 따라서, 매설된 N-형 층(32)과 플로팅 게이트 전극(35)이 겹쳐지는 영역이 크기 때문에, 플로팅 게이트 전극(35)과 드레인 영역 사이의 기생 용량이 크다. 따라서, 겹쳐쓰기 속도가 낮은 문제점이 있었다.
이런 문제점들을 개선하기 위해, 도20에 나타낸 기술 종류가 제안되었다(JP-A-58-115865 및 JP-A-59-205763). 도19에 나타낸 구조와 비교하여, 도20에 나타낸 구조의 EEPROM은 메모리 트랜지스터의 드레인 영역상에서 플로팅 게이트 전극(35)과 제어 게이트 전극(37)을 제거한 구조로 된다. 또한, 드레인측 전계 완화층(43)은 반도체 기판(31)의 표층중 플로팅 게이트 전극(35)과 제어 게이트 전극(37)이 제거된 영역 아래에 형성된다.
이러한 기술에 의하면, 메모리 트랜지스터에서, 플로팅 게이트 전극(35)과 제어 게이트 전극(37)를 마스크로서 이용하여 이온을 주입함으로써, 드레인 영역상의 전계 완화층(43)과 소스층(42)이 자체-정렬을 이용하여 형성될 수 있다. 따라서, 채널 길이의 변동(dispersion)이 억제될 수 있고, 트랜지스터 특성의 변동 정도가 감소될 수 있다. 또한, 도19의 구조에 비교하여, 플로팅 게이트 전극(25)과 드레인 영역이 겹쳐지는 영역이 감소될 수 있기 때문에, 플로팅 게이트 전극(35)과 드레인 전극 사이의 기생 용량이 낮아질 수 있다. 이것에 의해, 겹쳐쓰기 속도가 향상될 수 있다.
그러나, 도 20에 나타낸 기술에서도, 이하와 같은 문제점이 있다. EEPROM 제조 프로세스에 있어서, 플로팅 게이트 전극(35) 및 제어 게이트 전극(37)은 다음과 같이 형성된다. 먼저, 플로팅 게이트 전극(35)을 구성하는 제1 폴리실리콘 층이 터널막(34)과 게이트 산화막(33)상에 형성된다. 이어서, 그 위의 층간 절연막상에, 제어 게이트 전극(37)을 구성하는 제2 폴리실리콘 층이 형성된다. 그 다음, 플로팅 게이트 전극, 층간 절연막(36) 및 제어 게이트 전극(37)이 제1 폴리실리콘 층, 층간 절연층 및 제2 폴리실리콘 층을 동시에 에칭함으로써 형성된다.
즉, 도20에 나타낸 EEPROM의 제조에서, 3개의 층, 즉 제1 폴리실리콘 층, 층간 절연층 및 제2 폴리실리콘 층을 동시에 에칭하는 특수한 가공 단계가 필요하다.
또한, 선택 트랜지스터의 게이트 전극도 제1 폴리실리콘 층(44), 층간 절연층(45), 및 제2 폴리실리콘 층(46)으로 형성된 3층 구조를 갖는다. 따라서, 게이트 전극을 형성하는 제1 폴리실리콘 층과 외부 전극 사이에 전기적인 접속을 얻기 위해서, 층간 절연층(45)과 제1 폴리실리콘 층(44)상의 제2 폴리실리콘 층(46)에 홀(hole)을 형성하기 위한 추가적인 가공 단계가 필요하다는 문제점이 있다.
또한, 도20에 나타낸 바와 같이, 플로팅 게이트 전극(35)과 제어 게이트 전극(37)은 터널막(34)의 일부 영역상에만 형성되고, 상술한 3층 가공시, 터널막(34)이 노출되기 때문에, 터널막(34)에 에칭 데미지가 발생된다. 따라서, 터널막(34)이 악화되고, 장치의 겹쳐쓰기 수명이 저하하는 문제가 발생한다.
또한, 제1 폴리실리콘 층, 층간 절연층 및 제2 폴리실리콘 층인 3개의 층이 동시에 에칭될 때, 층간 절연막의 단면이 노출된다. 상술한 작업으로부터의 에칭 데미지가 이들 노출 단면에 잔존하면, 플로팅 게이트(35)의 전하가 이들 손상된 단면을 통해 누출되기 때문에, 전하의 보존성(holding characteristic)이 악화되는 문제점이 있다.
따라서, 본 발명의 목적은 우수한 EEPROM과 그 제조 방법을 제공하는데 있다. 본 발명의 다른 목적은 겹쳐쓰기 수명의 단축되는 것을 억제할 수 있고, 메모리 트랜지스터 특성의 변동 정도를 감소시키고, 또한 기생 용량을 감소시키면서 전하 보존성이 악화되는 것을 억제할 수 있는 EEPROM 및 그 제조 방법을 제공하는데 있다.
본 발명에 따른 EEPROM의 메모리 트랜지스터는 매설층 및 드레인측 전계 완화층으로 이루어진 드레인 영역을 갖는다. 플로팅 게이트 전극은 드레인측 전계 완화층을 덮지 않도록 형성된다. 그 결과, 드레인 영역과 플로팅 게이트 전극(8)이 겹치는 영역이 작다. 따라서, 플로팅 게이트 전극과 드레인 영역 사이의 기생 용량은 감소될 수 있다.
플로팅 게이트 전극은 드레인 영역과 소스 영역 사이의 채널 길이와 거의 동일한 게이트 길이를 갖도록 형성된다. 이들 드레인 영역 및 소스 영역은 플로팅 게이트 전극을 마스크로서 이용하는 이온 주입에 의해 자체-정렬적으로 형성된다. 그 결과, 채널 길이의 변동 정도가 억제될 수 있고, 따라서 메모리 트랜지스터 특성의 변동 정도가 감소될 수 있다.
또한, 플로팅 게이트는 매설층상의 게이트 절연막에 형성된 터널막을 완전히 덮도록 형성된다. 따라서, 플로팅 게이트 전극을 형성하기 위한 에칭시에, 터널막(6)은 노출되지 않는다. 이것에 의해, 터널막에 에칭 데미지가 부여되는 것이 방지될 수 있다. 즉, 터널막 품질의 악화를 감소시킬 수 있고, 겹쳐쓰기 수명을 증가시킨다.
플로팅 게이트 전극과 제어 게이트 전극 사이에 배치된 층간 절연막은 플로팅 게이트 전극의 상면 및 측면을 덮도록 형성된다. 그 결과, 플로팅 게이트 전극상의 층간 절연막의 단면에는 에칭된 단면이 없다. 따라서, 플로팅 게이트 전극의 전하가 단면을 통해 누출되는 것을 방지할 수 있기 때문에, 양호한 전하 보존성이 획득될 수 있다.
본 발명의 이들 및 기타 특성과 장점은 이하 설명된 설명부와 첨부한 도면을 참조함으로써 보다 명백해질 것이다.
(제1 실시예)
본 발명의 바람직한 제1 실시예의 EEPROM의 평면도를 도1에 나타내고, 도1에서의 선분(II-II)을 따라 취해진 단면도를 도2에 나타내며, 도1에서의 선분(III-III)을 따라 취해진 단면도를 도3에 나타낸다. 도1에서의 해치(hatch)는 상이한 영역을 나타내기 위해 추가되었다.
이 바람직한 실시예의 EEPROM은 메모리 트랜지스터 및 선택 트랜지스터를 갖는다.
도2에 나타낸 바와 같이, 메모리 트랜지스터 영역에서, N-형 매설층(3), N--형 드레인측 전계 완화층(10) 및 N+-형 소스 인출층(leadout layer)(16)이 실리콘으로 이루어진 P-형 반도체 기판(1)의 표층에 형성된다. 터널막(6)은 매설층(3)의 위에 형성되고, 게이트 산화막(4)은 반도체 기판(1)의 나머지 표면상에 형성된다. 플로팅 게이트 전극(8)은 터널막 상부와, 전계 완화층(10)과 N+-형 소스 인출층(16) 사이의 영역 상부에 형성된다. 플로팅 게이트 전극(8)의 하부와, 전계 완화층(10)과 N+-형 소스 인출층(16) 사이의 영역은 채널 영역(12)이다. 제어 게이트 전극(13)은 플로팅 게이트 전극(8)상의 층간 절연막(11)상에 형성된다.
이를 보다 상세히 설명하면, 매설층(3)은 예컨대 1×1018cm-3 또는 그 이상의 불순물 농도를 갖는다. 도2에 나타낸 바와 같이, 터널막(6)은 매설층(3) 위의 산화 게이트 막(4)의 일부분이 제거되어진 곳에 배치된다. 즉, 터널막(6)은 도1에서 좌우방향으로 매설된 폭 보다 좁다. 도1에서, 영역(5)은 터널막(6)이 형성되는 영역이며, 이하 이것을 터널 윈도우(5)라고 언급한다.
터널 윈도우(5)의 개구 면적(opening area)은 비휘발성 메모리에서 겹쳐쓰기 특성을 결정짓는 중요한 구조적 요소이며, 도 3에 나타낸 바와 같이, 본 발명의 바람직한 실시예에서, 도1의 상하 방향으로의 터널 윈도우(5)의 길이는 소자 분리를 위한 두꺼운 산화막(2)에 의해 규정된다. 따라서, 이 구조에서는 터널 윈도우의 면적 변화가 작고, 겹쳐쓰기 특성의 변동 정도가 감소될 수 있다.
플로팅 게이트 전극(8)은 폴리실리콘으로 이루어진다. 도1 및 도2에 나타낸 바와 같이, 터널 윈도우(5)의 상부에서, 플로팅 게이트 전극(8)은 터널 윈도우(5) 보다 넓고, 터널 윈도우(5)를 완전히 덮는다. 전계 완화층(10)의 상측에서, 플로팅 게이트 전극(8)은 전계 완화층(10)과 대면하는 영역에 개구를 가지며, 플로팅 게이트 전극(8)의 형상은 플로팅 게이트 전극이 전계 완화층(10)을 덮지 않도록 되어 있다. 또한, 플로팅 게이트 전극(8) 중, 채널 영역(12) 상측의 단면은 N+-형 소스 인출층(16)과 전계 완화층(10)이 자체-정렬을 이용하여 형성되는 형상을 갖는다. 도1에서는 플로팅 게이트 전극(8)이 사선으로 표시되고, 이 영역 중, 점선으로 표시된 부분은 제어 게이트 전극(13)의 아래에 위치된 부분이다.
N--형 드레인측 전계 완화층(10)은 예컨대 1×1018cm-3 또는 그 이하의 불순물 농도를 가지며, 드레인 영역의 전압 내구성(voltage durability)을 제공하기 위해 매설층(3)에 인접하여 형성된다. 이 바람직한 실시예에서, 이 전계 완화층(10) 및 매설층(3)은 드레인 영역을 구성한다.
N+-형 소스 인출층(16)은 5.0×1019cm-3 또는 그 이상의 불순물 농도를 가지며, 도 1에서 상하 방향으로 연장하는 인출층(16a) 및 인출층(16a)과 플로팅 게이트 전극(8) 사이에 위치된 N+-형 층(16b)으로 이루어진다. 전계 완화층(10)과 N+-형 층(16b)은, 플로팅 게이트 전극(8)을 마스크로서 이용하는 이온 주입에 의해, 플로팅 게이트 전극(8)의 양측에서 반도체 기판(1)의 표층이 영역에 자체-정렬적으로 형성된다.
도2에 나타낸 바와 같이, 예컨대 ONO(산화물-질화물-산화물)막으로 이루어진 층간 절연막(11)은 터널막(6)과 채널 영역(12)의 상측의 플로팅 게이트 전극(8)의 상면 및 측면을 포함하는 반도체 기판의 전체면에 거쳐 배치된다.
제어 게이트 전극(13)은 폴리실리콘으로 이루어진다. 도 1 및 도2에 나타낸 바와 같이, 터널 윈도우(5) 상측에서는, 제어 게이트 전극(13)은 적어도 플로팅 게이트 전극(8)보다 넓고, 플로팅 게이트 전극(8)을 감싸는 형상으로 된다. 이러한 감싸고 있는 형상은 제어 게이트 전극(13)이 플로팅 게이트 전극(8)의 측면도 덮고 있는 형상이다.
채널 영역(12)의 상측에서, 도1에서 좌우방향으로, 채널 게이트 전극(13)은 플로팅 게이트 전극(8) 보다 좁으며, 즉, 제어 게이트 전극(13)의 단부는 플로팅 게이트 전극(8)의 단부로부터 후퇴하도록 설정된다. 또한, 제어 게이트 전극(13)은 전계 완화층(10) 또는 N+-형 소스 인출층(16)을 덮지 않은 형상으로 된다.
한편, 선택 트랜지스터에서, 도2에 나타낸 바와 같이, 폴리실리콘으로 이루어진 게이트 전극(7)은 반도체 기판(1)상의 게이트 산화막(4)상에 형성된다. 또한, 반도체 기판(1)의 표층에서, N+-형 소스층(15), N--형 드레인측 전계 완화층(9) 및 N-/N+-형 이중 확산 드레인층(14)이 게이트 전극(7)의 양측에 위치된 영역에 형성된다.
N+-형 소스층(15)은 매설층(3)에 인접하여 있고, 이것에 의해 메모리 트랜지스터 및 선택 트랜지스터가 접속된다. N-/N+-형 이중 확산 드레인층(14)은 N --형 드레인측 전계 완화층(9)을 구성하는 도전성 불순물 및 N+-형 소스층(15)을 구성하는 도전성 불순물에 의해 형성된 층이다.
메모리 반도체 층간 절연막(11)은 선택 트랜지스터의 내부로 연장되고, 게이트 전극(7)의 표면을 포함하는 선택 트랜지스터의 전체 영역에 거쳐 형성된다.
다음으로, 본 발명의 바람직한 실시예의 EEPROM의 제조 방법에 대하여 설명하도록 한다. 도4a 내지 도8d는 제조 단계를 나타낸다. 도4a 내지 도4d, 도5a 내지 도5c, 도6a 내지 도6c는 도 1에서의 선분(II-II)를 따라 취해진 단면도이고, 도7a 내지 도7b, 도8a 내지 도8d는 도1에서 선분(III-III)을 따라 취해진 단면도이다.
(도4a 및 도7a에서 도시된 단계)
LOCOS에 의한 예에 있어서, 두꺼운 산화막(2)은 P-형 실리콘 반도체 기판(1)의 표면 영역에만 형성되고, 소자 분리층으로 된다. 이어서, 희생성 산화층(sacrificial oxide layer)(51)이 반도체 기판(1)의 표면상에 형성된다. 이 희생성 산화층(51)을 통해, 적어도 인 이온 또는 비소 이온이 국부적으로 주입되고, 열처리가 수행된다. 이것에 의해, N+-형 매설층(3)이 형성된다.
(도4b 및 도7b에 도시된 단계)
메모리 트랜지스터가 형성되는 영역에서, 게이트 산화막(52) 중, N+-형 매설층(3)의 일부분은 예컨대 거의 손상을 일으키지 않는 습식 처리에 의해 제거된다. 이것에 의해, 도1에서의 좌우방향으로 매설층(3)보다 좁은 터널 윈도우(5)가형성된다. 이 때, 터널 윈도우(5)의 형성에 있어서, 도1에서의 선분(II-II) 방향으로의 폭이 과도한 에칭 등에 의해 변동될 수도 있지만, 선분(III-III) 방향으로의 폭은 도 7c에 나타낸 바와 같이 두꺼운 산화막(2)의 에지에 의해 규정된다. 따라서, 터널 윈도우(5) 형상의 변동 정도가 감소될 수 있다. 이 단계에서, 산화막(52)은 도2에서의 게이트 산화막(4)과 동일한 형상을 갖는다.
(도4d 및 도7d에 도시된 단계)
터널 윈도우(5)에 있어서, 막 두께가 9nm인 얇은 산화막이 반도체 기판(1)의 표면에 예컨대 습식 산화에 의해 형성되고, 이어서 질화 및 재산화가 수행된다. 이것에 의해, 터널막(6)은 터널 윈도우(5)내에 형성된다. 이어서, 예컨대 인 농도가 1.0×1020cm-3이고, 막 두께는 200nm인 제1층 폴리실리콘 막(53)이 터널막(6)의 상부를 포함하는 게이트 산화막(4)상에 형성된다.
(도 5a 및 도 8a에 도시된 단계)
제1층 폴리실리콘 막(53)상에 포토리소그래피가 수행된다. 상세하게는, 제1 층 폴리실리콘 막(53)상에 포토레지스트가 형성되고, 이 포토레지스트가 패턴된다. 또한 패턴된 포토레지스트를 마스크로하여, 제1층 폴리실리콘 막(53)은 예컨대 건식 에칭된다.
이 바람직한 실시예에서, 이 때, 터널 윈도우(5)의 상측에서 제1층 폴리실리콘 막(53)은 터널 윈도우의 폭보다 넓은 형상으로, 또한 이후에 형성되는 메모리 트랜지스터의 N--형 드레인측 전계 완화층(10) 상측에서 개구를 갖는 형상으로 에칭된다. 즉, 제1층 폴리실리콘 막(53)은 이 제1층 폴리실리콘 막이 터널 윈도우(5) 전체를 덮지만, 전계 완화층(10)을 형성하기 위한 이온 주입이 수행되는 영역은 덮지 않는 형상으로 된다. 전계 완화층(10)을 형성하기 위한 이온 주입이 수행되는 영역은 채널 형성 영역과 매설층(3) 사이의 영역이다. 이러한 방법으로, 플로팅 게이트 전극(8)이 채널 형성 영역의 상측과 터널막(6)의 상측에 형성된다.
또한, 에칭되어진 제1층 폴리실리콘 막(53)에 의해, 플로팅 게이트 전극(8)이 형성되는 시각과 동일한 시각에서, 선택 트랜지스터의 게이트 전극(7)이 형성된다.
게이트 전극(7) 및 플로팅 게이트 전극(8)이 분리 단계에서 폴리실리콘 막을 에칭함으로써 각각 형성될 때, 마스크의 위치에 변동이 있다면, 게이트 전극(7)과 플로팅 게이트 전극(8) 사이의 거리에 변동이 발생한다. 이와는 반대로, 본 발명의 바람직한 실시예에서는, 게이트 전극(7)과 플로팅 게이트 전극(8)이 동시에 형성되기 때문에, 마스크의 위치적인 변동이 있더라도, 메모리 트랜지스터의 플로팅 게이 트 전극(8)과 선택 트랜지스터의 게이트 전극(7) 사이의 거리는 높은 정밀도를 갖고 유지된다. 따라서, 고집적 가능한 비휘발성 메모리 구조가 획득될 수 있다.
이 단계에서, 제1층 폴리실리콘 막(53)은, 플로팅 게이트 전극(8)과 게이트 전극(7)의 형상이, 이후의 단계에서, 마스크로서 플로팅 게이트 전극(8)과 게이트 전극(7)에 의한 이온 주입에 이해 불순물 확산 층이 자체-정렬적으로 형성될 수 있는 형상이 되도록 에칭된다.
제1층 폴리실리콘 막(53)이 에칭된 후, 이 에칭용의 포토레지스트가 제거된다.
(도5b에 도시된 단계)
도시되지는 않았지만, 메모리 트랜지스터의 소스 형성 영역 및 선택 트랜지스터의 소스 형성 영역은 마스크로 덮여지고, 마스크로서 게이트 전극(7)과 플로팅 게이트 전극을 이용하여, 예컨대 인(P) 이온의 주입이 수행된다. 그 후, 열처리가 수행된다. 이것에 의해, 선택 트랜지스터의 N--형 드레인측 전계 완화층(9) 및 메모리 트랜지스터의 N--형 드레인측 전계 완화층(10)이 자체-정렬적으로 형성된다.
이러한 방법으로, 선택 트랜지스터 및 메모리 트랜지스터의 채널 길이의 드레인측 변동 정도를 감소시킬 수 있다. 또한, N--형 전계 완화층(9) 및 N--형 전계 완화층(10)이 동일한 이온 주입 조건하에서 동시에 형성될 수 있기 때문에, 이들이 분리된 단계에서 형성될 때와 비교하여, 제조 프로세스가 간단해질 수 있다.
이 단계에서, 도전성 불순물은 이온 주입과 열처리에 의해 확산되기 때문에, 도 5b에 나타낸 바와 같이, 전계 완화층(10) 및 플로팅 게이트 전극(8)이 약간 겹친다.
또한, 이 단계 이후의 선분(III-III)을 따른 단면은 도8a에 나타낸 상태와 동일하다.
(도5c 및 도8b에 도시된 단계)
예컨대, 전체적인 CVD(화학적 기상 증착)에 의해, 막두께가 20nm인 산화막의 ONO막으로 이루어진 층간 절연막(11)은 선택 트랜지스터와 메모리 트랜지스터의 전체에 거쳐 형성된다.
(도6a 및 도8c에 도시된 단계)
제2층 폴리실리콘 막(54)은 층간 절연막(11)상에 형성된다.
(도6b 및 도8d에 도시된 단계)
제2층 폴리실리콘 막(54)상에 포토리소그래피가 수행된다. 상세하게, 제2층 폴리실리콘막(54)상에 포토레지스트가 형성되고, 이 포토레지스트가 패턴된다. 또한, 패턴된 포토레시즈트를 마스크로 하여, 제2층 폴리실리콘 막(54)이 건식 에칭된다.
이 때, 이 바람직한 실시예에서, 제2층 폴리실리콘 막(54)은, 터널막(6)의 상측에서, 이 제2층 폴리실리콘 막이 플로팅 게이트 전극(8)보다 넓게 에칭되고, 플로팅 게이트 전극(8)을 감싸고 있으며, 이들 사이에는 층간 절연막(11)이 삽입되어 있다. 또한, 메모리 트랜지스터의 채널이 형성되는 영역 상측에서, 제2층 폴리실리콘 막(54)은 플로팅 게이트 전극(8)보다 좁도록 에칭되고, 메모리 트랜지스터의 N--형 드레인측 전계 완화층(10) 상측에서, 제2층 폴리실리콘 막은 이 전체 완화층(10)을 덮지 않는 형상으로 된다. 이러한 방법으로, 제2층 폴리실리콘 막으로 이루어진 제어 게이트 전극(13)이 형성된다.
제2층 폴리실리콘 막(54)이 에칭될 때, 제2층 폴리실리콘 막(54) 및 층간 절연막(11)을 구성하는 ONO막의 상층 산화막이 선택적으로 에칭된다. 제2층 폴리실리콘 막(54)은 상술한 바와 같은 ONO 막내의 상층 산화막에 대하여 선택성을 갖는 에칭 방법에 의해 가공되기 때문에, 이 구조는 하층 산화막, 질화막, 및 상층 산화막으로 이루어진 ONO 막에 의해 전체 영역이 덮여지는 것으로 된다.
이 바람직한 실시예에서, 이후의 제조 단계는 질화막을 포함하고 있는 이 ONO 막에 의해 덮여진 전체 기판과 함께 수행된다. 따라서, 이후의 단계에서 또는 장치가 완성된 후, 알카리 이온 등의 외부로부터 진입하는 가동 이온(mobile ion)에 의해 야기되는 장치 특성의 변동에 더하여, 전하 보존 수명의 악화가 억제될 수 있다.
도20에 나타낸 바와 같이, 제2층 폴리실리콘 막(46)이 게이트 전극(44)상에 형성될 때, 게이트 전극(44)을 외부 전극에 전기적으로 접속하기 위해, 게이트 전 극(44)과 제2층 폴리실리콘 막(46)이 형성된 후, 제2층 폴리실리콘 막(46)에 홀을 형성하는 별도의 단계가 필요하다.
이와는 대조적으로, 본 발명의 바람직한 실시예에서, 제2층 폴리실리콘 막(54)의 에칭시, 제2층 폴리실리콘 막(54)은 선택 트랜지스터가 형성되는 영역에서 제거된다. 선택 트랜지스터의 게이트 전극(7)은 이와 같은 일층 구조로 이루어지기 때문에, 제2층 폴리실리콘 막(46)을 게이트 전극(44)상에 형성할 때와 비교하여, 외부 전극을 게이트 전극에 전기적으로 접속하기 위한 추가적인 단계가 불필요하다.
(도6c에 나타낸 단계)
예컨대, 비소(As) 이온은 플로팅 게이트 전극(8)과 게이트 전극(7)을 마스크로서 이용하여, 메모리 트랜지스터의 소스 형성 영역과 선택 트랜지스터의 소스 형성 영역으로 주입된다. 이것에 의해, 메모리 트랜지스터의 N+-형 소스 인출층(16) 및 선택 트랜지스터의 N+-형 소스층(15)은 자체-정렬적으로 형성된다. 이때, 동시적으로, 선택 트랜지스터 형성 영역에서, 이온 주입이 수행되면서 전계 완화층(9)의 일부분이 마스크로 덮여진다. 그 결과, N--/N+-형 이중 확산 드레인층(14)이 형성된다.
이 단계에 의해, 메모리 트랜지스터에서, 채널 영역(12)은 반도체 기판(1)의 표층에 형성된다. 메모리 트랜지스터의 채널 길이는 자체-정렬적으로 형성된 전계 완화층(10) 및 N+-형 소스 인출층(16)에 의해 고정밀도로 규정된다. 또한, 동시에, 선택 트랜지스터에서, 채널 영역은 N+-형 소스층(15)과 드레인측 전계 완화층(9) 사이의 게이트 전극(7) 하측에 형성되고, 이 채널 길이도 고정밀도로 규정된다. 따라서, 특성의 변동 정도가 양 트랜지스터에서 크게 감소될 수 있다. 이들 단계ㄹㄹ 거침으로써 도 1 내지 도3에 나타낸 EEPROM을 제조할 수 있다.
본 발명의 이 바람직한 실시예의 EEPROM에서, 예컨대, N+-형 매설층(3)으로부터 플로팅 게이트 전극(8)으로, 제어 게이트 전극(13)상에 고전압을 인가함으로써 생성된 Fowler Nordheim 터널 전류를 이용하여 전자를 주입함으로써, 메모리 정보의 소거가 수행된다. 또한, 플로팅 게이트 전극(8)으로부터 N+-형 매설층(3)으로, N+-형 매설층(3)상에 고전압을 인가함으로써 생성된 Fowler Nordheim 터널 전류를 이용하여 전자를 주입함으로써, 정보가 메모리에 기록된다.
이 바람직한 실시예의 EEPROM 구조의 몇몇 특성을 이하에 요약하도록 한다.
메모리 트랜지스터에서, 드레인 영역 중, 매설층(3) 및 전계 완화층(10)의 일부분은 플로팅 게이트 전극(8)에 의해 덮여지지 않는다. 즉, 플로팅 게이트 전극(8)은 개구를 가지며, 따라서 전계 완화층(10)이 형성될 수 있다. 또한 N--형 드레인측 전계 완화층(10)은 상술한 형태의 플로팅 게이트 전극(8)을 마스크로서 이용하는 이온 주입에 의해 자체-정렬적으로 형성된다. 따라서, 메모리 트랜지스터 내의 N--형 드레인측 전계 완화층(10) 및 N+-형 드레인측 전계 완화층(16)의 단부에 의해 규정된 메모리 트랜지스터의 채널 길이의 드레인측 변동 정도가 감소될 수 있다.
또한, 채널 영역(12) 상측에서, 제어 게이트 전극(13)은 플로팅 게이트 전극(8) 보다 좁으며, N+-형 소스 인출층(16)을 덮지 않는다. N+-형 소스 인출층(16)은, 전계 완화층(10) 및 제어 게이트 전극(13)이 차례로 형성된 후, 플로팅 게이트 전극(8)을 마스크로서 이용하는 이온 주입에 의해 형성된다. 이때, 플로팅 게이트 전극(8)은 ONO 막인 층간 절연막(11)에 의해 덮여지기 때문에, 그 형상은 층간 절연막(11)이 형성된 후의 산화 단계에서 변하지 않는다.
이 때문에, N+-형 소스 인출층(16)은 형태가 변동되지 않는 플로팅 게이트 전극(8)의 단면을 이용하여 자체-정렬적으로 형성된다. 따라서, 채널 길이의 소스측 변동 정도가 낮다.
상술한 바와 같이, 이 바람직한 실시예에 의하면, 전체 드레인 영역이 플로팅 게이트에 의해 덮여지는 도19에 나타낸 바와 같은 구조의 EEPROM과 비교하여, 메모리 트랜지스터의 채널 길이의 변동 정도가 감소될 수 있으며, 트랜지스터 특성의 변동 정도가 감소될 수 있다.
또한, 전계 완화층(10)은 플로팅 게이트 전극(8) 및 제어 게이트 전극(13)에 의해 덮여지지 않기 때문에, 전체 드레인 영역이 플로팅 게이트 전극과 제어 게이트 전극에 의해 덮여진 도19에 나타낸 바와 같은 구조와 비교하여, 게이트 산화막(4) 중, 드레인 영역과 플로팅 게이트 전극(8)의 사이에 끼워진 영역이 작다. 즉, 드레인 영역과 플로팅 게이트 전극(8)이 겹치는 영역이작다. 따라서, 플로팅 게이트 전극과 드레인 영역 사이의 기생 용량은, 플로팅 게이트 전극과 제어 게이트 전극에 의해 전체 드레인 영역이 덮여지는 구조에서의 기생 용량보다 작게될 수 있다. 그 결과, 겹쳐쓰기 시간이 단축될 수 있다.
본 명세서에서 참조되는 플로팅 게이트 전극(8)에 의해 덮여져 있지 않은 전계 완화층(110)의 상태는 완전히 덮여져 있지 않은 전계 완화층(10)의 상태로 제한되지 않는다. 또한, 자체-정렬적으로 형성되어 있는 전계 완화층(10)으로 인해, 전계 완화층(10) 및 플로팅 게이트 전극(8)이 채널 영역(12) 부근에서 약간 겹치는 상태도 포함한다.
전체 드레인 영역이 플로팅 게이트 전극과 제어 게이트 전극에 의해 덮여진, 도19에 나타낸 바와 같은 구조의 EEPROM에서, 메모리로의 기입 동안 드레인 영역에 인가된 고전압하에서 드레인 영역상의 게이트 산화막(4)이 열화된다. 이와는 반대로, 본 발명의 바람직한 실시예에서, 드레인 전극과 플로팅 게이트 전극(8) 사이에 게이트 산화막(4)이 삽입되는 영역이 작기 때문에, 메모리로의 기입 동안 드레인에 인가되는 고전압에 의해 야기되는 게이트 산화막(4)의 열화는 억제될 수 있다.
또한, 이 바람직한 실시예에서, 플로팅 게이트 전극(8)은 터널막(6) 보다 넓은 형상으로 된다. 따라서, 플로팅 게이트 전극(8)을 형성하기 위한 제1층 폴리실리콘 막의 에칭시에, 터널막(6)이 노출되지 않고, 제1층 폴리실리콘 막(53)이 에칭됨에 따라, 제1층 폴리실리콘 막(53)에 의해 덮여진체로 남는다. 이것에 의해, 터 널막(6)이 에칭 데미지를 받는 것이 방지된다. 따라서, 터널막 품질의 영화를 감소시킬 수 있고, 겹쳐쓰기 수명을 향상시킬 수 있다.
터널 윈도우(5) 상측에서, 제어 게이트 전극(13)은 플로팅 게이트 전극(8)보다 넓으며, 플로팅 게이트 전극(8)을 감싸는 형상으로 된다. 또한, 메모리 트랜지스터의 채널 영역(12) 상측에서, 제어 게이트 전극(13)은 플로팅 게이트 전극(8)보다 좁은 형상으로 된다.
이 바람직한 실시예의 EEPROM에서, 플로팅 게이트(8)의 단면과 제어 게이트 전극(13)의 단면은 상이한 위치에 있다. 즉, 플로팅 게이트 전극(8)과 제어 게이트 전극(13)을 형성하기 위한 폴리실리콘 막의 작업이 각각 수행된다. 제어 게이트 전극(13)을 형성하기 위한 폴리실리콘 막의 가공은 플로팅 게이트 전극(8)의 상면과 측면을 덮고 있는 층간 절연막(11)과 함께 수행된다. 완성된 EEPROM에서, 층간 절연막(11)은 플로팅 게이트 전극(8)의 상면과 측면을 덮는다.
따라서, 종래의 기술에서 플로팅 게이트 전극(8)과 제어 게이트 전극(13)이 동시적으로 가공될 때 발생하는, 전하 소실의 한가지 원인으로 되는, 층간 절연막의 에칭된 단면이 존재하지 않는다. 그 결과, 이 바람직한 실시예에 의하면, 양호한 전하 보존성이 얻어질 수 있다.
이 바람직한 실시예에서, 층간 절연막(11)이 메모리 트랜지스터와 선택트랜지스터 전체를 덮고 있는 경우를 설명했지만, 에칭된 단면이 발생하지 않는 형상으로 되는 한, 전체 영역을 덮고 있을 필요는 없다. 즉, 층간 절연막(11)은 플로팅 게이트 전극(8)의 적어도 상면과 측면을 덮고 있다면 충분하다. 이 경우에서도, 플 로팅 게이트 전극(8)상의 층간 절연막에 에칭된 단면이 있는 구조의 EEPROM과 비교하여, 양호한 전하 보존성이 얻어질 수 있다.
여기서, 제어 게이트전극(13)의 형상을, 터널 윈도우(5)의 상측과, 채널 영역(12)의 상측에 있어서 다른 형상으로 하고 있는 이유를 이하에 설명한다. 애널 영역(12)의 상측에서, 제어 게이트 전극(13)이 터널 윈도우(5)의 상측에서와 같이 플로팅 게이트 전극(8)을 감싸도록 이루어지면, 제어 게이트 전극(13)은 전계 완화층(10)상의 층간 절연막(11)상에 존재한다. 이는 전계 완화층(10)과 제어 게이트 전극(13) 사이의 작은 거리로 인하여, N--형 전계 완화층(10)이 메모리 소거시에 제어 게이트 전극(13)상에 인가된 고전압에 영향을 주기 때문에 바람직하지 않다.
이를 회피하기 위해, 바람직한 실시예에서는, 채널 영역(12)의 상측에서, 채널 게이트 전극(13)은 제어 게이트 전극(13)의 단부가 플로팅 게이트 전극(8)의 단부로부터 후퇴하여 있는 형상으로 된다.
또한, 터널 윈도우(5) 상측에서, 플로팅 게이트 전극(8)의 상면은 함몰부(depression)를 가지며, 평탄하지 않다. 이 때문에, 제어 게이트 전극은, 채널 영역(12) 상측에서와 같이, 플로팅 게이트 전극 보다 좁고, 제어 게이트 전극(13)의 단부가 플로팅 게이트전극(8)의 단부로부터 후퇴하여 있는 형상으로 되는 것은 바람직하지 않다.
따라서, 이 바람직한 실시예에서, 터널 윈도우(5) 상측에서, 제어게이트 전극(13)은 플로팅 게이트 전극(8)보다 넓고, 플로팅 게이트 전극(8)을 감싸는 형상 으로 된다.
또한,이 바람직한 실시예에서, 선택 트랜지스터의 드레인측 전계 완화층(9) 및 메모리 트랜지스터의 드레인측 전계 완화층(10)은 동일한 이온 주입 조건하에서 동시에 형성된다.
선택 트랜지스터의 게이트 전극이 ON인 경우, 메모리 트랜지스터의 드레인 영역에 형성된 전계 완화층에 의해 내전압(withstandble voltage)이 결정된다. 한편, 게이트 전극이 OFF인 경우, 내전압은 선택 트랜지스터의 드레인 영역에 형성된 전계 완화층에 의해 결정된다.
따라서, 이 바람직한 실시예에서, 선택 트랜지스터의 드레인 영역에 형성된 전계 완화층 및 메모리 트랜지스터의 드레인 영역에 형성된 전계 완화층은 동일한 이온 조성 및 이온 농도를 가지며, EEPROM의 내전압이 일정하게 유지될 수 있다.
(바람직한 제2 실시예)
바람직한 제2 실시예의 EEPROM의 평면도를 도9에 나타내고, 도9에서의 선분(X-X)를 따라 취해진 단면도를 도10에 나타낸다. 바람직한 제1 실시예에서와 동일한 부분에는 동일한 참조번호를 부여하고, 그에 대한 설명은 생략한다.
이 바람직한 실시예에서, 도9 및 도10에 나타낸 바와 같이, N--형 소스측 인출부(18) 및 N--형 소스측 인출부(18)에 접속하고 있는 N+-형 소스측 인출층(16)은 메모리 트랜지스터의 소스 영역에 형성된다. 또한, 선택 트랜지스터의 소스 영역에서, N--형 층(17)은 바람직한 제1 실시예에서의 N+-형 소스층(15)을 대신하여 형성 된다.
N--형 소스측 인출부(18) 및 N--형 층(17)은 N+-형 소스 인출층(16) 및 N+-형 소스층(15)보다 낮은 불순물 농도를 가지며, 그 농도는 예컨대 1.0×1018cm-3 또는 그 이하이다.
이 바람직한 실시예의 EEPROM의 제조 방법을 이하에 설명한다. 제조 프로세스는 도 11a 및 도11b, 도12a 내지 도12c에 도시된다. 이들 도면은 도9에서의 선분(X-X)를 따라 취해진 단면도이다. 여기서, 제1실시예와의 차이점을 이하에 설명한다.
먼저, 바람직한 제1 실시예와 동일한 방법으로, 도4a 내지 도5a에 나타낸 단계가 수행되어 메모리 트랜지스터의 플로팅 게이트 전극(8)과 선택 트랜지스터의 게이트 전극(7)을 반도체 기판(1)상에 형성한다. 이어서, 도11a에 나타낸 단계가 수행된다.
(도11a에 도시된 단계)
이 단계에서, 이온 주입은 게이트 전극(7)과 플로팅 게이트 전극(8)을 마스크로서 이용하여 수행된다. 이것에 의해, 선택 트랜지스터의 N--형 드레인측 전계 완화층(9) 및 N--형 소스측 층(10) 및 메모리 트랜지스터의 N--형 드레인측 전계 완화층(10) 및 N--형 소스측 층(18)이 자동-정렬적으로 형성된다. 따라서, 선택 트랜지스터 및 메모리 트랜지스터의 채널 길이는 고정밀도로 규정되기 때문에, 양 트랜 지스터의 특성의 변동이 크게 감소될 수 있다.
또한, 선택 트랜지스터의 N--형 드레인측 전계 완화층(9)과 N--형 소스측 층(17) 및 메모리 트랜지스터의 N--형 드레인측 전계 완화층(10)과 N--형 소스측 층(18)이 동시적으로 형성된다. 이 결과, 선택 트랜지스터의 N--형 드레인측 전계 완화층(9)과 N--형 소스측 층(17,18)이 메모리 트랜지스터의 전계 완화층(10)과는 별도의 단계에서 형성되는 경우와 비교하여, 제조 단계의 수를 감소할 수 있다.
(도11b, 도12a, 및 도12b에 나타낸 단계)
이들 단계에서, 도5c, 도6a, 및 도6b에 나타낸 단계와 동일한 방법으로, 절연막(1)과 제어 게이트 전극(13)이 형성된다.
(도12c에 나타낸 단계)
마스크로 덮여진 메모리 트랜지스터의 플로팅 게이트 전극(8), 제어 게이트 전극(13), N--형 소스측 층(18) 및 전계 완화층(10) 및 선택 트랜지스터의 N--형 층(17) 및 전계 완화층(9)의 일부분에 이온 주입이 수행된다. 이것에 의해, 메모리 트랜지스터의 소스 영역에서, N+-형 소스 인출층(16)은 플로팅 게이트 전극(8)의 단부로부터 떨어진 위치에 형성되고, 선택 트랜지스터의 드레인 영역에서, N-/N+-형 이중 확산 드레인층(14)이 게이트 전극(7)의 단부로부터 떨어진 위치에 형성된다. 이들 단계를 거침으로써 도9 및 도10에 나타낸 EEPROM을 제조할 수 있다.
이 바람직한 실시예의 EEPROM의 일부 특성을 요약하면, 먼저, 메모리 트랜지스터의 N--형 드레인측 전계 완화층(10)의 형성과 동시에, 선택 트랜지스터의 N--형 소스측 인출부(18) 및 N--형 층(17)은 플로팅 게이트 전극(8)과 게이트 전극(7)의 단면을 이용하여 자체-정렬적으로 형성된다.
이 결과로서, 메모리 트랜지스터의 채널 길이는 자체-정렬적으로 형성된 N--형 드레인측 전계 완화층(10) 및 N--형 소스측 인출부(18)에 의해 규정되고, 변동 정도가 극히 낮아 진다.
또한, 메모리 트랜지스터에서, 드레인 및 소스 영역 모두 낮은 농도의 전계 완화층(10,18)을 가지므로, 게이트 산화막(4)상에 작용하는 전계가 낮고, 게이트 산화막(4)이 얇게 제조될 수 있다. 또한, 이와 같이 게이트 산화막(4)을 얇게 제조하면, 메모리 트랜지스터의 구동 능력을 향상시킬 수 있다.
또한, 도2에 나타낸 바와 같이, 바람직한 제1 실시예에서, 메모리 트랜지스터의 소스영역이 고농도의 N+-형 소스 인출층(16a) 및 N+-형 층(16b)으로 이루어지면, N+-형 소스 인출층(16a) 및 N+-형 층(16b)의 형성시, 고농도의 N-형 이온이 플로팅 게이트 전극(8)내로 주입되고, 따라서 플로팅 게이트 전극(8)의 저항이 국부 적으로 변경될 우려가 있다. 또한, 고농도의 N-형 이온의 주입은 소스 영역상의 게이트 산화 막(4)을 열화시킬 우려가 있다.
이와는 반대로, 이 바람직한 실시예에서, N--형 소스 인출층(16)의 형성시, 고농도의 N-형 이온이 플로팅 게이트 전극(8)내로 주입되는 것을 방지할 수 있으며, 플로팅 게이트 전극(8)의 국부적인 저항 변화가 억제될 수 있다. 또한, 소스 영역 중, 고농도의 N-형 이온은 플로팅 게이트 전극(8)의 소스측 단부 근방내로 주입되지 않고, 플로팅 게이트 전극(8)의 소스측 단부 근방에서의 게이트 산화막(4)이 고농도의 N-형 이온 주입 동안 손상되는 것을 방지할 수 있다.
동일하게, 선택 트랜지스터의 소스 영역에서도, N+-형 소스층(15)이 바람직한 제1 실시예에서와 같이 형성되면, N+-형 소스층(15)을 형성하기 위한 고농도 N-형 이온의 주입의 결과로서, 게이트 전극(7)의 저항이 국부적으로 변화되고, 또한 게이트 산화물막이 열화될 우려가 있다.
이에 대해서도, 바람직한 이 실시예에서는, N--형 층(17)이 선택 트랜지스터의 소스 영역에 형성되고, 고농도의 N-형 이온 주입으로부터 원인하는 게이트 전극(7)의 국부적인 저항 변화가 억제될 수 있다. 또한, 소스 영역상의 게이트 산화막(4)의 열화가 억제될 수 있다.
이 바람직한 실시예에서, 메모리 트랜지스터의 N--형 인출부(18)와 선택 트 랜지스터의 N--형 층(17)이 모두 형성된 예를 설명하였지만, 바람직한 제1 실시예에 대해, N--형 소스측 인출부(18)와 N--형 층(17)이 택일적으로 형성될 수 있다.
(바람직한 제3 실시예)
도 13은 본 발명의 바람직한 제3 실시예의 EEPROM의 평면도이고, 도14는 도13에서의 선분(XIV-XIV)를 따라 취해진 단면도이다. 이 바람직한 실시예에서도, 제1및 제2 실시예와 동일한 부분에는 동일한 참조번호를 부여하고, 이에 대한 설명은 생략한다.
이 바람직한 실시예의 EEPROM과 바라직한 제2 실시예의 EEPROM 사이의 주요 차이점은 메모리 트랜지스터의 소스 영역이 오프셋 구조를 갖도록 N-/N+ 이중 확산 소스층(22)이 형성된다는 점과, 선택 트랜지스터의 소스 영역이 오프셋 구조를 갖도록 N-/N+ 이중 확산 소스층(21)이 형성된다는 점이다.
구체적으로는, 도13 및 도14에 나타낸 바와 같이, N--형 층(20) 및 N-/N+ 이중 확산 소스층(22)은 반도체 기판(1)의 표층 중 메모리 트랜지스터의 소스 영역에 형성된다.
바람직한 제2 실시예의 도10에서의 N--형 인출부(18)와 같은 N--형 층(20)이 플로팅 게이트 전극을 마스크로서 이용하는 이온 주입에 의해 자체-정렬적으로 형성된다.
N-/N+ 이중 확산 소스층(22)은 플로팅 게이트 전극(8)의 단부로부터 떨어진 위치에 배치된다. 또한, 도13에 나타낸 바와 같이, 도면에서 상하 방향으로 연장하고 있는 N+-형 소스 인출층(16)은 N-/N+ 이중 확산 소스층(22)에 접속된다. N-/N+ 이중 확산 소스층(22)은 도13에서 좌우 방향으로 N+-형 소스 인출층(16)과 플로팅 게이트 전극(8) 사이에 배치된 부분(22a)을 갖는다.
또한, N--형 층(17) 및 N-/N+ 이중 확산 소스층(21)은 반도체 기판(1)의 표층 중 선택 트랜지스터의 영역에 형성된다. N-/N+ 이중 확산 소스층(21)은, 도10중에서 N--형 층(17)이 형성되는 영역에, 게이트 전극(7)의 소스측 단부로부터 떨어지고, 매설층(3)에 인접하여 배치된다.
이 바람직한 실시예의 EEPRM의 제조 방법을 이하에 설명하도록 한다. 도15a, 15b, 및 도16a 내지 16c는 제조 단계를 나타낸다. 도15a, 15b, 및 도16a 내지 16c에 도시된 단계는 바람직한 제2 실시예에서 각각 도11a, 도11b, 및 도12a 내지 도12c에 각각 대응한다.
도15a에 나타낸 단계에서, 도11a에서의 N--형 소스측 인출부(18)와는 다르게, N--형 층(20)은, N--형 층이 N+-형 소스 인출층(16)이 형성되어지는 영역까지 배치된 형상으로 된다. 그 후, 도15b, 도15c, 도16a 및 도16b에 나타낸 단계가 바람직한 제2 실시예에서와 동일한 방법으로 수행된다.
도16c에 나타낸 단계에서, 메모리 트랜지스터의 소스가 형성되는 영역에 있어서, 마스크로서 덮여진 플로팅 게이트 전극(8)과 N--형 층(20)의 일부분에 의해, 또한 선택 트랜지스터의 소스가 형성되어지는 영역에 있어서, 마스크로 덮여진 게이트 전극(7)과 N--형 층(17)의 일부분에 의해, 예컨대 비소 이온이 고농도로 주입된다. 이 때, 메모리 트랜지스터의 N--형 층(20) 및 선택 트랜지스터의 N--형 층(17)에 대하여, 이온은 플로팅 게이트 전극(8)과 게이트 전극(7)의 단면으로부터 떨어진 위치에 주입된다. 이 영역의 플로팅 게이트 전극(8)측의 단부는, 제2 실시예에서, N+-형 소스 인출층(16)과 플로팅 게이트 전극(8) 사이에 배치되는 것에 유의해야 한다.
이러한 방법으로, 선택 트랜지스터의 N-/N+ 이중 확산 소스층(21) 및 메모리 트랜지스터의 N-/N+ 이중 확산 소스층(22)이 형성된다. 이들 이중 확산 소스층은, 상술한 바와 같은 전계 완화층을 형성하도록 주입된 P(인) 이온이 존재하는 영역으로 As(비소)이 더 주입되어진 영역이다. 이것에 의해, 오프셋 구조의 소스 영역이 형성된다.
또한, 이 단계에서, 고농도 이온 주입에 의해, 턴택 트랜지스터의 N-/N+-형 이중 확산 소스층(14)과 N+-층 소스 인출층(16)이 동시에 형성될 수도 있다. 이러한 방법로, 도13 및 도14에 나타낸 EEPROM이 제조된다.
이 바람직한 실시예에서, 메모리 트랜지스터의 소스 영역은 N--형 층(20) 및 N-/N+ 이중 확산 소스층(22)으로 이루어지고, 또한 선택 트랜지스터의 소스영역은 N--형 층(17) 및 N-/N+ 이중 확산 소스층(21)으로 이루어진다. N --형 층(17,20)을 제공한 결과, 제2 실시예에 대하여 설명한 바와 같이, 고농도 이온이 메모리 트랜지스터의 플로팅 게이트 전극(8)과 선택 트랜지스터의 게이트 전극(7)내로 주입되지 않기 때문에, 플로팅 게이트 전극(8)과 게이트 전극(7)의 국부적인 저항 변화가 억제될 수 있으며, 트랜지스터내의 게이트 산화막(4)의 막 품질이 보장되며, 박막으로 제조될 수 있다.
또한, 선택 트랜지스터에 의해 선택된 메모리 트랜지서터내의 비트 정보가 판독될 때, 특히, 기록 비트가 판독될 때, 선택 트랜지스터의 드레인 영역과 메모리 트랜지스터의 소스 영역 사이에 전류가 흐른다. 이 바람직한 실시예에 의하면, 도13에 나타낸 바와 같이, 도9중 N--형 소스측 인출 부(18)와 N--형 층(17)이 형성되는 영역에, N-/N+ 이중 확산 소스층(22) 및 N-/N+ 이중 확산 소스층(21)이 형성된다. 따라서, 제2 실시예와 같이 N-/N+ 이중 확산 소스층(22) 및 N-/N + 이중 확산 소스층(21)이 빠진 구조와 비교하여, 기록 비트가 판독될 때의 전류 흐름의 손실이 감소될 수 있다. 결과적으로, 과도한 기록을 수행할 필요가 없고, 겹쳐쓰기 수명이 향상된다.
다음으로, EEPROM의 가장 중요한 특성이면서, 겹쳐쓰기 수명을 결정하는 터널막 품질의 향상 효과를 이항에 설명한다. 이 바람직한 실시예 및 도20에 나타낸 단면 구조의 메모리 장치에서의 터널막의 정상 전류 TDDB 측정에 의해 획득된 막 품질의 결과가 도17 및 도18에 도시된다.
이들 결과는 플로팅 게이트 전극으로 전위가 인가되도록 바람직한 실시예와 종래 기술의 2가지 형태의 메모리 장치의 플로팅 게이트 전극상에 형성된 배선을 갖는 메모리 구조 TEG를 이용하여 얻어진다. 정상 전류 TDDB 측정에 이용된 본 발명이 바람직한 실시예의 EEPROM에서, N+-형 매설층(3)은 인 이온과 비소 이온을 각각 6×1014cm-2 및 2×1014cm-2 주입하고, 질소 분위기에서 60분간 1000℃의 열처리를 수행함으로써 형성되었고, 게이트 산화막(4)은 습식 산화에 의해 두께 35nm의 막으로 형성되었고, 터널막(6)의 두께는 9nm로 되었다.
도17은, 메모리의 소거시(포지티브 게이트 바이어스), 터널막 파괴 총 전하량(breakdown overall charge)의 비교 결과를 나타내고, 도18은, 메모리로의 기록시(네거티브 게이트 바이어스), 터널막 파괴 총 전하량의 비교 결과를 나타낸다. 도17 및 도18로부터 명확해지듯이, 동일한 조건하에서 형성된 터널막에서, 소거 및 기록 모두에 있어서, 본 발명의 바람직한 실시예는 종래 기술의 구조 보다 양호한 결과를 보여준다. 이 바람직한 실시예의 EEPROM 및 그 제조방법에 의하면, 상술한 바와 같이, 특성의 변동 정도가 낮고, 겹쳐쓰기 수명과 전하 보존 수명이 길며, 겹쳐쓰기 속도가 빠른 비휘발성 메모리를 얻을 수 있다.
이 바람직한 실시예에서, 메모리 트랜지스터 및 선택 트랜지스터 모두의 소스 영역이 오프셋 구조를 갖는 예를 설명했지만, 메모리 트랜지스터의 소스 영역 및 선택 트랜지스터의 소스 영역 중 하나만을 오프셋 구조로 택일할 수 있다.
(기타 바람직한 실시예)
전술한 실시예에 있어서, 층간 절연막(11)은 ONO 막으로 이루어진 예를 설명하였지만, 층간 절연막은 ONO 막을 가져야하는 것만은 아니고, 질화물 층을 갖는 다른 막으로 선택적으로 이루어질 수 있다.
본 발명에 의하면, 특성의 변동 정도가 낮고, 겹쳐쓰기 수명과 전하 보존 수명이 길며, 겹쳐쓰기 속도가 빠른 비휘발성 메모리가 획득된다.

Claims (17)

  1. 메모리 트랜지스터를 갖는 EEPROM에 있어서,
    상기 메모리 트랜지스터는,
    매설층 및 상기 매설층에 인접하여 형성된 드레인측 전계 완화층을 포함하고, 제1 도전형의 반도체 기판의 표층에 형성된 제2 도전형의 드레인 영역;
    상기 반도체 기판의 표층내의 제2 도전형의 소스 영역;
    상기 드레인 영역과 상기 소스 영역 사이의 채널 영역;
    상기 반도체 기판의 표면에 형성된 게이트 절연막;
    상기 매설층상의 상기 게이트 절연막의 일부에 형성된 터널막;
    상기 터널막과 상기 채널 영역상에 형성되고, 상기 터널막을 덮기에 충분한 크기를 가지며, 상기 드레인 영역과 상기 소스 영역 사이의 상기 채널 영역의 길이와 거의 동일한 게이트 길이를 갖는 형상으로 되어 있는 플로팅 게이트 전극;
    상기 플로팅 게이트 전극의 상면 및 측면을 덮고 있는 층간 절연막; 및
    상기 플로팅 게이트 전극상에 형성된 제어 게이트 전극 - 상기 플로팅 게이트 전극과 상기 제어 게이트 전극 사이에 층간 절연막이 삽입되어 있음 -
    을 포함하고,
    상기 제어 게이트 전극은, 상기 터널막 상측에서는 플로팅 게이트 전극을 감싸도록 상기 플로팅 게이트 전극 보다 넓은 폭을 갖고, 상기 채널 영역 상측에서는 상기 플로팅 게이트 전극 보다 좁은 폭을 갖는 형상으로 이루어지는
    EEPROM.
  2. 삭제
  3. 메모리 트랜지스터를 갖는 EEPROM에 있어서,
    상기 메모리 트랜지스터는,
    매설층 및 상기 매설층에 인접하여 형성된 드레인측 전계 완화층을 포함하고, 제1 도전형의 반도체 기판의 표층에 형성된 제2 도전형의 드레인 영역;
    상기 반도체 기판의 표층내의 제2 도전형의 소스 영역;
    상기 드레인 영역과 상기 소스 영역 사이의 채널 영역;
    상기 반도체 기판의 표면에 형성된 게이트 절연막;
    상기 매설층상의 상기 게이트 절연막의 일부에 형성된 터널막;
    상기 터널막과 상기 채널 영역상에 형성되고, 상기 터널막을 덮기에 충분한 크기를 가지며, 상기 드레인 영역과 상기 소스 영역 사이의 상기 채널 영역의 길이와 거의 동일한 게이트 길이를 갖는 형상으로 되어 있는 플로팅 게이트 전극;
    상기 플로팅 게이트 전극의 상면 및 측면을 덮고 있는 층간 절연막; 및
    상기 플로팅 게이트 전극상에 형성된 제어 게이트 전극 - 상기 플로팅 게이트 전극과 상기 제어 게이트 전극 사이에 층간 절연막이 삽입되어 있음 -
    을 포함하고,
    상기 플로팅 게이트 전극 및 상기 제어 게이트 전극은 각각 개구를 가지며, 상기 제어 게이트 전극내의 상기 개구의 위치는, 상기 제어 게이트 전극이 상기 터널막 상측에서는 상기 플로팅 게이트 전극을 감싸고, 상기 채널 영역 상측에서는 상기 플로팅 게이트 전극 보다 좁은 폭을 갖도록 상기 채널 영역을 향해 오프셋되는
    EEPROM.
  4. 플로팅 게이트형 EEPROM 및 메모리 트랜지스터 및 상기 메모리 트랜지스터를 선택하기 위한 선택 트랜지스터를 갖는 2층 폴리실리콘형 EEPROM에 있어서,
    상기 메모리 트랜지스터는,
    제1 도전형의 반도체 기판의 표층에 형성된 제2 도전형의 매설층;
    상기 반도체 기판의 표층내의 상기 매설층에 인접하여 형성된 제2 도전형의 드레인측 전계 완화층;
    상기 반도체 기판의 표층내의 제2 도전형의 소스 영역;
    상기 드레인측 전계 완화층과 상기 소스 영역 사이의 채널 영역;
    상기 반도체 기판의 표면에 형성된 게이트 절연막;
    상기 매설층상의 상기 게이트 절연막의 일부에 형성된 터널막;
    상기 터널막 및 상기 채널 영역상에 형성되는 플로팅 게이트 전극 - 상기 플로팅 게이트 전극은 상기 터널막을 완전히 덮고 있고, 상기 소스 영역과 상기 드레인측 전계 완화층을 완전히 덮지 않는 형상으로 이루어짐 - ;
    상기 플로팅 게이트 전극의 상면 및 측면을 덮고 있는 층간 절연막; 및
    상기 플로팅 게이트 전극상에 형성된 제어 게이트 전극 - 상기 플로팅 게이트 전극과 상기 제어 게이트 전극 사이에 층간 절연막이 삽입되어 있음 -
    을 포함하고,
    상기 소스 영역 및 상기 드레인측 전계 완화층은 상기 플로팅 게이트 전극을 마스크로서 이용하는 이온 주입에 의해 자체-정렬적으로 형성되고,
    상기 제어 게이트 전극은, 상기 터널막 상측에서는 플로팅 게이트 전극을 감싸도록 상기 플로팅 게이트 전극 보다 넓은 폭을 가지며, 상기 채널 영역 상측에서는 상기 플로팅 게이트 전극 보다 좁은 폭을 갖는 형상으로 이루어지는
    EEPROM.
  5. 제4항에 있어서,
    상기 메모리 트랜지스터 및 상기 선택 트랜지스터의 소스 영역 중 적어도 하나의 소스 영역내에 제2 도전형의 소스측 전계 완화층을 더 포함하고,
    상기 선택 트랜지스터는 게이트 전극 및 소스 영역을 가지며,
    상기 소스측 전계 완화층은 상기 플로팅 게이트 전극 또는 상기 게이트 전극을 마스크로서 이용하는 이온 주입에 의해 자체-정렬적으로 형성되는
    EEPROM.
  6. 제5항에 있어서,
    상기 메모리 트랜지스터와 상기 선택 트랜지스터 중 적어도 하나는 오프셋 형 소스 구조를 갖도록, 상기 소스측 전계 완화층에 대하여 오프셋되고, 상기 소스측 전계 완화층 보다 높은 농도를 갖는 제2 도전형의 소스층
    을 더 포함하는 EEPROM.
  7. 제4항에 있어서,
    상기 선택 트랜지스터는 제1 폴리실리콘 층으로부터 상기 메모리 트랜지스터의 상기 플로팅 게이트 전극과 동시에 형성된 게이트 전극을 갖는
    EEPROM.
  8. 제4항에 있어서,
    상기 선택 트랜지스터는 드레인 영역내에 드레인측 전계 완화층을 가지며,
    상기 드레인측 전계 완화층은, 상기 게이트 전극을 마스크로서 이용하는 이온 주입에 의해 자체-정렬적으로, 상기 메모리 트랜지스터의 상기 드레인측 전계 완화층과 동시에 형성되는
    EEPROM.
  9. 제4항에 있어서,
    상기 층간 절연막은 질화막을 포함하고, 상기 선택 트랜지스터와 상기 메모리 트랜지스터의 전체 영역내의 상기 게이트 전극의 표면을 포함하는 상기 반도체 기판상에 형성되는
    EEPROM.
  10. 제4항에 있어서,
    상기 반도체 기판의 표면상에 형성된 소자 분리용 절연막을 더 포함하고,
    상기 터널막이 형성된 영역의 길이는 상기 소자 분리용 절연막에 의해 규정되는
    EEPROM.
  11. 메모리 트랜지스터 및 상기 메모리 트랜지스터를 선택하기 위한 선택 트랜지스터를 갖는 플로팅 게이트형 EEPROM의 제조 방법에 있어서,
    제1 도전형의 반도체 기판(1)내에서 상기 메모리 트랜지스터가 형성되는 영역에 제2 도전형의 매설층을 형성하는 단계;
    상기 매설층이 형성되어 있는 상기 반도체 기판의 표면상에 게이트 절연막을 형성하는 단계;
    상기 매설층상의 상기 게이트 절연막의 일부를 에칭함으로써, 상기 게이트 절연막을 통해 상기 반도체 기판의 표면을 노출시키는 단계;
    상기 반도체 기판의 상기 노출면상에 터널막을 형성하는 단계;
    상기 게이트 절연막 및 상기 터널막상에 제1 폴리실리콘 층을 형성하고, 이어서 상기 제1 폴리실리콘 층을 패터닝함으로써 플로팅 게이트 전극을 형성하는 단계 - 상기 플로팅 게이트 전극은 상기 터널막과 채널 영역이 형성되는 채널 형성 영역을 완전히 덮고 있고, 상기 채널 형성 영역과 상기 매설층 사이의 영역 및 소스 영역이 형성되어지는 소스 형성 영역을 완전히 덮지 않는 형상으로 이루어짐 - ;
    상기 플로팅 게이트 전극을 마스크로서 이용하여 상기 채널 형성 영역과 상 기 매설층 사이의 영역내에 이온을 주입함으로써, 상기 매설층에 인접하고, 또한 자체-정렬적으로 제2 도전형의 드레인측 전계 완화층을 형성하는 단계;
    상기 플로팅 게이트 전극의 상면 및 측면을 완전히 덮도록 층간 절연막을 형성하는 단계;
    상기 층간 절연막이 상기 플로팅 게이트 전극의 상면 및 측면을 완전히 덮고 있는 상태에서 상기 층간 절연막상에 제2 폴리실리콘 층을 형성하고, 이어서 상기 제2 폴리실리콘 층을 에칭함으로써 제어 게이트 전극을 형성하는 단계 - 상기 제어 게이트 전극은, 상기 터널막 상측에서는 상기 플로팅 게이트 전극을 감싸도록 상기 플로팅 게이트 전극보다 넓은 폭을 가지며, 상기 채널 형성 영역에서는 상기 드레인 측 전계 완화층을 덮지 않도록 상기 플로팅 게이트 전극보다 좁은 폭을 갖는 형상으로 이루어짐 - ; 및
    상기 채널 영역은 상기 드레인측 전계 완화층과 상기 소스 영역 사이에 형성되도록, 상기 플로팅 게이트 전극을 마스크로서 이용하여 상기 반도체 층내에 이온을 주입함으로써 자체-정렬적으로 소스 영역을 형성하는 단계
    를 포함하는 제조 방법.
  12. 제11항에 있어서,
    상기 선택 트랜지스터가 형성되는 영역에서, 상기 반도체기판의 표면상에 게이트전극을 형성하는 단계;
    상기 게이트 전극을 마스크로서 이용하여 이온을 주입함으로써 상기 매설층에 인접하여, 자체-정렬적으로 상기 반도체 기판의 표층내에 소스 영역을 형성하는 단계; 및
    상기 메모리 트랜지스터의 상기 소스 영역을 형성하는 단계 및 상기 선택 트랜지스터의 상기 소스 영역을 형성하는 단계 중 적어도 하나의 단계에서, 상기 플로팅 게이트 전극 또는 상기 게이트 전극을 마스크로서 이용하는 이온 주입에 의해 제2 도전형의 소스측 전계 완화층을 형성하는 단계
    를 더 포함하는 제조 방법.
  13. 제12항에 있어서,
    상기 메모리 트랜지스터의 상기 드레인측 전계 완화층을 형성하는 단계 및 상기 소스측 전계 완화층을 형성하는 단계는 동일한 이온 주입 조건하에서 동시적으로 수행되는
    제조 방법.
  14. 제12항에 있어서,
    상기 소스 영역의 형성 단계에서, 제2 전도형의 소스층은 상기 소스측 전계 완화층에 대하여 오프셋되고, 또한 상기 소스측 전계 완화층보다 높은 농도를 갖도 록 형성되는
    제조 방법.
  15. 제11항에 있어서,
    상기 플로팅 게이트 전극을 형성하는 단계에서, 상기 선택 트랜지스터의 상기 게이트 전극은 상기 제1 폴리실리콘 층을 패터닝함으로써 상기 플로팅 게이트 전극과 동시에 형성되는
    제조 방법.
  16. 제11항에 있어서,
    상기 선택 트랜지스터의 드레인 영역이 형성되는 영역에 드레인측 전계 완화층을 형성하는 단계를 더 포함하고,
    상기 드레인측 전계 완화층은, 상기 메모리 트랜지스터의 상기 드레인측 전계 완화층과 동일한 이온 주입 조건하에서, 상기 게이트 전극을 마스크로서 이용하는 이온 주입에 의해 자체-정렬적으로, 또한 상기 메모리 트랜지스터의 상기 드레인측 전계 완화층과 동시에 형성되는
    제조 방법.
  17. 제11항에 있어서,
    상기 층간 절연막을 형성하는 단계에 있어서, 질화막을 갖는 상기 층간 절연막은, 상기 선택 트랜지스터 및 상기 메모리 트랜지스터의 전체 영역에서, 상기 게이트 전극의 표면을 포함하는 상기 반도체 기판상에 형성되고,
    상기 EEPROM은 상기 층간 절연막이 상기 선택 트랜지스터와 상기 메모리 트랜지스터의 전체 영역에 남아있는 상태에서 제조되는
    제조 방법.
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