JP2008530771A - 多重データを保存するための電気的に書換え可能な非揮発性メモリセル及びその製造方法 - Google Patents
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Abstract
【課題】 フローティングゲート及び制御ゲートのカップリング比が高いメモリセル及びその製造方法を提供する。
【解決手段】 データを保持し得る2つのフローティングゲートの間に横方向に配置された2つの制御ゲートを含むメモリセルである。メモリセルは、ウェルが設けられている半導体物質の基板の上に第1ポリシリコンを設けることによって形成されている。制御ゲートは、ダマシンプロセスによって形成されることが好ましく、第1ポリシリコンは2つのフローティングゲートを作成した後に取り除かれ、第2ポリシリコンが当該2つのフローティングゲート間に設けられている。2つの制御ゲートを形成するために、異方性エッチングが後の工程で第2ポリシリコンに実施される。
【選択図】図1
【解決手段】 データを保持し得る2つのフローティングゲートの間に横方向に配置された2つの制御ゲートを含むメモリセルである。メモリセルは、ウェルが設けられている半導体物質の基板の上に第1ポリシリコンを設けることによって形成されている。制御ゲートは、ダマシンプロセスによって形成されることが好ましく、第1ポリシリコンは2つのフローティングゲートを作成した後に取り除かれ、第2ポリシリコンが当該2つのフローティングゲート間に設けられている。2つの制御ゲートを形成するために、異方性エッチングが後の工程で第2ポリシリコンに実施される。
【選択図】図1
Description
本発明は論理ゲートの構造に関し、特にフローティングゲート構造を用いた電気的に消去及びプログラムが可能なリードオンリーメモリ(EEPROM)及びフラッシュEEPROMと、その自己整合製造プロセスに関する。
フラッシュEEPROMのような、電気的に消去及びプログラムが可能な不揮発性半導体素子が、従来技術として良く知られている。フラッシュEEPROMの1つのタイプは、フローティングゲートMOS(金属−半導体酸化物−半導体)素子を用いている。一般的に、電荷は電気的に分離された(フローティング)ゲートに輸送され、1つのバイナリ状態を表し、チャージされていないゲートは他のバイナリ状態を表す。フローティングゲートは、一般的に互いに分離された2つの領域(ソース及びドレイン)の間の上方に配置され、薄い絶縁層によって当該領域から分離されている。フローティングゲートの上に配置された上部層(制御)ゲートは、フローティングゲートと容量性結合し、電場が薄い絶縁層を通過して形成されている。フローティングゲートの下のチャンネル領域からの「キャリア」は薄い絶縁層を通過してフローティングゲートに入り、フローティングゲートをチャージする。フローティングゲートにおける電荷の存在は、フローティングゲートの論理状態を例えば、0または1として示す。フローティングゲートの電荷を消去するための方法はいくつかある。ある方法では、2つの領域に接地電位を与え、かつ上部層ゲートに正の高電位を与える。正の高電位はフローティングゲート上に電荷キャリアを生じさせ、ファウラ−ノルドハイム(Fowler-Nordheim)トンネルメカニズムにより、上部層ゲートとフローティングゲートとを分離する絶縁層を通過して上部層ゲートに入るようにする。他の方法では、正の高電位をソース領域に与え、上部ゲートを接地する。ソース領域とフローティングゲートとを分離する層を横切る電場によって、フローティングゲートからソース領域への電子のトンネルを生じる。
一般的に、フローティングゲートの電荷の導入及び消去は、制御ゲートに供給される電位及びフローティングゲートに誘起される電位に左右される。制御ゲート及びフローティングゲートのカップリング比は、フローティングゲートに誘起する電位を決定するため重要である。カップリング比は、それら2つのゲート間の相対に依存する。互いに向かいあった長く背の高いゲートを有するメモリセルは、カップリング比が良いため好ましいが、製造することが難しい。従って本発明はこの製造プロセスを第1の目的とする。
ある形態では、本発明は非揮発性メモリ素子であって、第1トレンチ分離領域と、前記第1トレンチ分離領域とは別の第2トレンチ分離領域と、第1幅を有する制御ゲートと、第2幅を有する第1フローティングゲートと、第3幅を有する第2フローティングゲートとを含み、前記制御ゲートは前記第1及び第2フローティングゲートの間に配置され、前記制御ゲートの前記第1幅と前記第1及び第2フローティングゲートの前記第2及び第3幅は、前記第1及び第2トレンチ分離領域によって画定されることを特徴とする。
他の形態では、本発明はマスクを使用して非揮発性メモリの活性領域の幅を画定する自己整合方法であって、前記活性領域は1つの制御ゲートと2つのフローティングゲートとを含む。当該方法は、マスクを使用して第1及び第2フィールド分離領域を形成するステップと、前記第1及び第2フィールド分離領域の間に非揮発性メモリ素子の活性領域を形成するステップとを含み、前記活性領域は、前記第1及び第2フィールド分離領域によって画定された幅を有し、更に前記活性領域の幅は、前記制御ゲート及び前記2つのフローティングゲートそれぞれの幅を画定することを特徴とする。
他の形態では、本発明は半導体構造内のフローティングゲートのチャンネル長さを画定するための自己整合方法であって、前記半導体構造は、ポリシリコン層と、前記ポリシリコン層の上に設けられた複数の犠牲材料のブロックと、前記半導体構造を覆う酸化膜材料の層とを含む。当該方法は、長さを有するゲートマスクを形成するために前記酸化膜材料をエッチング加工するステップと、前記ゲートマスクの下にフローティングゲートを形成するために前記犠牲材料及び前記ポリシリコン層をエッチング加工するステップとを含み、前記フローティングゲートは前記ゲートマスクの前記長さによって画定されたチャンネル長さを有することを特徴とする。
他の形態では、本発明は半導体物質の上に電気的に書換え可能なメモリ素子を製造するための自己整合方法である。メモリ素子は、第1ドーパントが第1濃度でドープされた第1半導体層と、前記第1半導体層の上表面の上に配置され、第2ドーパントが第2濃度でドープされた第2半導体層とを含む。第2ドーパントは、第1ドーパントと逆極性の特性を有する。また、第2半導体層は上表面を有する。製造方法は更に、前記第2半導体層の前記上表面にトンネル酸化膜または絶縁層を成長させるステップと、前記トンネル酸化膜層の上に上表面を有する第1ポリシリコン層のような導電層を堆積させるステップと、複数のシャロートレンチ領域を第1方向に沿って形成するステップと、前記第1ポリシリコン層の前記上表面の上に窒化ケイ素のような犠牲材料層を堆積させるステップと、概ね前記第1方向と垂直な第2方向に沿って複数の分離チャンネルを形成するために、前記窒化シリコン層をエッチング加工するステップとを有する。2つの隣接する分離チャンネルが窒化シリコンのブロックを画定し、窒化シリコンのそれぞれのブロックは2つの側面と、上表面と、底面とを有し、概ね前記窒化シリコンの上表面から前記第1ポリシリコン層の上表面にかけて延在している。製造方法は更に、前記窒化シリコンのブロックの2つの側面に沿って、2つのゲートマスクを形成するステップと、前記分離チャンネルを前記トンネル酸化膜まで拡張するために、それぞれの前記分離チャンネルの底部の前記ポリシリコンをエッチング加工するステップとを含む。2つの隣接する分離チャンネルが前記窒化シリコンのブロックの下に配置されている前記第1ポリシリコン層のブロックを画定する。製造方法は更に、前記分離チャンネルを前記窒化シリコン層の上端まで酸化物で満たすステップと、複数の制御チャンネルを形成するために前記窒化シリコンのそれぞれのブロックをエッチング加工するステップと、それぞれの制御チャンネルの底部を前記トンネル酸化膜まで拡張するために、前記ポリシリコンの各ブロックの中央部をエッチング加工するステップと、それぞれの前記制御チャンネルを第2ポリシリコンのような第2導電性物質で満たすステップとが続く。前記ポリシリコンの各ブロックの中央部をエッチング加工するステップは、2つのゲートマスクの下に第1ポリシリコンの横方向に並んだ2つのブロックを残す。そして第1ポリシリコンの横方向に並んだ2つのブロックはフローティングゲートして、第2ポリシリコンは制御ゲートとして機能する。
他の形態では、本発明は電気的に書換え可能なメモリ素子である。メモリ素子は、第1ドーパントが第1濃度にドープされた第1半導体層と、第1半導体層の上に位置し、かつ前記第1ドーパントと逆極性の特徴を有する第2ドーパントでドープされ、かつ上表面を有する第2半導体層と、前記第2半導体層の上表面に埋め込まれた間隙を介した2つの拡散領域とを含む。前記2つの拡散領域は、第1拡散領域と第2拡散領域を有し、前記拡散領域のそれぞれは第1ドーパントに第1濃度よりも高い濃度の第2濃度にドープされている。第1チャンネル領域は前記第1拡散領域と前記第2拡散領域との間に画定されている。メモリ素子は更に、第1側面と、第2側面と、第1高さとを有し、導電性物質を含む第1フローティングゲートと、第1側面と、第2側面と、第2高さとを有し、導電性物質を含む第2フローティングゲートとを含む。前記第1フローティングゲートは、第1絶縁領域によって前記第1チャンネル領域及び前記第1拡散領域から分離されつつ、前記第1チャンネル領域の上に前記第1拡散領域に隣接して配置されており、また、電荷を貯蔵することができる。前記第2フローティングゲートは、第2絶縁領域によって前記第1チャンネル領域及び前記第1拡散領域から分離されつつ、前記第1チャンネル領域の上に前記第2拡散領域に隣接して配置されており、また、電荷を貯蔵することができる。第1制御ゲート及び第2制御ゲートは、前記第1フローティングゲート及び前記第2フローティングゲートの間に配置されている。前記第1制御ゲートは、第3高さを有し、導電性物質を含む。前記第1制御ゲートは、前記第1フローティングゲートの第1側面と第1垂直絶縁層によって分離されつつ、前記第1フローティングゲートと横方向に隣接して配置され、更に前記第1チャンネル領域と第3絶縁領域によって分離されつつ、前記第1チャンネル領域の上に位置する。前記第2制御ゲート第4高さを有し、導電性物質を含む。前記第2制御ゲートは、前記第2制御フローティングゲートと第2垂直絶縁層によって分離されつつ、前記第2フローティングゲートと第1制御ゲートとに横方向に隣接して配置され、前記第1制御ゲートと前記2つの制御ゲートの間に堆積させられた酸化物層によって分離されている。前記第2制御ゲートは、第3絶縁領域によって分離されつつ、前記第1チャンネル領域の上に位置している。
本発明は、多重データメモリセルの製造を可能にする点で利点がある。本発明の他の利点や特徴は、発明の図面の簡単な説明、発明の詳細な説明及び特許請求の範囲によって明らかとなる。
図1は、3つの電気的にプログラム及び消去が可能な非揮発性メモリストリングを示している。各メモリストリング100は、垂直方向に延在する活性領域106と、複数のメモリストリングを横切って水平方向に延在する複数の制御ゲート102とを含む。ゲート領域以外の活性領域は、第1ドーパントによって高濃度にドープされている。制御ゲートはポリシリコンまたは他の適当な材料によって形成されている。複数のフローティングゲート104は、活性領域106の上に制御ゲート102に隣接して配置されている。それぞれの制御ゲート102は、2つのフローティングゲート104によって2つの側面を囲まれている。
活性領域106のある領域上で1つの制御ゲート102を囲む2つのフローティングゲート104の組み合わせは、メモリセル103を形成する。それぞれのメモリセル103は2つのデータを保持し、一方のデータをフローティングゲート104の一方に保持する。それぞれのメモリストリング100は、多くのメモリセル103を有することができる。メモリセル103を有するメモリストリング100は、第1選択ゲート116及び第2選択ゲート120によって境界が画定されている。第1選択ゲート116及び第2選択ゲート120は、全てのメモリストリング100と活性領域106とを横切って水平方向に延在している。フローティングゲート104と、制御ゲート102と、選択ゲート114,116,118,120とによって覆われていない活性領域106の部分は、ドープされた拡散領域である。垂直コネクタ121は、活性領域106と複数のメモリストリング100を通過して垂直方向に延在するビットライン110とを接続している。
それぞれのメモリストリング100は、活性領域106を通じて隣接するメモリストリング100と接続されている。あるメモリストリング100内のメモリセル103と隣接するメモリストリング100のメモリセル103との分離は、選択酸化(LOCOS)、埋め込みLOCOS(recessed LOCOS)、ミニLOCOS分離(mini-LOCOS isolation)、フィールド打ち込み分離(field implant isolation)、肉厚フィールド酸化による分離(thick field oxide isolation)、シャロートレンチ分離(STI)、ディープトレンチ分離、酸化膜分離(full oxide isolation)、及び他の適当な方法による絶縁層122によって達成されている。活性領域106の分離に使用されている絶縁層122は、要素が分離されずに相互に接続されていても良い。いくつかの実施形態(図示しない)では、分離層122は活性領域全体を囲んでも良い。複数のメモリストリングス100は、高密度のメモリアレイを形成しても良い。それぞれのメモリストリングス100は、ここに記載した本発明の製造プロセスを通して形成されても良い。
一般的に、メモリセルの製造はシリコンウエハから開始する。図2にシリコンウエハの断面を示している。断面200は、半導体基板202と、半導体基板202の上のウェル204とを示している。基板は、N型またはP型の第1ドーパントによってドープされている。ウェル204は、第1ドーパントと電気的特性が逆極性の第2ドーパントを基板にドープすることによって形成されている。基板202及びウェル204が形成された後、トンネル酸化膜206の層がウェル204の上に成長させられる。
トンネル酸化膜206が成長させられた後、図3に示すようにポリシリコン302の層がトンネル酸化膜206の上に堆積させられる。第1ポリシリコン302は、後にフローティングゲートを形成するために使用される。図4は、隣接するメモリストリング100のメモリセルを分離するために使用されるシャロートレンチ分離(STI)領域402を示している。STI領域402は、第1ポリシリコン302と、トンネル酸化膜206と、ウェル204の一部とをエッチングすることにより形成されている。STI領域402は第1ポリシリコン302の上表面からウェル204の内部へと延びている。フィールド分離領域としても知られているSTI領域402は、それらの両端が互いに接続していても良い。いくつか場合では、STI領域402はそれらの両端が互いに接続していても良いし、後に設けられるトランジスタ要素を完全に囲んでもいても良い。STI領域402のエッチングの後、シリコン表面を次のステップのフィールド打ち込みから保護するために、ライナー酸化膜がSTI領域402の表面上に成長させられる。フィールド打ち込みによりSTI領域402の底部は付加的にドープされ、互いに絶縁された隣接するメモリセルが形成される。STI領域のエッチング及びフィールド打ち込みは、当業者によって知られたいくつかのプロセスによって実施することができる。STIは図4に示されており、ここでの記載に用いられているが、ディープトレンチ分離といった他の分離技術も使用することができる。ディープトレンチ分離は基板202のエッチングによって形成される。
ライナー酸化の後、STI領域402は図5に示すように、高密度プラズマ(HDP)による酸化物堆積によって酸化物502に満たされる。酸化物502は、化学蒸着(CVD)またはシリコンガラス堆積(SG deposition)によって堆積しても良い。また、シリコンガラス以外の物質が堆積に使用されても良い。酸化物堆積プロセスに続いてアニールプロセスが実施され、堆積プロセスによって形成された構造内の応力を軽減するため温度が上昇させられる。過度の酸化物502は、化学機械研磨(CMP)プロセスまたは平坦エッチングプロセスに取り除かれる。その結果の構造を図6に示す。
STI領域402のエッチング及びそれに続いての酸化物502の充填について上記したが、当業者であれば他の方法を適用できることを容易に理解することができる。
図7は、研磨された表面の上に堆積させられた窒化ケイ素(SiN)702の層を示している。窒化ケイ素は、絶縁を備えるために堆積されエッチング加工される犠牲材料である。SiN層702は、STI領域402の酸化物502及び第1ポリシリコン層302を覆う。SiN層702を堆積させた後の次のステップは、STI領域402の第1方向に垂直な第2方向に沿ってSiN層702をエッチング加工することである。SiN層702のエッチング加工によって、複数の分離チャンネル802を形成される。それぞれの分離チャンネル802はSiN層702の上表面から第1ポリシリコン302の上表面へと延びている。エッチング加工されたSiN層702を図8に示す。図9に示すように、SiN層702の上表面の上に、スペーサ酸化物902の層が堆積させられる。他の異方性エッチング処理は過度のスペーサ酸化物を取り除く。スペーサ酸化物は、図10に示すようにSiN702の側面に取り付けられた層を残し、SiN702の上表面から第1ポリシリコン302の上表面まで延び、ゲートマスク(酸化物端)1002を形成する。ゲートマスク1002は、長さ1004を有し、自己整合により次のステップであるポリシリコンのエッチング加工のガイドとなる。図10に示すように、第1ポリシリコン302はSiN702層と同じように第2方向に沿ってエッチング加工され、分離チャンネル802がSiN702の上表面からトンネル酸化膜層206まで伸びる。分離チャンネル802の底部に、ソース及びドレイン1006が形成される。ソース及びドレインの打ち込み部1006は、ウェルをドープするために使用した第2ドーパントと異なる適当なドーパントを分離チャンネル802の底部にドープすることによって形成される。
ソース及びドレインの打ち込みが行われた後、他のライナー酸化膜層がSiN702の上部と第1ポリシリコン302の横構造とを含む全構造の上に成長させられる。分離チャンネル802はその後、HDPプロセスによって酸化物1102に満たされる。酸化物1102は、フローティングゲートとして使用される第1ポリシリコン302を補強する。HDPプロセスの後、図11に示すように平坦な表面を形成するためにCMPプロセスが実施される。分離チャンネル802からの第1ポリシリコンの除去と、それに続く酸化物による分離チャンネル802の充填とは、ダマシンプロセスとして知られている。
酸化物端(ゲートマスク)1002の間に残存しているSiN702は、第1ポリシリコン302を露出させるためにエッチング加工によって取り除かれる。露出した第1ポリシリコン302は、酸化物端1002に沿った下向き方向にある物質のみ取り除く異方性エッチングによって取り除かれる。第1ポリシリコン302の除去は、図12に示すように、それぞれのゲートマスク1002の下に第1ポリシリコン302の薄いブロック1208を残し、それらは結果形成されるメモリセルのフローティングゲートとして使用される。結果形成されるフローティングゲートのチャンネルの長さ1210はゲートマスク1002の長さ1004によって決定される。第1ポリシリコン302の除去は、微細な処理であるため、結果生成される第1ポリシリコン302のブロック1208は弱化する傾向があり、第1ポリシリコン302が崩壊を引き起こす場合がある。しかし、前のステップが図10及び11に示すダマシンプロセスであるため、第1ポリシリコン302の結果形成されたブロック1208は補強されている。図12に示すように、SiN702及びその下の第1ポリシリコンのエッチング加工により、複数の制御チャンネル1204が形成される。
酸化膜−窒化膜−酸化膜(ONO)の層は、全ての構造体の上に堆積させられる。図12に示すように、その後に異方性エッチングによって酸化物端1002の側壁に取り付けられたONO1202の垂直方向の層のみが残される。また、チャンネル1204の底部のトンネル酸化膜206も取り除かれ、ウェル層204が露出する。ONOをエッチング加工した後に、高電圧な閾値電圧(HV Vt)を得るための打ち込み部(high voltage threshold voltage (HV Vt) implant)が形成される。ドーパントはチャンネル1204の底部のウェル層204に埋め込まれる。ドーパントの濃度は、結果形成されるチャンネルのメモリセルの閾値電圧を調整する。HV_Vt打ち込みの後に、ゲート酸化膜1206がチャンネル1204の底部に成長させられる。
図13は、第2ポリシリコン層1302の堆積によって満たされたチャンネル1204を示す。第2ポリシリコン1302は、導電性を増加させるためにドープされており、結果形成されるメモリセルの制御ゲートとして使用することができる。ドーピングの後、第2ポリシリコン1302はCMPプロセス及び平坦化エッチングによって研磨される。結果形成される構造を図14に示す。
図14は、3つのメモリセルを示しており(正確な縮尺ではない)、それぞれのメモリセルは1つの制御ゲート1402と、2つのフローティングゲート1404a及び1404bによって形成されている。ポリシリコン物質の第1フローティングゲート1404aは、チャンネル領域1406の上に配置されており、かつ拡散領域1006aに隣接している。第1フローティングゲート1404aは、少し拡散領域1006aと重なっても良い。しかし、過度の重なりはチャンネル領域1406の長さを減少させることになり得る。第1フローティングゲート1404aは、トンネル酸化膜206によってチャンネル領域1406から分離されている。トンネル酸化膜206の厚さは、ファウラ−ノルドハイム型のトンネル機構に基づく第1フローティングゲート1404aからの電子の除去を可能にするのに十分なほど薄くするべきであるが、第1フローティングゲート1404aとウェル204との間での電流の漏れの発生を防止するために十分なほどに厚くするべきである。ある実施形態では、トンネル酸化膜206の厚さは60乃至110オングストロームである。第1フローティングゲート1404aの下に位置するトンネル酸化膜206の長さは、使用した製造技術によって定まるλの値より小さくなる。例えば、仮に0.18μmの技術を使用した場合には、λは0.18μmに定められる。ポリシリコンの第2フローティングゲート1404bは同様に設置される。
制御ゲート1402は、チャンネル領域1408の上であって、かつ横方向において第1フローティングゲート1404aと第2フローティングゲート1404bとの間に設けられている。制御ゲート1402は、第1垂直絶縁層1202aによって第1フローティングゲート1404aと、第2垂直絶縁層1202bによって第2フローティングゲート1404bとから分離されている。制御ゲート1402は、ゲート酸化膜1206によってチャンネル領域1408から分離されている。ゲート酸化膜1206の厚さは、制御ゲート1402の電圧変化による負荷に耐えることができるように十分な程に厚くするべきである。制御ゲート1402での電圧は、メモリセルの動作中に変化し、ゲート酸化膜1206に負荷を発生させ得る。そのため、ゲート酸化膜1206の劣化を生じさせる。制御ゲート1402は、異なるメモリストリングにおける他のメモリセルの制御ゲートに接続されている。図15に示すように、全構造は最終的に酸化物1502によって覆われている。
他の実施形態では、上記したプロセスにおいて、酸化物502及び窒化ケイ素702は交換可能であり、結果形成されるメモリセルは上記したように作動する。更に他の実施形態では、上記のプロセスは、上記のPチャンネル素子の代えてのNチャンネル素子の製造に、同様に適用することができる。
第1フローティングゲート1404aは、その下端からその上端までの長さを表す第1高さを有し、第2フローティングゲート1404bは、その下端からその上端までの長さを表す第2高さを有する。制御ゲート1402は、その下端からその上端までの長さを表す第3高さを有する。第1高さ、第2高さ、及び第3高は等しくても良いし、異なっても良い。第1高さ及び第2高さは、第3高さよりも高くても良いし、低くても良い。フローティングゲートは、その幅より大きな高さを有することが好ましい。背の高い形状にすることで制御ゲートに対して相対する広い面積を備えることができ、制御ゲートからのより高い電圧がフローティングゲートに誘起されることが可能となる。フローティングゲートは、細長い外形を有するが、この構造は酸化物堆積1102によって補強されている。
カップリング効果は、制御ゲート1402をフローティングゲート1404a,1404bから分離する層1202a,1202bの厚さと、カップリング効果にさらされているそれぞれのフローティングゲート1404a,1404bの面積とに依存している。カップリング効果は制御ゲート1402に相対するフローティングゲート1404a,1404bの面積を増加させることによって容易に増加させることができる。そして当該面積は、制御ゲート1402の高さ及びフローティングゲート1404a,1404bの高さを増加させることによって増加させることができる。キャパシタが制御ゲート1402とそれぞれのフローティングゲート1404a,1404bの間に形成される。制御ゲート1402とフローティングゲート1404a,1404bとを分離する層1202a,1202bが薄すぎる場合には、フローティングゲート1404a,1404bが電子にチャージされた時に、漏れ電流がフローティングゲート1404a,1404bと制御ゲート1402とに発生する。層1202a,1202bが厚すぎる場合には、カップリング比は低く、フローティングゲート内に低電圧しか生じないかもしれない。動作可能なカップリング比は50%乃至80%の範囲にあり、例えば制御ゲート1402に供給された10Vは、フローティングゲート1404a,1404bに5V乃至8Vを生じさせる。制御ゲート1402と、フローティングゲート1404a,1404bと、拡散領域1006a,1006bとの組み合わせは制御トランジスタを形成する。制御トランジスタは、2つのデータを保持することができ、データの一方をそれぞれのフローティングゲート1404a,1404bのいずれかに保持する。それぞれのフローティングゲート1404a,1404bは、特許文献1に記載されているように、独立してプログラムされ、多ビットのデータを保存することができる。図16は、上記した制御トランジスタの他の実施形態を示している。
米国特許出願10/801,789明細書
図17は、本発明に係る他の実施形態1700を示している。この実施形態1700では、前もって第2ポリシリコンによって形成された単一の制御ゲート1402が、異方性プロセスによってエッチング加工されている。制御ゲート1702a,1702bの2つのブロックは、それらを分離する1つのチャンネル1704と共に形成されている。チャンネル1704は、後に誘電性の酸化物によって満たされる。図17に示すように、2つのキャパシタが形成されている。キャパシタの一方は、制御ゲート1702aと、フローティングゲート1706aと、それらを分離する絶縁層とによって形成されている。他方のキャパシタは、制御ゲート1702bと、フローティングゲート1706bとそれらを分離する絶縁層とによって形成されている。それぞれのキャパシタはメモリセルを形成している。制御ゲート1702aはフローティングゲート1706aと相対し、制御ゲート1702bはフローティングゲート1706bと相対している。追加の拡散領域が、ウェル204内であって、かつ2つの制御ゲート1702a及び1702bの間に設けられている。
他の実施形態では、フローティングゲートはL字形の形状を有している。フローティングゲートの一側面は制御ゲート1702に相対し、他方側面は遮蔽酸化物の層に相対している。遮蔽酸化物は誘電性材料であり、低い静電容量(k)を有する。遮蔽酸化物層は、隣接するメモリセルからの影響を低減するシールドとして作用する。L字形フローティングゲートの脚部は、トンネル酸化膜の上に適当なゲートを与える。例えば、三角形といったフローティングゲートの他の形状が、隣接するメモリセルの影響を低減する効果を達成するために使用されても良い。三角形のフローティングゲートを有するメモリセル内では、三角形形状の反対側の酸化物層はフローティングゲートに隣接して配置され、絶縁効果を与える。
ここで記載したメモリセルは、特許文献1に記載されているように、作動電圧によって容易にプログラムすることができる。本発明はフラッシュEEPROMについて記載したが、本発明はワンタイム・プログラマブル(OTP)メモリ、マルチタイム・プログラマブル(MTP)メモリ、及び他の非揮発性メモリに適用可能であることが理解される。
本発明を特に好ましい実施形態を参照して記載し、示したが、当業者であれば特許請求の範囲に記載された本発明の範囲及び精神から逸脱することなく形式や詳細について様々な変更を行うことが可能である。更に、本発明の要素は単数形で記載または請求されているが、単数形に限定されることを明記していない場合は、複数形であることを考慮する。
Claims (38)
- 非揮発性メモリ素子であって、
第1トレンチ分離領域と、
前記第1トレンチ分離領域とは別の第2トレンチ分離領域と、
第1幅を有する制御ゲートと、
第2幅を有する第1フローティングゲートと、
第3幅を有する第2フローティングゲートとを含み、
前記制御ゲートは、前記第1及び第2フローティングゲートの間に配置され、前記制御ゲートの前記第1幅と前記第1及び第2フローティングゲートの前記第2及び第3幅は、前記第1及び第2トレンチ分離領域によって画定されることを特徴とする非揮発性メモリ。 - 前記第1トレンチ分離領域及び前記第2トレンチ分離領域は、互いに接続されていることを特徴とする請求項1に記載の非揮発性メモリ。
- マスクを使用して非揮発性メモリの、1つの制御ゲートと2つのフローティングゲートとを含む活性領域の幅を画定する自己整合方法であって、
マスクを使用して第1及び第2フィールド分離領域を形成するステップと、
前記第1及び第2フィールド分離領域の間に非揮発性メモリ素子の活性領域を形成するステップとを含み、
前記活性領域は、前記第1及び第2フィールド分離領域によって画定された幅を有し、
前記活性領域の幅は、更に前記制御ゲート及び前記2つのフローティングゲートのそれぞれの幅を画定することを特徴とする自己整合方法。 - 前記第1分離領域と前記第2分離領域とを接続するステップを更に含むことを特徴とする請求項3に記載の自己整合方法。
- ポリシリコン層と、前記ポリシリコン層の上に設けられた複数の犠牲材料のブロックと、前記半導体構造を覆う酸化物材料の層とを含む半導体構造内のフローティングゲートのチャンネル長さを画定するための自己整合方法であって、
長さを有するゲートマスクを形成するために前記酸化物材料をエッチング加工するステップと、
前記ゲートマスクの下に前記フローティングゲートを形成するために前記犠牲材料及び前記ポリシリコン層をエッチング加工するステップとを含み、
前記フローティングゲートは前記ゲートマスクの長さによって画定されたチャンネル長さを有することを特徴とする自己整合方法。 - 上表面を有する半導体層上に電気的に書換え可能なメモリを製造するための自己整合方法であって、
前記半導体層の前記上表面に絶縁層を成長させるステップと、
前記絶縁層の上に上表面を有する第1導電層を堆積させるステップと、
半導体層内を下向きに延びる複数のトレンチ分離領域を第1方向に沿って形成するステップと、
前記第1導電層の前記上表面の上に上表面を有する犠牲材料層を堆積させるステップと、
第2方向に沿って複数の分離チャンネルを形成するために、前記犠牲材料層をエッチング加工し、2つの隣接する分離チャンネルが2つの側面と、上表面と、底面とを有する犠牲材料のブロックを画定するステップと、
前記犠牲材料のブロックの2つの側面に沿って、各側面に対して1つずつの合計2つのゲートマスクを形成するステップと、
前記複数の分離チャンネルを前記絶縁層まで拡張するために、第1導電層をエッチング加工し、2つの隣接する分離チャンネルが前記犠牲材料のブロックの下に配置されている前記第1導電層のブロックを画定するステップと、
制御チャンネルを形成するために前記犠牲材料の前記ブロックをエッチング加工するステップと、
前記2つのゲートマスクの下に、第1横ブロックと、第2横ブロックとを含む前記第1導電層の2つの横方向に並んだブロックを形成するために、前記第1導電層の前記ブロックをエッチング加工するステップと、
前記制御チャンネルを第2導電層で満たすステップとを含むことを特徴とする自己整合方法。 - 前記分離チャンネルを前記半導体層に拡張するステップを更に含むことを特徴とする請求項6に記載の方法。
- 前記第2導電層の第1ブロック及び第2ブロックを形成するために、前記第2導電層を異方性エッチング加工するステップを更に含み、前記第2導電層の前記第1ブロックは前記第1導電層の前記第1ブロックと相対し、前記第2導電層の前記第2ブロックは前記第1導電層の前記第2ブロックと相対していることを特徴とする請求項6に記載の方法。
- 拡散領域を前記半導体層の上であって、かつ前記第2導電層の2つのブロック間に形成するステップを更に含むことを特徴とする請求項8に記載の方法。
- 前記メモリ素子の全体を覆うために酸化物層を堆積させるステップを更に含むことを特徴とする請求項6に記載の方法。
- 前記第2導電層は、2つの隣接する分離チャンネルによって画定された幅を有することを特徴とする請求項6に記載の方法。
- 前記絶縁層は、トンネル酸化膜であることを特徴とする請求項6に記載の方法。
- 前記第1導電層は第1ポリシリコンであり、前記第2導電層は第2ポリシリコンであることを特徴とする請求項6に記載の方法。
- 前記犠牲材料は窒化ケイ素であることを特徴とする請求項6に記載の方法。
- 複数のトレンチ分離領域を第1方向に沿って形成する前記ステップは、前記導電層の上表面から第2半導体層の内部へと延びたトレンチチャンネルをエッチング加工し、トレンチチャンネルを酸化物で満たすステップを更に含むことを特徴とする請求項6に記載の方法。
- 前記トレンチチャンネルを満たす前記ステップは、高密度プラズマによる酸化物の堆積によって行われることを特徴とする請求項15に記載の方法。
- 前記トレンチチャンネルを満たす前記ステップは、化学蒸着によって行われることを特徴とする請求項15に記載の方法。
- 前記トレンチチャンネルを満たす前記ステップは、シリコンガラスの堆積によって行われることを特徴とする請求項15に記載の方法。
- 前記トレンチチャンネルを満たす前記ステップは、スピンオングラス堆積プロセスによって行われることを特徴とする請求項15に記載の方法。
- 前記トレンチチャンネル内の酸化物を化学機械研磨プロセスによって研磨するステップを更に含むことを特徴とする請求項15に記載の方法。
- 前記複数のトレンチ分離領域を前記第1方向に沿って形成する前記ステップは、前記第1導電層の上表面から半導体層の内部へと延びたトレンチチャンネルをエッチング加工し、トレンチチャンネルを酸化物で満たすステップを更に含むことを特徴とする請求項6に記載の方法。
- 前記トレンチ分離領域の上にライナー酸化物を成長させるステップを更に含むことを特徴とする請求項6に記載の方法。
- 前記トレンチ分離領域は底部を有し、前記トレンチ分離領域の前記底部にフィールド打ち込みを行うステップを更に含むことを特徴とする請求項6に記載の方法。
- 前記分離チャンネルの上表面の上に酸化物スペーサの層を成長させるステップを更に含むことを特徴とする請求項6に記載の方法。
- 前記酸化物スペーサの層を異方性エッチング加工するステップを更に含むことを特徴とする請求項24に記載の方法。
- 前記分離チャンネルの底部に第1ドーパントをドープすることによって前記分離チャンネルの前記底部に拡散領域を形成するステップを更に含むことを特徴とする請求項6に記載の方法。
- ライナー酸化物の層を成長させるステップを更に含むことを特徴とする請求項26に記載の方法。
- 前記制御チャンネルを第2半導体層に拡張するために前記絶縁層をエッチング加工するステップと、
前記制御チャンネルの前記底部に閾値電圧を高くするための打ち込みを実施するステップとを更に含むことを特徴とする請求項6に記載の方法。 - 前記制御チャンネルの底部にゲート酸化膜を成長させるステップを更に含むことを特徴とする請求項6に記載の方法。
- 電気的に書き換え可能なメモリ素子であって、
第1ドーパントが第1濃度にドープされた第1半導体層と、
前記第1半導体層の上に位置し、かつ前記第1ドーパントと逆極性の特性を有する第2ドーパントにドープされ、かつ上表面を有する第2半導体層と、
前記第2半導体層の前記上表面に埋め込まれた、間隙を介した2つの拡散領域とを含み、
前記拡散領域のそれぞれは、前記第1ドーパントが前記第1濃度よりも高い濃度の第2濃度にドープされた第1拡散領域と第2拡散領域を有し、
更に、
前記第1拡散領域と前記第2拡散領域との間に画定された第1チャンネル領域と、
第1側面と、第2側面と、第1高さとを有し、導電性物質を含む第1フローティングゲートと、
第1側面と、第2側面と、第2高さとを有し、導電性物質を含む第2フローティングゲートと、
第3高さを有し、導電性物質を含む第1制御ゲートと、
第4高さを有し、導電性物質を含む第2制御ゲートとを含み、
前記第1フローティングゲートは、前記第1拡散領域及び前記第1チャンネル領域から第1絶縁領域によって分離されつつ、前記第1拡散領域に隣接して、前記第1チャンネル領域の上に配置されており、また電荷を貯蔵することができ、
前記第2フローティングゲートは、前記第2拡散領域及び前記第1チャンネル領域から第2絶縁領域によって分離されつつ、前記第2拡散領域に隣接して、前記第1チャンネル領域の上に配置されており、また電荷を貯蔵することができ、
前記第1制御ゲートは、前記第1フローティングゲートの第1側面から第1垂直絶縁層によって分離されつつ、前記第1フローティングゲートと横方向に隣接して配置され、更に前記第1チャンネル領域から第3絶縁領域によって分離されつつ、前記第1チャンネル領域の上に位置し、
前記第2制御ゲートは、前記第2フローティングゲートの第1側面から第2垂直絶縁層によって分離され、かつ前記第1制御ゲートから2つの前記制御ゲートの間に堆積させられた酸化膜層によって分離されつつ、前記第2フローティングゲートと前記第1制御ゲートとに横方向に隣接して配置され、更に前記第1チャンネル領域から第3絶縁領域によって分離されつつ、前記第1チャンネル領域の上に位置していることを特徴とするメモリ素子。 - 第3拡散領域を更に含むことを特徴とする請求項30に記載のメモリ素子。
- 前記第1ドーパントはP型特性を有し、前記第2ドーパントはN型特性を有することを特徴とする請求項30に記載のメモリ素子。
- 前記第1ドーパントはN型特性を有し、前記第2ドーパントはP型特性を有することを特徴とする請求項30に記載のメモリ素子。
- 前記第1絶縁領域は、前記第1フローティングゲートと前記第1チャンネル領域との間で電荷のトンネルを可能とする厚さを有することを特徴とする請求項30に記載のメモリ素子。
- 前記第3絶縁領域は、前記第2フローティングゲートと前記第1チャンネル領域との間で電荷のトンネルを可能とする厚さを有することを特徴とする請求項30に記載のメモリ素子。
- 前記第3絶縁領域の厚さは、60オングストローム乃至110オングストロームの範囲にあることを特徴とする請求項35に記載のメモリ素子。
- 前記第1垂直絶縁層は、前記第1フローティングゲート及び前記制御ゲート間に静電容量を有することができる厚さの酸化膜−窒化膜−酸化膜を含み、かつ前記第1垂直絶縁層は前記第1フローティングゲート及び前記制御ゲート間の漏れ電流を防ぐことを特徴とする請求項30に記載のメモリ素子。
- 2つの遮蔽酸化膜層を更に含み、前記遮蔽酸化膜層のそれぞれは、前記フローティングゲートの前記第2側面に隣接して設置されていることを特徴とする請求項30に記載のメモリ素子。
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