KR100235274B1 - 반도체 기억장치와 그 제조방법 - Google Patents

반도체 기억장치와 그 제조방법 Download PDF

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KR100235274B1
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insulating film
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gate insulating
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나오코 오타니
토시하루 카타야마
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

실리콘 기판(1)의 주면(1S)으로부터 내부로 향하여 제2방향을 따라서 형성되는 각각의 트랜치(3)의 바닥면(3B) 바로 아래에만 각각의 소스 영역(4)을 형성하고, 또 각각의 트렌치(3) 내에 각각의 게이트 전극부(23)를 형성한다. 즉, 각각의 게이트 전극부(23)는, 트렌치(3)의 측면(S1) 상과 바닥면(3B)의 일부 상에 게이트 산화막(19)을, 그 상부 표면 상에 FG 전극(20)을, 게이트 산화막(19)에 접하지 않는 FG 전극(20)의 측면 상과 그 상부 표면 상과 트렌치(3)의 바닥면(3B)의 다른쪽 부분 상과 측면(S2) 상에 게이트 절연막(21)을, 게이트 절연막(21)의 상부 표면을 덮도록 CG 전극(22)을 형성하여 이루어진다. 각각의 드레인 영역(11)은 인접한 두 개의 트랜지스터에 의해 공유된다. 이것에 의해 게이트 전극부(23)의 면적은 저감화됨과 동시에 그것이 존재하는 부분과 존재하지 않는 부분 사이의 단차는 저감된다. 따라서, 각 메모리 셀의 면적을 저감하면서, 각 메모리 셀의 단차를 저감시킬 수 있게 된다.

Description

반도체 기억 장치와 그 제조 방법
제1도는 본 발명의 실시예 1에 의한 EEPROM을 도시한 평면 구조도.
제2도는 제1도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제3도는 제1도에 도시한 평면 구조도의 c-c에 있어서의 단면 구조도.
제4도는 제1도에 도시한 평면 구조도의 d-d에 있어서의 단면 구조도.
제5도는 제1도에 도시한 EEPROM의 제조 프로세스의 제1공정을 설명하기 위한 평면 구조도.
제6도는 제5도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제7도는 제1도에 도시한 EEPROM의 제조 프로세스의 제2공정을 설명하기 위한 평면 구조도.
제8도는 제7도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제9도는 제1도에 도시한 EEPROM의 제조 프로세스의 제3공정을 설명하기 위한 평면 구조도.
제10도는 제9도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제11도는 제9도에 도시한 평면 구조도의 c-c에 있어서의 단면 구조도.
제12도는 제1도에 도시한 EEPROM의 제조 프로세스의 제4공정을 설명하기 위한 단면 구조도.
제13도는 제1도에 도시한 EEPROM의 제조 프로세스의 제5공정을 설명하기 위한 단면 구조도.
제14도는 제1도에 도시한 EEPROM의 제조 프로세스의 제6공정을 설명하기 위한 단면 구조도.
제15도는 제1도에 도시한 EEPROM의 제조 프로세스의 제7공정을 설명하기 위한 단면 구조도.
제16도는 제1도에 도시한 EEPROM의 제조 프로세스의 제8공정을 설명하기 위한 단면 구조도.
제17도는 제1도에 도시한 EEPROM의 제조 프로세스의 제9공정을 설명하기 위한 단면 구조도.
제18도는 제1도에 도시한 EEPROM의 제조 프로세스의 제10공정을 설명하기 위한 단면 구조도.
제19도는 제1도에 도시한 EEPROM의 제조 프로세스의 제11공정을 설명하기 위한 단면 구조도.
제20도는 제1도에 도시한 EEPROM의 제조 프로세스의 제12공정을 설명하기 위한 단면 구조도.
제21도는 제1도에 도시한 EEPROM의 제조 프로세스의 제13공정을 설명하기 위한 단면 구조도.
제22도는 제1도에 도시한 EEPROM의 제조 프로세스의 제14공정을 설명하기 위한 단면 구조도.
제23도는 본 발명의 실시예 2에 의한 EEPROM을 도시한 평면 구조도.
제24도는 제23도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제25도는 제23도에 도시한 평면 구조도의 c-c에 있어서의 단면 구조도.
제26도는 제23도에 도시한 평면 구조도의 d-d에 있어서의 단면 구조도.
제27도는 제23도에 도시한 실시예 2에 의 한 EEPROM의 제조 프로세스의 제1공정을 설명하기 위한 평면 구조도.
제28도는 제27도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제29도는 제27도에 도시한 평면 구조도의 c-c에 있어서의 단면 구조도.
제30도는 제23도에 도시한 실시예 2에 의 한 EEPROM의 제조 프로세스의 제2공정을 설명하기 위한 평면 구조도.
제31도는 제23도에 도시한 실시예 2에 의한 EEPROM의 제조 프로세스의 제3공정을 설명하기 위한 평면 구조도.
제32도는 본 발명의 실시예 3에 의한 EEPROM을 도시한 평면 구조도.
제33도는 제32도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제34도는 제32도에 도시한 평면 구조도의 c-c에 있어서의 단면 구조도.
제35도는 제32도에 도시한 평면 구조도의 d-d에 있어서의 단면 구조도.
제36도는 제32도에 도시한 도시한 실시예 2에 의한 EEPROM의 제조 프로세스의 제1공정을 설명하기 위한 평면 구조도.
제37도는 제32도에 도시한 실시예 3에 의한 EEPROM의 제조 프로세스의 제2공정을 설명하기 위한 평면 구조도.
제38도는 제32도에 도시한 실시예 3에 의한 EEPROM의 제조 프로세스의 제3공정을 설명하기 위한 평면 구조도.
제39도는 제38도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제40도는 본 발명의 실시예 3에 의한 EEPROM을 도시한 평면 구조도.
제41도는 제40도에 도시한 평면 구조도의 b-b에 있어서의 단면 구조도.
제42도는 제40도에 도시한 도시한 평면 구조도의 c-c에 있어서의 단면 구조도.
제43도는 종래의 EEPROM을 도시한 단면 구조도.
제44도는 제43도에 도시한 종래의 EEPROM의 제조 프로세스의 제1공정을 설명하기 위한 단면 구조도.
제45도는 제43도에 도시한 종래의 EEPROM의 제조 프로세스의 제2공정을 설명하기 위한 단면 구조도.
제46도는 제43도에 도시한 종래의 EEPROM의 제조 프로세스의 제3공정을 설명하기 위한 단면 구조도.
제47도는 제43도에 도시한 종래의 EEPROM의 제조 프로세스의 제4공정을 설명하기 위한 단면 구조도.
제48도는 제43도에 도시한 종래의 EEPROM의 제조 프로세스의 제5공정을 설명하기 위한 단면 구조도.
제49도는 제43도에 도시한 종래의 EEPROM의 제조 프로세스의 제6공정을 설명하기 위한 단면 구조도.
제50도는 제43도에 도시한 종래의 EEPROM의 제조 프로세스의 제7공정을 설명하기 위한 단면 구조도.
제51도는 제43도에 도시한 종래의 EEPROM의 제조 프로세스의 제8공정을 설명하기 위한 단면 구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 3 : 트렌치
4 : 소스 불순물 확산층 6 : 게이트 산화막
7 : 플로팅 게이트 전극 8 : 게이트 절연막
9 : 콘트롤 게이트 전극 10 : 게이트 전극부
11 : 트레인 불순물 확산층 12 : 층간 산화막
14 : 층간 절연막 14 : 콘택트 홀
16 : 알루미늄 배선층
본 발명은 반도체 기억 장치에 관한 것으로, 특히 전기적으로 정보의 기록 및 삭제가 가능한 비휘발성 반도체 기억 장치 및 그 제조 방법에 관한 것이다.
종래의 비휘발성 반도체 기억 장치의 하나로서, EEPROM(Electrically Erasable and Programmable Read Only Memory)이 알려져 있다.
제43도는 알려져 있는 EEPROM의 구성을 도시한 단면도이다. 이 도면에서, 참조부호(1P)는 실리콘 기판이고, 이 실리콘 기판(1P) 내에는, 실리콘 기판(1P)과 역도전형의 불순물로 구성되는 드레인 불순물 확산층(33)과, 실리콘 기판(1P)과 역 도전형의 불순물로 구성되는 소스 불순물 확산층(34)이 형성되어 있다.
후술하는 콘택트 홀(37)의 하부에는 콘택트 불순물 확산층(38)이 형성되어 있다.
게이트 전극부(32) 각각은 실리콘 기판(1P)상에 형성되는 제1게이트 산화막 (28)과, 제1게이트 산화막(28)상에 형성되는 플로팅 게이트 전극(29)과, 플로팅 게이트 전극(29)상에 형성되는 제2게이트 절연막(30)과, 제2게이트 절연막(30) 상에 형성되는 콘트롤 게이트 전극(31)으로 구성되어 있다.
또한, 실리콘 기판(1P) 및 게이트 전극부(32)상에는 층간 언더라잉 산화막(interlayer underlying oxide film)(35)이 형성되고, 층간 언더라잉 산화막(35) 상에는 층간 절연막(36)이 형성되며, 층간 절연막(36)의 일부 및 층간 언더라잉 산화막(35)의 대응 부분을 콘택트 홀(37) 각각이 개구하고 있다. 콘택트 홀(37) 및 콘택트 불순물 확산층(38)을 통해서 드레인 불순물 확산층(33)에 알루미늄 배선층(39)이 접속된다. 실리콘 기판(1P) 상의 소자 형성 영역 내에 패시베이션(passivation) 막(17P)이 형성된다.
이 EEPROM에서는, 쌍을 이루는 두 개의 메모리 트랜지스터까지 소스 전극부, 즉 소스 불순물 확산층(34)을 공유하며, 또한 드레인 전극부에 대해서도 인접하는 메모리 트랜지스터쌍이 공유하는 구조로 되어 있다.
이하, 제43도를 참조하여 EEPROM의 동작에 대해서 설명한다. EEPROM의 동작 모드에는, 전기적으로 정보를 기록 또는 삭제하는 기록/삭제모드와, 정보를 판독하기 위한 판독 모드가 있다. 또한. 기록/삭제모드에는, 정보를 전기적으로 기록하기 위한 기록 모드와, 전기적으로 삭제하기 위한 삭제모드가 있다.
삭제모드에서는, 예를 들면, 드레인 전극부를 플로팅 상태로 하고, 콘트롤 게이트 전극 (31)을 접지 상태로 한다. 그후, 소스 불순물 확산층(34)을 포함하는 소스 전극부에, 예를 들어 약 12V의 고전압을 인가한다. 이것으로 인해 소스 불순물 확산층 (34) 근방의 플로팅 게이트 전극(29)단 하부에 있는 소스 전극측 상의 제1게이트 산화막(28)의 부분을 통해서, 소스 불순물 확산층(34)으로부터 플로팅 게이트 전극(29)으로 포울로-노드하임(Fowler-Nordheim) 터널링 전류(이하, FN 터널링 전류라 칭함)가 흐른다. 이 FN 터널링 전류를 사용하여, 플로팅 게이트 전극(29)의 전자를 빼냄으로써 정보의 삭제가 수행된다.
기록 모드에서는, 소스 불순물 확산층(34)을 포함하는 소스 전극부를 접지 상태로 하고, 드레인 불순물 확산층(33)을 포함하는 드레인 전극부에 예를 들어 7V 정도를 인가하고, 콘트롤 게이트 전극(31)에 예를 들어 12V 정도의 고전압을 인가한다. 이 상태에서, 플로팅 게이트 전극(29)단 하부의 드레인 불순물 확산층(33) 근방에서 애벌런치 현상(avalanche phenomenon)이 발생한다. 이 애벌런치 현상에 의해 발생한 핫 일렉트론이, 드레인 전극측 상의 제1게이트 산화막(28)의 일부를 통하여, 실리콘 기판(1P)으로부터 플로팅 게이트 전극(29)으로 주입됨으로써, 정보의 기록이 수행된다.
또한, 판독 모드에서는 소스 불순물 확산층(34)을 포함하는 소스 전극부를 접지 상태로 하고, 드레인 불순물 확산층(33)을 포함하는 드레인 전극부에, 예를 들어 약 1V를 인가하고, 콘트롤 게이트 전극(31)에 예를 들어, 3V 정도의 전압을 인가한다. 이 상태에서, 소정의 값 Ids 이상의 전류가 흐르는지 여부에 따라 ＂1＂, ＂0＂의 상태 레벨을 판단하여, 정보의 판독을 수행한다.
즉, 플로팅 게이트 전극(29) 내에 전자가 있는 경우에는, 드레인 불순물 확산층(33)으로부터 소스 불순물 확산층(34)으로 전류가 흐르지 않아서, 기록 상태, 즉 레벨＂0＂이 판독된다. 한편, 플로팅 게이트 전극(29)으로부터 전자가 이미 빠져나간 경우에는, 드레인 불순물 확산층 (33)으로부터 소스 불순물 확산층(34)으로 소정의 값 Ids 이상의 전류가 흐르고, 이 결과, 삭제상태, 즉 레벨＂1＂이 판독된다.
다음에 공지의 비휘발성 반도체 기억 장치의 제조 방법에 대해서, 제43도∼제51도를 참조하여 설명한다.
실리콘 기판(1P)의 소자 분리 영역에, 공지의 수단으로 두께 400nm 정도의 필드 산화막을 형성(도시하지 않음)하여 프로세스를 시작한다. 제44도에 도시한 바와 같이, 실리콘 기판(1P) 상에 열 산화 기술을 사용하여 두께10nm 정도의 제1게이트 산화막(28)을 형성한다. 다음으로, 제45도에 도시한 바와 같이, 제1게이트 산화막(28) 상에 플로팅 게이트 전극(29)이 되는 두께 200nm 정도의 다결정 폴리실리콘층을 형성하고, 30nm 정도의 제2게이트 절연막(30)과, 콘트롤 게이트 전극(31)이 되는 300nm 정도의 다결정 폴리실리콘층을 순차적으로 형성한다, 다음으로, 제46도에 도시한 바와 같이, 잘 알려진 포토리소그래피 기술 및 에칭 기술을 사용하여 상기 각층을 원하는 패턴으로 처리하여, 제1게이트 산화막(28), 플로팅 게이트 전극(29), 제2게이트 절연막(30) 및 콘트롤 게이트 전극(31)으로 이루어지는 게이트 전극부(32)를 형성한다.
다음으로, 제47도에 도시한 바와 같이, 게이트 전극부(32)를 마스크로 하여 실리콘 기판(1P)에 3×1015/㎠도우즈의 As 이온을 주입한다. 그 후, 열 확산 기술을 사용하여 이온 주입한 불순물을 확산시킴으로써, 소스 불순물 확산층(34)과 드레인 불순물 확산층(33)을 형성한다.
다음으로, 제48도에 도시한 바와 같이, 게이트 전극부(32) 및 이 게이트 전극부(32)가 존재하지 않는 영역의 실리콘 기판(1P) 상에 층간 언더라잉 산화막(35)을 형성하고, 그 후, 제49도에 도시한 바와 같이, 소자 영역 전체를 층간 절연막(36)으로 덮는다. 그 후, 제50도에 도시한 바와 같이, 대응하는 드레인 불순물 확산층(33) 상의 층간 절연막(36) 및 층간 언더라잉 산화막(35)의 각각의 일부에 개구부를 마련하여, 이 개구부를 콘택트 홀(37)로 한다.
다음에, 콘택트 홀(37)을 통해서, 실리콘 기판(1P)과 반대 도전형의 불순물을 이온 주입 기술을 이용하여 실리콘 기판(1P)에 주입하여, 알루미늄이 실리콘 기판(1P)으로 침투하는 것을 방지하기 위한 콘택트 불순물 확산층(38)을 형성한다. 그 다음에, 비트선이 되는 1㎛정도의 알루미늄 배선층(39)을 형성하고, 알루미늄 배선층(39)을 드레인 불순물(38)에 전기적으로 접속시킨다. 그 후, 제43도에 도시한 바와 같이, 1㎛정도의 소자 보호용의 패시베이션막(17)을 형성하면, 칩이 완성된다.
제43도에 도시한 종래의 반도체 장치는, 콘트롤 게이트 전극이 플로팅 게이트 전극 상에 겹쳐 쌓여 형성되어 있는 스택(stacked)형으로 불리는 메모리 셀 구조이다. 이 때문에, 메모리 트랜지스터의 게이트 전극이 있는 영역과 게이트 전극이 없는 영역과의 사이에 단차(level difference)가 커진다고 하는 구조상의 문제가 생긴다. 이것에 의해, 콘택트 홀의 깊이는, 플로팅 게이트와 콘트롤 게이트가 위로 적층된 만큼 깊어진다. 이 결과, 포토리소그래피 프로세스시의 디포커스(defocus)나, 알루미늄 배선층의 단선(break) 등의 제조상의 문제를 일으키기 쉽게 되어, 특성이 양호한 형상을 얻는 것이 곤란해지는 문제가 생긴다. 특히, 단차가 격심한 곳에서는, 에칭 속도에 차이가 생겨서, 형성되는 막 두께의 불균일이 커지는 문제가 생긴다.
또한, 소스 및 드레인 영역이 메모리 트랜지스터의 양측에 형성되어 있기 때문에, 각 셀의 면적이 크다고 하는 문제점이 있다.
또, 후자의 문제점에 관해서는, 그 개선을 시험하는 몇 가지의 기술이 제안되었다. 예를 들면, ① 일본국 특개평 3-1574 호 공보, ② 일본국 특개평 4-267374호 공보, ③ 일본국 특개평 1-291470호 공보 등의 문헌에 기재된 것이다. 그러나, 이들 문헌①∼③에 개시된 기술은, 셀 면적의 저감화라고 하는 점에는 공헌을 했지만, 단자를 감소시키진 않았다. 특히 상기 ③의 기술에서는, 콘택트 홀이 깊고, 이 때문에 콘택트 홀 내에 알루미늄 배선층을 균일하게 형성하는 것이 곤란하여, 단선이 생기기 쉽다고 하는 문제점을 갖는다. 또한, 상기 ②에서는, 터널링 전류가 생기는 영역의 면적이 크기 때문에 결합률(coupling ratio)이 작아진다는 문제점도 있었다. 따라서, 이들 문헌①∼③의 기술을 채용하는 것은 바람직하지 않다.
본 발명은 반도체 기억 장치에 관한 것이다. 본 발명의 제1특징에 따르면, 반도체 기억 장치는, 제1도전형의 언더라잉(underlying)층과, 상기 언더라잉층의 내부에 형성되고 상기 언더라잉층의 주면으로부터 내부를 향하여 소정의 깊이 만큼 연장하고 상기 주면의 제1방향으로 소정의 폭을 가지며 상기 제1방향과 직교하는 제2의 방향을 따라 연장하는 트렌치(trench)와, 적어도 상기 트렌치의 바닥면 바로 아래의 상기 언더라잉층 내에 형성되는 제2도전형의 제1불순물 확산층 영역과, 적어도, 게이트 전극부의 형성 영역에 위치하는 상기 트렌치 내의 부분에서, 상기 제2방향을 따라 상기 트렌치의 한쪽 측면 상과 상기 트렌치의 상기 바닥면의 일부 상에 형성된 제1게이트 절연막과, 적어도 상기 게이트 전극부의 형성 영역에 위치하는 상기 트렌치 내의 상기 부분에서, 상기 제1게이트 절연막의 상부 표면(upper surface)을 덮도록 형성된 플로팅 게이트 전극과, 적어도 상기 게이트 전극부의 형성 영역에 위치하는 상기 트렌치 내의 상기 부분에서, 상기 제1게이트 절연막의 상기 상부 표면과 접하지 않고, 상기 제2방향을 따라 상기 플로팅 게이트 전극의 한쪽 측면상과, 상기 트렌치의 상기 바닥면의 다른쪽 부분 상과, 상기 트렌치의 상기 한쪽의 측면과 서로 마주보는 상기 트렌치의 다른쪽 측면상과, 상기 트렌치의 상기 바닥면과는 서로 대향하지 않는 상기 플로팅 게이트 전극의 상부 표면 상에 형성된, 제2게이트 절연막과, 적어도 상기 게이트 전극부의 형성 영역에 위치하는 상기 트렌치 내의 상기 부분에서, 상기 제2게이트 절연막중, 적어도 플로팅 게이트 전극의 상기 한쪽 측면과 상기 트렌치의 상기 바닥면의 상기 다른 부분과, 상기 트렌치의 상기 다른쪽 측면을 덮은 부분의 상부 표면 상에 형성된 콘트롤 게이트 전극과, 상기 언더라잉층의 상기 주면으로부터 언더라잉측의 내부 쪽으로 연장하여 형성되고 상기 제1게이트 절연막에 근접하여 형성된, 상기 제2도전형의 제2불순물 확산층 영역을 구비하고 있다.
본 발명의 제2특징에 따르면, 반도체 기억 장치는, 언더라잉층의 내부에 형성되고 언더라잉층의 주면으로부터 그 내부를 향하여 형성된 트렌치와, 상기 트렌치 내부의 공간을 2분할하도록 상기 트렌치 내부에 형성된 게이트 절연막과, 상기 게이트 절연막을 통하여 서로 마주보도록 상기 트렌치 내부에 형성된, 두 개의 게이트 전극을 구비하고 있다.
본 발명은 또한 반도체 기억 장치의 제조 방법에 관한 것이다. 본 발명의 제3특징에 따르면, 본 발명의 반도체 기억 장치의 제조 방법은, 제1도전형의 언더라잉층 내에, 상기 언더라잉층의 주면으로부터 상기 언더라잉층의 내부를 향하여 소정의 깊이로, 상기 주면의 제1방향으로 소정의 폭으로 상기 제1방향과 직교하는 제2방향을 향하여 트렌치를 형성하는 공정 (제1공정)과 , 적어도 상기 트렌치의 바닥면 바로 아래의 상기 언더라잉층 내에 상기 제2방향을 향하여, 제2도전형의 제1불순물 확산층 영역을 형성하는 공정(제2공정)과, 게이트 전극부의 형성 영역에 위치하는 부분 이외의 상기 트렌치 내의 부분에 소자 분리용 절연막을 형성하는 공정 (제3공정)과, 적어도, 상기 게이트 전극부의 형성 영역에 위치하는 상기 트렌치 내부의 부분에서 상기 트렌치의 상기 제2방향을 향한 한쪽의 측면상 및 바닥면의 일부에 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막의 상부 표면을 덮도록 플로팅 게이트 전극을 형성하는 공정(제4공정)과, 적어도 상기 게이트 전극부의 형성 영역에 위치하는 상기 트렌치내 부분의 상기 트렌치에서, 상기 플로팅 게이트 전극의 노출면과, 상기 트렌치의 상기 바닥면의 다른쪽 위와, 상기 트렌치의 상기 한쪽 측면과 서로 마주보는 상기 트렌치의 다른쪽 측면 상을 덮은 제2게이트 절연막과 상기 제2게이트 절연막중, 적어도 상기 플로팅 게이트 전극의 노출되어 있는 측면과 상기 트렌치의 상기 바닥면의 상기 다른쪽 부분과 상기 트렌치의 상기 다른쪽 측면을 덮는 부분의 상부 표면 위를 덮는 콘트롤 게이트 전극을 형성하는 공정(제5공정)과, 상기 언더라잉층의 상기 주면으로부터 상기 언더라잉층의 내부를 향하여 상기 제1게이트 절연막에 근접하여, 상기 제2도전형의 제2불순물 확산층 영역을 형성하는 공정(제6공정)을 구비하고 있다.
본 발명의 목적은 셀 면적을 저감시키고 결합률(coupling ratio)을 크게 하면서 메모리 셀 부분의 단차를 저감시키는데 있다. 본 발명의 다른 목적은 이러한 구조를 구현하기 위한 제조 방법을 보다 단순화하는데 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징들은 첨부 도면을 참조로 하여 설명하는 하기의 상세한 설명으로부터 더 명확해질 것이다.
[실시예 1]
이하, 본 발명의 실시예 1에 관하여 설명한다.
제1도는 비휘발성 반도체 기억 장치의 하나인 EEPROM(Electrically Erasable and Programmable Read Only Memory)의 구조를 도시한 평면도이며, 제2도, 제3도 및 제4도는 각각 제1도에서의 b-b, c-c 및 d-d 선에 따른 단면도이다. 이들 도면에서, 참조 부호 (1)는 제1도전형의 실리콘 기판(반도체 기판 또는 언더라잉층)을 나타내며, 그 위에 메모리 셀 영역들을 서로 분리하기 위한 필드 산화막(2)이 형성되어 있고, 메모리 셀 영역 내에서 실리콘 기판(1)의 주면(1S)으로부터 실리콘 기판(1)의 내부를 향하여, 소정의 깊이로 트렌치(3)가 형성되어 있다. 트렌치(3)의 각각은 주면(1S) 내의 제1방향 D1으로 소정의 폭을 갖고서 제1방향 D1과 직교한 주면(1S)의 제2방향 D2를 따라서 연장, 형성되어 있다. 따라서, 트렌치(3)의 각각의 바닥부 또는 바닥면(3B)에는 실리콘 기판(1)과는 역도전형인 제2도전형의 불순물로 구성되는 소스 불순물 확산층(소스 영역 또는 제1불순물 확산층 영역)(4)이 형성되어 있다. 이 각각의 트렌치(3)의 내부에서, 메모리 셀 영역부 또는 게이트 전극 형성 이외의 부분에는, 소자 분리용의 절연막(5)이 충진, 형성되어 있다. 상기 트렌치(3) 각각의 메모리 셀 영역부에는 터널링 산화막으로서의 게이트 산화막(6)(제1게이트 절연막), 플로팅 게이트(FG) 전극(7), 산화막이나 질화막 등으로 이루어지는 게이트 절연막(8)(제2게이트 절연막), 콘트롤 게이트(CG) 전극(9)이 형성되어 있다. 즉, 제2방향(D2)에 따라 대응하는 트렌치(3)의 한쪽 측면(S1)과 주면(1S)의 일부와 바닥면(3B)의 일부 상에 각각의 게이트 산화막(6)이 형성되어 있으며, 이 막(6)의 상부 표면 전체를 덮도록, 트렌치(3) 내와, 트렌치(3)의 측면(S1)과 후술하는 드레인 영역(11)의 단부 사이의 주면(1S)의 위쪽에 각각의 FG 전극(7)이 형성되어 있다. 따라서, FG 전극(7)의 상부 표면 전체와, 바닥면(3B)의 다른 부분과, 측면(S2)과 주면(1S)의 일부 상에, 각각의 게이트 절연막(8)이 형성되어 있다. 또한, 이 막(8)을 통하여 트렌치(3) 내에서 FG 전극(7)과 서로 마주보거나 등을 돌리도록, 각각의 CG 전극(9)이 다른쪽 측면(S2)측과 바닥부(3B)의 다른 부분 상과 게이트 산화막(6)에 접하지 않은 FG 전극(7)의 한쪽 측면(7S)과 주면(1S)의 부분에 형성된 게이트 절연막(8)의 상부 표면상에 형성되어 있다. 이와 같이, 각 게이트 절연막(8)은 트렌치(3) 내의 공간을 2분할하도록 형성되고, 두 개의 게이트 전극(7, 9)이 이 게이트 절연막(8)을 통하여 서로 마주보도록 트렌치(3)의 내부에 형성되어 있다.
부호(10)는 막(6, 8)과 전극(7, 9)에 의해 구성된 메모리 트랜지스터의 게이트 전극부이다.
주면(1S)으로부터 게이트 산화막(6) 근방의 실리콘 기판(1)의 내부를 향해 제2도전형의 불순물로 구성되는 각각의 드레인 불순물 확산층 (드레인 영역 또는 제2불순물 확산층 영역)(11)이 형성된다. 실리콘 기판(1)의 주면(1S)상 및 주면(1S)보다 윗쪽으로 돌출한 게이트 전극부(10)의 상부 표면 및 측면 상에는 층간 언더라잉 산화막(interlayer underlying oxide film)(12)이 형성된다. 층간 절연막(13) 및 층간 언더라잉 산화막(12)의 각각의 일부를 오픈(open)하여 각각의 콘택트홀(14)이 얻어진다. 대응하는 콘택트 홀(14)의 하부에 위치하는 드레인 불순물 확산층(11)의 바닥면으로부터 실리콘 기판(1)의 내부를 향해 각각의 콘택트부 불순물 확산층(15)이 형성된다. 콘택트 홀(14)의 측면과 바닥면상 및 층간 절연막(13)의 상부 표면상에는 각각의 알루미늄 배선층(16)이 형성되어 있으며, 이 층(16)은 콘택트 홀(14) 및 콘택트 부 불순물 확산층(15)을 통하여, 드레인 불순물 확산층(11)과 접속되어 있다. 실리콘 기판(1)의 주면(1S)의 소자 형성 영역 상에는 패시베이션막(17)이 형성되어 있다. 한편, 두 개의 막(12, 13)을, ＂층간 절연막(an interlayer insulating film)＂이라고 총칭한다.
이상의 구성에 의하면, 각 게이트 전극부(10)가 만들어내는 단차에 주로 기여하는 부분은 주면(1S)보다 소정의 높이만큼 윗쪽으로 돌출된 FG 전극(7)가 각 CG 전극(9)의 부분이므로, 단차의 수치가 현저히 줄어들어 있다. 따라서, 콘택트 홀(14)은 선행 기술과 비교하여 얕게 되어, 알루미늄 배선층(16)의 형성이 현저히 용이해진다.
다음으로, 제2도를 참조하여, 본 실시예의 형태에 의한 EEPROM 메모리 셀의 기록/삭제/판독 모드의 각 동작에 대하여 설명한다.
우선, 기록 모드에서는 소스 불순물 확산층(4)으로 이루어지는 소스 전극을 접지 상태로 하여, 드레인 불순물 확산층(11)으로 이루어지는 드레인 전극에, 예를 들면 5∼10V, 콘트롤 게이트 전극(9)에, 예를 들면 10V∼15V의 정(positive)의 전압을 각각 인가한다. 이 상태에서, 단면 형상이 L자형의 플로팅 게이트 전극(7)의 드레인 전극측의 단부 바로 아래의 실리콘 기판(1)중의 드레인 불순물 확산층(11) 근방의 부분에서, 애벌런치 현상이 일어난다. 이 애벌런치 현상에 의해 발생된 핫 일렉트론을 드레인 전극측 상에 위치한 산화막(6)을 통하여, 실리콘 기판(1)으로부터 플로팅 게이트 전극(7)에 주입함으로써, 정보의 기록이 행해진다.
또한, 삭제모드에선, 드레인 불순물 확산층(11)으로 이루어지는 드레인 전극 및 콘트롤 게이트 전극(9)을 모두 접지 상태로 하고, 소스 불순물 확산층(4)으로 이루어지는 소스 전극에, 예를 들면 10V∼20V의 정의 고전압을 인가한다. 이로써, 소스 불순물 확산층(4)의 단부 근방의 플로팅 게이트 전극(7)의 단부 바로 아래에 있는 소스 전극측의 게이트 산화막(6)을 통하여, 소스 불순물 확산층(4)으로부터 플로팅 게이트 전극(7)로 파울러 노드다임 전류(이하, :＂FN 터널링 전류(FN tunnelling current)＂라 칭한다)가 흐른다. 이 FN 터널링 전류를 이용하여, 플로팅 게이트 전극(7)의 전자를 빼냄으로써 정보의 삭제가 수행된다.
다음으로, 판독 모드에서는 소스 불순물 확산층(4)으로 이루어지는 소스 전극을 접지 상태로 하여, 드레인 불순물 확산층(11)으로 이루어지는 드레인 전극에, 예를 들면, 1V, 콘트롤 게이트 전극(9)에, 예를 들면, 3V 정도의 정의 전압이 인가된다. 이 상태에서, 드레인 불순물 확산층(11)으로부터 소스 불순물 확산층(4)으로 어느 값 이상의 전류가 흐르는가에 따라서, ＂1＂, ＂0＂ 상태의 레벨을 판단하여, 정보의 판독을 수행한다. 즉, 플로팅 게이트 전극(7)에 전자가 있는 경우에는 드레인 불순물 확산층(11)으로부터 소스 불순물 확산층(4)으로 전자가 흐르지 않으므로, ＂0＂ 레벨이 판독된다. 한편, 플로팅 게이트 전극(7)에 전자가 없는 경우에는, 드레인 불순물 확산층(11)으로부터 소스 불순물 확산층(4)으로 소정값 이상의 전류가 흐르므로, ＂1＂레벨이 판독된다.
이상과 같이, 소스 전극의 전압에 대하여, FG 전극에 어느 만큼의 전압이 인가되는가를 나타내는 결합률은, FG 전극(7)과 소스 전극(4) 사이의 인터페이스 면적이 작으므로, 증가한다.
제5도 내지 제22 도는 제1도 ∼제4도에 도시한 EEPROM의 제조 공정을 설명하기 위한 단면 및 평면 구조도이다. 이하, EEPROM의 제조 방법에 대하여 설명한다.
제6도는 평면 구조인 제5도에서의 b-b선에 대한 단면도이다. 제5도, 제6도에 도시하는 바와 같이, 우선 실리콘 기판 (1)의 주면(1S) 상에, 포토리소그래피 기술 및 열 산화 기술을 이용하여, 400nm 정도 두께의 소자 분리용 필드 산화막(2)을 형성한다.
제8도는 평면 구조도인 제7도에서의 b-b 선에 대한 단면도이다, 다음으로, 제7도, 제8도에 도시하는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 깊이 약 1㎛, 폭 0.6㎛ 정도의 각각의 트렌치 (3)를, 각각의 노출된 주면(1S)으로부터 실리콘 기판(1)의 내부로 제2방향(D2)을 향하여 형성하고, 트렌치(3)의 바닥부에 3×1015/㎠ 정도의 도우즈의 As 이온을 주입한다. 이후, 열확산 기술을 이용하여 이온 주입된 불순물을 확산시킴으로서, 소스 불순물 확산층(4)을 트렌치(3)의 바닥부(3B)를 따라 형성한다.
제10도, 제11도는 각각 평면 구조도인 제9도에서의 b-b선, c-c선에 대한 단면도이다. 제9도∼제11도에 도시하는 바와 같이, 절연막을 형성한 후, 포토 리소그래피 기술 및 에칭 기술을 이용하여, 트렌치 (3) 내에 소자 분리용의 절연막(5)을 형성한다. 이후의 공정을 제9도의 c-c선에 대한 단면도를 이용하여 설명한다.
제12도에 도시하는 바와 같이, 실리콘 기판(1)의 주면(1S)상 및 트렌치(3)의 측면(S1, S2)과 바닥면(3B)상에, 열산화 기술을 이용하여 10nm 정도 두께의 게이트 산화막(6A)을 형성한다.
또한, 제13도에 도시하는 바와 같이, 게이트 산화막(6A)의 상부 표면 상에, 플로팅 게이트 전극(7)으로 이루어지는 200nm 정도 두께의 다결정 폴리 실리콘층(7A)을 형성한다.
그 다음에, 제14도에 도시하는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, 상기 다결정폴리 실리콘층(7A)과 게이트 산화막(6A)을 원하는 패턴으로 가공하여 게이트 산화막(6), 플로팅 게이트 전극(7)을 형성한다.
다음으로, 제15도에 도시하는 바와 같이, 노출면 상에 게이트 절연막(8)으로 되는 30nm 정도 두께의 절연막(8A)을 형성하고, 그 막(8A)의 상부 표면 상에 제16도에 도시하는 콘트롤 게이트 전극(9)으로 되는 300nm 정도 두께의 다결정 폴리 실리콘층(9A)을 형성한다. 그후, 포토리소그래피 기술, CMP(Chemical Mechanical Polishing) 기술 및 에칭 기술을 이용하여, 다결정 폴리 실리콘층(9A)과, 절연막(8A)을 원하는 패턴으로 가공하여, 제17도에 도시하는 바와 같이, 게이트 절연막(8) 및 콘트롤 게이트 전극(9)을 형성한다. 이에 따라, 메모리 트랜지스터의 게이트 전극부(10)가 형성된다.
다음으로, 제18 도에 도시하는 바와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여, FG 전극(7)들이 서로 마주보도록 되어 있는 인접한 두 개의 게이트 전극부(10)의 사이에 위치한 실리콘 기판(1)의 각 부분에, 주면(1S)으로부터 3×1015/㎠ 정도의 도우즈의 As 이온을 주입한다. 그 다음, 열확산 기술을 이용하여 이온 주입한 불순물을 확산시키고, 이에 따라 드레인 불순물 확산층 (11)을 형성한다.
또한, 제19 도에 도시하는 바와 같이, 게이트 전극부(10)의 노출면상 및 게이트 전극부(10)가 존재하지 않는 영역의 실리콘 기판(1)의 기판(1)의 주면(1S) 상에 층간 언더라잉 산화막(12)을 형성하고, 그 후, 제20도에 도시하는 바와 같이, 소자 영역 전체를 층간 절연막(13)으로 덮고, 그 후, 제20 도에 도시하는 바와 같이, 소자 영역 전체를 층간 절연막(13)으로 덮고, 다시 제21도에 도시하는 바와 같이, 드레인 불순물 확산층(11) 상에 층간 언더라잉 산화막(12) 및 층간 절연막(13) 각각의 일부에 개구부(open)를 설치하여, 이 개구부를 콘택트 홀(14)로 한다.
그 다음, 제22도에 도시하는 바와 같이, 이 콘택트 홀(14)을 통하여 제2도전형의 불순물을 이온 주입 기술을 이용하여 실리콘 기판(1)으로 주입하는 것에 의해, 알루미늄 배선이 실리콘 기판(1) 내로 관통하는 것을 방지하는 콘택트 불순물 확산층(15)을 형성하고, 또한 비트선으로 작용하는 1㎛ 정도 두께의 알루미늄 배선층(16)을 콘택트 홀(14) 내부와 층간 절연막(13)의 상부 표면에 형성하여, 알루미늄 배선층(16)을 드레인 불순물 확산층(11)에 전기적으로 접속시킨다. 그런 다음, 제1도∼제4도에 도시하는 바와 같이, 1㎛ 정도 두께의 소자 보호용 패시베이션막(17)을 형성하면, 칩이 완성된다.
상기와 같이, 실시에 1에서는 EEPROM의 각 메모리 셀의 콘트롤 게이트 전극(9)과 플로팅 전극(7)이 서로 마주보도록 실리콘 기판(1) 내에 형성된 트랜치(3) 내에 형성되어 있으므로, 각각의 메모리 트랜지스터의 게이트 전극이 있는 영역과 없는 영역사이의 단차가 작아, 평활성(flatness)이 뛰어나다. 또한, 각각의 트렌치(3)의 바닥면(3B)에서 보았을 때의 각각의 단차도 작게 되어 있다. 따라서, 포토리소그래피 공정시의 디포커스나, 알루미늄 배선층의 단선 등을 일으키지 않아, 양호한 형상의 메모리 트랜지스터를 얻을 수 있다. 물론, 각각의 소스 불순물 확산층(4)이 각각의 트렌치(3)의 바닥면(3B)을 따라 형성되고, 각각의 드레인 불순물 확산층(11)이 그에 인접하는 2개의 메모리 셀에 의해 공유되어 있으므로, 셀면적의 축소화도 달성되어 있다.
[실시예 2]
제23도는 본 발명의 실시예 2에 따른 EEPROM을 도시한 평면 구조도이다.
제24도, 제25도 및 제26도는 각각 제23도에서의 b-b, c-c, d-d선에 관한 단면도이다. 이들 도면에서, 부호(1)는 실리콘 기판, 부호(2)는 필드 산화막, 부호(3)은 트렌치이며, 각각의 트렌치(3)의 바닥면(3B) 상에는 실리콘 기판(1)(언더라잉층)과 역도전형의 불순물로 구성되는 각각의 소스 불순물 확산층(4)이 형성되어 있다. 이 각각의 트렌치(3) 내에, 소자 분리용의 절연막(18), 터널링 산화막으로서의 게이트 산화막(19), 플로팅 게이트 전극(20), 게이트 절연막(21)과 콘트롤 게이트 전극(22)이 형성되어 있다. 부호 (23)는 막(19, 21)과 전극(20, 22)의 부분에 의해 구성된 메모리 트랜지스터의 게이트 전극부이다. 기타 다른 부호에서 제1도와 동일한 것은 동일한 부재를 도시한다.
이 실시에 2가 실시예 1과 다른 점은 게이트 전극부의 구성에 있다. 즉, 게이트 전극부(23)의 구성이 다음과 같은 점에서 전극부(10)와 다르기 때문이다.
즉, 각각의 트렌치(3)의 내부에만 각각의 FG 전극(20)이 형성되어 있으며, 트렌치(3)의 윗쪽에서 게이트 절연막(21)을 개재하여 FG 전극(20)을 덮도록, 각각의 CG 전극(22)이 형성되어 있다. 더욱이, 각각의 CG 전극(22)은 트렌치(3) 내부와 그 윗쪽에만 형성되어 있어 트렌치(3)의 외측 주면(1S)의 윗쪽에까지 뻗어 있지 않다.
본 발명의 실시예 2에 의한 EEPROM의 기록/삭제/판독 모드의 각 동작은 기본적으로 앞에서 서술한 실시예 1에서의 각 동작과 같으므로, 이들 동작에 대하여는 생략하기로 한다.
다음으로, 제23도∼제26도에 도시한 EEPROM의 제조 공정을 설명한다.
실시예 1의 제5도∼제8도와 같이, 우선 실리콘 기판(1)에, 포토리소그래피 기술 및 열 산화 기술을 이용하여, 400nm 정도 두께의 소자 분리용의 필드 산화막(2)을 형성하고, 다음으로, 주면(1S)의 대응하는 노출부로부터 제2방향 D2를 따라 실리콘 기판(1)의 내부쪽으로 연장하도록, 포토리소그래피 기술 및 에칭 기술을 이용하여 깊이 1㎛, 폭 0.6㎛ 정도의 트렌치(3)를 각각 형성한다. 트렌치(3) 각각의 바닥부는 약 3×1015/㎠ 의 As 이온이 주입된다, 그런다음, 열 확산 기술을 이용하여, 이온 주입된 불순물을 확산시킴으로써, 트렌치(3)의 바닥면(3B)을 따라 소스 불순물 확산층(4)을 형성한다.
제28도 및 제29도는 각각 평면 구조도인 제27도에서의 b-b, c-c선에 대한 단면도이다. 제27도∼제29도에 도시하는 바와 같이, 절연막을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 이용하여, 소자 분리용의 절연막 (18)을 형성한다. 그 다음, 제27도에서의 c-c선에 대한 단면도를 이용하여 제조 공정을 설명한다.
실시예 1의 제12도∼제13도와 같이, 실리콘 기판(1) 상에, 10nm 정도 두께의 게이트 산화막 (19)을 형성하고, 또한, 게이트 산화막(19) 상에 플로팅 게이트 전극(20)으로 되는 200nm 정도 두께의 다결정 폴리실리콘층을 형성한다. 그런 다음, 제30도와 같이, 포토리소그래피 기술 및 에칭 기술을 이용하여 상기 다결정 폴리실리콘 등을 원하는 패턴으로 가공하여, 게이트 산화막(19), 플로팅 게이트 전극(20)을 형성한다.
다음으로, 실시예 1의 제15도, 제16도와 같이, 게이트 절연막(21)으로 되는 30nm 정도 두께의 절연막을 형성하고, 다시 그 위에 콘트롤 게이트 전극 (22)으로 되는 300nm 정도 두께의 다결정 폴리실리콘층을 형성한다. 포토리소그래피 기술 및 에칭 기술을 이용하여, 이들 절연막 및 다결정 폴리 실리콘층을 원하는 패턴으로 가공하여, 게이트 절연막(21), 콘트롤 게이트 전극(22)을 형성한다. 상기 공정을 거쳐서 막(19, 21) 및 전극(20, 22)으로 구성되는 각 메모리 트랜지스터의 각각의 게이트 전극부(23)를 형성한다.
이하의 공정은 실시예 1의 제18도∼제22도와 같다. 즉, 포토리소그래피 기술을 이용하여, 플로팅 게이트 전극(20)의 횡측의 실리콘 기판(1) 내에 As 이온을 3×1015/㎠ 정도의 조건으로 주입한다. 그런 다음, 열확산 기술을 이용하여 이온 주입된 불순물을 확산시킴으로써, 드레인 불순물 확산층(11)을 형성한다. 또한, 게이트 전극부(23) 및 게이트 전극부(23)가 존재하지 않는 영역의 실리콘 기판(1)의 주면(1S)상에 층간 언더라잉 산화막(12)을 형성하고, 그런 다음, 소자 영역 전체를 층간 절연막(13)으로 덮는다. 드레인 불순물 확산층(11) 상의 층간 언더라잉 산화막(12) 및 층간 절연막(13)의 양쪽 일부에 개구부를 마련하여, 콘택트 홀(14)을 형성한다. 그런 다음, 이 콘택트 홀(14)을 통하여 실리콘 기판(1)과 반대 도전층의 불순물을 이온 주입 기술을 이용하여 주입하고, 실리콘 기판(1)으로의 알루미늄의 관통을 방지하기 위한 콘택트 불순물 확산층(15)을 형성한다. 또한, 비트선으로서 작용하는 1㎛ 정도 두께의 알루미늄 배선층(16)을 층간 절연막(13)의 위 및 콘택트 홀(14)의 내부에 형성하여 드레인 불순물 확산층(11)과 전기적으로 접속시킨다. 그런 다음, 제23∼제26도에 도시하는 바와 같이, 1㎛ 정도 두께의 소자 보호용의 패시베이션 막(17)을 형성하면, 칩이 완성된다.
상기와 같이, 본 실시예 2에서는 EEPROM의 각 메모리 셀의 콘트롤 게이트 전극(22)과 플로팅 게이트 전극(20)이 대응하는 트렌치(3)로부터의 그 외측의 주면(1S)의 윗쪽으로 연장하여 나옴이 없이, 트렌치(3) 내에 형성되어 있으므로, 메모리 트랜지스터의 게이트 전극부가있는 영역과 없는 영역과의 단차가 작아, 평활성이 뛰어나다. 따라서, 저감된 단차에 의해 포토리소그래피 공정시의 디포커스나 알루미늄 배선층의 단선 등을 일으키지 않아, 특성이 우수한 형상의 메모리 트랜지스터를 얻을 수 있다. 이러한 점은 실시예 1과 같다. 또한, 실시에 2의 각각의 소스 영역이 각각의 트렌치(3)의 바닥면(3B)에 위치되어 있으며, 각 메모리셀의 각각의 게이트 전극부(23)가 대응하는 트렌치(3)로부터 외측에 위치되어 있지 않으므로, 집적도를 저하시키는 일없이, 셀의 면적을 보다 작게 할 수 있다는 이점이 있다.
[실시에 3]
제32도는 본 발명의 실시에 3에 의한 EEPROM을 도시한 평면 구조도이며, 제33도, 제34도 및 제35도는 각각 제32도에서의 b-b, c-c, d-d선에 대한 단면도이다. 이들 도면에서, 실리콘 기판(1)의 주면(1S)상에는 실리콘 기판(1)과 역도전형의 불순물로 구성되는 소스 불순물 확산층(24)이 전체적으로 형성되어 있다. 따라서, 소스 불순물 확산층(24)의 상부 표면 상에 단결정 실리콘층(25)(반도체층)이 형성되어 있고, 이 단결정 실리콘 층(25)의 상부 표면(25S)으로부터 안쪽으로 연장하여 그 내부에 각각의 트렌치(27)가 형성되어 있으며, 이 각각의 트렌치(27)의 내부에 실시에 2에서 서술한 각각의 게이트 전극부(23)가 형성되어 있다. 즉, 각각의 트레치(27) 내에는 게이트 산화막(19), 플로팅 게이트 전극(20), 게이트 절연막(21) 및 콘트롤 게이트 전극(22)이 형성되어 있다. 이와 같이, 이 실시예 3에서는 소스 영역을 실리콘 기판(1)의 주변(1S)의 전면에 걸쳐 형성된 점에 특징이 있으며, 그 외의 다른점에서는 기본적로는 실시예 2와 동일한 구성을 갖는다. 물론, 게이트 전극부 (23)를 실시예 1에서 서술한 게이트 전극부(10)로 바꾸어 놓아도 된다.
부호(26)는 필드 산화막이다. 그 외의 부호에서 실시예 1, 2에서 서술한 것과 동일한 부호는 동일한 부재를 나타낸다.
본 실시예 3에서의 기록/삭제/판독 모드의 각 동작도, 실시에 1에서 서술한 동작과 기본적으로 같으며, 그에 대한 설명은 생략한다.
제36도 내지 제42도는 제32도∼제35도에 도시한 EEPROM의 제조 공정을 설명하기 위한 단면 구조도이다. 제36도, 제37도는 제33도와 동일 부분의 단면도이다.
제36도와 같이, 우선 실리콘 기판(1)의 주면(1S) 전면에, 3×1015/㎠ 정도의 도우즈의 As 이온이 주입된다, 그런 다음, 열 확산 기술을 이용하여, 이온을 주입한 불순물을 확산시킴으로써, 소스 불순물 확산층(24)을 형성한다.
또한, 제37도에 도시하는 바와 같이, 소스 불순물 확산층(24)의 상부 표면상에, 1㎛ 정도 두께의 단결정 실리콘층(25)을 에피택셜 성장시킨다.
제39도는 평면 구조도인 제38도에서의 b-b선에 대한 단면도이다, 제38도, 제39도에 도시하는 바와 같이, 단결정 실리콘층 (25)의 상부 표면(25S) 상에, 포토리소그래피 기술 및 열산화 기술을 이용하여, 400nm 정도 두께의 소자 분리용의 필드 산화막(26)을 형성한다.
제41도, 제42도는 각각 평면 구조도인 제40도에서의 b-b, c-c선에 대한 단면도이다, 이들 제40도∼제42도에 도시하는 바와 같이, 단결정 실리콘층(25) 내에, 포토리소그래피 기술 및 에칭 기술을 이용하여 깊이 1㎛ 정도의 트렌치(27)를 형성한다.
이하의 공정은 실시예 2와 동일한 공정이다, 즉, 단결정 실리콘층(25)의 상부 표면(25S) 및 트렌치(27) 내부에 10nm 정도 두께의 게이트 산화막을 형성하고, 또한 게이트 산화막(19) 상에 플로팅 게이트 전극(20)으로 되는 200nm 정도 두께의 다결정 폴리실리콘층을 형성한다. 그 다음, 포토리소그래피 기술 및 에칭 기술을 이용하여, 게이트 산화막과 다결정 폴리실리콘층을 원하는 패턴으로 가공하여, 게이트 산화막(19), 플로팅 게이트 전극(20)을 형성한다. 다음으로, 절연막(21)으로 되는 30nm 정도 두께의 절연막을 형성하고, 그 위에 콘트롤 게이트 전극(22)으로 되는 300nm 정도 두께의 다결정 폴리실리콘층을 형성한다. 포토리소그래피 기술 및 에칭 기술을 이용하여, 이들 절연막 및 다결정 폴리실리콘층을 원하는 패턴으로 가공하여, 게이트 절연막(21), 콘트롤 게이트 전극(22)을 형성한다. 상기 공정을 거쳐서, 막(19, 21)과 전극(20, 22)으로 이루어지는 각각의 메모리 트랜지스터의 각각의 게이트 전극부(23)를 형성한다. 그런 다음, 포토리소그래피 기술을 이용하여, 플로팅 게이트 전극(20) 옆의 실리콘 기판(1) 내에, 3×1015/㎠ 정도의 도우즈의 As 이온을 주입한다, 그런 다음, 열 확산 기술을 이용하여, 이온을 주입한 불순물을 확산시킴으로써, 드레인 불순물 확산층(11)을 형성한다. 또한, 게이트 전극부(23) 및 게이트 전극부(23)가 존재하지 않는 영역의 단결정 실리콘층(25)의 상부 표면(25S) 상에 층간 언더라잉 산화막(12)을 형성한 후, 소자 영역 전체를 층간 절연막(13)으로 덮는다, 드레인 불순물 확산층(11) 상의 층간 언더라잉 산화막(12) 및 층간 절연막(13)의 양쪽 일부의 개구부를 설치하여, 콘택트 홀(14)을 형성한다. 그 다음, 이 콘택트 홀(14)을 통하여 실리콘 기판(1)이나 단결정 실리콘층(25)과는 반대의 도전형의 불순물을 이온 주입 기술을 이용해 단결정 실리콘층(25)으로 주입하여, 단결정 실리콘층(25)으로의 알루미늄의 관통을 방지하기 위한 콘택트 불순물 확산층(15)을 형성하고, 또한, 비트선으로 작용하는 1㎛ 정도 두께의 알루미늄 배선층(16)을 층간 절연막(13) 상과 콘택트 홀(14) 내에 형성하며, 이것을 드레인 불순물 확산층(11)과 전기적으로 접속시킨다, 그 다음, 제32도∼제35도에 도시하는 바와 같이, 1㎛ 정도 두께의 소자 보호용의 패시베이션막(17)을 형성하여 칩이 완성된다.
또한, 여기에서 실리콘 기판(1)(제1언더라잉층)과 단결정 실리콘층(25)(제2언더라잉층)을 ＂제1도전형의 언더라잉층＂이라 총칭한다.
상기와 같이, 본 실시예 3에서는 EEPROM의 각 메모리셀의 콘트롤 게이트 전극(22)과 플로팅 게이트 전극(20)이 모두 단결정 실리콘층(25)의 상부 표면(25S)측으로 연장하여 나옴이 없이, 각각의 트렌치(27) 내에 형성되어 있으므로, 메모리 트랜지스터의 게이트 전극이 있는 영역과 없는 영역의 단차가 작아, 평활성이 뛰어나다. 단차가 작기 때문에, 포토리소그래피 공정시의 디포커스나, 알루미늄 배선층의 단선 등의 문제를 일으키지 않아, 양호한 형상의 메모리 트랜지스터를 얻을 수 있다. 또한, 실시예 2와 유사하게, 실시예 3은, 각각의 소스 영역(24)이 각각의 트렌치(27)의 바닥면(27B)에 위치되어 있으며, 각 메모리 셀의 각각의 게이트 전극부(23)가 대응하는 트렌치(27)로부터 외측으로 위치되어 있으므로, 집적도를 저하시키지 않고, 셀의 면적을 작게 할 수 있는 장점이 있다.
또한, 실시예 3에서는 소스 불순물 확산층(24)을 실리콘 기판(1)의 주면(1S)상에 전면적으로 형성하고 나서, 각 메모리 게이트 영역 GR(제32도 참조)에만 각각의 트렌치(27)를 형성하므로, 실시예 1, 2와 같이, 각각의, 트렌치 내의 소자 분리용의 절연막을 형성할 필요가 없어서, 이러한 공정을 줄일 수 있는 이점이 있다. 따라서, 실시예 3에서 구현된 반도체 기억 장치는 실시예 1, 2보다 제조하기 쉬운, 간단한 구조를 구비하고 있다고 할 수 있으며, 결합율의 점에서도 변하는 것은 없다.
이상과 같이, 본 발명에 의하면, EEPROM 등의 메모리에서의 콘트롤 게이트 전극과 플로팅 전극이 모두 반도체 기판 내에 형성된 트렌치 내에 서로 마주보도록 형성되어 있으므로, 종 구조(vertical structure)의 평활성을 양호하게 할 수 있는 효과가 있다.
이상 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위 내에서 여러 가지 변경가능한 것은 물론이다.

Claims (14)

  1. 반도체 기억 장치에 있어서, 제1도전형의 언더라잉층과, 상기 언더라잉층의 내에 형성되고, 상기 언더라잉층의 주면으로부터 내부를 향하여 소정의 깊이 만큼 연장하고, 상기 주면의 제1방향으로 소정의 폭을 가지며, 상기 제1방향과 직교하는 제2의 방향을 따라 연장하는 트렌치와, 적어도 상기 트렌치의 바닥면 아래의 상기 언더라잉층 내에 형성되는 제2도전형의 제1불순물 확산층 영역과, 적어도 게이트 전극부가 형성 영역에 위치하는 상기 트렌치 내의 부분 내에, 상기 제2방향을 따라 상기 트렌치의 한쪽 측면과 상기 트렌치의 상기 바닥면의 일부 상에 형성된 제1게이트 절연막과, 적어도 상기 게이트 전극부의 형성될 영역에 위치하는 상기 트렌치 내의 상기 부분 내에, 상기 제1게이트 절연막의 상부 표면을 덮도록 형성되는 플로팅 게이트 전극과, 상기 적어도 상기 게이트 전극부가 형성될 영역에 위치하는 상기 트렌치 내의 상기 부분 내에, 상기 제1게이트 절연막의 상기 상부 표면과 접하지 않고, 상기 제2방향을 따른 상기 플로팅 게이트 전극의 한쪽 측면과, 상기 트렌치의 상기 바닥면의 상기 일부 이외의 부분 위와, 상기 트렌치의 상기 한쪽의 측면과 서로 마주보는 상기 트렌치의 다른쪽 측면과, 상기 트렌치의 상기 바닥면과는 서로 마주보는 주면을 따라 연장하는 상기 플로팅 게이트 전극의 상부 표면 상에 형성되는, 제2게이트 절연막과, 상기 적어도 상기 게이트 전극부가 형성될 영역에 위치하는 상기 트렌치 내의 상기 부분 내에, 상기 제2게이트 절연막중, 적어도 플로팅 게이트 전극의 상기 한쪽 측면과 상기 트렌치의 상기 바닥면의 상기 일부 이외의 부분과, 상기 트렌치의 상기 다른쪽 측면을 덮는 부분의 상부 표면 상에 형성되는 콘트롤 게이트 전극과, 상기 언더라잉층 내에 형성되고, 상기 언더라잉층의 상기 주면으로부터 언더라잉층의 내부 쪽으로 연장하면서 상기 제1게이트 절연막에 인접하여 형성되는, 상기 제2도전형의 제2불순물 확산층 영역을 포함하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 플로팅 게이트 전극의 상기 상부 표면은 상기 언더라잉층의 상기 주면까지 연장되어 있으며, 상기 콘트롤 게이트 전극은 상기 플로팅 게이트 전극의 상기 상부 표면 상에 형성되는 상기 제2게이트 절연막의 상기 상부 표면의 일부 상에도 또한 형성되며, 상기 트렌치 외측의 상기 언더라잉층의 상기 주면 상에는, 상기 제1게이트 절연막과 상기 제2게이트 절연막과 상기 콘트롤 게이트 전극이 모두 형성되지 않는 반도체 기억 장치.
  3. 제2항에 있어서, 상기 제1불순물 영역은, 상기 트렌치의 상기 바닥면의 바로 아래 형성되고, 또한 상기 제2불순물 확산층 영역 아래의 상기 언더라잉층의 다른 부분에도 형성되어 있는 반도체 기억 장치.
  4. 제1항에 있어서, 상기 플로팅 게이트 전극의 상기 상부 표면과 상기 콘트롤 게이트 전극의 상부 표면은 상기 언더라잉층의 상기 주면의 위치보다 높은 위치까지 형성되어 있으며, 상기 콘트롤 게이트 전극의 상기 상부 표면과, 상기 플로팅 게이트 전극의 상기 상부 표면 상에 마련된 상기 제2게이트 절연막의 상기 상부 표면은 상기 언더라잉층의 상기 주면으로부터 동일한 높이의 위치에 있으며, 상기 제1게이트 절연막과 상기 제2게이트 절연막과 상기 플로팅 게이트 전극과 상기 콘트롤 게이트 전극은 모두 상기 트렌치로부터 상기 트렌치 외측의 상기 언더라잉층의 상기 주면 상에 상기 제1방향을 따라 연장하여 형성되는 반도체 기억 장치.
  5. 반도체 기억 장치에 있어서, 언더라잉층 내에 형성되고, 상기 언더라잉층의 주면으로부터 내부를 향하여 연장하여 형성되는 트렌치와, 상기 트렌치 내부의 공간을 2분할하도록 상기 트렌치 내부에 형성되는 게이트 절연막과, 상기 게이트 절연막을 사이에 두고 서로 마주보도록 상기 트렌치 내부에 형성되는 두 개의 게이트 전극을 포함하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 두 개의 게이트 전극 중 하나는, 다른 게이트 전극을 덮도록 상기 트렌치 내부로부터 상기 트렌치의 위쪽으로 연장하여 형성되는 반도체 기억 장치.
  7. 반도체 기억 장치의 제조 방법에 있어서, 제1도전형의 언더라잉층의 주면으로부터 상기 언더라잉층의 내부를 향하여 소정의 깊이만큼 연장하고, 또한 상기 제1방향과 직교하는 제2방향을 따라서 연장하도록 상기 언더라잉층 내에 트렌치를 형성하고, 적어도 상기 트렌치의 바닥면 아래의 상기 언더라잉층 내에 상기 제2방향을 따라서, 제2도전형의 제1불순물 확산층 영역을 형성하는 단계와, 게이트 전극부의 형성 영역에 위치하는 상기 트렌치 내의 부분 이외의 부분에 소자 분리용 절연막을 형성하는 단계와, 적어도 상기 게이트 전극부의 형성 영역에 위치하는 상기 트렌치 내의 상기 부분에, 상기 트렌치의 상기 제2방향에 따른 한쪽 측면 상과 상기 트렌치의 상기 바닥면의 일부에 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막의 상부 표면을 덮도록 플로팅 게이트 전극을 형성하는 단계와, 적어도 상기 게이트 전극부의 형성 영역에 위치하는 상기 트렌치 내의 상기 부분에, 상기 트렌치에서, 상기 플로팅 게이트 전극의 노출면과, 상기 트렌치의 상기 바닥면의 일부 이외의 부분과, 상기 트렌치의 상기 한쪽 측면과 서로 마주보는 다른쪽 측면 상을 덮는 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막중, 적어도 상기 플로팅 게이트 전극의 노출되어 있는 측면과 상기 트렌치의 상기 바닥면의 상기 일부 이외의 부분과 상기 트렌치의 상기 다른쪽 측면 상에 제공되는 부분의 상부 표면을 덮는 콘트롤 게이트 전극을 형성하는 단계와, 상기 언더라잉층의 상기 주면으로부터 상기 언더라잉층의 내부를 향해 연장하고, 또한 상기 제1게이트 절연막에 인접하여, 상기 언더라잉층 내에 상기 제2도전형의 제2불순물 확산층 영역을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  8. 제7항에 있어서, 상기 제2게이트 절연막 및 상기 콘트롤 게이트 전극을 형성하는 단계는, 상기 플로팅 전극의 상기 노출면 상과, 상기 트렌치의 상기 바닥면의 상기 일부 이외의 부분과, 상기 트렌치의 상기다른쪽 측면 상과, 노출되어 있는 상기 언더라잉층의 상기 주면에, 상기 제2게이트 절연막으로 되는 절연막을 형성하는 단계와, 상기 제2게이트 절연막용의 상기 절연막의 상부 표면 상에 상기 콘트롤 게이트 전극으로 되는 전극층을 형성하는 단계와, 상기제2게이트 절연막과 상기 전극층용의 상기 절연막을 에칭하여, 상기 제2게이트 절연막과 상기 콘트롤 게이트 전극을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제1게이트 절연막 및 상기 플로팅 게이트 전극을 형성하는 단계는, 상기 트렌치의 상기 한쪽 측면 상과, 상기 트렌치의 상기 다른쪽 측면 상과, 상기 트렌치의 상기 바닥면 상과, 노출되어 있는 상기 언더라잉층의 상기 주면 상에, 상기 제1게이트 절연막으로 되는 절연막을 형성하고, 상기 제1게이트 절연막용의 상기 절연막의 상부 표면 상에 상기 플로팅 게이트 전극으로 되는 전극층을 형성하는 단계와, 상기 플로팅 게이트 전극용의 상기 전극층과 상기 제1게이트 절연막용의 상기 절연막을 에칭하여, 상기 트렌치의 상기 한쪽 측면 상과 상기 바닥면의 상기 일부 상에만 상기 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막만을 덮도록 상기 플로팅 전극을 형성하는 단계를 포함하며, 상기 제1게이트 절연막과 상기 플로팅 게이트 전극의 상부 표면은 상기 언더라잉층의 상기 주면과 동일한 높이의 위치에 있으며, 상기 제2게이트 절연막 및 상기 콘트롤 게이트 전극을 형성하는 상기 에칭단계는 상기 제1게이트 절연막과 상기 플로팅 게이트 전극 양쪽의 상기 상부 표면 상과, 상기 플로팅 게이트 전극의 상기 측면 상과, 상기 트렌치의 상기 바닥면의 상기 일부 이외의 부분 상과, 상기 트렌치의 상기 다른쪽 측면 상에만 상기 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막의 상부 표면만을 덮어서 상기 트렌치를 메우도록 상기 콘트롤 게이트 전극을 형성하는 반도체 기억 장치의 제조 방법.
  10. 제8항에 있어서, 상기 제1게이트 절연막 및 상기 플로팅 게이트 전극을 형성하는 단계는, 상기 트렌치의 상기 한쪽 측면 상과, 상기 트렌치의 상기 다른쪽 측면 상과, 상기 트렌치의 상기 바닥면 상과, 노출되어 있는 상기 언더라잉층의 상기 주면 상에, 상기 제1게이트 절연막으로 되는 절연막을 형성하고, 상기 제1게이트 절연막용의 상기 절연막의 상부 표면 상에 상기 플로팅 게이트 전극으로 되는 전극층을 형성하는 단계와, 상기 플로팅 게이트 전극용의 상기 전극층과 상기 제1게이트 절연막용의 상기 절연막을 에칭하여, 상기 트렌치의 상기 한쪽 측면 상과 상기 트렌치의 상기 바닥면의 상기 일부 상과, 상기 제2불순물 확산층 영역이 형성되는 측면 상의 상기 언더라잉층의 상기 주면의 일부 상에만 상기 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막만 덮도록 상기 플로팅 전극을 형성하는 단계를 포함하며, 상기 제2게이트 절연막 및 상기 콘트롤 게이트 전극을 형성하는 상기 에칭단계는 상기 제1게이트 절연막과 상기 플로팅 게이트 전극과, 상기 트렌치의 상기 바닥면의 상기 일부 이외의 부분과, 상기 트렌치의 상기 다른쪽 측면과, 상기 제2불순물 확산층 영역이 형성되는 상기 측면과는 반대측 상으 상기 언더라잉층의 상기 주면의 일부만 덮도록 상기 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막의 상부 표면중, 상기 플로팅 게이트 전극의 상부 표면 및 상기 제2불순물 확산층 영역이 형성되는 상기 측면 상의 상기 언더라잉층의 상기 주면의 상기 일부를 제외한 부분만 덮어서, 상기 콘트롤 게이트 전극을 형성하도록 수행되는 반도체 기억 장치의 제조 방법.
  11. 제7항에 있어서, 상기 트렌치 및 상기 제1불순물 확산층 영역을 형성하는 단계는, 상기 트렌치의 바닥면의 아래뿐만 아니라 상기 제2불순물 확산층 영역 아래에도 상기 제1불순물 확산층 영역을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  12. 제11항에 있어서, 상기 언더라잉층은 제1및 제2언더라잉층을 포함하고, 상기 트렌치 및 상기 제1불순물 확산층 영역을 형성하는 단계는, 상기 제1도전형의 상기 제1언더라잉층의 주면 내에 상기 제2도전형의 상기 제1불순물 확산층 영역을 형성하는 단계와, 상기 제1불순물 확산층 영역의 상부 표면 상에 제1도전형의 상기 제2언더라잉층을 형성하는 단계와, 상기 제1불순물 확산층 영역의 상기 상부 표면을 바닥면으로 하는 트렌치를 상기 제2언더라잉층 내에 형성하는 단계를 포함하며, 상기 제2불순물 확산층을 형성하는 단계는, 상기 제2언더라잉층의 상기 상부 표면으로부터 상기 제2언더라잉층의 내부를 향하여 연장하고, 상기 제1게이트 절연막에 인접하도록, 상기 제2언더라잉층 내에만 상기 제2불순물 확산층 영역을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  13. 제12항에 있어서, 상기 제2게이트 절연막 및 상기 콘트롤 게이트 전극을 형성하는 단계는, 상기 플로팅 전극의 상기 노출면 상과, 상기 트렌치의 상기 바닥면의 상기 일부 이외의 부분과, 상기 트렌치의 상기다른쪽 측면 상과, 노출되어 있는 상기 제2언더라잉층의 상기 상기 표면 상에, 상기 제2게이트 절연막으로 되는 절연막을 형성하는 단계와, 상기 게이트 절연막용의 상기 절연막의 상부 표면 상에 상기 콘트롤 게이트 전극으로 되는 전극층을 형성하는 단계와, 상기 전극층과 상기 게이트 절연막용의 상기 절연막을 에칭하여, 상기 제2게이트 절연막 및 상기 콘트롤 게이트 전극을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  14. 제13항에 있어서, 상기 제1게이트 절연막 및 상기 플로팅 게이트 전극을 형성하는 단계는, 상기 트렌치의 상기 한쪽 측면 상과, 상기 트렌치의 상기 다른쪽 측면 상과, 상기 트렌치의 상기 바닥면 상과, 노출되어 있는 상기 제2언더라잉층의 상기 주면 상에, 상기 제1게이트 절연막으로 되는 절연막을 형성하고, 상기 제1게이트 절연막용의 상기 절연막의 상부 표면 상에 상기 플로팅 게이트 전극으로 되는 전극층을 형성하는 단계와, 상기 플로팅 게이트 전극용의 상기 전극층과 상기 제1게이트 절연막용의 상기 절연막을 에칭하여, 상기 트렌치의 상기 한쪽 측면 상과 상기 바닥면의 상기 일부 상에만 상기 제1게이트 절연막을 형성하고, 상기 제1게이트 절연막만을 덮도록 상기 플로팅 전극을 형성하는 단계를 포함하며, 상기 제1게이트 절연막과 상기 플로팅 게이트 전극의 상부 표면은 상기 제2언더라잉층의 상기 주면과 동일한 높이의 위치에 있으며, 상기 제2게이트 절연막 및 상기 콘트롤 게이트 전극을 에칭하는 단계는, 상기 제1게이트 절연막과 상기 플로팅 게이트 전극 양쪽의 상기 상부 표면 상과, 상기 플로팅 게이트 전극의 상기 측면 상과, 상기 트렌치의 상기 바닥면의 상기 일부 이외의 부분 상과, 상기 트렌치의 상기 다른쪽 측면 상에만 상기 제2게이트 절연막을 형성하고, 상기 제2게이트 절연막의 상부 표면만을 덮어서 상기 트렌치를 메우도록 상기 콘트롤 게이트 전극을 형성하도록 수행되는 반도체 기억 장치의 제조 방법.
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