JP2004134502A - Ｅｅｐｒｏｍおよびその製造方法 - Google Patents

Abstract

【課題】書き換え寿命の低下と、電荷保持特性の劣化とを抑制しつつ、メモリトランジスタの特性ばらつきおよび寄生容量を低減することができるＥＥＰＲＯＭおよびその製造方法を提供する。
【解決手段】メモリトランジスタを次のように形成する。トンネル膜６の全部と、チャネル形成予定領域１２とを覆い、かつ、チャネル形成予定領域１２と埋め込み層３の間の領域を覆わない形状にて浮遊ゲート電極８を形成する。そして、浮遊ゲート電極８の端面を利用して自己整合的にドレイン側電界緩和層１０を形成する。浮遊ゲート電極８の上に層間絶縁膜１１を介して、トンネル膜６が形成された領域上では、少なくとも浮遊ゲート電極８より幅が広く、浮遊ゲート電極８を包み込む形状で、チャネル形成予定領域１２の上では浮遊ゲート電極８より幅が狭い形状にて制御ゲート電極１３を形成する。
【選択図】　　　　図２

Description

【０００１】
【発明の属する技術分野】
本発明は、電気的にプログラム可能であり、かつ電気的に消去可能なフローティング・ゲート型不揮発メモリ素子、特に、ファウラー・ノルトハイム（ＦｌｏｗｅｒＮｏｒｄｈｅｉｍ）によるトンネル効果を利用して書き換えを行うＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌ　Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）および、その製造方法に関する。
【０００２】
【従来の技術】
従来、提案されているＥＥＰＲＯＭの構造を図１９に示す。図１９に示すＥＥＰＲＯＭは、メモリトランジスタと、このメモリトランジスタをメモリの書き換えおよび読み出し時に選択するための選択トランジスタとを有している。
【０００３】
メモリトランジスタ領域では、半導体基板３１の表層にドレイン領域に相当する埋め込みＮ型層３２とＮ^＋型ソース層４２が形成されている。さらに、半導体基板３１の表面上にはゲート酸化膜３３が形成されており、埋め込みＮ型層３２の上には、トンネル膜３４が形成されている。そして、トンネル膜３４の上から埋め込みＮ型層３２とソース層４２との間の領域上にかけて浮遊ゲート電極３５、層間絶縁膜３６、制御ゲート電極３７が形成されている。
【０００４】
また、選択トランジスタ領域では、半導体基板３１の上にゲート酸化膜３３を介してゲート電極３８が形成されている。そして、半導体基板３１の表層のうち、ゲート電極の両側に、Ｎ^＋型ソース層４１、ドレイン側電界緩和層３９、Ｎ^＋型ドレイン層４０が形成されている。
【０００５】
このような構造のＥＥＰＲＯＭでは、メモリトランジスタにおいて、埋め込みＮ型層３２は浮遊ゲート電極３５を形成する前に形成され、ソース層４２は制御ゲート電極３７の形成後に形成される。このことから、浮遊ゲート電極３５の下側であって、埋め込みＮ型層３２とソース層４２との間のチャネル領域のチャネル長は自己整合的に決定されない。このためトランジスタ特性のばらつきが生じ易いという問題がある。
【０００６】
さらに、メモリトランジスタの埋め込みＮ型層３２の上に浮遊ゲート電極３５および、制御ゲート電極３７が形成されている。したがって、埋め込みＮ型層３２と浮遊ゲート電極３５とがオーバーラップしている領域が広いことから、浮遊ゲート電極３５とドレイン領域間の寄生容量が大きい。このため、書き換え速度が小さいという問題がある。
【０００７】
これらの問題を改善するために、図２０に示すような技術がある（特許文献１、２参照）。図２０に示す構造のＥＥＰＲＯＭは、図１９に示す構造に対して、メモリトランジスタのドレイン領域上にて、浮遊ゲート電極３５および制御ゲート電極３７が除去された構造となっている。そして、半導体基板３１の表層のうち、浮遊ゲート電極３５等が除去されている領域下では、ドレイン側電界緩和層４３が形成されている。
【０００８】
この技術によれば、メモリトランジスタにおいて、浮遊ゲート電極３５および、制御ゲート電極３７をマスクとしたイオン注入により、ドレイン領域側の電界緩和層４３およびソース層４２を自己整合的に形成できる。このため、チャネル長のばらつきを抑え、トランジスタ特性のばらつきを低減できる。また、図１９の構造と比較して、浮遊ゲート電極３５とドレイン領域とがオーバーラップしている領域を減少させることができるため、浮遊ゲート電極３５とドレイン領域間の寄生容量を低減できる。これにより、書き換え速度を向上させることができる。
【０００９】
【特許文献１】
特開昭５８−１１５８６５号公報
【００１０】
【特許文献２】
特開昭５９−２０５７６３号公報
【００１１】
【発明が解決しようとする課題】
しかし、図２０に示す技術においても以下に示す問題がある。ＥＥＰＲＯＭの製造工程において、浮遊ゲート電極３５および制御ゲート電極３７を次のように形成する。まず、トンネル膜３４およびゲート絶縁膜３３の上に浮遊ゲート電極３５を構成する第１層ポリシリコン層を形成する。その上に層間絶縁層を介して制御ゲート電極３７を構成する第２層ポリシリコン層を形成する。その後、第１層ポリシリコン層／層間絶縁層／第２層ポリシリコン層の３層を同時にエッチングすることで、浮遊ゲート電極３５、層間絶縁膜３６、制御ゲート電極３７を形成する。
【００１２】
このように、図２０に示すＥＥＰＲＯＭの製造においては、第１層ポリシリコン層／層間絶縁層／第２層ポリシリコン層の３層を同時にエッチングするという特殊な加工工程が必要となる。
【００１３】
また、選択トランジスタのゲート電極も、第１層ポリシリコン層４４／層間絶縁層４５／第２層ポリシリコン層４６の３層構造となっている。このため、ゲート電極を形成している第１層ポリシリコン層４４と外部電極との電気的接続を取るために、第１層ポリシリコン層４４の上の層間絶縁膜４５および第２層ポリシリコン層４６にホール等を形成する加工工程を追加しなければならないという問題が生じる。
【００１４】
また、図２０に示すように、トンネル膜３４の一部の領域上にのみ、浮遊ゲート電極３５および制御ゲート電極３７を形成する場合では、上述の３層の加工のとき、トンネル膜３４が露出するため、トンネル膜３４にエッチングダメージが与えられる。このため、トンネル膜３４の劣化が生じ書き換え寿命が低下するという問題が生じる。
【００１５】
また、第１層ポリシリコン層／層間絶縁層／第２層ポリシリコン層の３層を同時にエッチングしたとき、層間絶縁層３６の端面が露出した状態となる。この露出した端面に、上述の加工のエッチングダメージが残留していると、このダメージを受けた端面を介して浮遊ゲート電極３５の電荷が抜けてしまうので、電荷保持特性が劣化するという問題が生じる。
【００１６】
本発明は上記点に鑑みて、書き換え寿命の低下と、電荷保持特性の劣化とを抑制しつつ、メモリトランジスタの特性ばらつきおよび寄生容量を低減することができるＥＥＰＲＯＭおよびその製造方法を提供することを目的とする。
【００１７】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、ＥＥＰＲＯＭのメモリトランジスタにて、浮遊ゲート電極（８）はトンネル膜（６）およびチャネル領域（１２）の上に配置され、トンネル膜（５）の上ではこのトンネル膜を全て覆っており、ソース領域およびドレイン側電界緩和層（１０）を覆っていない形状である。ソース領域（１６）およびドレイン側電界緩和層（１０）は浮遊ゲート電極をマスクとして利用したイオン注入により自己整合的に形成され、層間絶縁膜は浮遊ゲート電極の上面および側面を全て覆っている。制御ゲート電極（１３）は、層間絶縁膜を介して浮遊ゲート電極の上に形成されており、トンネル膜（６）の上側では、浮遊ゲート電極（８）より幅が広く浮遊ゲート電極（８）を包み込む形状であり、チャネル領域（１２）の上側では浮遊ゲート電極（８）より幅が狭い形状であることを特徴としている。
【００１８】
本発明では、このようにドレイン側の電界緩和層およびソース領域が浮遊ゲート電極を利用したイオン注入により自己整合的に形成されている。このことから、チャネル長のばらつきを低減でき、メモリトランジスタの特性ばらつきを低減することができる。
【００１９】
また、ドレイン領域にて、電界緩和層（１０）が浮遊ゲート電極（８）に覆われていないことから、ドレイン領域が浮遊ゲート電極に完全に覆われている構造のものと比較して、ドレイン領域と浮遊ゲート電極とがオーバーラップしている領域が少ない。したがって、本発明によれば、ドレイン領域が浮遊ゲート電極に覆われている構造のものよりも、浮遊ゲート電極とドレイン領域間での寄生容量を低減させることができる。
【００２０】
加えて、浮遊ゲート電極（８）はトンネル膜（６）を完全に覆っていることから、浮遊ゲート電極（８）を形成するための加工時にて、トンネル膜（６）が露出することがない。このため、トンネル膜（６）が浮遊ゲート電極（８）の形成時にエッチングダメージを受けるのを防ぐことができる。これにより、トンネル膜質の劣化を低減させ、書き換え寿命を向上させることができる。
【００２１】
また、トンネル膜（６）の上側において、制御ゲート電極（１３）の幅が浮遊ゲート電極（８）に対し広く、制御ゲート電極（１３）が浮遊ゲート電極（８）を包み込む構造となっている。一方、チャネル領域（１２）上では制御ゲート電極（１３）は、浮遊ゲート電極（８）より幅が狭くなっている。このように、浮遊ゲート電極と制御ゲート電極とは端面が同じ位置に存在しない構造となっている。つまり、制御ゲート電極と浮遊ゲート電極とが同時に加工されていない構造となっており、層間絶縁膜は、浮遊ゲート電極の上面と側面とを覆っている構造となっている。
【００２２】
これにより、浮遊ゲート電極の表面上にて、層間絶縁膜に電荷抜けの要因となっていたエッチング端面が存在しないので、電荷保持特性の劣化を抑制することができる。
【００２３】
請求項２に記載の発明では、請求項１に記載の発明に加え、少なくともメモリトランジスタのソース領域または選択トランジスタのソース領域のどちらか一方に、浮遊ゲート電極（８）又はゲート電極（７）をマスクとして利用したイオン注入により自己整合的に形成された第２導電型のソース側電界緩和層（１７、１８、２０）を備えていることを特徴としている。
【００２４】
このように請求項１の発明において、例えば、ソース領域にソース側電界緩和層を自己整合的に形成することができる。
【００２５】
このようにしても請求項１の発明と同様の効果を有する。加えて、メモリトランジスタでは、ドレイン領域およびソース領域に、それぞれドレイン側電界緩和層およびソース側電界緩和層を持つ構造となることから、これらの領域上でのゲート絶縁膜にかかる電界を低くし、ゲート絶縁膜の膜厚を薄くすることができる。このゲート酸化膜の薄膜化により、メモリトランジスタの駆動能力を向上させることができる。
【００２６】
また、選択トランジスタのソース領域にソース側電界緩和層が形成されているとき、通常、選択トランジスタのドレイン領域にもドレイン側電界緩和層が形成されている。したがって、これらの領域上でのゲート酸化膜にかかる電界を低くし、ゲート酸化膜の膜厚を薄くすることができる。
【００２７】
なお、本発明は、請求項１に記載の発明に対して、ソース側電界緩和層をメモリトランジスタまたは選択トランジスタのどちらか一方にのみ形成した構造とすることができ、また、ソース側電界緩和層をメモリトランジスタと選択トランジスタの両方に形成した構造とすることもできる。
【００２８】
請求項３に記載の発明では、請求項２の発明におけるソース側電界緩和層（１７、２０）に対し、オフセットをなすようにソース側電界緩和層（１７、２０）よりも高濃度の第２導電型ソース層（２１、２２）が形成されており、少なくともメモリトランジスタと選択トランジスタのどちらか一方がオフセット型ソース構造であることを特徴としている。
【００２９】
メモリトランジスタがオフセット型ソース構造である場合、ＥＥＰＲＯＭは、メモリトランジスタのソース領域に単に電界緩和層が形成されているときと比較して、電界緩和層が形成されている領域が少なく、電界緩和層よりも高濃度である領域を有している。また、選択トランジスタがオフセット型ソース構造である場合、選択トランジスタのソース領域が電界緩和層のみにより構成されているときと比較して、電界緩和層が形成されている領域が少なく、電界緩和層よりも高濃度である領域を有している。
【００３０】
このことから、選択トランジスタにより選択されたメモリトランジスタのビット情報を読みにいったとき、例えば、書き込みビットを読みにいったときの電界緩和層での電流損失を低減することができる。この結果、過剰な書き込みを行う必要が無いため、書き換え寿命を向上させることができる。
【００３１】
請求項４に記載の発明では、選択トランジスタのゲート電極（７）は、メモリトランジスタにて第１層ポリシリコンにより浮遊ゲート電極（８）と同時に形成されたものであることを特徴としている。
【００３２】
このことから、浮遊ゲート電極とゲート電極とが別々に形成されたものと比較して、浮遊ゲート電極とゲート電極との間の距離を高精度に保つことができる。
【００３３】
請求項５に記載の発明では、選択トランジスタのドレイン側電界緩和層（９）はメモリトランジスタのドレイン側電界緩和層（１０）と同時にかつ、ゲート電極をマスクとして利用したイオン注入により自己整合的に形成されていることを特徴としている。
【００３４】
選択トランジスタのゲート電極がオン状態のとき、メモリトランジスタのドレイン領域に形成された電界緩和層により耐圧が決まる。一方、ゲート電極がオフ状態では、選択トランジスタのドレイン領域に形成された電界緩和層により、耐圧が決まる。本発明によれば、選択トランジスタのドレイン領域に形成された電界緩和層と、メモリトランジスタのドレイン領域に形成された電界緩和層とが同一のイオン成分およびイオン濃度であることから、ＥＥＰＲＯＭの耐圧を一定にすることができる。
【００３５】
請求項６に記載の発明では、層間絶縁膜（１１）は窒化膜を有する構成となっており、選択トランジスタおよびメモリトランジスタの全域にて、ゲート電極（７）の表面上を含む半導体基板（１）の上に形成されている形成されていることを特徴としている。
【００３６】
このように、窒化膜を有する層間絶縁膜（１１）により、浮遊ゲート電極およびゲート電極の表面全体や、浮遊ゲート電極およびゲート電極が形成されていない半導体基板表面全体を層間絶縁膜にて覆うことで、層間絶縁膜に覆われている領域に対して、汚染物質が外部より侵入するのを抑制することができる。このことから、汚染物質による特性変動若しくは電荷保持特性の劣化が生じるのを抑制することができる。
【００３７】
なお、窒化膜を有する構成の層間絶縁膜としては、例えばＯＮＯ（Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ）膜を用いることができる。
【００３８】
請求項７に記載の発明では、トンネル膜（６）が形成されている領域の長さは、素子分離のための絶縁膜（２）により規定されていることを特徴としている。
【００３９】
これにより、トンネル膜が形成されている領域の形状ばらつきを低減させることができる。
【００４０】
請求項８に記載の発明では、以下のようにしてＥＥＰＲＯＭを形成することを特徴としている。
【００４１】
半導体基板（１）の表面上に形成されているゲート絶縁膜（４）のうち、埋め込み層（３）の上の一部をエッチングすることで、半導体基板（１）の表面をゲート酸化膜（４）から露出させる。露出した半導体基板（１）の表面上にトンネル膜（６）を形成する。第１層ポリシリコンにより、トンネル膜（６）の全部とチャネルの形成予定領域とを覆い、かつ、チャネルの形成予定領域と埋め込み層（３）との間の領域と、ソース領域の形成予定領域とを覆わない形状にて浮遊ゲート電極（８）を形成する。チャネルの形成予定領域と埋め込み層（３）との間の領域に、浮遊ゲート電極（８）を利用したイオン注入により、自己整合的にかつ埋め込み層（３）に隣接してドレイン側電界緩和層（１０）を形成する。
【００４２】
そして、浮遊ゲート電極（８）の上面および側面の全体を覆うように層間絶縁膜（１１）を形成し、層間絶縁膜（１１）が浮遊ゲート電極（８）の上面および側面の全体を覆っている状態のまま、第２層ポリシリコンにより、トンネル膜（６）の上側では、浮遊ゲート電極（８）より幅が広く、浮遊ゲート電極（８）を包み込む形状であって、チャネルの形成予定領域の上側では、浮遊ゲート電極（８）より幅が狭く、ドレイン側電界緩和層（１０）の上を覆わない形状にて制御ゲート電極（１３）を形成する。浮遊ゲート電極（８）をマスクとして利用したイオン注入により、自己整合的にソース領域（１６、１８）を形成する。
【００４３】
本発明により請求項１に記載のＥＥＰＲＯＭを製造することができる。
【００４４】
本発明は、メモリトランジスタにおいて、チャネルの形成予定領域と埋め込み層との間の領域とを覆わない形状にて浮遊ゲート電極を形成し、この浮遊ゲート電極をマスクとして利用したイオン注入により、自己整合的に第２導電型のドレイン側電界緩和層を形成している。また、ソース領域も自己整合的に形成していることから、電界緩和層およびソース領域により規定されるチャネル長のばらつきを低減させることができる。これにより、メモリトランジスタの特性ばらつきを低減することができる。
【００４５】
また、メモリトランジスタでは、ドレイン領域の形成予定領域にて電界緩和層を自己整合的に形成するために、ドレイン領域の形成予定領域を覆わない形状にて浮遊ゲート電極を形成している。制御ゲート電極においても、ドレイン側電界緩和層を覆わない形状にて形成している。したがって、このドレイン領域が全て浮遊ゲート電極および制御ゲート電極にて覆われているＥＥＰＲＯＭと比較して、浮遊ゲート電極とドレイン領域間の寄生容量を低減することができる。
【００４６】
また、本発明では、ゲート酸化膜のうち、埋め込み層上の一部をエッチングして、埋め込み層上の一部にトンネル膜を形成し、このトンネル膜を覆うように浮遊ゲート電極を形成している。これにより、浮遊ゲート電極を形成するための第１層ポリシリコンを加工したとき、トンネル膜がエッチングダメージを受けるのを防ぐことができる。これにより、トンネル膜が浮遊ゲート電極に全て覆われていないＥＥＰＲＯＭを形成したときと比較して、トンネル膜質の劣化を低減させ、書き換え寿命を向上させることができる。
【００４７】
また、本発明では、トンネル膜の上側では制御ゲート電極の幅を浮遊ゲート電極よりも広くし、浮遊ゲート電極を包み込むように制御ゲート電極を形成している。一方、チャネル領域上では、制御ゲート電極の幅を浮遊ゲート電極よりも狭くし、制御ゲート電極の端面が浮遊ゲート電極の端面よりも後退するように制御ゲート電極を形成している。
【００４８】
このように、浮遊ゲート電極、層間絶縁膜、制御ゲート電極とを同時に形成したときに生じていた電荷抜けの要因であるエッチング端面が生じないように、上述した形状にて浮遊ゲート電極と制御ゲート電極とを別々に加工している。また、制御ゲート電極の形成の後においても、層間絶縁膜（１１）が浮遊ゲート電極（８）の上面および側面の全体を覆っている状態となるようにしている。
【００４９】
これにより、浮遊ゲート電極の表面上にて、層間絶縁膜にエッチング端面が存在しないようにすることができる。これにより、層間絶縁膜の端面がエッチングダメージを受けていることによる電荷保持特性の劣化を抑制することができる。
【００５０】
請求項９に記載の発明は、少なくとも、メモリトランジスタのソース領域を形成する工程または、選択トランジスタの形成予定領域にて埋め込み層（３）に隣接してソース領域を形成する工程のどちらか一方では、浮遊ゲート電極（８）若しくはゲート電極（７）をマスクとして利用したイオン注入を行うことで、自己整合的に第２導電型のソース側電界緩和層（１７、１８、２０）を形成することを特徴としている。
【００５１】
本発明により、請求項２に記載のＥＥＰＲＯＭを製造することができる。
【００５２】
このように、メモリトランジスタのソース領域に、ソース側電界緩和層を自己整合的に形成することができる。これにより、請求項８に記載の発明の効果に加え、次の効果を有する。
【００５３】
浮遊ゲート電極をマスクとして利用したイオン注入により、通常の不純物濃度であるソース層を形成するときでは、ソース層を形成する際の高濃度のＮ型イオンが浮遊ゲート電極に注入される。このため、浮遊ゲート電極の抵抗が局部的に変化してしまう。また、ソース層形成のためのイオン注入のとき、ゲート酸化膜においても高濃度のＮ型イオンが注入される。このため、イオン注入時のダメージによりゲート酸化膜が劣化してしまう。
【００５４】
これに対して、本発明では、通常のソース層よりも不純物濃度が低いソース側電界緩和層を浮遊ゲート電極をマスクとしたイオン注入により形成している。このことから、高濃度のＮ型イオンが浮遊ゲート電極に注入されることを防ぎ、浮遊ゲート電極の局部的抵抗変化を抑制することができる。また、ゲート酸化膜のうちソース領域上の部分において、イオン注入のダメージによるゲート酸化膜の劣化を抑制することができる。
【００５５】
また、選択トランジスタのソース領域形成予定領域に、ソース側電界緩和層を自己整合的に形成することができる。これにより、メモリトランジスタにソース側電界緩和層を形成したときと同様に、ソース層を形成する際の高濃度のＮ型イオンがゲート電極に注入されることを防ぎ、ゲート電極の局部的抵抗変化を抑制することができる。また、ゲート酸化膜のうちソース領域上の部分において、イオン注入のダメージによるゲート酸化膜の劣化を抑制することができる。
【００５６】
なお、ソース側電界緩和層をメモリトランジスタのソース領域または選択トランジスタのソース領域のどちらか一方にのみ形成することも、両方に形成することもできる。
【００５７】
請求項１０に示すように、メモリトランジスタのドレイン側電界緩和層（１０）を形成する工程と、ソース側電界緩和層（１７、１８、２０）を形成する工程とを同時に、かつ同一のイオン注入条件にて行うことができる。これにより、これらの工程を別々に行うときと比較して、製造工程を減少させることができる。
【００５８】
請求項１１に記載の発明では、ソース側電界緩和層（１７、２０）に対し、オフセットをなすようにソース側電界緩和層よりも高濃度である第２導電型のソース層（２１、２２）を形成することを特徴としている。
【００５９】
これにより、請求項３に記載のＥＥＰＲＯＭを製造することができる。
【００６０】
請求項１２に記載の発明では、ゲート電極と浮遊ゲート電極（８）とを同時に形成することを特徴としている。
【００６１】
これにより、請求項４に記載のＥＥＰＲＯＭを製造でき、浮遊ゲート電極と、ゲート電極とを別々の工程にて形成するときと比較して、浮遊ゲート電極と制御ゲート電極との距離を高精度に設定することができる。
【００６２】
請求項１３に記載の発明では、選択トランジスタのドレイン側電界緩和層（９）をメモリトランジスタのドレイン側電界緩和層（１０）と同時にかつ同一のイオン注入条件にて、ゲート電極をマスクとして利用したイオン注入により自己整合的に形成することを特徴としている。
【００６３】
本発明により、請求項５に記載のＥＥＰＲＯＭを形成でき、これにより、選択トランジスタのドレイン側電界緩和層と、メモリトランジスタのドレイン側電界緩和層とを別々の工程にて形成するときと比較して、工程数を削減できる。
【００６４】
請求項１４に記載の発明では、窒化膜を有する構成の絶縁膜を用い、メモリトランジスタおよび選択トランジスタの全域に層間絶縁膜（１１）を形成し、層間絶縁膜（１１）をメモリトランジスタおよび選択トランジスタの全域に残した状態にて、ＥＥＰＲＯＭを形成することを特徴としている。
【００６５】
これにより、請求項６に記載のＥＥＰＲＯＭを製造でき、この層間絶縁膜を形成した後の製造工程中や、素子完成後に、層間絶縁膜に覆われている領域に対して、汚染物質が外部より侵入するのを抑制することができる。このことから、汚染物質による特性変動若しくは電荷保持特性の劣化が生じるのを抑制することができる。
【００６６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００６７】
【発明の実施の形態】
（第１実施形態）
本発明の第１実施形態におけるＥＥＰＲＯＭの平面図を図１に示すとともに、図１におけるＡ−Ａ’方向断面図を図２に、図１におけるＢ−Ｂ’方向断面図を図３に、それぞれ示す。なお、図１中の斜線は各領域を示すために付したものである。
【００６８】
本実施形態におけるＥＥＰＲＯＭは、メモリトランジスタと、選択トランジスタとを有する構成となっている。
【００６９】
メモリトランジスタ領域には、図２に示すように、シリコンにより構成されたＰ型半導体基板１の表層にＮ型埋め込み層３およびＮ⁻型のドレイン側電界緩和層１０と、Ｎ^＋型ソース引き出し層１６が形成されている。半導体基板１の表面上のうち、埋め込み層３の上にはトンネル膜６が形成されており、その他の領域上にはゲート酸化膜４が形成されている。そして、トンネル膜６の上と、電界緩和層１０とＮ^＋型ソース引き出し層１６との間の領域上とに浮遊ゲート電極８が形成されている。浮遊ゲート電極８の下側で、電界緩和層１０とＮ^＋型ソース引き出し層１６との間の領域がチャネル領域１２である。浮遊ゲート電極８の上には、層間絶縁膜１１を介して制御ゲート電極１３が形成されている。
【００７０】
より詳細に説明すると、埋め込み層３は、不純物濃度が例えば１×１０^１８ｃｍ^−３以上となっている。トンネル膜６は、図２に示すように、ゲート酸化膜４のうち、埋め込み層３の上の一部が除去され、ゲート酸化膜が除去された部分に配置されている。つまり、トンネル膜６は、埋め込み層３の図１における紙面左右方向での幅よりも狭くなっている。なお、図１では、領域５がこのトンネル膜６が形成されている領域であり、以下では、この領域をトンネル窓５と称す。
【００７１】
このトンネル窓５の開口面積は、不揮発メモリにおいて書き換え特性を決定する上で重要な構造要件であり、本実施形態では、図３に示すように、図１における紙面上下方向でのトンネル窓５の長さは、素子分離のための厚い酸化膜２により規定されている。このため、トンネル窓５の面積変動が少なく、書き換え特性のばらつきが低減できる構造となっている。
【００７２】
浮遊ゲート電極８は、ポリシリコンにて構成されている。図１、２に示すように、トンネル窓５の上側では、浮遊ゲート電極８はトンネル窓５より幅が広くトンネル窓５を全て覆っている。電界緩和層１０の上側では、浮遊ゲート電極８は電界緩和層１０に対向する領域が開口しており、浮遊ゲート電極８は電界緩和層１０を覆っていない形状となっている。また、浮遊ゲート電極８のうち、チャネル領域１２の上側での端面は、Ｎ^＋型ソース引き出し層１６および電界緩和層１０を自己整合的に形成できる形状となっている。なお、浮遊ゲート電極８は図１では斜線にて示す領域であり、この領域のうち点線で示す領域は、制御ゲート電極１３の下側に位置している領域を示している。
【００７３】
Ｎ⁻型のドレイン側電界緩和層１０は、不純物濃度が例えば１．０×１０^１８ｃｍ^−３以下であり、ドレイン領域の耐圧を確保するために埋め込み層３に隣接して形成されている。本実施形態では、この電界緩和層１０と埋め込み層３とがドレイン領域を構成している。
【００７４】
また、Ｎ^＋型ソース引き出し層１６は、不純物濃度が例えば５．０×１０^１９ｃｍ^−３以上であり、図１中にて上下方向に延びている引き出し層１６ａと、この引き出し層１６ａと浮遊ゲート電極８との間に位置するＮ^＋型層１６ｂとを有する構成となっている。電界緩和層１０とＮ^＋型層１６ｂは、浮遊ゲート電極８をマスクとしたイオン注入により、半導体基板１の表層のうち、浮遊ゲート電極８の両側の領域に自己整合的に形成されたものである。
【００７５】
層間絶縁膜１１は、例えばＯＮＯ（Ｏｘｉｄｅ　Ｎｉｔｒｉｄｅ　Ｏｘｉｄｅ）膜により構成されており、図２に示すように、トンネル膜６およびチャネル領域１２の上の浮遊ゲート電極８の上面と側面を含む半導体基板１の表面上全体に配置されている。
【００７６】
制御ゲート電極１３は、ポリシリコンにより構成されている。図１、２に示すように、制御ゲート電極１３はトンネル窓５の上側では、少なくとも浮遊ゲート電極８より幅が広く、浮遊ゲート電極８を包み込む形状となっている。なお、この包み込む形状とは、制御ゲート電極１３が浮遊ゲート電極８の側面も覆っている形状である。
【００７７】
また、制御ゲート電極１３はチャネル領域１２の上側では、図１における紙面上下方向では、浮遊ゲート電極８より幅が狭く、言い換えると、浮遊ゲート電極８の端部よりも制御ゲート電極１３の端部が後退している形状である。また、制御ゲート電極１３は電界緩和層１０およびＮ^＋型ソース引き出し層１６を覆っていない形状となっている。
【００７８】
一方、選択トランジスタは、図２に示すように、半導体基板１の上にゲート酸化膜４を介して、ポリシリコンにより構成されたゲート電極７が形成されている。半導体基板１の表層のうち、ゲート電極７の両側に位置する領域には、それぞれＮ^＋型ソース層１５と、Ｎ⁻型ドレイン側電界緩和層９およびＮ⁻／Ｎ^＋型二重拡散ドレイン層１４とが形成されている。
【００７９】
Ｎ^＋型ソース層１５は、埋め込み層３と隣接しており、これによりメモリトランジスタと選択トランジスタとが接続されている。Ｎ⁻／Ｎ^＋型二重拡散ドレイン層１４は、Ｎ⁻型ドレイン側電界緩和層９を構成する導電型不純物と、Ｎ^＋型ソース層１５を構成する導電型不純物の両方により形成された層である。
【００８０】
そして、メモリトランジスタの層間絶縁膜１１が、選択トランジスタまで延長して、ゲート電極７の表面上を含む選択トランジスタの全領域上にも形成されている。
【００８１】
次に、本実施形態におけるＥＥＰＲＯＭの製造方法を説明する。図４〜８に製造工程を示す。なお、図４（ａ）〜（ｄ）、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）は図１中のＡ−Ａ’方向断面を示しており、図７（ａ）〜（ｃ）、図８（ａ）〜（ｄ）は図１中のＢ−Ｂ’断面を示している。
【００８２】
〔図４（ａ）および図７（ａ）に示す工程〕
Ｐ型シリコン基板１の表面上に、例えば、ＬＯＣＯＳ法により、素子分離層となる領域のみに厚い酸化膜２を形成する。その後、半導体基板１の表面上に犠牲酸化膜５１を形成する。この犠牲酸化膜５１を通して少なくとも燐イオン若しくは砒素イオンを局部的に注入し、熱処理を行う。これにより、Ｎ^＋型埋め込み層３を形成する。
【００８３】
〔図４（ｂ）および図７（ｂ）に示す工程〕
犠牲酸化膜５１を除去し、メモリトランジスタおよび選択トランジスタのゲート酸化膜４となる酸化膜５２を形成する。
【００８４】
〔図４（ｃ）および図７（ｃ）に示す工程〕
メモリトランジスタの形成予定領域において、ゲート酸化膜５２のうち、Ｎ^＋型埋め込み層３の上の一部を、例えばダメージの少ない湿式処理により除去する。これにより、図１における紙面上下方向では、埋め込み層３よりも幅が狭いトンネル窓５を形成する。このとき、トンネル窓５の形状において、図１中のＡ−Ａ’線方向の幅はオーバーエッチング等により変動するものの、Ｂ−Ｂ’線方向の幅は、図７（ｃ）に示すように、厚い酸化膜２のエッジにより規定される。このため、トンネル窓５の形状ばらつきを低減させることができる。なお、この工程にて、酸化膜５２は図２中のゲート酸化膜４と同じ形状となる。
【００８５】
〔図４（ｄ）および図７（ｄ）に示す工程〕
トンネル窓５にて、半導体基板１の表面上に例えばウエット酸化により膜厚９ｍｍの薄い酸化膜を形成した後、窒化、再酸化処理を行う。これにより、トンネル窓５にトンネル膜６を形成する。次に、トンネル膜６の上を含む酸化膜４の上に、例えば、燐の濃度を１．０×１０^２０ｃｍ^−３とし、膜厚を２００ｍｍとした第１層ポリシリコン膜５３を成膜する。
【００８６】
〔図５（ａ）および図８（ａ）に示す工程〕
第１層ポリシリコン膜５３に対してホトリソグラフィ工程を行う。具体的には、第１層ポリシリコン膜５３の上にホトレジストを形成し、ホトレジストをパターニングする。パターニングされたホトレジストをマスクとして、第１層ポリシリコン膜５３を例えばドライエッチングする。
【００８７】
本実施形態では、このとき、トンネル窓５の上側ではトンネル窓５の幅より広い形状となるように、また、後に形成するメモリトランジスタのドレイン側Ｎ⁻型電界緩和層１０（図２参照）の上が開口された形状となるように第１層ポリシリコン膜５３をエッチングする。言い換えると、トンネル窓５を全て覆い、かつ、電界緩和層１０を形成するためのイオン注入を行う予定領域を覆わない形状となるように、第１層ポリシリコン膜５３をパターニングする。なお、電界緩和層１０を形成するためのイオン注入を行う予定の領域とは、チャネルの形成予定領域と埋め込み層３との間の領域である。このようにして、チャネル形成予定領域上とトンネル膜６の上に浮遊ゲート電極８を形成する。
【００８８】
また、第１層ポリシリコン膜５３をエッチングすることで、浮遊ゲート電極８を形成すると同時に、選択トランジスタのゲート電極７も形成する。
【００８９】
ゲート電極７と浮遊ゲート電極８とを別々の工程で、それぞれポリシリコン膜をエッチングして形成する場合では、仮にマスクの位置ずれが発生したとき、ゲート電極７と浮遊ゲート電極８との距離にばらつきが生じてしまう。これに対して、本実施形態では、ゲート電極７と浮遊ゲート電極８とを同時に形成するので、マスクの位置ずれが発生しても、メモリトランジスタの浮遊ゲート電極８と選択トランジスタのゲート電極７との距離を高精度に保つことができる。このため、高集積を可能な不揮発メモリ構造を得ることができる。
【００９０】
なお、この工程では浮遊ゲート電極８とゲート電極７の端面形状が、後の工程にて、浮遊ゲート電極８およびゲート電極７をマスクとしたイオン注入により、自己整合的に不純物拡散層を形成できるような形状となるように、第１層ポリシリコン膜５３をエッチングする。
【００９１】
第１層ポリシリコン膜５３をエッチングした後、ホトレジストを除去する。
【００９２】
〔図５（ｂ）に示す工程〕
図示しないが、メモリトランジスタのソース形成予定領域と選択トランジスタのソース形成予定領域とをマスクにて覆い、ゲート電極７および浮遊ゲート電極８をマスクとして利用し、例えば燐（Ｐ）イオンの注入を行う。その後、熱処理を行う。これにより、自己整合的に選択トランジスタのＮ⁻型ドレイン側電界緩和層９およびメモリトランジスタのＮ⁻型ドレイン側電界緩和層１０を形成する。
【００９３】
これにより、選択トランジスタおよびメモリトランジスタのチャネル長のドレイン側のばらつきを低減させることができる。また、Ｎ⁻型電界緩和層９およびＮ⁻型電界緩和層１０を同時に同一のイオン注入条件にて形成していることから、これらを別々の工程に形成するときと比較して、製造工程を簡略化することができる。
【００９４】
なお、この工程では、イオン注入や熱処理により、導電型不純物が拡散するため、図５（ｂ）に示すように、電界緩和層１０と浮遊ゲート電極８とがわずかにオーバーラップする。
【００９５】
また、この工程後における図１中のＢ−Ｂ’断面は、図８（ａ）に示す状態と同じである。
【００９６】
〔図５（ｃ）および図８（ｂ）に示す工程〕
選択トランジスタおよびメモリトランジスタの全域上に、例えば全層ＣＶＤ（Ｃｈｅｍｉｃａ１　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法にて、酸化膜換算膜厚が２０ｍｍであるＯＮＯ膜により構成された層間絶縁膜１１を形成する。
【００９７】
〔図６（ａ）および図８（ｃ）に示す工程〕
層間絶縁膜１１の上に第２層ポリシリコン膜５４を形成する。
【００９８】
〔図６（ｂ）および図８（ｄ）に示す工程〕
第２層ポリシリコン膜５４のホトリソグラフィ工程を行う。具体的には、第２層ポリシリコン膜５４の上にホトレジストを形成し、ホトレジストをパターニングする。パターニングされたホトレジストをマスクとして、第２層ポリシリコン膜５４を例えばドライエッチングする。
【００９９】
このとき、本実施形態では、トンネル膜６の上側では層間絶縁膜１１を介して浮遊ゲート電極８より幅が広くかつ、浮遊ゲート電極８を包み込む形状となるように第２層ポリシリコン膜５４をエッチングする。また、メモリトランジスタのチャネルの形成予定領域上では、浮遊ゲート電極８より幅が狭い形状にて、また、メモリトランジスタのドレイン側Ｎ⁻型電界緩和層１０の上では、この電界緩和層１０を覆わない形状となるように第２層ポリシリコン膜５４をエッチングする。このようにして、第２層ポリシリコンにより構成された制御ゲート電極１３を形成する。
【０１００】
なお、第２層ポリシリコン膜５４をエッチングするときでは、第２層ポリシリコン膜５４と、層間絶縁膜１１を構成するＯＮＯ膜の上層酸化膜との選択性を有するようにエッチングする。このようにＯＮＯ膜中の上層酸化膜に対して、選択性のあるエッチング方法にて、第２層ポリシリコン膜５４を加工することから、下層酸化膜、窒化膜、上層酸化膜により構成されたＯＮＯ膜により全領域が覆われた構造となる。
【０１０１】
本実施形態では、この窒化膜を含むＯＮＯ膜により全域被覆された状態のまま、後の製造工程を行う。これにより、後の工程や、素子完成後にてアルカリイオン等の外部から進入する可動イオンによる素子特性の変動に加え、電荷保持寿命の劣化を抑止することができる。
【０１０２】
なお、図２０に示されるように、ゲート電極４４の上に第２層ポリシリコン膜４６が形成されている場合では、ゲート電極４４を外部電極と電気的に接続するために、ゲート電極４４、第２層ポリシリコン膜４６を形成した後、第２層ポリシリコン膜４６にホール等を形成する工程が別途必要である。
【０１０３】
これに対して、本実施形態では、第２層ポリシリコン膜５４のエッチングのとき、選択トランジスタの形成予定領域では、第２層ポリシリコン膜５４を除去している。このように、選択トランジスタのゲート電極７を１層構造としていることから、ゲート電極４４の上に第２層ポリシリコン膜４６が形成されている場合と比較して、ゲート電極に対して、外部電極と電気的に接続するための特別な工程が不要である。
【０１０４】
〔図６（ｃ）に示す工程〕
メモリトランジスタのソース形成予定領域および選択トランジスタのソース形成予定領域に、それぞれゲート電極７および浮遊ゲート電極８をマスクとして利用し、例えば砒素（Ａｓ）イオンの注入を行う。これにより、自己整合的にメモリトランジスタのＮ^＋型ソース引き出し層１６、選択トランジスタのＮ^＋型ソース層１５を形成する。このとき、同時に選択トランジスタの形成予定領域では、電界緩和層９の一部をマスクにて覆いながらイオン注入にする。これにより、Ｎ⁻／Ｎ^＋型二重拡散ドレイン層１４を形成する。
【０１０５】
この工程により、メモリトランジスタにおいて、半導体基板１の表層にチャネル領域１２が形成される。メモリトランジスタのチャネル長は、自己整合的に形成された電界緩和層１０およびＮ^＋型ソース引き出し層１６により高精度に規定される。また、同様に、選択トランジスタにおいても、ゲート電極７の下側であって、Ｎ^＋型ソース層１５とドレイン側電界緩和層９との間にチャネル領域が形成され、このチャネル長も高精度に規定される。このため、両トランジスタとも特性のばらつきを極めて低減することができる。これらの工程を経ることで、図１〜図３に示すＥＥＰＲＯＭを製造することができる。
【０１０６】
本実施形態におけるＥＥＰＲＯＭでは、例えば、制御ゲート電極１３に高電圧を印加することにより発生するファウラー・ノルトハイムトンネル電流により、Ｎ^＋型埋め込み層３から電子を浮遊ゲート電極８に注入することで、メモリ情報の消去を行う。また、Ｎ^＋型埋め込み層３に高電圧を印加することにより発生するファウラー・ノルトハイムトンネル電流により、浮遊ゲート８から電子をＮ^＋型埋め込み層３に引き抜くことでメモリに情報を書き込む。
【０１０７】
本実施形態におけるＥＥＰＲＯＭの構造の特徴を以下にまとめる。
【０１０８】
メモリトランジスタにおいて、ドレイン領域のうち、埋め込み層３と電界緩和層１０の一部が浮遊ゲート電極８に覆われていない構造となっている。すなわち、電界緩和層１０を形成できるように、浮遊ゲート電極８は開口部を有する形状となっている。そして、ドレイン側のＮ⁻型電界緩和層１０は、上述した形状の浮遊ゲート電極８をマスクとして利用したイオン注入により、自己整合的に形成されている。このため、メモリトランジスタにおけるドレイン側Ｎ⁻型電界緩和層１０とＮ^＋型ソース引き出し層１６の端面で規定されるメモリトランジスタのチャネル長のドレイン側のばらつきを低減することができる。
【０１０９】
また、制御ゲート電極１３は、チャネル領域１２の上側では、浮遊ゲート電極１３より幅が狭い形状となっており、Ｎ^＋型ソース引き出し層１６を覆っていない。Ｎ^＋型ソース引き出し層１６は、電界緩和層１０、制御ゲート電極１３を順に形成した後、浮遊ゲート電極８の浮遊ゲート電極８をマスクとして利用したイオン注入により形成される。このとき、浮遊ゲート電極８は、ＯＮＯ膜による層間絶縁層１１により被覆されているため、層間絶縁膜１１を形成した後の酸化工程において、その形状が変化することない。
【０１１０】
このことから、Ｎ^＋型ソース引き出し層１６は、浮遊ゲート電極８の形状変動の少ない端面を利用して自己整合的に形成される。このため、チャネル長のソース側のばらつきは少ない。
【０１１１】
以上のことから、本実施形態によれば、図１９に示すようなドレイン領域全体がフローティングゲートに覆われている構造のＥＥＰＲＯＭと比較して、メモリトランジスタのチャネル長のばらつきを低減することができ、トランジスタ特性のばらつきを低減できる。
【０１１２】
また、電界緩和層１０は浮遊ゲート電極８と制御ゲート電極１３に覆われていないことから、図１９に示すようなドレイン領域全体が浮遊ゲート電極および制御ゲート電極に覆われている構造のものと比較して、ゲート酸化膜４のうち、ドレイン領域と浮遊ゲート電極８に挟まれている領域が少ない。つまり、ドレイン領域と浮遊ゲート電極８とがオーバーラップしている領域が少ない。したがって、ドレイン領域全体が浮遊ゲート電極および制御ゲート電極に覆われている構造のものよりも、浮遊ゲート電極とドレイン領域間の寄生容量を低減させることができる。この結果、書き換え時間を短くすることができる。
【０１１３】
なお、本明細書でいう電界緩和層１０が浮遊ゲート電極８に覆われていない状態とは、電界緩和層１０が完全に覆われていない状態に限らない。電界緩和層１０を自己整合的に形成することで、電界緩和層１０と浮遊ゲート電極８とがチャネル領域１２近辺にて、わずかにオーバーラップしている状態も含む。
【０１１４】
また、図１９に示すようなドレイン領域全体が浮遊ゲート電極および制御ゲート電極に覆われている構造のＥＥＰＲＯＭでは、メモリ書き込み時にドレイン領域に印加される高電圧により、ドレイン領域上のゲート酸化膜４が劣化してしまう。これに対して、本実施形態では、ゲート酸化膜４がドレイン領域と浮遊ゲート電極８に挟まれている領域が少ないことから、メモリ書き込み時にドレイン領域に印加される高電圧によるゲート酸化膜４の劣化を抑止することができる。
【０１１５】
また、本実施形態では、浮遊ゲート電極８はトンネル膜６より幅広い形状となっている。したがって、浮遊ゲート電極８を形成するための１層目ポリシリコン膜５３のエッチングのとき、トンネル膜６が露出することはなく、ポリシリコン膜５３に覆われた状態のまま１層目ポリシリコン膜５３がエッチングされる。これにより、トンネル膜６がエッチングダメージを受けるのを防ぐことができる。このことから、トンネル膜質の劣化を低減させ、書き換え寿命を向上させることができる。
【０１１６】
制御ゲート電極１３は、トンネル窓５の上側にて、浮遊ゲート電極８より幅が広くかつ、浮遊ゲート電極８を包み込む形状となっている。また、制御ゲート電極１３はメモリトランジスタのチャネル領域１２の上側では浮遊ゲート電極８より幅が狭い形状となっている。
【０１１７】
本実施形態のＥＥＰＲＯＭでは、このように浮遊ゲート電極８の端面と制御ゲート電極１３の端面は異なる位置に存在している。すなわち、浮遊ゲート電極８と制御ゲート電極１３とを形成するためのポリシリコン膜の加工を別々に行っている。また、層間絶縁膜１１が浮遊ゲート電極８の上面および側面を覆っている状態にて、制御ゲート電極１３を形成するためのポリシリコン膜の加工を行っている。完成後のＥＥＰＲＯＭでは、層間絶縁膜１１は浮遊ゲート電極８の上面および側面を覆っている。
【０１１８】
このため、従来技術にて浮遊ゲート電極８と制御ゲート電極１３とを同時に加工するときに発生する、電荷抜けの一因となっていた層間絶縁層のエッチング端面が存在しない。このことから、本実施形態によれば、良好な電荷保持特性を得ることができる。
【０１１９】
なお、本実施形態では、層間絶縁膜１１がメモリトランジスタおよび選択トランジスタの全領域を覆っている場合を説明したが、エッチング端面が発生していない形状であれば、必ずしも全領域を覆っていなくても良い。すなわち、層間絶縁膜１１は少なくとも浮遊ゲート電極８の上面および側面を全て覆っていればよい。これによっても、浮遊ゲート電極の上に層間絶縁膜のエッチング端面を有する構造のＥＥＰＲＯＭと比較して、良好な電荷保持特性を得ることができる。
【０１２０】
ここで、制御ゲート電極１３の形状を、トンネル窓５の上側と、チャネル領域１２の上側とにおいて異なる形状としている理由を説明する。チャネル領域１２の上側において、制御ゲート電極１３をトンネル窓５の上側と同様に、浮遊ゲート電極８を包み込むような形状とした場合、電界緩和層１０の上に層間絶縁膜１１を介して制御ゲート電極１３が存在する。この場合、電界緩和層１０と制御ゲート電極１３との距離が近いことから、メモリ消去時に制御ゲート電極１３に印加される高電圧の影響をＮ⁻型電界緩和層１０が受けてしまうため好ましくない。
【０１２１】
そこで、本実施形態では、チャネル領域１２の上側では、制御ゲート電極１３を、制御ゲート電極１３の端部が浮遊ゲート電極８の端部よりも後退している形状としている。これにより、メモリ消去時に制御ゲート電極１３に印加される高電圧の影響がＮ⁻型電界緩和層１０に及ぶのを抑制することができる。
【０１２２】
また、トンネル窓５の上側においては、浮遊ゲート電極８の上面は、窪みが生じており、平坦ではない。このため、チャネル領域１２の上側のように浮遊ゲート電極８よりも幅が狭く、浮遊ゲート電極８の端部よりも制御ゲート電極１３の端部が後退している形状にて制御ゲート電極１３を形成するのは好ましくない。
【０１２３】
そこで、本実施形態では、トンネル窓５の上側では、制御ゲート電極１３を、浮遊ゲート電極８よりも幅が広く、浮遊ゲート電極８を包み込むような形状としている。
【０１２４】
また、本実施形態では、選択トランジスタのドレイン側電界緩和層９と、メモリトランジスタのドレイン側電界緩和層１０とが同時にかつ、同一のイオン注入条件にて形成されている。
【０１２５】
選択トランジスタのゲート電極がオン状態のとき、メモリトランジスタのドレイン領域に形成された電界緩和層により耐圧が決まる。一方、ゲート電極がオフ状態では、選択トランジスタのドレイン領域に形成された電界緩和層により、耐圧が決まる。
【０１２６】
したがって、本実施形態では、選択トランジスタのドレイン領域に形成された電界緩和層と、メモリトランジスタのドレイン領域に形成された電界緩和層とが同一のイオン成分およびイオン濃度であることから、ＥＥＰＲＯＭの耐圧を一定にすることができる。
【０１２７】
（第２実施形態）
本実施形態のＥＥＰＲＯＭにおける平面図を図９に示すとともに、図９におけるＡ−Ａ’方向断面図を図１０に示す。なお、第１実施形態と同じ構造部については、同一の符号を付しているので、同じ構造部については説明を省略する。
【０１２８】
本実施形態は図９、図１０に示すように、メモリトランジスタのソース領域にソース側Ｎ⁻型引き出し部１８が形成されており、ソース側Ｎ⁻型引き出し部１８に接続しているＮ^＋型ソース引き出し層１６が形成されている。また、選択トランジスタのソース領域では、第１実施形態でのＮ^＋型ソース層１５に代わってＮ⁻型層１７が形成されている。
【０１２９】
これらのソース側Ｎ⁻型引き出し部１８およびＮ⁻型層１７は、Ｎ^＋型ソース引き出し層１６およびＮ^＋型ソース層１５よりも不純物濃度が低く、濃度は例えば１．０×１０^１８ｃｍ^−３以下である。なお、ソース側Ｎ⁻型引き出し部１８およびＮ⁻型層１７は、本実施形態では電界緩和層として機能する。
【０１３０】
次に、本実施形態におけるＥＥＰＲＯＭの製造方法を説明する。図１１（ａ）、（ｂ）、図１２（ａ）〜（ｃ）に製造工程を示す。なお、これらの図は図９中のＡ−Ａ’方向断面を示している。ここでは、第１実施形態と異なる点について説明する。
【０１３１】
まず、第１実施形態と同様に、図４（ａ）〜図５（ａ）に示す工程を行い、半導体基板１の上にメモリトランジスタの浮遊ゲート電極８と、選択トランジスタのゲート電極７とを形成する。その後、図１１（ａ）に示す工程を行う。
【０１３２】
〔図１１（ａ）に示す工程〕
この工程では、ゲート電極７および浮遊ゲート電極８をマスクとして利用したイオン注入を行う。これにより、自己整合的に選択トランジスタのドレイン側Ｎ⁻型電界緩和層９およびソース側Ｎ⁻型層１７と、メモリトランジスタのドレイン側Ｎ⁻型電界緩和層１０およびソース側Ｎ⁻型層１８とを形成する。このことにより、選択トランジスタおよびメモリトランジスタのチャネル長は高精度に規定されるため、両トランジスタとも特性のばらつきを極めて低減することができる。
【０１３３】
また、選択トランジスタのドレイン側Ｎ⁻型電界緩和層９、ソース側Ｎ⁻型層１７、１８、およびメモリトランジスタのドレイン側Ｎ⁻型電界緩和層１０を同時に形成している。このことから、選択トランジスタのドレイン側Ｎ⁻型電界緩和層９や、ソース側Ｎ⁻型層１７、１８をメモリトランジスタのドレイン側Ｎ⁻型電界緩和層１０と別の工程にて形成する場合と比較して、製造工程を削減することができる。
【０１３４】
〔図１１（ｂ）、図１２（ａ）、（ｂ）に示す工程〕
これらの工程では、それぞれ、図５（ｃ）、図６（ａ）、（ｂ）に示す工程と同様に、層間絶縁膜１１、制御ゲート電極１３を形成する。
【０１３５】
〔図１２（ｃ）に示す工程〕
メモリトランジスタの浮遊ゲート電極８、制御ゲート電極１３、Ｎ⁻型層１８および電界緩和層１０と、選択トランジスタのＮ⁻型層１７および電界緩和層９の一部をマスクにて覆いながらイオン注入を行う。これにより、メモリトランジスタのソース領域にて、浮遊ゲート電極８の端部から離れた位置にＮ^＋型ソース引き出し層１６を形成し、選択トランジスタのドレイン領域にて、ゲート電極７の端部から離れた位置にＮ⁻／Ｎ^＋型二重拡散ドレイン層１４を形成する。これらの工程を経ることで、図９、図１０に示すＥＥＰＲＯＭを製造することができる。
【０１３６】
本実施形態におけるＥＥＰＲＯＭの構造の特徴をまとめると、まず、メモリトランジスタのドレイン側Ｎ⁻型電界緩和層１０と同時に浮遊ゲート電極８およびゲート電極７の端面を利用して自己整合的にソース側Ｎ⁻型層引き出し部１８および選択トランジスタ側のＮ⁻型層１７が形成された構造となっている。
【０１３７】
このことから、メモリトランジスタのチャネル長は、自己整合的に形成されたドレイン側Ｎ⁻型電界緩和層１０とソース側Ｎ⁻型層引き出し部１８により規定されるため、ばらつきは極めて少ないものとなる。
【０１３８】
加えて、メモリトランジスタにおいてドレイン、ソース領域ともに低濃度の電界緩和層１０、１８を持つ構造となるため、ゲート酸化膜４にかかる電界を低くし、ゲート酸化膜厚を薄くできる。このゲート酸化膜４の薄膜化によりメモリトランジスタの駆動能力を向上させることができる。
【０１３９】
また、第１実施形態での図２に示すように、メモリトランジスタのソース領域が高濃度であるＮ^＋型ソース引き出し層１６ａ、Ｎ^＋型層１６ｂから構成された場合では、Ｎ^＋型ソース引き出し層１６ａ、Ｎ^＋型層１６ｂを形成する際において、高濃度のＮ型イオンが浮遊ゲート電極８に注入され、浮遊ゲート電極８の抵抗が局部的に変化してしまう恐れがある。また、高濃度のＮ型イオンの注入により、ソース領域上のゲート酸化膜４が劣化してしまう恐れもある。
【０１４０】
これに対して、本実施形態では、Ｎ^＋型ソース引き出し層１６ａ、Ｎ^＋型層１６ｂよりも低濃度であるＮ⁻型層引き出し部１８が浮遊ゲート電極８の端部近傍に形成されており、浮遊ゲート電極８の端部から離れた位置にＮ^＋型ソース引き出し層１６が形成されている。このＮ^＋型ソース引き出し層１６は、Ｎ⁻型層引き出し部１８が形成された後、浮遊ゲート電極８の上やＮ⁻型層引き出し部１８を覆うようにマスクを形成し、このマスクを用いてイオン注入を行うことで形成されている。
【０１４１】
したがって、Ｎ^＋型ソース引き出し層１６を形成する際、高濃度のＮ型イオンが浮遊ゲート電極８に注入されることを防ぎ、浮遊ゲート電極８の局部的抵抗変化を抑制することができる。また、ソース領域のうち、浮遊ゲート電極８のソース側端部近傍には、高濃度のＮ型イオンを注入しないことから、浮遊ゲート電極８のソース側端部近傍におけるゲート酸化膜４が、高濃度のＮ型イオン注入時にダメージを受けるのを抑制することができる。これにより、ゲート酸化膜の劣化を抑制することができる。
【０１４２】
同様に選択トランジスタのソース領域においても、第１実施形態のように、Ｎ^＋型ソース層１５で構成される場合では、このＮ^＋型ソース層１５の形成のための高濃度のＮ型イオンの注入が原因で、ゲート電極７の抵抗が局所的に変化したり、ゲート酸化膜が劣化してしまう恐れがある。
【０１４３】
これに対しても、本実施形態では、選択トランジスタのソース領域にＮ⁻型層１７を形成していることから、高濃度のＮ型イオンの注入によるゲート電極７の局部的抵抗の変化を抑制することができる。また、ソース領域上のゲート酸化膜４の劣化を抑制することもできる。
【０１４４】
なお、本実施形態では、メモリトランジスタのＮ⁻型引き出し部１８および選択トランジスタのＮ⁻型層１７が両方形成されている場合を説明したが、第１実施形態に対して、Ｎ⁻型引き出し部１８とＮ⁻型層１７のどちらか一方のみを形成することもできる。
【０１４５】
（第３実施形態）
本実施形態におけるＥＥＰＲＯＭの平面図を図１３に示すとともに、図１３におけるＡ−Ａ’方向断面図を図１４に示す。本実施形態においても、第１、２実施形態と同じ構造部には同一の符号を付しているので、第１、２実施形態と同じ構造部の説明は省略する。
【０１４６】
本実施形態におけるＥＥＰＲＯＭが第２実施形態に対して主に異なっているのは、メモリトランジスタのソース領域がオフセット構造となるように、Ｎ⁻／Ｎ^＋２重拡散ソース層２２が形成されている点と、選択トランジスタのソース領域がオフセット構造となるように、Ｎ⁻／Ｎ^＋２重拡散ソース層２１が形成されている点である。
【０１４７】
具体的には、図１３、１４に示すように、半導体基板１の表層のうち、メモリトランジスタのソース領域にて、Ｎ⁻型層２０と、Ｎ⁻／Ｎ^＋２重拡散ソース層２２とが形成されている。
【０１４８】
Ｎ⁻型層２０は、第２実施形態の図１０中のＮ⁻型引き出し部１８と同様に、浮遊ゲート電極８をマスクとしたイオン注入により自己整合的に形成されたものである。
【０１４９】
Ｎ⁻／Ｎ^＋２重拡散ソース層２２は、浮遊ゲート電極８の端より離れた位置に配置されている。また、図１３に示すように、Ｎ⁻／Ｎ^＋２重拡散ソース層２２に、上下方向に延びているＮ⁻型ソース引き出し層１６が接続している。Ｎ⁻／Ｎ^＋２重拡散ソース層２２は、図１３中の左右方向にて、Ｎ⁻型ソース引き出し層１６と浮遊ゲート電極８との間に配置されている部分２２ａを有している。
【０１５０】
また、半導体基板１の表層のうち、選択トランジスタの領域では、Ｎ⁻型層１７とＮ⁻／Ｎ^＋２重拡散ソース層２１とが形成されている。Ｎ⁻／Ｎ^＋２重拡散ソース層２１は、図１０中にてＮ⁻型層１７が形成されている領域のうち、ゲート電極７のソース側端部より離れ、かつ、埋め込み層３と隣接して配置されている。
【０１５１】
次に本実施形態のＥＥＰＲＯＭの製造方法を説明する。図１５（ａ）、（ｂ）、図１６（ａ）、（ｂ）、（ｃ）に製造工程を示す。なお、図１５（ａ）、（ｂ）、図１６（ａ）、（ｂ）、（ｃ）に示す工程は、それぞれ、第２実施形態における図１１（ａ）、（ｂ）、図１２（ａ）、（ｂ）、（ｃ）に示す工程に対応している。
【０１５２】
図１５（ａ）に示す工程にて、図１１（ａ）中のＮ⁻型引き出し部１８と異なり、Ｎ⁻型層２０をＮ^＋型ソース引き出し層１６の形成予定領域まで配置した形状にて形成する。その後、図１５（ｂ）、（ｃ）、図１６（ａ）、（ｂ）に示す工程を第２実施形態と同様に行う。
【０１５３】
図１６（ｃ）に示す工程では、メモリトランジスタのソース形成予定領域において、浮遊ゲート電極８とＮ⁻型層２０の一部とをマスクにて覆いながら、また、選択トランジスタのソース形成予定領域においても、ゲート電極７とＮ⁻型層１７の一部とをマスクにて覆いながら例えばＡｓ（ヒ素）イオンを高濃度にイオン注入する。このとき、自己整合的に形成されたメモリトランジスタのＮ⁻型層および選択トランジスタのＮ⁻型層１７それぞれに対し、浮遊ゲート電極８およびゲート電極７の端面から離れた領域にイオン注入する。ただし、この離れた領域のゲート電極７側の端は、第２実施形態におけるＮ＋型ソース引き出し層１６とゲート電極７との間に位置するようにする。
【０１５４】
このようにして、選択トランジスタのＮ⁻／Ｎ^＋２重拡散ソース層２１、メモリトランジスタのＮ⁻／Ｎ^＋２重拡散ソース層２２を形成する。なお、この２重拡散ソース層とは、上述したように電界緩和層を形成するために注入されたＰ（燐）イオンが存在する領域に、さらにＡｓ（ヒ素）イオンが注入されている領域である。これにより、オフセット構造のソース領域を形成する。
【０１５５】
また、この工程では、高濃度のイオン注入により、選択トランジスタのＮ⁻／Ｎ^＋型二重拡散ドレイン層１４やＮ^＋型ソース引き出し層１６も同時に形成する。このようにして、図１３、１４に示されるＥＥＰＲＯＭが製造される。
【０１５６】
本実施形態では、メモリトランジスタのソース領域は、Ｎ⁻型層２０とＮ⁻／Ｎ^＋２重拡散ソース層２２により構成され、選択トランジスタのソース領域においても、Ｎ⁻型層１７とＮ⁻／Ｎ^＋２重拡散ソース層２１により構成された構造である。Ｎ⁻型層１７、２０が形成されていることから、第２実施形態にて説明したように、メモリトランジスタの浮遊ゲート電極８および選択トランジスタのゲート電極７に高濃度のイオンが注入されることがないため、浮遊ゲート電極８およびゲート電極７の局部的抵抗変化を抑制するとともに、それぞれのトランジスタのゲート酸化膜４の膜質が確保され薄膜化が図れる。
【０１５７】
また、選択トランジスタにより選択されたメモリトランジスタのビット情報を読みにいった際に、特に、書き込みビットを読みにいったときでは、選択トランジスタのドレイン領域とメモリトランジスタのソース領域との間に電流が流れる。本実施形態によれば、図１３に示すように、図９ではＮ⁻型引き出し部１８およびＮ⁻型層１７が形成されていた領域に、Ｎ⁻／Ｎ^＋２重拡散ソース層２２およびＮ⁻／Ｎ^＋２重拡散ソース層２１が形成されている。したがって、第２実施形態のように、Ｎ⁻／Ｎ^＋２重拡散ソース層２２およびＮ⁻／Ｎ^＋２重拡散ソース層２１が無い構造と比較して、書き込みビットを読みにいったときに流れる電流の損失を低減できる。その結果、過剰な書き込みを行う必要が無いため、書き換え寿命の向上が図れる。
【０１５８】
次に、ＥＥＰＲＯＭの特性上最も重要な書き換え寿命を決定するトンネル膜質の改善効果を以下に記載する。本実施形態におけるメモリ素子と、図２０に示す断面構造となる従来のメモリ素子との定電流ＴＤＤＢ測定によるトンネル膜の膜質を比較した結果を、図１７、図１８に示す。
【０１５９】
なお、この結果は、本実施形態と従来の２種類のメモリ素子に対し、浮遊ゲート電極に配線を形成し、浮遊ゲート電極に電位を与えることができるようにしたメモリ構造ＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）を用いたときの結果である。また、定電流ＴＤＤＢ測定に用いた本実施形態のＥＥＰＲＯＭは、Ｎ^＋型埋め込み層３を、燐イオンと砒素イオンとをそれぞれ６×１０^１４ｃｍ^−２、２×１０^１４ｃｍ^−２にて注入し、窒素雰囲気で１０００℃、６０分の熱処理により形成し、ゲート酸化膜４をウエット酸化により３５ｍｍの膜厚にて形成し、トンネル膜６の膜厚を９ｍｍとしたものである。
【０１６０】
図１７はメモリの消去（ゲート正バイアス）時でのトンネル膜の破壊総電荷量の比較結果であり、図１８はメモリの書き込み（ゲート負バイアス）時でのトンネル膜の破壊総電荷量の比較結果である。図１７、図１８から明らかなように同一条件で形成したトンネル膜において、消去時、書き込み時ともに、従来構造に比べ、本実施形態の構造の方がより良い結果を示す。本実施形態におけるＥＥＰＲＯＭおよびこの製造方法によれば、上述のように、特性のばらつきが少なく、書き換え寿命、電荷保持寿命ともに長くかつ、書き換え速度の速い不揮発メモリを得ることができることがわかる。
【０１６１】
なお、本実施形態では、メモリトランジスタおよび選択トランジスタのソース領域の両方がオフセット構造である場合を説明したが、メモリトランジスタのソース領域または選択トランジスタのソース領域のどちらか一方のみをオフセット構造とすることもできる。
【０１６２】
（他の実施形態）
上記した各実施形態では、層間絶縁膜１１がＯＮＯ膜により構成されている場合を例として説明したが、ＯＮＯ膜に限らず、窒化膜を有する膜であれば、他の膜とすることもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態におけるＥＥＰＲＯＭの平面図である。
【図２】図１中のＡ−Ａ’方向断面図である。
【図３】図１中のＢ−Ｂ’方向断面図である。
【図４】本発明の第１実施形態におけるＥＥＰＲＯＭの製造工程を示す図であり、図１中のＡ−Ａ’方向での断面図である。
【図５】図４に続く製造工程を示す図である。
【図６】図５に続く製造工程を示す図である。
【図７】本発明の第１実施形態におけるＥＥＰＲＯＭの製造工程を示す図であり、図１中のＢ−Ｂ’方向での断面図である。
【図８】図７に続く製造工程を示す図である。
【図９】本発明の第２実施形態におけるＥＥＰＲＯＭの平面図である。
【図１０】図９中のＡ−Ａ’方向断面図である。
【図１１】本発明の第２実施形態におけるＥＥＰＲＯＭの製造工程を示す図であり、図９中のＡ−Ａ’方向での断面図である。
【図１２】図１１に続く製造工程を示す図である。
【図１３】本発明の第３実施形態におけるＥＥＰＲＯＭの平面図である。
【図１４】図１３中のＡ−Ａ’方向断面図である。
【図１５】本発明の第３実施形態におけるＥＥＰＲＯＭの製造工程を示す図であり、図１３中のＡ−Ａ’方向断面図である。
【図１６】図１５に続く製造工程を示す図である。
【図１７】本発明の第３実施形態における図１４に示す構造のＥＥＰＲＯＭと、従来における図２０に示す構造のＥＥＰＲＯＭとの消去時での定電流ＴＤＤＢ測定結果（ゲート正バイアス）を示す図である。
【図１８】本発明の第３実施形態における図１４に示す構造のＥＥＰＲＯＭと、従来における図２０に示す構造のＥＥＰＲＯＭとの書き込み時での定電流ＴＤＤＢ測定結果（ゲート負バイアス）を示す図である。
【図１９】従来における第１の例としてのＥＥＰＲＯＭの断面図である。
【図２０】従来における第２の例としてのＥＥＰＲＯＭの断面図である。
【符号の説明】
１…Ｐ型半導体基板、２…素子分離のための厚い酸化膜、
３…埋め込まれたＮ^＋型層、４…ゲート酸化膜、５…トンネル膜形成領域、
６…トンネル膜、　７…選択トランジスタのゲート電極、
８…メモリトランジスタの浮遊ゲート電極、
９…選択トランジスタのドレイン側Ｎ⁻型電界緩和層、
１０…メモリトランジスタのドレイン側Ｎ⁻型電界緩和層、
ｌｌ…層間絶縁層、１２…メモリトランジスタのチャネル領域、
１３…第２層ポリシリコンで形成された制御ゲート電極、
１４…選択トランジスタのＮ⁻／Ｎ^＋型二重拡散ドレイン層、
１５…選択トランジスタのＮ^＋型ソース層、
１６…メモリトランジスタのＮ^＋型ソース引き出し層、
１７…選択トランジスタ側のＮ⁻型層、
１８…メモリトランジスタのソース側Ｎ⁻型層引き出し部、
２０…メモリトランジスタのドレイン側Ｎ⁻型層、
２１…選択トランジスタのＮ⁻／Ｎ^＋型二重拡散ソース層、
２２…メモリトランジスタのＮ⁻／Ｎ^＋型二重拡散ソース層、
３１…Ｐ型半導体基板、３２…埋め込まれたＮ^＋型層、
３３…ゲート酸化膜、３４…トンネル膜、
３５…第１層ポリシリコンによる浮遊ゲート電極、３６…層間絶縁層、
３７…第２層ポリシリコンによる制御ゲート電極、
３８…第２層ポリシリコンによる選択トランジスタのゲート電極、
３９…選択トランジスタのＮ⁻型電界緩和層、
４０…選択トランジスタのＮ^＋型ドレイン層、
４１…選択トランジスタのＮ^＋型ソース層、
４２…メモリトランジスタのＮ^＋型ソース層、
４３…メモリトランジスタのＮ⁻型電界緩和層、
４４…選択トランジスタのゲート電極を構成する第１層ポリシリコン層、
４５…選択トランジスタのゲート電極部に残留する層間絶縁層、
４６…選択トランジスタのゲート電極を構成する第２層ポリシリコン層、
５１…犠牲酸化膜、５２…ゲート酸化膜、５３…第１層ポリシリコン膜、
５４…第２層ポリシリコン膜。

Claims (14)

1. メモリトランジスタと、該メモリトランジスタを選択するための選択トランジスタとを備えるフローティングゲート型であって、２層ポリシリコン型のＥＥＰＲＯＭにおいて、
   前記メモリトランジスタは、第１導電型の半導体基板（１）の表層に形成された第２導電型の埋め込み層（３）と、
   前記半導体基板（１）の表層に、前記埋め込み層（３）と隣接して形成された第２導電型のドレイン側電界緩和層（１０）と、
   前記半導体基板（１）の表層に形成された第２導電型のソース領域（１６）と、
   前記ドレイン側電界緩和層（１０）と前記ソース領域（１６）との間のチャネル領域（１２）と、
   前記半導体基板（１）の表面上に形成されたゲート絶縁膜（４）と、
   前記ゲート絶縁膜（４）のうち、前記埋め込み層（３）上の一部に形成されたトンネル膜（６）と、
   前記トンネル膜（６）および前記チャネル領域（１２）の上に形成され、前記トンネル膜を全て覆い、前記ソース領域および前記ドレイン側電界緩和層（１０）を覆っていない形状の浮遊ゲート電極（８）と、
   前記浮遊ゲート電極（８）の上面および側面を覆っている層間絶縁膜（１１）と、
   前記層間絶縁膜（１１）を介して、前記浮遊ゲート電極（８）の上に形成された制御ゲート電極（１３）とを有し、
   前記ソース領域（１６）および前記ドレイン側電界緩和層（１０）は、浮遊ゲート電極をマスクとして利用したイオン注入により自己整合的に形成されており、
   前記制御ゲート電極（１３）は、前記トンネル膜（６）の上側にて、前記浮遊ゲート電極（８）より幅が広く前記浮遊ゲート電極（８）を包み込む形状であり、前記チャネル領域（１２）の上側では前記浮遊ゲート電極（８）より幅が狭い形状であることを特徴とするＥＥＰＲＯＭ。
2. 前記選択トランジスタはゲート電極（７）およびソース領域を有しており、少なくとも前記メモリトランジスタのソース領域または前記選択トランジスタのソース領域のどちらか一方に、前記浮遊ゲート電極（８）又は前記ゲート電極（７）をマスクとして利用したイオン注入により自己整合的に形成された第２導電型のソース側電界緩和層（１７、１８、２０）を備えていることを特徴とする請求項１に記載のＥＥＰＲＯＭ。
3. 前記ソース側電界緩和層（１７、２０）に対しオフセットをなすように、前記ソース側電界緩和層（１７、２０）よりも高濃度である第２導電型のソース層（２１、２２）が形成されており、少なくとも前記メモリトランジスタと前記選択トランジスタのどちらか一方がオフセット型ソース構造であることを特徴とする請求項２に記載のＥＥＰＲＯＭ。
4. 前記選択トランジスタはゲート電極（７）を有しており、該ゲート電極（７）は、前記メモリトランジスタにて第１層ポリシリコンにより前記浮遊ゲート電極（８）と同時に形成されたものであることを特徴とする請求項１ないし３のいずれか１つに記載のＥＥＰＲＯＭ。
5. 前記選択トランジスタはドレイン領域にドレイン側電界緩和層（９）を有しており、該ドレイン側電界緩和層（９）は前記メモリトランジスタの前記ドレイン側電界緩和層（１０）と同時に、かつ、前記ゲート電極（７）をマスクとして利用したイオン注入により自己整合的に形成されたものであることを特徴とする請求項１ないし４のいずれか１つに記載のＥＥＰＲＯＭ。
6. 前記層間絶縁膜（１１）は窒化膜を有する構成となっており、前記層間絶縁膜（１１）は前記選択トランジスタおよび前記メモリトランジスタの全域にて、前記ゲート電極（７）の表面上を含む前記半導体基板（１）の上に形成されていることを特徴とする請求項１ないし５のいずれか１つに記載のＥＥＰＲＯＭ。
7. 前記半導体基板（１）の表面には、素子分離のための絶縁膜（２）が形成されており、前記トンネル膜（６）が形成されている領域の長さは、前記絶縁膜により規定されていることを特徴とする請求項１ないし６のいずれか１つに記載ＥＥＰＲＯＭ。
8. メモリトランジスタと該メモリトランジスタを選択するための選択トランジスタとを備えるフローティングゲート型のＥＥＰＲＯＭの製造方法において、
   前記メモリトランジスタの形成予定領域にて、第１導電型の半導体基板（１）に第２導電型の埋め込み層（３）を形成する工程と、
   前記埋め込み層（３）が形成されている半導体基板（１）の表面上にゲート絶縁膜（４）を形成する工程と、
   前記ゲート絶縁膜（４）のうち、前記埋め込み層（３）上の一部をエッチングすることで、前記半導体基板（１）の表面をゲート絶縁膜（４）から露出させる工程と、
   前記露出した前記半導体基板（１）の表面上にトンネル膜（６）を形成する工程と、
   前記ゲート絶縁膜（４）および前記トンネル膜（６）の上に第１層ポリシリコンを成膜しパターニングすることで、前記トンネル膜（６）の全部とチャネルの形成予定領域とを覆い、かつ前記チャネルの形成予定領域と前記埋め込み層（３）との間の領域と、ソース領域の形成予定領域とを覆わない形状にて浮遊ゲート電極（８）を形成する工程と、
   前記チャネルの形成予定領域と前記埋め込み層（３）との間の領域に、前記浮遊ゲート電極（８）をマスクとして利用してイオン注入することで、自己整合的に、かつ前記埋め込み層（３）に隣接して、第２導電型のドレイン側電界緩和層（１０）を形成する工程と、
   前記浮遊ゲート電極（８）の上面および側面の全体を覆うように層間絶縁膜（１１）を形成する工程と、
   前記層間絶縁膜（１１）が前記浮遊ゲート電極（８）の上面および側面の全体を覆っている状態のまま、前記層間絶縁膜（１１）の上に第２層ポリシリコンを成膜しパターニングすることで、前記トンネル膜（６）の上側では、前記浮遊ゲート電極（８）より幅が広く、前記浮遊ゲート電極（８）を包み込む形状であって、前記チャネルの形成予定領域の上側では、前記浮遊ゲート電極（８）より幅が狭く、前記ドレイン側電界緩和層（１０）を覆っていない形状の制御ゲート電極（１３）を形成する工程と、
   前記半導体基板（１）の表層に、前記ドレイン側電界緩和層との間にチャネル領域をなすように、前記浮遊ゲート電極（８）をマスクとして利用してイオン注入することで、自己整合的にソース領域（１６、１８）を形成する工程とを有することを特徴とするＥＥＰＲＯＭの製造方法。
9. 前記選択トランジスタの形成予定領域にて、前記半導体基板（１）の表面上にゲート電極（７）を形成する工程と、
   前記半導体基板（１）の表層に、前記ゲート電極（７）をマスクとして利用したイオン注入を行うことで、前記選択トランジスタの形成予定領域にて、自己整合的にかつ前記埋め込み層（３）に隣接してソース領域を形成する工程とを有し、
   少なくとも、前記メモリトランジスタのソース領域を形成する工程または、前記選択トランジスタのソース領域を形成する工程のどちらか一方にて、前記浮遊ゲート電極（８）若しくは前記ゲート電極（７）をマスクとして利用したイオン注入を行うことで、自己整合的に第２導電型のソース側電界緩和層（１７、１８、２０）を形成することを特徴とする請求項８に記載のＥＥＰＲＯＭの製造方法。
10. 前記メモリトランジスタのドレイン側電界緩和層（１０）を形成する工程と、前記ソース側電界緩和層（１７、１８、２０）を形成する工程とを同時に、かつ同一のイオン注入条件にて行うことを特徴とする請求項９に記載のＥＥＰＲＯＭの製造方法。
11. 前記ソース側電界緩和層（１７、２０）に対しオフセットをなすように、前記ソース側電界緩和層（１７、２０）よりも高濃度である第２導電型のソース層（２１、２２）を形成することを特徴とする請求項９又は１０に記載のＥＥＰＲＯＭ。
12. 前記浮遊ゲート電極（８）を形成する工程では、前記第１層ポリシリコンをパターニングすることで、前記浮遊ゲート電極（８）を形成すると同時に、前記選択トランジスタのゲート電極（７）を形成することを特徴とする請求項８ないし１１のいずれか１つに記載のＥＥＰＲＯＭの製造方法。
13. 前記選択トランジスタのドレイン形成予定領域にドレイン側電界緩和層（９）を形成する工程を有し、
    前記選択トランジスタのドレイン側電界緩和層（９）を前記メモリトランジスタのドレイン側電界緩和層（１０）と同時に、かつ、同一のイオン注入条件にて、前記ゲート電極をマスクとしたイオン注入を行うことで、自己整合的に形成することを特徴とする請求項８ないし１２のいずれか１つに記載のＥＥＰＲＯＭの製造方法。
14. 前記層間絶縁膜（１１）を形成する工程は、窒化膜を有する構成の絶縁膜を用い、前記メモリトランジスタおよび前記選択トランジスタの全域にて、前記選択トランジスタのゲート電極（７）の表面上を含む前記半導体基板（１）の上に前記層間絶縁膜（１１）を形成し、
    前記層間絶縁膜（１１）を前記メモリトランジスタおよび前記選択トランジスタの全域に残した状態にて、ＥＥＰＲＯＭを形成することを特徴とする請求項８ないし１３のいずれか１つに記載のＥＥＰＲＯＭの製造方法。

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