KR20060108314A - 비휘발성 메모리 장치 및 제조방법 - Google Patents

비휘발성 메모리 장치 및 제조방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 장치 및 제조방법을 제공한다.
본 발명의 제조방법에 의하면, 셀 영역, 고전압 영역, 저전압 영역을 갖는 반도체 기판에 있어서, 셀 영역과 고전압 영역의 소자분리막 일부를 노출시키는 마스크를 사용한다. 상기 마스크를 이용하면, 셀 영역에 문턱 전압 조절 불순물 이온을 주입하는 단계와 고전압 영역의 소자분리막에 채널 스톱 불순물 이온을 주입하는 단계 및 셀 영역에 저전압 게이트 도전막과 저전압 게이트 절연막을 제거하는 단계 등을 병합하여 진행할 수 있다.
한편, 상기한 제조 방법을 이용하여 제조되는 비휘발성 메모리 장치는 동작 특성이 향상된다. 즉, 상기 셀 영역과 고전압 영역의 소자분리막 일부를 노출시키는 마스크를 이용하여, 상기 마스크에 따라 노출되는 소자분리막을 리세스하고 여기에 게이트 도전막을 채우면, 고전압 영역에 형성되는 트랜지스터는 상기 리세스된 깊이 만큼 채널 폭이 증가되어 동작 특성이 향상될 수 있다.

Description

비휘발성 메모리 장치 및 제조방법 {NON-VOLATILE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
도 1은 종래 부유 트랩형 메모리 장치의 셀 트랜지스터를 나타내는 단면도,
도 2는 주변회로를 포함하는 종래 부유 트랩형 메모리 장치의 구성을 나타내는 단면도,
도 3a 내지 도 3h는 본 발명의 실시예에 따른 비휘발성 반도체 메모리 장치의 제조과정을 나타내는 공정단면도,
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치의 제조과정을 나타내는 공정단면도,
도 5는 본 발명 비휘발성 메모리 장치의 작용효과를 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 비휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치들은 각종 데이터를 저장하기 위해 사용되며, 일반적으로 휘발성(volatile)과 비휘발성(non-volatile) 메모리 장치로 구분된다. 휘발성 메모 리 장치는 전원 공급이 중단되면 저장된 데이터도 소멸하지만, 비휘발성 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 휴대 전화나 음악이나 영상을 저장하는 메모리 카드 등의 응용 장치와 같이, 전원을 계속적으로 사용할 수 없는 경우 비휘발성 메모리 장치들은 유용하게 사용된다.
비휘발성 메모리 장치로는, 플래시 메모리 장치(flash memory devices), 강유전체 메모리 장치(ferroelectric memory devices), 상변환 메모리 장치(phase changeable memory devices), 자기 메모리 장치(magnetic memory devices) 등이 있다. 이들 중, 플래시 메모리 장치는 별도의 정보 저장요소 없이 모스 트랜지스터와 유사한 구조의 단위 셀을 사용하므로 집적도를 높일 수 있다. 플래시 메모리 장치는 셀을 형성하는 구조에 따라 부유 게이트형(floating gate type)과 부유 트랩형 (floating trap type)으로 구분된다. 부유 게이트형 메모리 장치는 반도체 기판과 제어 게이트 사이에 절연막으로 고립된 부유 게이트를 형성하고, 상기 부유 게이트 내에 전하를 주입하여 데이터를 저장한다. 이에 비해 부유 트랩형 메모리 장치는 반도체 기판과 게이트 전극 사이의 비도전성 전하저장막 내에 형성되는 트랩에 전하를 주입하여 데이터를 저장한다.
도 1은 종래 부유 트랩형 메모리 장치의 셀 트랜지스터를 나타내는 단면도 이다. 도 1을 참조하면, p형 반도체 기판(1)의 소정 영역에 n형 불순물이 주입되어 소오스 영역(S)과 드레인 영역(D)이 형성된다. 상기 소오스/드레인 영역(S,D) 사이에는 셀 게이트 절연막(3)과 셀 게이트 도전막(4)이 패터닝 되어 있다. 상기 셀 게이트 절연막(3)은 터널링 절연막(3a)/전하저장막(3b)/블로킹 절연막(3c)을 포함한 다.
상기 반도체 기판(1), 터널링 절연막(3a), 전하저장막(3b), 블로킹절연막(3c) 및 셀 게이트 도전막(4)의 계면에는 전위 장벽(potential barrier)이 형성된다. 데이터를 저장하는 경우에는, 상기 소오스 영역(S)에서 드레인 영역(D)으로 전자를 가속하여 가속된 전자가 터널링 절연막(3a)의 전위장벽을 통과하여 전하저장막(3b)에 포획되도록 한다. 반대로 데이터를 소거하는 경우에는 포획된 전자가 터널링 절연막(3a)을 통하여 터널링되도록 한다. 한편 데이터를 독출하는 경우에는, 전자가 포획되어 있는지 여부에 따라 셀 트랜지스터의 문턱전압이 달라진다는 점을 이용한다.
위와 같은 플래시 메모리 장치는, 메모리 셀을 구동시키기 위한 주변회로가 구비되어 읽기 모드에서 동작하는 저전압 트랜지스터와 프로그램/소거 모드에서 동작하는 고전압 트랜지스터를 필요로 한다. 도 2는, 주변회로를 포함하는 종래 부유 트랩형 메모리 장치의 구성을 나타내는 단면도로서, 게이트를 따라 절단한 상태를 도시한 것이다.
도 2에 있어서, 셀 영역(Cell)/고전압 영역(Hv)/저전압 영역(Lv)은 각각 셀 트랜지스터/고전압 트랜지스터/저전압 트랜지스터가 형성되는 영역을 나타낸 것이다. 도 2를 참조하면, 반도체 기판(1)상에 활성영역을 한정하는 소자분리막(2)이 형성된다. 또한 상기 소자분리막(2)이 형성된 반도체 기판(1)상으로 셀 영역/고전압 영역/저전압 영역별로 셀 게이트 절연막(3)과 셀 게이트 도전막(4)/고전압 게이트 절연막(5)과 고전압 게이트 도전막(6)/저전압 게이트 절연막(7)과 저전압 게이 트 도전막(8)이 형성된다. 상기 셀 게이트 절연막(3)은, 터널링 절연막(3a)/전하저장막(3b)/블로킹 절연막(3c)을 포함한다. 이에 비해 고전압 게이트 절연막(5) 및 저전압 게이트 절연막(7)은 실리콘 산화막과 같은 단일막 구조이며, 다만 고전압 게이트 절연막(5)은 저전압 게이트 절연막(7) 보다 두껍게 형성된다. 이는 고전압 트랜지스터가 외부 전원으로부터 승압된 전압을 사용하므로 내전압 특성을 향상시키기 위함이다. 한편 상기 고전압 영역의 소자분리막(2)의 하부에는 불순물 이온이 주입된 채널 스톱 영역(9)이 형성된다. 이는 고전압 영역의 이웃하는 트랜지스터간에는 고전압차가 인가됨을 고려하여, 소자간 겪리가 유지되도록 하기 위함이다.
위와 같은 종래 기술의 메모리 장치는, 제조 공정과 관련하여 다음과 같은 문제가 있다.
도 2의 플래시 메모리 장치를 제조하기 위해서는 셀 영역/저전압 영역/고전압 영역에 대하여 두께나 구조가 상이한 다양한 게이트 절연막(3,5,7)을 사용해야 하므로, 복잡한 공정 절차가 필요하다. 일례로, 『반도체 기판(1)상에 고전압 게이트 절연막(5) 증착 → 고전압 영역을 막고 셀 영역과 저전압 영역의 고전압 게이트 절연막(5) 제거 → 셀 영역과 저전압 영역에 저전압 게이트 절연막(7) 증착 → 상기 고전압 영역과 저전압 영역을 막고 셀 영역의 저전압 게이트 절연막(7) 제거 → 반도체 기판(1)상에 셀 게이트 절연막(3)을 증착한 후 고전압 영역/저전압 영역의 셀 게이트 절연막(3) 제거』와 같은 절차가 필요하다. 상기한 절차에 더하여, 채널 스톱 영역(9)을 형성하기 위한 불순물 이온을 주입하거나 문턱전압을 높이기 위한 불순물 이온 주입 공정이 필요하다. 여기서 채널 스톱 영역(9)을 위한 불순물 이온 은 고전압 영역의 소자분리막(2)을 통과하여 주입되므로, 상기 불순물 주입을 위한 별도의 마스크를 사용해야 하는 등 절차가 복잡하다.
또한 종래의 제조 방법을 통하여 제조되는 도 2와 같은 일반적인 메모리 장치는 동작 특성이 열악하다. 즉, 고집적화가 진행되면서 도 2에서 트랜지스터의 채널 폭에 해당하는 소자분리막(2) 사이의 거리도 좁아지게 되었고, 채널 폭의 감소로 트랜지스터 동작시의 전류가 감소한다. 또한 크기의 감소로 소오스/드레인 영역(S,D)간 채널 길이도 점점 짧아지게 되어, 단채널 효과에도 취약하다.
본 발명은 상기한 사정을 감안하여 이를 해소하고자 제안되었으며, 본 발명이 이루고자하는 기술적 과제는 공정 절차를 단순화시킨 비휘발성 메모리 장치의 제조방법을 제공하는 것이다.
또한 본 발명이 이루고자하는 다른 기술적 과제는, 동작 특성이 향상된 비 휘발성 메모리 장치를 제공하는 것이다.
상기한 기술적 과제를 달성하기 위하여 본 발명에 따른 비휘발성 메모리 장치는, 반도체 기판의 활성영역을 한정하는 소자분리막의 일부분이 리세스된 것을 특징으로 한다.
보다 상세하게는, 셀 영역, 고전압 영역, 저전압 영역을 갖는 반도체 기판에 있어서, 상기 고전압 영역의 소자분리막의 일부분이 리세스된 그루브가 형성되어, 상기 소자분리막 사이의 거리에 해당하는 모스 트랜지스터의 채널 폭이 상기 그루 브의 깊이만큼 증가하게 된다. 여기서 상기 고전압 영역의 반도체 기판 상부면에는 고전압 게이트 절연막이 형성되는데, 상기 그루브의 깊이는 상기 고전압 게이트 절연막의 두께 보다 큰 것이 좋다. 상기 그루브의 하부면이 적어도 고전압 게이트 절연막의 하부면 보다는 낮게 배치되어야, 상기 고전압 게이트 절연막의 하부면에 형성되는 채널이 상기 그루브의 깊이 만큼 증가될 수 있기 때문이다. 또한 상기 소자분리막의 가장자리에서 그루브까지의 거리는 상기 고전압 게이트 절연막의 두께 보다 큰 것이 좋다. 상기 소자분리막의 가장자리에서 그루브까지의 소자분리막은 실질적으로 고전압 게이트 절연막과 동일한 역할을 수행하므로, 고전압 인가시에도 견딜 수 있도록 최소한 고전압 게이트 절연막의 두께만큼의 이격 거리가 필요하다. 상기 고전압 게이트 절연막의 상부로는 고전압 게이트 도전막과 공통 게이트 도전막이 형성된다. 이 경우 고전압 게이트 도전막은 그루브의 상부에 개구부를 형성하고, 상기 공통 게이트 도전막은 그루부와 개구부를 채워서 채널의 양측면을 감싸게 된다.
한편 셀 영역의 소자분리막에 대해서도 리세스시킬 수 있으며, 상기 리세스된 소자분리막 및 반도체 기판상에 셀 게이트 절연막이 형성된다. 상기 셀 게이트 절연막은 데이터를 저장할 수 있도록, 터널링 절연막과 전하저장막 및 블로킹 절연막을 포함한다. 상기 셀 게이트 절연막의 상부로는, 셀 게이트 도전막과 공통 게이트 도전막이 형성되며, 상기 공통 게이트 도전막은 고전압 영역/저전압 영역에도 형성된다.
본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 의하면 제조 공정이 단 축된다. 본 발명은, 셀 영역, 고전압 영역, 저전압 영역을 갖는 반도체 기판에 있어서, 셀 영역에 문턱 전압 조절 불순물 이온을 주입하는 단계와, 고전압 영역의 소자분리막에 채널 스톱 불순물 이온을 주입하는 단계 및, 셀 영역에 저전압 게이트 도전막과 저전압 게이트 절연막을 제거하는 단계를 동일한 마스크하에서 병합하여 진행한다. 상기 마스크는 셀 영역과 고전압 영역의 소자분리막 일부를 노출시키는 것으로, 셀 영역의 노출 부분으로는 문턱 전압 조절 이온이 주입되고 고전압 영역의 노출 부분으로는 채널 스톱 이온이 주입된다. 또한 불순물 이온 주입 후에는 상기 마스크에 따라 셀 영역의 저전압 게이트 도전막과 저전압 게이트 절연막을 제거할 수 있다. 이러한 공정의 병합으로 인하여 전체 공정이 단축될 수 있다. 한편 동작 특성을 개선하기 위하여 고전압 영역의 소자분리막에 그루브를 형성하거나 셀 영역을 리세스할 수 있는데, 이 경우에도 상기한 마스크를 이용하여 상기 저전압 게이트 도전막/절연막을 제거하는 공정에 이어서 리세스 단계를 진행할 수 있다.
본 발명의 제조 방법에 있어서, 셀 영역/고전압 영역/저전압 영역 마다 상이한 셀 게이트 절연막/고전압 게이트 절연막/저전압 게이트 절연막이 형성된다. 그러나 상기한 게이트 절연막의 상부에 형성되는 게이트 도전막의 경우에는 각 영역 구분없이 공통적으로 형성할 수 있다. 따라서 본 발명의 일실시예에서는 각 영역별로 게이트 절연막만을 형성한 후, 최종적으로 공통 게이트 도전막을 형성한다. 또한 본 발명의 다른 실시예에서는, 각 영역별로 셀 게이트 절연막/고전압 게이트 절연막/저전압 게이트 절연막상에 셀 게이트 도전막/고전압 게이트 도전막/저전압 게이트 도전막을 별도로 형성한다. 이는 상기 게이트 절연막이 외부로 노출되는 것을 차단하고 보호하기 위한 것이다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공되는 것일 뿐이므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
먼저 본 발명의 비휘발성 메모리 장치의 제조방법을 살펴보도록 한다. 도 3a 내지 도 3h는 본 발명의 실시예에 따른 비휘발성 반도체 메모리 장치의 제조과정을 나타내는 공정단면도로, 게이트 방향을 따라 취해진 것이다.
도 3a를 참조하면, 셀 영역(Cell)/고전압 영역(Hv)/저전압 영역(Lv)이 형성된 반도체 기판(10)상에 활성영역을 한정하는 소자분리막(20)을 형성한다. 상기 셀 영역에는 셀 트랜지스터가 형성되며, 상기 고전압 영역/저전압 영역에는 고전압 트랜지스터/저전압 트랜지스터가 형성된다. 상기 소자분리막(20)은 통상의 트렌치 방법으로 형성할 수 있다. 즉, 상기 반도체 기판(10)에 사진 식각 공정을 이용하여 트렌치를 형성한 후, 상기 트렌치를 고밀도 플라즈마(HDP; High Density Plasma) 등을 이용한 산화막으로 매립한다.
도 3b를 참조하면, 상기 반도체 기판(10)의 고전압 영역에 고전압 게이트 절연막(50)과 고전압 게이트 도전막(60)을 형성한다. 상기 고전압 게이트 절연막(50)은, 통상 실리콘 산화막으로 반도체 기판(10)을 열산화하여 형성한다. 상기 고전압 게이트 도전막(60)은, 고농도의 불순물을 함유하는 다결정 실리콘막을 화학기상증착(CVD)법으로 형성한다. 상기 고전압 게이트 절연막/도전막(50,60)을 고전압 영역에 한정하여 형성하는 방법은 다양하다. 가령, 셀 영역과 저전압 영역을 마스크로 덮고 고전압 영역만을 노출시킨 상태에서 고전압 게이트 절연막/도전막(50,60)을 형성할 수 있다. 또는 반도체 기판(10)상에 고전압 게이트 절연막/도전막(50,60)을 형성한 후 고전압 영역을 마스크로 덮고 셀 영역과 저전압 영역을 노출시킨 상태에서 노출된 부분의 막을 제거할 수 있다.
도 3c를 참조하면, 상기 반도체 기판(10)의 셀 영역과 저전압 영역에 저전압 게이트 절연막(70)과 저전압 게이트 도전막(80)을 형성한다. 이전 단계에서 고전압 영역을 덮는 마스크를 사용한 경우, 상기 마스크를 그대로 이용할 수 있다. 왜냐하면 고전압 영역이 덮여진 상태에서 반도체 기판(10)에 열산화/화학기상증착을 적용하여, 셀 영역과 저전압 영역에만 저전압 게이트 절연막/도전막(70,80)을 형성할 수 있기 때문이다.
도 3d를 참조하면, 고전압 영역 중 소자분리막(20)의 일부를 노출시키고 동시에 셀 영역을 노출시키는 마스크(110)를 형성한다. 상기 마스크(110)는 포토레지 스트를 도포한 후 이를 패턴닝하여 형성하거나 또는 실리콘 질화막을 증착한 후 포토레지스트를 이용하여 패터닝한 하드마스크일 수 있다.
도 3e를 참조하면, 상기 마스크(110)에 의하여 노출된 영역으로 불순물 이온을 주입한다. 상기 불순물 이온은 고전압 영역의 소자분리막(20)의 하부에 채널 스톱 영역(120)을 형성하기 위한 이온이거나, 또는 셀 영역의 채널 영역에 주입되는 문턱 전압 조절용 이온일 수 있다.
앞서 살펴 본 바와 같이, 고전압 트랜지스터에는 고전압이 인가되기 때문에 소자분리막(20)의 하부에 불순물 이온을 주입하여 채널 스톱 영역(120)을 형성한다. 이를 위해, 본 발명에서는 상기 소자분리막(20)의 일부를 노출시키는 마스크(110)를 사용하여 필요한 영역에 채널 스톱용 불순물 이온을 주입한다. 또한 동일한 마스크(110)를 이용하여 셀 영역에 대한 문턱 전압 조절용 이온을 주입한다. 상기 문턱 전압 조절용 이온은 트랜지스터의 채널 영역으로 주입되어 트랜지스터가 도통되는 문턱 전압을 조절한다. 상기 문턱 전압 조절용 이온과 채널 스톱 이온이 주입되는 영역은 깊이에 있어서 차이나는데, 이는 이온 주입시 가해지는 에너지로 조절하게 된다. 가령 문턱 전압 조절용 이온을 주입하는 경우에는, 불순물 이온이 셀 영역의 반도체 기판(10)의 표면에 주입되도록 에너지를 조절한다. 이 때 상기 마스크(110)에 의해 고전압 영역의 소자분리막(20) 일부가 노출되어 있으므로, 문턱 전압 조절용 이온 주입시 불가피하게 고전압 영역의 소자분리막(20) 표면으로도 불필요한 불순물 이온이 주입된다. 그러나 위와 같은 불순물 이온이 트랜지스터의 동작에 영향을 미치는 것은 아니므로, 추가 마스크를 사용하여 고전압 영역의 소자 분리막(20) 상부를 차단할 필요는 없는 것이다.
그런데 상기 마스크(110)는, 채널 스톱 영역(120) 형성과 셀 영역의 문턱 전압 이온을 주입하는 것외에도, 이하에서 살펴보듯, 셀 영역의 저전압 게이트 절연막/도전막(70,80)을 제거하는데 사용된다. 즉, 단일한 마스크(110)하에서 3가지 절차가 진행되므로, 상기한 절차들을 동시에 병합하여 진행할 수 있고 이로 인하여 전체적인 공정 절차의 단순화가 이루어지는 것이다.
도 3f를 참조하면, 상기 마스크(110)에 의해서 노출된 영역의 게이트 도전막(60,80)과 게이트 절연막(50,70)을 제거한다. 이 때 셀 영역에서는 저전압 게이트 도전막(80)과 저전압 게이트 절연막(70)이 제거되며, 고전압 영역에서는 고전압 게이트 도전막(70)과 고전압 게이트 절연막(50)이 제거된다. 그런데 고전압 영역에서 상기 마스크(110)에 의해 노출된 영역은 소자분리막(20)상의 일부분에 불과하여, 상기 고전압 게이트 도전막(70)의 제거시 개구부(130)가 형성된다. 한편 고전압 게이트 절연막(50)을 열산화법으로 형성하면, 소자분리막(20)상에는 고전압 게이트 절연막(50)이 형성되지 않으며 상기 마스크(110)로 노출된 소자분리막(20) 일부만이 제거된다.
여기서 게이트 도전막(60,80)/게이트 절연막(50,70) 제거 단계를 분리하여, 게이트 도전막(60,80)을 제거하고 게이트 절연막(50,70)을 제거하기에 앞서 상술한 불순물 이온 주입 단계를 진행할 수 있다. 게이트 도전막(60,80)을 제거한 상태에서 불순물 이온을 주입하는 경우의 장점은 다음과 같다. 상기 불순물 이온 중, 채널 스톱 이온의 경우에는 단순히 소자분리막(20)에 의한 소자간 겪리를 유지하기 위한 것으로 주입 영역에 대한 정밀한 제어는 필요하지 않다. 이에 비하여, 문턱 전압 조절 이온은 직접적으로 트랜지스터의 문턱 전압값을 조절하기 위한 것으로 반도체 기판(10) 표면의 채널 영역에 정확하게 주입되어야 한다. 그런데 게이트 도전막(60,80)을 제거한다면, 반도체 기판(10)의 상부면에서 채널 영역까지 얇은 게이트 절연막(70)만이 존재하므로 채널 영역에 맞추어 불순물 이온을 주입하기가 용이하다. 또한 게이트 도전막(60,80)이 제거되면 그 두께만큼 이온을 주입하는 깊이도 감소하므로 이온 주입시 가하는 에너지를 낮출 수 있다.
도 3f에 도시된 바와 같이, 게이트 절연막(50,70)을 제거한 후 반도체 기판(10)상에 형성된 소자분리막(20)을 리세스시킬 수 있다. 이는 게이트 절연막(50,70)을 제거할 때 식각 시간을 증가시키는 방법 등으로 구현된다. 도 3d에 도시된 마스크(110)에 의해 셀 영역의 반도체 기판(10)은 전체가 노출되어 있으므로, 소자분리막(20) 전체가 식각된다. 이에 비하여 고전압 영역의 경우에는, 소자분리막(20)의 소정 영역만이 노출된 상태이므로, 상기 노출된 부분에 대해서만 그루브(140)가 형성된다. 이와 같은 리세스 단계가 추가된 경우 셀 트랜지스터나 고전압 트랜지스터의 채널 폭이 증가하여 동작 특성이 향상되는 바, 상세한 것은 후술한다. 다만 본 발명의 제조방법에 의하면, 도 3d의 마스크를 사용하여 불순물 이온 주입과 게이트 도전막(60,80)/게이트 절연막(50,70)의 제거 및 리세스 단계를 병합하여 연속적으로 진행할 수 있는 장점이 있다.
도 3g를 참조하면, 상기 셀 영역에 대해 셀 게이트 절연막(30)과 셀 게이트 도전막(40)을 형성한다. 상기 셀 게이트 절연막(30)은 터널링 절연막(31)과 전하저 장막(32) 및 블로킹 절연막(33)을 포함한다. 셀 게이트 절연막(30)의 최하부층 터널링 절연막(31)은 데이터 프로그램/소거시 전자가 터널링되는 막으로서, 통상 실리콘 반도체 기판(10)을 산화시킨 열산화막(SiO2)으로 이루어진다. 다음으로 전하저장막(32)은 터널링된 전자가 포획되는 막으로서, 트랩 밀도가 높고 전자친화력이 터널링 절연막(31)이나 블로킹 절연막(33)에 비하여 높은 실리콘 질화막(Si3N4)을 주로 사용한다. 마지막으로 상기 블로킹 절연막(33)은 게이트와 전하저장막(32) 사이를 차단하는 막으로서, 실리콘 산화막이나 또는 높은 유전 상수를 가지며 에너지 밴드갭이 큰 고유전막이나 금속산화막 등이 사용될 수 있다. 상기 셀 게이트 절연막(30)상에는 폴리실리콘 등을 이용한 셀 게이트 도전막(40)이 형성된다.
상기 셀 게이트 절연막/도전막(30,40)을 셀 영역에만 형성하기 위해서는, 반도체 기판(10)의 전면에 셀 게이트 절연막/도전막(30,40)을 형성한 후, 셀 영역을 덮는 마스크를 사용하여 고전압 영역과 저전압 영역의 셀 게이트 도전막/절연막(30,40)을 제거한다. 이러한 절차가 진행된 후에는, 셀 영역에는 셀 게이트 절연막(30)과 셀 게이트 도전막(40)이 형성된다. 그런데 상기 셀 게이트 절연막/도전막(30,40)은 고전압 영역에도 형성되었다가 제거되므로, 상기 고전압 영역의 그루브(140)와 개구부(130)의 측벽에는 셀 게이트 절연막(30) 성분이 잔류하여 형성될 수도 있다.
도 3h를 참조하면, 반도체 기판(10)의 전면으로 공통 게이트 도전막(100)을 형성한다. 이 경우, 셀 영역에는 셀 게이트 절연막(30)과 셀 게이트 도전막(40)과 공통 게이트 도전막(100)이 형성된다. 또한 저전압 영역에는 저전압 게이트 절연막(70)과 저전압 게이트 도전막(80)과 공통 게이트 도전막(100)이 형성된다. 마지막으로 고전압 영역에는 고전압 게이트 절연막(50)과 고전압 게이트 도전막(60)과 공통 게이트 도전막(100)이 형성된다. 상기 고전압 영역의 경우, 소자분리막(20)의 상부에 형성된 그루브(140)와 개구부(130)는 공통 게이트 도전막(100)으로 채워진다.
위와 같이 상기 게이트 절연막(30,50,70)과 게이트 도전막(40,60,80,100)을 형성한 후, 이들을 패터닝하고 불순물 이온을 주입하는 통상적인 공정을 진행한다. 이러한 공정이 완료되면, 소오스/드레인 영역 및 게이트 전극이 구비된다.
도 3a 내지 도 3h에 도시된 실시예와 관련하여, 게이트 절연막(30,50,70)과 게이트 도전막(40,60,80,100)을 형성하는 과정을 설명하면서, 셀 영역/고전압 영역/저전압 영역의 영역별로 형성 순서를 특정한 바 있으나, 이러한 순서는 변경될 수도 있다. 나아가 문턱 전압을 조절하거나 채널 스톱 영역을 형성함은, 반드시 셀 영역 및 고전압 영역에서만 필요한 것은 아니므로, 본 발명의 제조 방법은 셀 영역/고전압 영역/저전압 영역 등 특정 영역의 구분없이 적용될 수도 있다.
한편, 상기한 도 3a 내지 도 3h에 도시된 실시예에서, 게이트 절연막(30,50,70)을 형성한 후에는 그 상부에 바로 게이트 도전막(40,60,80)을 형성하였다. 상기 게이트 절연막(30,50,70)은, 셀 영역/고전압 영역/저전압 영역에서 절연막(30,50,70)의 성분이나 두께가 차이나므로 각 영역마다 상이하게 형성되어야 한다. 이에 비해 게이트 도전막(40,60,80)은 각 영역마다 특별히 상이한 특성을 갖지 않으므로 공통적으로 형성할 수도 있다. 따라서 셀 영역/고전압 영역/저전압 영역에서 상이한 게이트 절연막(30,50,70)을 형성한 후, 공통 게이트 도전막(100)을 형성함으로써 셀 게이트 도전막(40)/고전압 게이트 도전막(60)/저전압 게이트 도전막(80)을 사용하지 않을 수도 있다. 다만 도 3a 내지 도 3h의 실시예에서, 별도의 셀 게이트 도전막(40)/고전압 게이트 도전막(60)/저전압 게이트 도전막(80)은, 게이트 절연막(30,50,70)이 외부로 노출되는 것을 차단하여 보호하는 역할을 수행한다. 상기 게이트 절연막(30,50,70)은 트랜지스터의 성능을 좌우하므로 이에 대한 보호가 필요하지만, 별도의 셀 게이트 도전막(40)/고전압 게이트 도전막(60)/저전압 게이트 도전막(80)을 사용하기 위해서는 추가 공정이 필요하다. 이하에서는 공통 게이트 도전막(100)만을 사용하는 본 발명의 다른 실시예에 대해서 살펴보도록 한다.
도 4a 내지 도 4g는 본 발명의 다른 실시예에 따른 비휘발성 반도체 메모리 장치의 제조과정을 나타내는 공정단면도로, 게이트 방향을 따라 취해진 것이다.
도 4a를 참조하면, 셀 영역(Cell)/고전압 영역(Hv)/저전압 영역(Lv)이 형성된 반도체 기판(10)상에, 통상의 트렌치 방법 등을 이용하여 활성영역을 한정하는 소자분리막(20)을 형성한다.
도 4b를 참조하면, 상기 반도체 기판(10)의 고전압 영역에 고전압 게이트 절연막(50)을 형성한다. 구체적으로, 반도체 기판(10)상에 고전압 게이트 절연막(50)을 형성한 후 고전압 영역을 마스크로 덮고 셀 영역과 저전압 영역을 노출시킨 상태에서 노출된 부분의 고전압 게이트 절연막(50)을 제거한다.
도 4c를 참조하면, 상기 반도체 기판(10)의 셀 영역과 저전압 영역에 저전압 게이트 절연막(70)을 형성한다. 이전 단계에서 고전압 영역을 덮는 마스크를 사용한 경우, 상기 마스크에 의하여 노출된 영역에 열산화법을 이용하면 셀 영역과 저전압 영역에만 저전압 게이트 절연막(70)을 형성할 수 있다.
도 4d를 참조하면, 고전압 영역 중 소자분리막(20)의 일부를 노출시키고 동시에 셀 영역을 노출시키는 마스크(110)를 형성한다. 상기 마스크(110)는 포토레지스트를 도포한 후 이를 패턴닝하여 형성하거나 또는 실리콘 질화막을 증착한 후 포토레지스트를 이용하여 패터닝한 하드마스크일 수 있다.
도 4e를 참조하면, 상기 마스크(110)에 의하여 노출된 영역으로 불순물 이온을 주입한다. 상기 불순물 이온은 소자분리막(20)의 하부에 채널 스톱 영역(120)을 형성하기 위한 이온이거나 또는 채널 영역에 주입되는 문턱 전압 조절용 이온일 수 있다. 상기 문턱 전압 조절용 이온은, 반도체 기판(10) 표면의 채널 영역에 주입되어야 한다. 그런데 셀 영역에 있어서, 반도체 기판(10)의 상부면에서 채널 영역까지 얇은 셀 게이트 절연막(30)만이 존재하므로 채널 영역에 맞추어 불순물 이온을 주입하기가 용이하다.
도 4f를 참조하면, 상기 마스크(110)에 의해서 노출된 영역의 게이트 절연막(30)을 제거한다. 이 때 셀 영역에서는 저전압 게이트 절연막(70)이 제거되며, 고전압 영역에서는 고전압 게이트 절연막(50)이 제거된다. 그런데 고전압 게이트 절연막(50)을 열산화법으로 형성하면, 소자분리막(20)상에는 고전압 게이트 절연막(50)이 형성되지 않으며 상기 마스크(110)로 노출된 소자분리막(20) 일부만이 제거 된다. 이에 더하여 리세스 단계를 추가하여, 고전압 영역의 소자분리막(20) 상부면에 그루브(140)를 형성할 수 있다. 또한 셀 영역의 반도체 기판(10)은 전체가 노출된 상태이므로, 소자분리막(20) 전체가 식각된다. 이와 같은 리세스 단계가 추가된 경우 셀 트랜지스터와 고전압 트랜지스터의 동작 특성이 향상되는 바, 보다 상세한 것은 후술한다.
도 4g를 참조하면, 셀 영역에 대해 셀 게이트 절연막(30)을 형성한다. 상기 셀 게이트 절연막(30)은, 터널링 절연막(31)/전하저장막(32)/블로킹 절연막(33)을 포함한다. 상기 셀 게이트 절연막(30)을 셀 영역에만 형성하기 위해서는, 반도체 기판(10)의 전면에 셀 게이트 절연막(30)을 형성한 후, 셀 영역을 덮는 마스크를 사용하여 고전압 영역과 저전압 영역의 셀 게이트 절연막(30)을 제거한다.
이 후 반도체 기판(10)상에 공통 게이트 도전막(100)을 형성한다. 상기 공통 게이트 도전막(100)이 형성되면, 셀 영역에는 셀 게이트 절연막(30)과 공통 게이트 도전막(100)이 형성된다. 또한 저전압 영역에는 저전압 게이트 절연막(70)과 공통 게이트 도전막(100)이 형성된다. 마지막으로 고전압 영역에는 고전압 게이트 절연막(50)과 공통 게이트 도전막(100)이 형성된다. 상기 고전압 영역의 경우에는 소자분리막(20)의 상부에 그루브(140)가 형성되어 있으므로, 상기 그루브(140)의 내부는 공통 게이트 도전막(100)으로 채워진다.
이 후 상기 게이트 절연막(30,50,70)과 공통 게이트 도전막(40,60,80,100)을 패터닝하고 불순물 이온을 주입하는 통상적인 공정을 진행한다.
이하 상기한 방법으로 제조되는 본 발명의 비휘발성 메모리 장치에 대하여 살펴본다. 본 발명의 장치는 상기한 방법으로 제조될 수 있으므로, 도 3h나 도 4g에 의해 그 구조를 파악할 수 있다. 도 3h의 경우 별도의 게이트 도전막(40,60,80)이 사용되었다는 점을 제외하면, 도 4g와 실질적인 구조는 거의 동일하다. 따라서 도 3h에 대해서는 별도로 언급하지 않을 것이며, 도 4g의 구조를 위주로 설명한다. 다만 본 발명은 도 3a 내지 도 3h/도 4a 내지 도 4g의 절차에 따라 제조될 수 있지만 다른 방법으로도 제조 가능하다.
도 4g를 참조하면, 셀 영역(Cell)/고전압 영역(Hv)/저전압 영역(Lv)이 형성된 반도체 기판(10)상에, 활성영역을 한정하는 소자분리막(20)이 형성된다. 상기 활성영역으로 셀 게이트 절연막(30)/고전압 게이트 절연막(50)/저전압 게이트 절연막(70)이 형성된다. 또한 상기 절연막(30,50,70)의 상부로는 공통 게이트 도전막(100)이 형성되어 있다. 상기 고전압 영역의 소자분리막(20) 상부면은 일부가 리세스되어 그루브(140)를 형성하고, 상기 그루브(140)에는 공통 게이트 도전막(100)이 채워져 있다.
위와 같이 그루브(140)가 형성되는 구조의 장점을 살펴 본다. 도 5는 본 발명 비휘발성 메모리 장치의 작용효과를 설명하는 도면으로, 도 4g의 고전압 영역을 확대한 것이다. 도 5는 게이트 방향 단면으로, 소자분리막(20) 사이는 소오스/드레인 영역(미도시) 사이에 형성되는 고전압 트랜지스터의 채널 폭에 해당한다. 그런데 상기 그루브(140)에 의해 공통 게이트 도전막(100)이 채널 폭의 양 측면을 덮게 되어, 채널 폭은 실질적으로는 종래의 소자분리막(20)간 거리에 그루브(140)의 깊 이를 더한만큼 증가한다. 따라서 상기 채널을 따라 흐르는 전류의 양이 증가한다. 또한 고전압 트랜지스터의 채널은 공통 게이트 도전막(100)에 의해 3면에서 감싸진 상태로서 채널의 모든 면에서 게이트에 의한 제어가 이루어 질 수 있어, 종래에 비해 단채널 효과 등의 영향을 극복할 수 있다.
이 때 상기 그루브(140)의 깊이는 고전압 게이트 절연막(50)의 두께 보다 두꺼운 것이 좋다. 왜냐하면 상기 고전막 게이트 절연막(50)의 하부에 채널이 형성되므로, 상기 그루브(140)에 채워진 공통 게이트 도전막(100)이 상기 채널의 양측면을 감싸려면, 그루브(140)의 하부면이 적어도 고전압 게이트 절연막(50)의 하부면 보다는 낮게 위치해야 하기 때문이다. 또한 상기 그루브(140)가 소자분리막(20)의 가장자리에서 너무 가깝게 위치하는 것은 바람직하지 않다. 상기 소자분리막(20)의 가장자리에서 그루브(140)까지의 소자분리막(20)은 실질적으로 고전압 게이트 절연막(50)과 동일한 역할을 수행한다. 따라서 고전압 인가시에도 견딜 수 있도록 소자분리막(20)의 가장자리에서 그루브(140)까지의 거리(L)는 최소한 고전압 게이트 절연막(50)의 두께보다는 큰 것이 바람직하다.
한편, 도 4g의 셀 영역을 참조하면, 상기 셀 영역의 소자분리막(20) 또한 일부가 리세스되어 있다. 이는 상기 그루브(140)를 형성하기 위한 리세스 공정시 셀 영역의 소자분리막(20)도 추가로 리세스된 것이다. 따라서 셀 트랜지스터의 채널 폭도 다소간 증가하여 동작 특성이 향상된다. 도 4g에 도시되어 있지 않지만, 상기 그루브(140)의 측벽 부분에는 상기 셀 게이트 절연막(30)이 형성될 수 있다. 이는 본 발명의 비휘발성 메모리 장치를 도 4a 내지 도 4g의 공정에 따라 제조하는 경 우, 상기 셀 게이트 절연막(30)이 상기 고전압 영역의 그루브(140)를 채웠다가 제거되는데, 이 때 일부가 그루브(140)의 측벽에 잔류할 수 있기 때문이다.
이상 본 발명의 비휘발성 메모리 장치와 관련하여, 도 4g 및 도 5를 참조하여 소자분리막에 그루브가 형성되는 구조의 작용효과를 살펴보았다. 여기서 고전압 영역에 그루브가 형성되는 구조로서 설명하였지만, 본 발명의 소자분리막에 그루브가 형성되는 구조는 저전압 영역이나 셀 영역에 대해서도 적용할 수 있을 것이다.
이상에서 살펴 본 바와 같이, 본 발명 비휘발성 메모리 장치의 제조방법에 의하면, 여러가지 공정을 병합하여 진행할 수 있어 공정을 단순화시킬 수 있다.
또한 상기한 제조 방법으로 제조 가능한 비휘발성 메모리 장치에 의하면, 셀 영역/고전압 영역/저전압 영역에 사용되는 트랜지스터의 채널 폭이 증가되어, 트랜지스터의 동작 전류가 증가하고 고집적화에 따른 단채널효과를 극복할 수 있게 된다.

Claims (16)

  1. 셀 영역, 고전압 영역을 포함하는 반도체 기판;
    상기 반도체 기판의 활성영역을 한정하는 소자분리막;
    상기 소자분리막과 반도체 기판의 상부면을 따라 상기 셀 영역에 형성되는 셀 게이트 절연막과 셀 게이트 도전막;
    상기 소자분리막과 반도체 기판의 상부면을 따라 상기 고전압 영역에 형성되는 고전압 게이트 절연막과 고전압 게이트 도전막을 포함하며;
    상기 고전압 영역의 소자분리막 일부분이 리세스되어 그루브가 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서, 상기 고전압 게이트 절연막의 두께는 상기 그루브의 깊이 보다 작은 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1항에 있어서, 상기 고전압 게이트 절연막의 두께는 상기 소자분리막의 가장자리에서 그루브까지의 거리 보다 작은 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 2항 또는 제 3항에 있어서, 상기 셀 영역의 소자분리막 상부면이 리세스된 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 2항 또는 제 3항에 있어서, 상기 셀 게이트 절연막은 터널링 절연막과 전하저장막 및 블로킹 절연막을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 2항 또는 제 3항에 있어서, 상기 고전압 게이트 도전막 및 셀 게이트 도전막의 상부에는 공통 게이트 도전막이 형성되며, 상기 고전압 게이트 도전막은 상기 그루브의 상부에서 개구부를 형성하여 상기 그루브 및 개구부는 상기 공통 게이트 도전막에 의해 채워진 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 6항에 있어서, 상기 그루브와 개구부의 측벽 및 상기 공통 게이트 도전막 사이에 상기 셀 게이트 절연막이 형성된 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 셀 영역, 고전압 영역, 저전압 영역을 갖는 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 고전압 영역에 고전압 게이트 절연막/고전압 게이트 도전막을 형성하는 단계;
    상기 저전압 영역과 셀 영역에 저전압 게이트 절연막/저전압 게이트 도전막을 형성하는 단계;
    상기 고전압 영역 중 소자분리막의 상부면 일부와 상기 셀 영역을 노출시키는 마스크를 형성하는 단계;
    상기 반도체 기판의 노출된 영역으로 불순물 이온을 주입하는 단계;
    상기 반도체 기판의 노출된 영역의 저전압 게이트 도전막/저전압 게이트 절연막 또는 고전압 게이트 도전막/고전압 게이트 절연막을 제거하는 단계;
    상기 셀 영역에 셀 게이트 절연막/셀 게이트 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  9. 제 8항에 있어서, 상기 반도체 기판의 노출된 영역의 저전압 게이트 절연막 또는 고전압 게이트 절연막을 제거한 후,
    상기 고전압 영역의 소자분리막 중 상기 마스크에 의해 노출된 영역과, 상기 셀 영역의 소자분리막을 리세스하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  10. 제 8항 또는 제 9항에 있어서, 상기 셀 게이트 절연막/셀 게이트 도전막을 형성한 후, 반도체 기판상에 공통 게이트 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  11. 제 8항 또는 제 9항에 있어서, 상기 불순물 이온 주입 단계는,
    상기 셀 영역에 대한 문턱 전압 조절용 이온 주입과 상기 고전압 영역에 대 한 채널 스톱 이온 주입을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  12. 제 8항 또는 제 9항에 있어서, 상기 불순물 이온 주입 단계에 앞서,
    상기 마스크에 따라 노출된 반도체 기판상의 저전압 게이트 도전막 또는 고전압 게이트 도전막을 제거하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  13. 제 8항 또는 제 9항에 있어서, 상기 셀 게이트 절연막은,
    터널링 절연막과 전하저장막 및 블로킹 절연막을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  14. 셀 영역, 고전압 영역, 저전압 영역을 갖는 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 소정영역에 활성영역을 한정하는 소자분리막을 형성하는 단계;
    상기 고전압 영역에 고전압 게이트 절연막을 형성하는 단계;
    상기 저전압 영역과 셀 영역에 저전압 게이트 절연막을 형성하는 단계;
    상기 고전압 영역 중 소자분리막의 상부면 일부와 상기 셀 영역을 노출시키는 마스크를 형성하는 단계;
    상기 반도체 기판의 노출된 영역으로 불순물 이온을 주입하는 단계;
    상기 반도체 기판의 노출된 영역의 저전압 게이트 절연막 또는 고전압 게이트 도전막을 제거하는 단계;
    상기 셀 영역에 셀 게이트 절연막을 형성하는 단계 및;
    상기 반도체 기판상에 공통 게이트 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 장치의 제조방법.
  15. 제 14항에 있어서, 상기 반도체 기판의 노출된 영역의 저전압 게이트 절연막 또는 고전압 게이트 절연막을 제거한 후,
    상기 고전압 영역의 소자분리막 중 상기 마스크에 의해 노출된 영역과, 상기 셀 영역의 소자분리막을 리세스하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
  16. 제 15항 또는 제 16항에 있어서, 상기 불순물 이온 주입 단계는,
    상기 셀 영역에 대한 문턱 전압 조절용 이온 주입과 상기 고전압 영역에 대한 채널 스톱 이온 주입을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조방법.
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