KR100545501B1 - 반도체 집적 회로 - Google Patents

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고토구니히코
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후지쯔 가부시끼가이샤
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Abstract

본 발명은 고속의 클록 동작을 실현할 수 있는 반도체 집적 회로를 제공하는 것을 목적으로 한다.
본 발명은 캐리어 검출 회로(11)에 의해 캐리어 신호의 단절 상태 또는 유효한 주파수 범위 외의 캐리어 신호가 검출되고, 이 검출 결과에 따라서 신호 전환 회로(10)가 위상 비교 회로(12)에 캐리어 신호에 대신하여 외부의 클록 2를 입력하고, 이것에 의해 위상 비교 회로(12), 차지 펌프(13), 루프 필터(14), 전압 제어 발진기(15) 및 1/N 분주기(16)로 구성되는 PLL에서 클록 상태가 유지되고, 다시 적절한 캐리어 신호에 대하여 고속의 클록 동작을 실현한다.

Description

반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
도 1은 본 발명의 실시예 1에 따른 반도체 집적 회로의 개략 구성을 나타내는 블록도.
도 2는 실시예 1에 따른 반도체 집적 회로에서의 캐리어 검출 회로의 내부 구성을 나타내는 블록도.
도 3은 실시예 1에 따른 반도체 집적 회로에서의 비교 회로의 회로 구성을 나타내는 설명도.
도 4는 실시예 1에 따른 반도체 집적 회로에 있어서의 (A1, A0)과 (Bl, B0)과 단자(OS, OE, OG)에서의 출력 신호의 관계를 나타내는 진리표.
도 5는 실시예 1에 따른 반도체 집적 회로에 있어서의 캐리어 검출 회로의 동작을 설명하는 타임 챠트.
도 6은 실시예 1에 따른 반도체 집적 회로에 있어서의 별도의 캐리어 검출 회로의 개략 구성을 나타내는 블록도.
도 7은 실시예 1에 따른 반도체 집적 회로에 있어서의 별도의 캐리어 검출 회로의 동작을 설명하는 타임 챠트.
도 8은 본 발명의 실시예 2에 따른 반도체 집적 회로의 개략 구성을 나타내는 블록도.
도 9는 실시예 2에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도.
도 10은 본 발명의 실시예 3에 따른 반도체 집적 회로의 개략 구성을 나타내는 블록도.
도 11은 실시예 3에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도.
도 12는 실시예 1에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도.
도 13은 실시예 2에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도.
도 14는 실시예 3에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도.
도 15는 종래의 PLL 회로의 개략 구성을 나타내는 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
30, 40: 신호 전환 회로
11: 캐리어 검출 회로
12: 위상 비교 회로
13: 차지 펌프
14: 루프 필터
15: 전압 제어 발진기
16: 1/N 분주기
21: 펄스 발생기
22: 카운터
23: 레지스터
24, 25: 비교 회로
26: AND 게이트
27: D 플립플롭
28: 인버터
31: 전압원
32: 전류원
본 발명은 캐리어 신호 등의 소정 신호 및 상기 소정 신호에 기초한 동기 신호를 출력하는 전압 제어 발진기로부터 출력된 귀환 신호를 입력하고, 상기 소정 신호와 상기 귀환 신호의 위상을 비교하여, 비교된 결과를 나타내는 비교 신호를 상기 전압 제어 발진기로 출력하는 반도체 집적 회로에 관한 것으로, 특히 PLL[Phase-Locked Loop(위상 로크 루프)]를 구성하여, 로크 동작을 행하는 반도체 집적 회로에 관한 것이다.
도 15는 종래의 PLL 회로의 개략 구성을 나타내는 블록도이다. 도 15에 있어 서, 종래의 PLL 회로는 위상 비교 회로(102), 차지 펌프(103), 루프 필터(104), 전압 제어 발진기(105) 및 1/N 분주기(106)로 구성된다.
여기에서는, 특히 입력 신호로서 예컨대, FM 입력 신호를 나타내는 캐리어 신호가 입력되고 이 캐리어 신호에 대한 동기 신호를 얻는 PLL 회로에 관해서 설명한다. 도 15에 있어서, 위상 비교 회로(102)는 입력되는 캐리어 신호와 1/N 분주기(106)를 통해 입력되는 전압 제어 발진기(105)의 발진 신호(이하, 1/N 분주기(106)를 통해 입력되는 전압 제어 발진기(105)의 발진 신호를 내부 발진 신호라고 한다)의 상승 시점을 비교하여, 상기 캐리어 신호에 대하여 내부 발진 신호의 상승이 지연되는 경우, 즉 캐리어 신호의 주파수보다도 내부 발진 신호의 주파수가 낮은 경우는 그 동안 신호 UP를 로우 레벨로서 차지 펌프(103)의 P 채널형 MOS 트랜지스터(112)의 게이트에 입력한다.
한편, 캐리어 신호에 대하여 내부 발진 신호의 상승이 앞서 있는 경우, 즉 캐리어 신호의 주파수보다도 내부 발진 신호의 주파수가 높은 경우는, 그 동안 신호 DOWN을 하이 레벨로서 차지 펌프(103)의 N 채널형 MOS 트랜지스터(113)의 게이트에 입력한다.
차지 펌프(103)는 전원과 접지 사이에서 전류원(111), P 채널형 MOS 트랜지스터(112), N 채널형 MOS 트랜지스터(113) 및 전류원(114)이 직렬로 접속되도록 구성되고, MOS 트랜지스터(112)와 MOS 트랜지스터(113)의 접속점(노드 N)은 루프 필터(104)를 통해 전압 제어 발진기(105)에 접속된다.
MOS 트랜지스터(112)의 게이트에 로우 레벨을 나타내는 신호 UP가 입력되면, MOS 트랜지스터(112)는 온 상태가 되고, 노드 N에 전류원(111)으로부터 정의 전하가 공급된다. 즉, 정의 전하가 다음단의 루프 필터(104)에 부여된다. 또, 정의 전하량은 전류원(111)의 전류치를 신호 UP가 로우 레벨을 나타내는 시간에 걸쳐 적분한 것이다.
한편, MOS 트랜지스터(113)의 게이트에, 하이 레벨을 나타내는 신호 DOWN이 입력됨으로써 MOS 트랜지스터(113)는 온 상태가 되고, 노드 N에 전류원(113)으로부터의 부의 전하가 공급된다. 즉, 부의 전하가 다음단의 루프 필터(104)에 부여된다. 또, 부의 전하량은 전류원(113)의 전류치를 신호 DOWN이 하이 레벨을 나타내는 시간에 걸쳐 적분한 것이다.
루프 필터(104)는 노드 N과 접지 사이에서, 저항(115) 및 커패시터(116)가 직렬로 접속되도록 구성되고, 차지 펌프(103)에서 부여되는 전하를 저항(115)을 통하여 커패시터(116)에 축적하고, 다음단의 전압 제어 발진기(105)를 제어하는 제어 전압을 생성한다.
전압 제어 발진기(105)는 제어 전압에 따라서 결정되는 주파수의 신호를 출력하는 발진기이며, 이 발진 신호를 동기 신호로서 얻을 수 있다. 또한, 이 발진 신호는 1/N 분주기(106)에 입력된다. 1/N 분주기(106)는 전압 제어 발진기(105)의 발진 신호가 캐리어 신호의 주파수와 일치하도록 전압 제어 발진기(105)의 발진 신호에 대하여 1/N의 분주를 행하고, 이것을 전술한 내부 발진 신호로서 출력한다. 이 내부 발진 신호를 다시 위상 비교 회로(102)에 입력함으로써 출력 신호를 다시 입력 신호로서 입력하는 부귀환 루프가 형성된다.
즉, PLL 회로는 캐리어 신호에 대하여 내부 발진 신호의 위상이 지연된 경우는, 전압 제어 발진기(105)에 그 위상차에 상당하는 정의 전압을 제어 신호로서 부여함으로써 내부 발진 신호의 주파수를 높인다. 즉, 주파수를 높게 함으로써 위상을 진행시킬 수 있다. 그리고, 캐리어 신호에 대하여 내부 발진 신호의 위상이 앞서 있는 경우는, 전압 제어 발진기(105)에 그 위상차에 해당하는 부의 전압을 제어 신호로서 부여함으로써 내부 발진 신호의 주파수를 낮춘다. 즉, 주파수를 낮게 함으로써 위상을 늦출 수 있다.
이상의 부귀환의 작용에 의해서, 내부 발진 신호가 캐리어 신호와 주파수 및 위상에서 모두 일치하게 되어, 캐리어 신호의 주파수를 정확히 나타내는 동기 신호를 출력할 수 있다. 이 캐리어 신호의 주파수와 내부 발진 신호의 주파수가 일치한 상태가 로크 상태이며, 이 로크 상태가 될 때까지 요구되는 시간이 로크 업 타임이다.
또한, 도 15에 도시하는 PLL 회로에서 차지 펌프(103) 및 루프 필터(104)의 동작은 디지털 회로에 의해서 등가적으로 실현되고, 이들과 위상 비교 회로(102), 전압 제어 발진 회로(105) 및 1/N 분주기(106)를 포함한 구성을 디지털 형식으로 변경한 디지털 PLL이 유통되고 있다.
디지털 PLL, 특히 이것을 IC화한 PLL-IC는, A/D 변환된 캐리어 신호의 복조를 행하는 FSK 모뎀 복조기나 트랜시버용의 주파수 신시사이저 등의 디지털 시스템에 적용되고 있다.
그러나, 종래의 PLL 회로에서는, 외적 요인 등에 의해 캐리어 신호가 차단되어 캐리어 신호의 입력이 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에 로크 상태가 해제되고, 다시 적절한 캐리어 신호의 입력이 이루어진 경우에, 다시 로크 상태에 이르는 동작(이하, 로크 동작이라고 한다)을 행하지 않으면 안된다. 이와 같이, 로크 상태가 해제되고 나서 다시 캐리어 신호가 입력될 때마다, 로크 업 동작에 시간이 필요하게 되어 동기 신호를 신속히 얻을 수 없다고 하는 문제점이 있었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 캐리어 신호의 입력이 차단되거나 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 후에 다시 적절한 캐리어 신호가 입력된 경우에, 고속의 로크 동작을 행하고 또한 고속이며 안정적인 귀환 루프 동작을 실현하는 것을 목적으로 한다.
상기 과제를 해결하여 본 발명의 목적을 달성하기 위해서, 청구항 1의 발명은 특정 신호에 기초하여 동기 신호를 출력하는 전압 제어 발진기와, 귀환 신호로서 상기 전압 제어 발진기에 의해 출력된 동기 신호 및 캐리어 신호를 수신하고, 상기 수신된 귀환 신호 및 캐리어 신호의 위상을 비교하여, 그 위상 비교의 결과를 상기 전압 제어 발진기에 나타내는 비교 신호를 출력하는 위상 비교기와, 상기 캐리어 신호와 기준 클록을 수신하고, 상기 캐리어 신호와 상기 기준 클록을 비교하여, 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있는지의 여부를 나타내는 발진 상태 검출 신호를 생성하는 캐리어 검출기와, a) 상기 비교 신호, 상기 전압 제어 발진기의 발진 상태를 유지시킬 수 있는 신호, 및 상기 발진 상태 검출 신호를 수신하고, b) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있다고 나타낼 때, 상기 비교 신호를 출력하며, c) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있지 않다고 나타낼 때, 상기 전압 제어 발진기의 발진 상태를 유지시킬 수 있는 신호를 출력하는 신호 전환기를 포함하고, 상기 신호 전환기에 의해 출력된 신호는 상기 특정 신호로서 상기 전압 제어 발진기에 인가되는 것인 반도체 집적 회로를 특징으로 한다.
삭제
또한, 청구항 2는, 청구항 1에 기재한 반도체 집적 회로에 있어서, 상기 캐리어 검출기는 상기 캐리어 신호와 기준 클록을 수신하고, 상기 기준 클록에 기초하여 특정한 시간 주기 동안에 상기 캐리어 신호의 펄스수를 계수하는 펄스 카운터와, 상기 펄스 카운터에 의해 계수된 펄스수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있는지의 여부를 판정하고, 상기 펄스수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있을 때 상기 캐리어 신호의 주파수가 상기 미리 정해진 주파수 범위 내에 있다는 것을 나타내는 발진 상태 검출 신호를 생성하여 출력하며, 상기 펄스수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있지 않다면 상기 캐리어 신호의 주파수가 상기 미리 정해진 범위 내에 있지 않다고 나타내는 발진 상태 검출 신호를 생성하여 출력하는 펄스 비교 유닛을 포함하는 것을 특징으로 한다.
삭제
또한, 청구항 3은 청구항 1에 기재한 반도체 집적 회로에 있어서, 상기 캐리어 검출기는 상기 캐리어 신호와 기준 신호를 수신하고, 상기 캐리어 신호에 기초하여 특정한 시간 주기 동안 상기 기준 클록의 클록수를 계수하는 클록 카운터와, 상기 클록 카운터에 의해 계수된 클록수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있는지의 여부를 판정하고, 상기 클록수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있을 때 상기 캐리어 신호의 주파수가 상기 미리 정해진 범위 내에 있다고 나타내는 발진 상태 검출 신호를 생성하여 출력하며, 상기 클록수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있지 않다면 상기 캐리어 신호의 주파수가 상기 미리 정해진 범위 내에 있지 않다고 나타내는 발진 상태 검출 신호를 생성하여 출력하는 클록 비교 유닛을 포함하는 것을 특징으로 한다.
삭제
또한, 청구항 4는, 비교 신호에 기초하여 동기 신호를 출력하는 전압 제어 발진기와, 귀환 신호로서 상기 전압 제어 발진기에 의해 출력된 동기 신호 및 특정 신호를 수신하고, 상기 수신된 귀환 신호 및 특정 신호의 위상을 비교하며, 그 위상 비교의 결과를 상기 전압 제어 발진기에 나타내는 비교 신호를 출력하는 위상 비교기와, 상기 캐리어 신호와 제1 기준 클록을 수신하고, 상기 캐리어 신호와 상기 제1 기준 클록을 비교하여, 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있는지의 여부를 나타내는 발진 상태 검출 신호를 생성하는 캐리어 검출기와, a) 상기 캐리어 신호, 상기 캐리어 신호의 주파수와 실질적으로 동일하고 일정한 주파수를 갖는 제2 기준 클록, 및 상기 발진 상태 검출 신호를 수신하고, b) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있다고 나타낼 때, 상기 캐리어 신호를 상기 특정 신호로서 상기 위상 비교기에 출력하며, 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있지 않다고 나타낼 때, 상기 제2 기준 클록을 상기 특정 신호로서 상기 위상 비교기에 출력하는 신호 전환기를 포함하는 반도체 집적 회로를 특징으로 한다.
삭제
또한, 청구항 5는, 비교 신호에 기초하여 동기 신호를 출력하는 전압 제어 발진기와, 귀환 신호로서 상기 전압 제어 발진기에 의해 출력된 동기 신호 및 캐리어 신호를 수신하고, 상기 수신된 귀환 신호 및 캐리어 신호의 위상을 비교하여, 그 위상 비교의 결과를 상기 전압 제어 발진기에 나타내는 비교 신호를 출력하는 위상 비교기와, 상기 캐리어 신호와 제1 기준 클록을 수신하고, 상기 캐리어 신호와 상기 제1 기준 클록을 비교하여, 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있는지의 여부를 나타내는 발진 상태 검출 신호를 생성하는 캐리어 검출기와, 정전압 또는 정전류를 갖는 신호를 각각 생성하는 정전압원과 정전류원 중 하나와, a) 상기 비교 신호, 상기 정전압원과 상기 정전류원 중 하나로부터 출력된 신호, 및 상기 발진 상태 검출 신호를 수신하고, b) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있다고 나타낼 때, 상기 비교 신호를 상기 전압 제어 발진기에 출력하며, c) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있지 않다고 나타낼 때, 상기 정전압원과 상기 정전류원 중 하나로부터 출력된 신호를 상기 전압 제어 발진기에 출력하는 신호 전환기를 포함하는 반도체 집적 회로를 특징으로 한다.
또한, 청구항 6은, 비교 신호에 기초하여 동기 신호를 출력하는 전압 제어 발진기와, 귀환 신호로서 상기 전압 제어 발진기에 의해 출력된 동기 신호 및 캐리어 신호를 수신하고, 상기 수신된 귀환 신호 및 캐리어 신호의 위상을 비교하여, 그 위상 비교의 결과를 상기 전압 제어 발진기에 나타내는 비교 신호를 출력하는 위상 비교기와, 정상적인 비교 신호를 유지하는 신호 유지 유닛과, 상기 캐리어 신호와 제1 기준 클록을 수신하고, 상기 캐리어 신호와 상기 제1 기준 클록을 비교하여, 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있는지의 여부를 나타내는 발진 상태 검출 신호를 생성하는 캐리어 검출기와, a) 상기 비교 신호, 상기 정상적인 비교 신호, 및 상기 발진 상태 검출 신호를 수신하고, b) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있다고 나타낼 때, 상기 비교 신호를 상기 전압 제어 발진기에 출력하고, c) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있지 않다고 나타낼 때, 상기 정상적인 비교 신호를 상기 전압 제어 발진기에 출력하는 신호 전환기를 포함하는 반도체 집적 회로를 특징으로 한다.
또한, 청구항 7은, 청구항 6에 기재한 반도체 집적 회로에 있어서, 상기 신호 유지 유닛이 커패시터를 포함하는 것을 특징으로 한다.
삭제
이하에 첨부 도면을 참조하여, 본 발명에 따른 반도체 집적 회로의 적합한 실시예를 상세히 설명하겠지만, 이 실시예에 의해 본 발명이 한정되는 것은 아니다.
실시예 1
도 1은 실시예 1에 따른 반도체 집적 회로의 개략 구성을 나타내는 블록도이다. 도 1에 있어서, 실시예 1에 따른 반도체 집적 회로는, 신호 전환 회로(10), 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13), 루프 필터(14), 전압 제어 발진기(15) 및 1/N 분주기(16)를 포함하는 구성이다.
여기에서는, 특히 신호 전환 회로(10), 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13), 루프 필터(14), 전압 제어 발진기(15) 및 1/N 분주기(16)가 디지털 회로에 의해 구성되고, 입력 신호로서 예컨대, FSK 신호의 캐리어를 A/D 변환에 의해 구형파로 변환한 신호(캐리어 신호)가 입력되고, 이 반도체 집적 회로가 캐리어 신호에 대한 동기 신호를 얻기 위한 PLL 회로로서 기능하는 경우에 대하여 설명한다.
도 1에서, 신호 전환 회로(10)는 공통 접점(10a)과의 접속을 전환 접점(10b) 또는 전환 접점(10c)의 어느 한쪽으로 전환할 수 있는 스위치로 이루어진 회로이다. 신호 전환 회로(10)에 있어서, 공통 접점(10a)은 위상 비교 회로(12)의 입력 신호가 입력되는 단자에 접속되고 공통 접점(10b)은 도시를 생략하였지만, 외부의 발진기와 접속되어 클록 2가 입력되고, 전환 접점(10c)에는 캐리어 신호가 입력된다. 또, 클록 2는 캐리어 신호와 동일한 주파수에 의해 발진되는 클록 신호이다.
이와 같이, 신호 전환 회로(10)는 위상 비교 회로(12)에 입력하는 신호로서 클록 2 또는 캐리어 신호 중 어느 하나를 선택할 수 있다. 예컨대, 캐리어 검출기(11)로부터 출력되는 검출 신호가 하이 레벨을 나타내는 경우에는, 공통 접점(10a)을 캐리어 신호가 입력되는 전환 접점(10c)에 접속하고, 캐리어 검출기(11)로부터 출력되는 검출 신호가 저레벨을 나타내는 경우에는, 공통 접점(10a)을 클록 2가 입력되는 전환 접점(10b)에 접속한다.
위상 비교 회로(12)는, 예컨대 EX-OR 회로나 R-S 형식의 플립플롭 회로에 의해서 구성되고, 신호 전환 회로(10)로부터 출력되는 신호(이하, 선택 입력 신호라고 한다)와, 1/N 분주기(16)를 통해 입력되는 전압 제어 발진기(15)의 귀환 신호인 발진 신호(이하, 내부 발진 신호하고 한다)의 상승 시점을 비교하여, 선택 입력 신호에 대하여 내부 발진 신호의 상승이 지연되는 경우, 즉 선택 입력 신호의 주파수보다도 내부 발진 신호의 주파수가 낮은 경우는, 그 동안 신호 UP를 로우 레벨로서 차지 펌프(13)에 입력한다.
한편, 선택 입력 신호에 대하여 내부 발진 신호의 상승이 앞서 있는 경우, 즉 선택 입력 신호의 주파수보다도 내부 발진 신호의 주파수가 높은 경우는, 그 동안 신호 DOWN을 하이 레벨로서 차지 펌프(13)에 입력한다.
차지 펌프(13)는, 다음단의 루프 필터(14)를 구동하기 위한 전류를 공급하는 회로이며, 위상 비교 회로(12)로부터 로우 레벨을 나타내는 신호 UP가 입력되면, 다음단의 루프 필터(14)에 정의 전류를 부여하고, 하이 레벨을 나타내는 신호 DOWN이 입력되면, 다음단의 루프 필터(14)에 부의 전류를 부여한다.
루프 필터(14)는 저역 통과 필터이며, 불필요한 고조파 성분과 잡음을 제거하는 동시에, 차지 펌프(13)로부터 부어되는 전류에 따라서 다음단의 전압 제어발진기(15)를 제어하는 정의 제어 전압 또는 부의 제어 전압을 생성한다. 또한, 전압 제어 발진기(15)는, 차지 펌프(13)로부터 출력되는 제어 전압에 기초하여 결정되는 주파수의 신호를 출력하는 발진기이며, 이 발진 신호를 동기 신호로서 얻을 수 있다. 또한 이 발진 신호는 1/N 분주기(16)에 입력된다.
1/N 분주기(16)는 전압 제어 발진기(15)의 발진 신호가 선택 입력 신호의 주파수와 일치하도록 전압 제어 발진기(15)의 발진 신호에 대하여 1/N의 분주를 행하고, 이것을 전술한 내부 발진 신호로서 출력한다. 이 내부 발진 신호를 다시 위상 비교 회로(12)에 입력함으로써 출력 신호를 다시 입력 신호로서 입력하는 부귀환 루프가 형성된다.
이와 같이, 실시예 1에 있어서의 반도체 집적 회로는, 선택 입력 신호에 대하여 내부 발진 신호의 위상이 지연된 경우에는 전압 제어 발진기(15)에 그 위상차에 상당하는 정의 전압을 제어 신호로서 부여함으로써 내부 발진 신호의 주파수를 높게 한다. 즉, 주파수를 높게 함으로써 위상을 진행시킬 수 있다. 한편, 선택 입력 신호에 대하여 내부 발진 신호의 위상이 앞서 있는 경우는, 전압 제어 발진기(15)에 그 위상차에 상당하는 부의 전압을 제어 신호로서 부여함으로써 내부 발진 신호의 주파수를 낮게 한다. 즉, 주파수를 낮게 함으로써 위상을 늦출 수 있다.
이상의 부귀환의 작용에 의해서, 내부 발진 신호가 선택 입력 신호와 주파수및 위상에서 모두 일치하는 상태인 로크 상태가 되고, 선택 입력 신호의 주파수를 정확히 나타내는 동기 신호를 출력할 수 있다.
이어서, 캐리어 검출 회로(11)에 관해서 설명한다. 캐리어 검출 회로(11)는 캐리어 신호와, 도시를 생략하였지만, 외부의 발진기에서 생성되는 클록 1을 입력받고, 캐리어 신호가 차단된 것 또는 유효한 주파수의 범위를 초과한 캐리어 신호가 입력된 것을 검출하고, 그 검출 신호를, 예컨대 로우 레벨의 신호로서 출력하는 회로이다.
도 2는 캐리어 검출 회로(11)의 내부 구성을 도시하는 블록도이다. 도 2에 있어서, 캐리어 검출 회로(11)는 펄스 발생기(21), 카운터(22), 레지스터(23), 비교 회로(24, 25), AND 게이트(26), D 플립플롭(27) 및 인버터(28)를 포함하는 구성이다.
펄스 발생기(21)는 클록 1을 입력받아 클록 1의 상승시에 클록 1보다도 작은 펄스폭의 펄스를 출력하는 회로이다. 펄스 발생기(21)는 예컨대 원샷(one-shot) 멀티 바이블레이터 등에 의해 실현된다.
카운터(22)는 캐리어 신호를 입력받아 이 캐리어 신호의 펄스수(Dn)를 계수하는 회로이다. 또한, 카운터(22)는 펄스 발생기(21)로부터 출력되는 펄스의 입력에 의해서 리셋된다. 레지스터(23)는 클록 1을 입력받고 클록 1의 상승시에 카운터(22)에서 계수된 결과를 나타내는 값(Dn')을 획득하여 유지하는 회로이다.
비교 회로(24)는 레지스터(23)에 유지된 값(Dn')과 정상적인 캐리어 신호로서 식별 가능한 주파수 범위의 상한, 즉 유효한 최대 주파수를 나타내는 값(DH)을 비교하고, DH보다도 Dn'가 작은 경우에 비교 결과(조건 비교 신호)로서 하이 레벨의 신호를 출력한다.
한편, 비교 회로(25)는 레지스터(23)에 유지된 값(Dn')과, 정상적인 캐리어 신호로서 식별 가능한 주파수 범위의 하한, 즉 유효한 최소 주파수를 나타내는 값(DL)을 비교하고, DL보다도 Dn'가 큰 경우에, 비교 결과(조건 비교 신호)로서 하이 레벨의 신호를 출력한다.
AND 게이트(26)는 비교 회로(24)와 비교 회로(25)로부터 각각 출력된 비교 결과를 입력받고, 출력 신호를 다음단의 D 플립플롭(27)의 D 단자에 입력한다. 또한, 인버터(28)는 펄스 발생기(21)로부터 출력된 펄스를 반전시킨 신호를 D 플립플롭(27)의 클록 단자에 입력한다.
D 플립플롭(27)은 인버터(28)로부터 출력되는 신호의 상승시에 있어서의 AND 게이트(26)의 출력 신호를 유지하고, 유지한 신호를 검출 신호로서 출력한다.
이어서, 비교 회로(24)의 회로 구성에 대하여 설명한다. 도 3은 비교 회로(24)의 회로 구성을 나타내는 설명도이다. 단, 도 3에 도시된 비교 회로(24)는 일례로서 2 비트(A0, A1)로 표시되는 값(Dn')의 입력에 대하여, 2비트(B0, B1)로 표시되는 값(DH)과의 비교를 행한 결과를 출력하는 경우의 회로이다. 비교 회로(24)는 Dn' 및 DH가 2비트 이상으로 표시되는 값이라도, 도 3에 나타내는 회로와 동일하게 구성함으로써 비교를 행할 수 있다.
도 3에 있어서, 비교 회로(24)는 2개의 EX-OR 게이트(L11, L12), 4개의 인버터(L13∼L16), 1개의 AND 게이트(L17), 6개의 OR게이트(L18∼L23) 및 2개의 3입력 NAND 게이트(L24, L25)로 구성되고, 이들 중 OR 게이트(L19, L20, L22, L23)는 3입력 OR 게이트이다.
또한, 도 3에 도시하는 비교 회로(24)는, 비교 결과를 출력하기 위한 3개의 단자(OS, OE, OG)를 구비하고, 비교된 결과, (A1, A0)로 나타내는 값(Dn')이 (B1, B0)로 나타내는 값(DH)보다도 큰 경우에는 출력 단자 OG에 하이 레벨의 신호가 출력되고, DH보다도 작은 경우에는 출력 단자 OS에 하이 레벨의 신호가 출력되며, DH와 동일한 경우에는 출력 단자 OE에 하이 레벨의 신호가 출력된다. 이 비교 회로(24)에서는 특히, 단자 OS로부터 출력되는 신호를 검출 신호로서 처리한다.
도 3에 있어서, 비트 A0은 EX-OR 게이트(L11)의 한쪽 입력 단자, 인버터(L13)의 입력 단자, OR 게이트(L18)의 한쪽 입력 단자, 및 OR 게이트(L19)의 제1 입력 단자에 각각 입력되고, 비트 A1은 EX-OR 게이트(L12)의 한쪽 입력 단자, 인버터(L15)의 입력 단자, OR 게이트(L19)의 제2 입력 단자, 및 OR 게이트(L20)의 제1 입력 단자에 각각 입력된다.
또한, 비트 B0은 EX-OR 게이트(L11)의 다른쪽 입력 단자, 인버터(L14)의 입력 단자, OR 게이트(L21)의 한쪽 입력 단자, 및 OR 게이트(L23)의 제1 입력 단자에 각각 입력되고, 비트 B1은 EX-OR 게이트(L12)의 다른쪽의 입력 단자, 인버터(L16)의 입력 단자, OR 게이트(L22)의 제1 입력 단자, 및 OR 게이트(L23)의 제2 입력 단자에 각각 입력된다.
EX-OR 게이트(L11)의 출력은 AND 게이트(L17)의 한쪽 입력 단자에 입력되고, EX-OR 게이트(L12)의 출력은 AND 게이트(L17)의 다른쪽 입력 단자에 입력된다. 그리고, AND 게이트(L17)의 출력 단자는 단자 OE에 접속된다.
인버터(L13)의 출력은, OR 게이트(L21)의 다른쪽 입력 단자, OR 게이트(L22)의 제2 입력 단자에 각각 입력되고, 인버터(L14)의 출력은 OR 게이트 (L18)의 다른쪽 입력 단자, OR 게이트(L20)의 제2 입력 단자에 각각 입력된다.
인버터(L15)의 출력은, OR 게이트(L22)의 제3 입력 단자, OR 게이트(L23)의 제3 입력 단자에 각각 입력되고, 인버터(L16)의 출력은 OR 게이트(L19)의 제3 입력 단자, OR 게이트(L20)의 제3 입력 단자에 각각 입력된다.
OR 게이트(L18∼L20)의 출력은, NAND 게이트(L24)에 입력되고, OR 게이트(L21∼L23)의 출력은 NAND 게이트(L25)에 입력된다. 그리고, NAND 게이트(L24)의 출력 단자는 단자 OG에 접속되고 NAND 게이트(L25)의 출력 단자는 단자 OS에 접속된다.
이어서, 비교 회로(24)의 동작을 설명한다. 도 4는 Dn'을 나타내는 (A1, A0)과, DH를 나타내는 (Bl, B0)와, 단자 OS, OE, OG에서의 출력 신호와의 관계를 나타내는 진리표이다. 또, 여기에서는 단자 OS에서 출력되는 신호에 있어서, 단자 OS가 하이 레벨의 신호를 출력하는 경우와, 로우 레벨의 신호를 출력하는 경우에 주목한다.
Dn'을 나타내는 (A1, A0)가 DH를 나타내는 (B1, B0)보다 작은 경우, 즉 단자 OS가 하이 레벨의 신호를 출력하는 경우의 (A1, A0)과 (Bl, B0)가 조합으로서, {(A1, A0), (B1, B0)} = {(0,0), (0, 1)}, {(0, 0), (1,0)}, {(0, 1), (1, 0)}, {(0, 0), (1, 1)}, {(0, 1), (1, 1)}, {(1, 0), (1, 1)}의 6개가 존재한다.
이 중, {(A1, A0), (B1, B0)} = {(0, 1), (1, 0)}인 경우에 관해서의 비교 회로(24)의 동작을, 도 3에 나타내는 회로 구성을 참조하여 설명한다.
우선, (A0, B0) = (1, 0)이기 때문에, EX-OR 게이트(L11)의 출력은 로우 레벨 즉, 논리 「0」를 나타낸다. (A1, B1)=(0, 1)이므로, EX-OR 게이트(L12)의 출력도 또한 로우 레벨 즉 논리 「0」를 나타낸다. 이에 따라, AND 게이트(L17)의 출력은 논리「0」을 나타내고 , 단자 OE에 로우 레벨의 신호가 출력된다.
또한, 인버터(L13∼L16)의 출력은, 각각 논리 「0」,「1」,「1」,「0」을 나타낸다. 따라서, OR 게이트(L18)에는 논리 「1」,「1」이 입력되어 논리 「1」의 출력을 나타내고, OR 게이트(L19)에는 논리 「1」, 「0」, 「0」이 입력되어 논리 「1」의 출력을 나타내며, OR 게이트(L20)에는 논리 「0」, 「1」, 「0」이 입력되어 논리「1」의 출력을 나타낸다.
이에 따라, NAND 게이트(L24)의 출력은 논리「0」을 나타내고, 단자 OG에 로우 레벨의 신호가 출력된다. 나머지의 5개의 (A1, A0)과 (B1, B0)의 조합에 대하여도 마찬가지로, 단자 OG에 로우 레벨의 신호가 출력된다.
한편, OR 게이트(L21)에는 논리 「0」,「0」이 입력되어 논리 「0」의 출력을 나타내고, OR 게이트(L22)에는 논리 「0」, 「1」, 「1」이 입력되어 논리 「1」의 출력을 나타내며, OR 게이트(L23)에는 논리 「1」, 「0」, 「1」이 입력되어 논리「1」의 출력을 나타낸다. 이에 따라, NAND 게이트(L25)의 출력은 논리「1」를 나타내고, 단자 OS에 하이 레벨의 신호가 출력된다. 즉, (A1, A0)으로 나타내는 값(Dn')이 (B1, B0)으로 나타내는 값(DH)보다도 작은 값인 것이 표시된다.
전술한 (A1, A0)과 (B1, B0)의 6개의 조합 이외에, 즉 (Al, A0)으로 나타내는 값(Dn')이 (Bl, B0)으로 나타내는 값(DH) 이상인 경우에는 출력 단자 OS에 로우 레벨의 신호가 출력된다.
비교 회로(25)는 이상에서 설명한 비교 회로(24)와 동일 구성 및 동작을 나타낸다. 또, 비교 회로(25)에서는, Dn'가 DL보다도 큰 경우에, 하이 레벨의 검출 신호를 출력하기 때문에, 검출 신호를 출력하는 단자를 단자 OG로 할 필요가 있다.
이어서, 캐리어 검출 회로(11)의 동작을 설명한다. 도 5는 캐리어 검출 회로(11)의 동작을 설명하는 타임 챠트이다. 도 5의 타임 챠트에 있어서, a∼i는 도 2에 나타낸 각 위치 a∼i에 대응하며 각 위치에 있어서의 신호의 상태를 나타내 고 있다.
도 5에 있어서, 우선 클록 1의 상승(T11)에 대하여, 펄스 발생기(21)로부터 펄스(T21)가 출력된다. 또한, 클록 1의 상승(T11)에 의해서 레지스터(23)는 카운터(22)의 계수 결과인 값(Dn-1)을 나타내는 출력 신호(T31)를 획득하여 유지한다. 또한, 펄스 발생기(21)로부터 출력되는 펄스(T21)에 의해 카운터(22)가 리셋되고, 캐리어 신호에 의한 클록의 새로운 계수가 개시된다.
레지스터(23)에 유지된 값(Dn-1')을 나타내는 신호(T41)는 비교 회로(24, 25)에 입력되고, 유효한 주파수의 범위 내에 있는지의 여부가 검출된다. 비교 회로(24)에서 (Dn-1')가 최대 주파수를 나타내는 값(DH) 이하이면, 하이 레벨을 나타내는 신호(T51)를 출력하고, 비교 회로(25)에서 (Dn-1')가 최소 주파수를 나타내는 값(DL) 이상이면 하이 레벨을 나타내는 신호(T61)를 출력한다.
따라서, AND 게이트(26)에는 모두 하이 레벨을 나타내는 신호가 입력되고, 하이 레벨을 나타내는 신호(T71)를 출력한다. 여기에서, 펄스 발생기(21)로부터 출력된 펄스(T21)는 또한 인버터(28)에서 반전되어 D 플립플롭(27)의 클록 단자에 입력되기 때문에, D 플립플롭(27)은 펄스(T21)의 펄스폭이 나타내는 시간 후에, AND 게이트(26)로부터 출력된 하이 레벨을 나타내는 신호(T71)를 입력받아 유지한다. 이 유지된 신호가 하이 레벨을 나타내는 검출 신호(T81)로서 출력된다.
그리고, 다시 클록 1의 상승(T12)에 대하여, 펄스 발생기(21)로부터 펄스(T22)가 출력된다. 또한, 클록 1의 상승(T12)에 의해서, 레지스터(23)는 카운터(22)의 계수 결과인 값(Dn)을 나타내는 출력 신호(T32)를 획득하여 유지한다.
레지스터(23)에 유지된 값(Dn')을 나타내는 신호(T42)는 비교 회로(24, 25)에 입력되고, 유효한 주파수의 범위 내에 있는지의 여부가 검출된다. 비교 회로(24)에서 (Dn-1')가 최대 주파수를 나타내는 값(DH) 이하이고, 또한 비교 회로(25)에서 (Dn-1')가 최소 주파수를 나타내는 값(DH) 이상이면, 비교 회로(24) 및 비교 회로(25)는 모두 하이 레벨을 나타내는 신호(T51, T61)를 출력한다.
따라서, AND 게이트(26)에는 모두 하이 레벨을 나타내는 신호가 입력되고 하이 레벨을 나타내는 신호(T71)를 출력한다. 여기에서, 전술한 바와 같이, D 플립플롭(27)은 펄스(T22)의 펄스폭이 나타내는 시간 후에, AND 게이트(26)로부터 출력된 하이 레벨을 나타내는 신호(T71)를 입력받아 유지하고, 이 유지된 하이 레벨을 나타내는 신호를 검출 신호(T81)로서 출력한다.
이어서, 펄스(T22)를 트리거로서 계수되는 캐리어 신호가 펄스(T2)를 마지막으로 단절된 경우에, 즉 클록 1의 상승(T12) 이후, 카운터(22)에서 계수 결과가 「1」을 나타낸 채로인 상태에 있어서, 또한, 클록 1이 새로운 상승(T13)을 나타내면, 펄스 발생기(21)로부터 펄스(T23)가 출력됨과 동시에, 레지스터(23)에는「1」이 유지되고, 비교 회로(24) 및 비교 회로(25)에 대하여도 이「1」을 나타내는 신호(T43)가 입력된다.
비교 회로(24)에 있어서는, 입력된 값「1」이 최대 주파수를 나타내는 값(DH) 이하이기 때문에, 하이 레벨을 나타내는 신호(T51)를 출력하지만, 비교 회로(25)에 있어서는, 입력된 값 「1」이 최소 주파수를 나타내는 값(DH) 이하이기 때문에, 로우 레벨을 나타내는 신호(T62)를 출력한다. 이것에 수반하여, AND 게이 트(26)로부터도 로우 레벨을 나타내는 신호(T72)가 출력된다.
그리고, AND 게이트(26)로부터 출력된 로우 레벨을 나타내는 신호(T72)는 전술한 바와 같이, 펄스(T22)의 펄스폭이 나타내는 시간 후에, D 플립플롭(27)에 입력되어 유지되고, 이 유지된 로우 레벨을 나타내는 신호(T82)가 검출 신호로서 출력된다.
여기에서, 비교 회로(24) 및 비교 회로(25)는 비동기로 동작하기 때문에, 각각의 출력 및 그것에 수반하는 AND 게이트(26)의 출력에 있어서 하이/로우 레벨의 천이시에 해저드(HZ1, HZ2)가 발생하는 일이 있다. D 플립플롭(27)은 펄스 발생기(21)로부터 출력되는 펄스에 기초하는 클록 신호에 동기하여 동작하기 때문에, 출력되는 신호에 있어서의 해저드(hazard)의 발생을 회피하고 있다.
도 5에 도시하는 타임 챠트에서는, 캐리어 신호가 단절한 경우를 나타내고 있지만, 캐리어 신호의 주파수가 비교 회로(25)에 입력되는 최소 주파수를 나타내는 값 이하일 경우에도, 동일한 동작이 수행된다. 또한, 캐리어 신호의 주파수가 비교 회로(24)에 입력되는 최대 주파수를 나타내는 값 이상인 경우에도, 비교 회로(24)로부터 출력되는 신호가 로우 레벨을 나타내고, AND 게이트(26)도 또한 로우 레벨을 나타내는 신호를 출력하기 때문에, 결과적으로 전술한 동작과 동일한 동작이 된다.
이와 같이, 이상에서 설명한 캐리어 검출기(11)로부터 출력된 검출 신호는 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에, 로우 레벨을 나타낸다. 신호 전환 회로(10)는 이 로우 레벨의 검출 신호를 입력받음으로써 공통 접점(10a)을 클록 2가 공급되는 전환 접점(10b)에 접속하고, 위상 비교 회로(12)에 입력하는 입력 신호로서 클록 2를 선택한다.
위상 비교 회로(12)는, 입력된 클록 2에 대하여 전술한 로크 상태를 지속하기 때문에, 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에도, 로크 상태가 해제되는 일 없이 캐리어 검출 회로(11)에서, 다시 유효한 캐리어 신호를 검출한 경우, 즉 검출 신호로서 하이 레벨의 신호가 신호 전환 회로(10)에 입력된 경우에, 캐리어 신호를 위상 비교 회로(12)에 입력하고, 로크 업 타임을 거의 발생시키지 않고 고속으로 동기 신호를 얻을 수 있다.
이어서, 캐리어 검출 회로(11)의 별도의 예에 관해서 설명한다. 도 6은 별도의 캐리어 검출 회로(11)의 개략 구성을 나타내는 블록도이다. 도 6에 도시하는 캐리어 검출 회로(11)는 클록 1이 카운터(22)에 입력되는 것, 캐리어 신호가 펄스 발생기(21)에 입력되는 것 및 카운터(22)에서 오버플로우를 나타내는 신호가 D 플립플롭(27)의 리셋 단자(R)에 입력되는 것이 도 2에 도시하는 캐리어 검출 회로(11)와 다르다.
다만, 클록 1의 발진 주파수는 캐리어 신호의 주파수보다도 충분히 크게 할 필요가 있다. 또, 도 2와 공통되는 부분에는 동일 부호를 붙이고, 그 설명을 생략한다.
도 7은 도 6에 도시하는 캐리어 검출 회로(11)의 동작을 설명하는 타임 챠트이다. 도 7의 타임 챠트에 있어서, a∼j는 도 6에 도시한 각 위치 a∼j에 대응하 고, 각 위치에 있어서의 신호의 상태를 나타내고 있다.
도 7에 있어서, 우선, 캐리어 신호의 상승(T1)에 대하여, 펄스 발생기(21)로부터 펄스(T21)가 출력된다. 또한, 캐리어 신호의 상승(T1)에 의해 레지스터(23)는 카운터(22)의 계수 결과인 값(Dn-1)을 나타내는 출력 신호(T31)를 획득하여 유지한다. 또한, 펄스 발생기(21)로부터 출력되는 펄스(T21)에 의해 카운터(22)가 리셋되고, 클록 1의 새로운 계수가 개시된다.
레지스터(23)에 유지된 값(Dn-1')을 나타내는 신호(T51)는 비교 회로(24, 25)에 입력되고 유효한 주파수의 범위 내에 있는지의 여부가 검출된다. 비교 회로(24)에서, Dn-1'가 최대 주파수를 나타내는 값(DH) 이하이면, 하이 레벨을 나타내는 신호(T61)를 출력하고, 비교 회로(25)에서 Dn-1'가 최소 주파수를 나타내는 값(DL) 이상이면, 하이 레벨을 나타내는 신호(T71)를 출력한다.
따라서, AND 게이트(26)에는 모두 하이 레벨을 나타내는 신호가 입력되고, 하이 레벨을 나타내는 신호(T81)를 출력한다. 여기서, 펄스 발생기(21)로부터 출력된 펄스(T21)는 인버터(28)에서 반전되어, D 플립플롭(27)의 클록 단자에 입력되어 있기 때문에, D 플립플롭(27)은 펄스(T21)의 펄스폭이 나타내는 시간 후에, AND 게이트(26)로부터 출력된 하이 레벨을 나타내는 신호(T71)를 입력받아 유지한다. 이 유지된 신호가 하이 레벨을 나타내는 검출 신호(T91)로서 출력된다.
그리고, 다시 캐리어 신호의 상승(T2)에 대하여, 펄스 발생기(21)로부터 펄스(T22)가 출력된다. 또한, 이 캐리어의 상승(T2)에 의해서 레지스터(23)는 카운터(22)의 계수 결과인 값(Dn)을 나타내는 출력 신호(T32)를 획득하여 유지한 다.
레지스터(23)에 유지된 값(Dn')을 나타내는 신호(T52)는 비교 회로(24, 25)에 입력되고, 유효한 주파수의 범위 내에 있는지의 여부가 검출된다. 비교 회로(24)에서 Dn-1'가 최대 주파수를 나타내는 값(DH) 이하이고, 또한 비교 회로(25)에서 Dn-1'가 최소 주파수를 나타내는 값(DL) 이상이면, 비교 회로(24) 및 비교 회로(25)는 모두 하이 레벨을 나타내는 신호(T61, T71)를 출력한다.
따라서, AND 게이트(26)는 모두 하이 레벨을 나타내는 신호가 입력되고, 하이 레벨을 나타내는 신호(T81)를 출력한다. 여기서, 전술한 바와 같이, D 플립플롭(27)은 펄스(T22)의 펄스폭이 나타내는 시간 후에, AND 게이트(26)로부터 출력된 하이 레벨을 나타내는 신호를 입력받아 유지하고, 이 유지된 하이 레벨을 나타내는 신호를 검출 신호(T91)로서 출력한다.
이어서, 캐리어 신호가 상승(T2)을 나타내는 펄스를 마지막으로 단절된 경우, 즉 캐리어 신호의 상승(T2) 이후, 카운터(22)에서 클록 1에 대한 계수가 계속되고 있는 상태가 되면, 캐리어 신호에 의한 펄스 발생기(21)로부터의 펄스가 출력되지 않고, 따라서 카운터(22)가 리셋되는 일이 없다.
또한, 이 상태에서는 D 플립플롭(27)에, 클록 입력으로서 펄스 발생기(21)로부터 출력되는 펄스가 입력되지 않기 때문에, D 플립플롭(27)은 전회에 유지한 하이 레벨의 신호가 유지된 채이고, 따라서 캐리어 신호의 단절을 검출할 수 없다.
그러나, 카운터(22)에 의해서 계수되는 결과가 필연적으로 오버플로우가됨으로써 하이 레벨을 나타내는 오버플로우 신호(OVF)(T41)를 출력하고, D 플립플롭(27)은, 이 오버플로우 신호(T41)를 리셋 단자에 입력받고 있기 때문에, 오버플로우 신호(T41)의 상승시에 유지한 데이터(이 경우, 하이 레벨의 신호)를 로우 레벨로 리셋할 수 있다. 이에 따라, D 플립플롭(27)으로부터는 로우 레벨을 나타내는 검출 신호(T92)가 출력되고, 캐리어 신호의 단절을 검출할 수 있다.
도 7에 나타내는 타임 챠트에 있어서는, 특히 캐리어 신호가 단절한 경우를 나타냈지만, 캐리어 신호의 주파수가 유효한 범위를 벗어난 경우도, 비교 회로(24) 또는 비교 회로(25)에 의해서 검출된다. 다만, 카운터(22)에 의해서 계수되는 대상이 되는 것은 클록 1이며, 캐리어 신호의 펄스의 상승 간격에 있어서의 클록 1의 펄스수가 레지스터(23)에 유지되는 카운터(22)의 계수 결과가 된다.
즉, 캐리어 신호의 주파수가 높을수록, 캐리어 신호의 펄스의 상승 간격은 작아지고, 그 동안에 계수되는 클록 1의 펄스수도 또한 적어진다. 또한, 캐리어 신호의 주파수가 낮을수록, 캐리어 신호의 펄스의 상승 간격은 커지고, 그 동안에 계수되는 클록 1의 펄스수도 또한 커진다.
따라서, 비교 회로(24)는 레지스터(23)에 유지된 계수 결과가, 최대 주파수를 나타내는 값, 즉 최대 주파수의 캐리어 신호의 펄스 사이에서의 클록 1의 펄스수(DH)보다도 작은 경우에, 로우 레벨의 신호를 출력한다. 한편, 비교 회로(25)는 레지스터(23)에 유지된 계수 결과가, 최소 주파수를 나타내는 값, 즉 최소 주파수의 캐리어 신호의 펄스 사이에서의 클록 1의 펄스수(DL)보다도 큰 경우에, 로우 레벨의 신호를 출력한다. 이들 로우 레벨의 신호에 의해, AND 게이트(26)도 또한 로우 레벨을 나타내는 신호를 출력하기 때문에, 결과적으로 전술한 도 2에 도시하는 캐리어 검출기(11)에서의 동작과 동일 동작이 된다.
이상으로 설명한 실시예 1에 따르면, 캐리어 검출기(11)에 의해서, 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에, 로우 레벨을 나타내는 검출 신호가 출력되고, 신호 전환 회로(10)는 이 로우 레벨을 나타내는 검출 신호를 입력받음으로써 정상적인 캐리어 신호와 동일한 주파수를 갖는 클록 2를 위상 비교 회로(12)에 입력하여, 검출 신호가 하이 레벨을 나타내는 경우에는, 캐리어 신호를 위상 비교 회로(12)에 입력하기 때문에, 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에도 로크 상태가 해제되지 않고, 다시 유효한 캐리어 신호를 검출한 경우의 로크 업 타임을 단축할 수 있게 되어, 고속이며 안정적인 위상 동기를 달성할 수 있다.
실시예 2
이어서, 실시예 2에 관한 반도체 집적 회로에 관해서 설명한다. 도 8는, 실시예 2에 관한 반도체 집적 회로의 개략 구성을 도시하는 블록도이다. 도 8에 있어서, 실시예 2에 따른 반도체 집적 회로는, 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13), 루프 필터(14), 전압 제어 발진기(15), 1/N 분주기(16) 및 신호 전환 회로(30)로 구성된다. 또, 실시예 1에 있어서의 도 1과 공통되는 부분에는 동일 부호를 붙이고, 그 설명을 생략한다.
도 8에 있어서, 신호 전환 회로(30)는 캐리어 검출 회로(11)로부터 출력되는 검출 신호에 따라서 공통 접점(30a)의 접속을 전환 접점(30b) 또는 전환 접점(30c) 중 어느 하나로 전환하는 스위치로 구성되는 회로이다. 신호 전환 회로(30)에서, 공통 접점(30a)은 전압 제어 발진기(15)의 제어 신호가 입력되는 단자에 접속되고 전환 접점(30b)은 전압원(31)에 접속되며, 전환 접점(30c)은 루프 필터(14)의 출력 단자에 접속된다.
또한, 전압원(31)은 위상 비교 회로(12)에 정상적인 캐리어 신호가 입력된 경우에 루프 필터(14)에서 생성되는 제어 전압과 동일한 전압을 공급하는 전압원이다.
신호 전환 회로(30)의 구체적인 동작은 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에, 캐리어 검출 회로(11)로부터 출력되는 로우 레벨의 검출 신호가 신호 전환 회로(30)에 입력됨으로써 공통 접점(30a)이 전환 접점(30b)과 접속되고, 전압 제어 발진기(15)에 전압원(31)에 의해 공급되는 제어 전압이 입력된다.
전압 제어 발진기(15)는 전압원(31)에 의해서 공급되는 제어 전압에 대응하는 주파수의 발진 신호를 동기 검출 결과로서 출력하는 동시에, 1/N 분주기(16)에 입력한다. 이 상태에 있어서는, 루프 필터(14)의 출력은 전압 제어 발진기(15)에 입력되지 않지만, 전압 제어 발진기(15)로부터 전압원(31)의 공급 전압에 기초한 발진 신호가 1/N 분주기(16)를 통해 위상 비교 회로(12)에 입력된다.
여기에서, 다시 유효한 캐리어 신호가 위상 비교 회로(12)에 입력되면, 캐리어 검출 회로(11)로부터 하이 레벨의 검출 신호가 출력되고, 이 검출 신호가 신호 전환 회로(30)에 입력됨으로써 공통 접점(30a)이 전환 접점(30c)과 접속되고, 전압 제어 발진기(15)에 루프 필터(14)의 출력이 제어 신호로서 입력된다.
이 신호 전환 회로(30)에 의한 전환 접점(30c)으로의 접점 전환을 행하기 직전까지, 전압 제어 발진기(15)로부터 전압원(31)의 공급 전압에 기초한 발진 신호가 1/N 분주기(16)를 통해 위상 비교 회로(12)에 입력되어 있기 때문에 캐리어 신호와, 1/N 분주기(16)부터의 발진되어 있지 않은 신호 또는 캐리어 신호의 주파수와는 충분히 떨어진 주파수를 갖는 신호와의 위상 비교를 행하는 경우와 비교하여, 위상 비교 회로(12)에 입력되어 있던 신호는, 캐리어 신호의 주파수에 충분히 가까운 주파수를 나타내기 때문에 고속의 위상 동기를 행할 수 있고 신속하게 동기 신호를 얻을 수 있다.
이상에서 설명한 실시예 2에 따르면, 캐리어 검출기(11)에 의해서, 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에, 로우 레벨을 나타내는 검출 신호가 출력되고, 신호 전환 회로(30)는 이 로우 레벨을 나타내는 검출 신호를 입력함으로써 정상적인 캐리어 신호와 동일한 주파수를 출력시키기 위한 제어 신호를 전압원(31)으로부터 전압 제어 발진기(15)에 입력하고, 검출 신호가 하이 레벨을 나타내는 경우에는 루프 필터(14)의 출력을 전압 제어 발진기(15)에 입력하기 때문에, 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에도 위상 비교 회로(12)에 내부 발진 신호를 입력할 수 있고, 이로써 다시 유효한 캐리어 신호를 검출한 경우의 로크 업 타임을 단축하는 것이 가능하게 되어, 고속이고 안정적인 위상 동기를 달성할 수 있다.
도 9는 실시예 2에 따른 별도의 반도체 집적 회로의 개략 구성을 나타내는 블록도이다. 도 8에 도시하는 반도체 집적 회로에서는, 루프 필터(14)의 출력과 전압원(31)의 출력을 전환하여 전압 제어 발진기(15)에 입력하도록 신호 전환 회로(30)를 루프 필터(14)와 전압 제어 발진기(15) 사이에 설치했지만, 도 9에 도시하는 반도체 집적 회로와 같이, 신호 전환 회로(30)를 차지 펌프(13)와 루프 필터(14)의 사이에 설치하여, 전류원(32)에 의해서 정상적인 캐리어 신호가 입력된 경우 차지 펌프(13)로부터 루프 필터(14)에 부여되는 전하가 공급되도록 하여도 좋다.
이 경우, 신호 전환 회로(30)에 있어서는 공통 접점(30a)이 루프 필터(14)의 입력 단자에 접속되고, 전환 접점(30c)이 차지 펌프(13)의 출력 단자에 접속된다. 따라서, 신호 전환 회로(30)는 캐리어 검출기(11)로부터 전술한 로우 레벨을 나타내는 검출 신호가 입력되면, 전류원(32)으로부터 공급되는 전류를 루프 필터(14)에 부여하고 하이 레벨을 나타내는 검출 신호가 입력되면, 차지 펌프(13)로부터 출력되는 전류를 루프 필터(14)에 부여하며, 도 8에 도시하는 반도체 집적 회로와 같이, 로크 업 타임의 단축과 고속이며 안정적인 위상 동기를 달성할 수 있다.
실시예 3
이어서, 실시예 3에 따른 반도체 집적 회로에 관해서 설명한다. 도 10은 실시예 3에 따른 반도체 집적 회로의 개략 구성을 나타내는 블록도이다. 도 10에 있어서, 실시예 3에 따른 반도체 집적 회로는 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13), 루프 필터(14), 전압 제어 발진기(15), 1/N 분주기(16) 및 신호 전환 회로(40)로 구성된다. 또, 도 1과 공통되는 부분에는 동일 부호를 붙 이고, 그 설명을 생략한다.
도 10에 있어서, 신호 전환 회로(40)는 전술한 캐리어 검출 회로(11)로부터 출력되는 검출 신호에 따라서 공통 접점(40a)과 공통 접점(40b)의 접속의 온/오프를 행하는 스위치와 커패시터(CH)로 이루어지는 회로이다. 신호 전환 회로(40)에서, 공통 접점(40a)은 전압 제어 발진기(15)의 제어 신호가 입력되는 단자에 접속되고, 전환 접점(40b)은 루프 필터(14)의 출력 단자에 접속된다.
또한, 커패시터(CH)는 공통 접점(40a)과, 전압 제어 발진기(15)의 제어 신호가 입력되는 단자를 결선하는 신호선과 접지 사이에 접속되고, 공통 접점(40a)과 전환 접점(40b)이 접속되어 있는 상태, 즉 전술한 스위치의 온 상태에서, 루프 필터(14)로부터 제어 신호로서 출력되는 전압을 축적하여 유지한다.
신호 전환 회로(40)의 구체적인 동작은, 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에, 캐리어 검출 회로(11)로부터 출력되는 로우 레벨의 검출 신호가 신호 전환 회로(40)에 입력됨으로써 공통 접점(40a)과 전환 접점(40b)의 접속이 해제된다. 즉, 전술한 스위치가 오프 상태가 되어, 커패시터(CH)에서 유지된 전압이 제어 전압으로서 전압 제어 발진기(15)에 입력된다.
전압 제어 발진기(15)는 커패시터(CH)에서 공급되는 제어 전압에 대응하는 주파수의 발진 신호를 동기 검출 결과로서 출력하는 동시에, 1/N 분주기(16)에 입력한다. 이 상태에서는, 루프 필터(14)의 출력은 전압 제어 발진기(15)에 입력되지 않지만, 전압 제어 발진기(15)로부터 커패시터(CH)에 의해 공급되는 제어 전압에 기초한 발진 신호가 1/N 분주기(16)를 통해 위상 비교 회로(12)에 입력된다.
여기에서, 다시 유효한 캐리어 신호가 위상 비교 회로(12)에 입력되면, 캐리어 검출 회로(11)로부터 하이 레벨의 검출 신호가 출력되고, 이 검출 신호가 신호 전환 회로(40)에 입력됨으로써 공통 접점(40a)이 전환 접점(40b)에 접속된다. 즉, 전술한 스위치가 온 상태가 되어, 전압 제어 발진기(15)에 루프 필터(14)의 출력이 제어 신호로서 입력된다.
이 신호 전환 회로(40)에 있어서의 스위치가 ON 상태가 되기 직전까지, 전압 제어 발진기(15)로부터 커패시터(CH)에 의해서 공급된 전압에 기초한 발진 신호가 1/N 분주기(16)를 통해 위상 비교 회로(12)에 입력되어 있기 때문에 캐리어 신호와, 1/N 분주기(16)부터의 발진되어 있지 않은 신호 또는 캐리어 신호의 주파수와는 충분히 떨어진 주파수를 갖는 신호의 위상 비교를 행하는 경우와 비교하여, 고속의 위상 동기를 행할 수 있으며, 신속히 동기 신호를 얻을 수 있다.
또한, 커패시터(CH)에는 신호 전환 회로(40)의 스위치가 온 상태가 되기 직전에서의 루프 필터(14)의 출력 전압이 유지되어 있고, 이 유지된 출력 전압이 제어 전압으로서 전압 제어 발진기(15)에 입력되기 때문에 다시 입력되는 유효한 캐리어 신호의 주파수에 의해 가까운 주파수를 갖는 발진 신호를 전압 제어 발진기(15)로부터 얻을 수 있으며, 캐리어 신호의 주파수가 변동한 경우에도, 최소의 위상차에 의한 위상 동기를 로크 동작의 개시 시점으로 할 수 있게 되어, 보다 더 로크업 타임의 단축을 도모할 수 있다.
이상에서 설명한 실시예 3에 따르면, 캐리어 검출기(11)에 의해서, 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에, 로우 레벨을 나타내는 검출 신호가 출력되고, 신호 전환 회로(40)는 이 로우 레벨을 나타내는 검출 신호를 입력함으로써 정상적인 캐리어 신호와 동일한 주파수를 출력시키기 위한 제어 전압을 커패시터(CH)에 유지하고 유지된 제어 전압을 전압 제어 발진기(15)에 입력하며, 검출 신호가 하이 레벨을 나타내는 경우에는 루프 필터(14)의 출력을 전압 제어 발진기(15)에 입력하기 때문에, 캐리어 신호가 없는 경우 또는 유효한 주파수의 범위를 벗어난 캐리어 신호가 입력된 경우에도 위상 비교 회로(12)에 내부 발진 신호를 입력할 수 있어, 이로써 다시 유효한 캐리어 신호를 검출한 경우의 로크 업 타임을 단축할 수 있게 되어, 고속이며 안정적인 위상 동기를 실현할 수 있다.
도 11은 실시예 3에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도이다. 도 10에 도시하는 반도체 집적 회로에 있어서는, 루프 필터(14)의 출력과 커패시터(CH)에 유지된 전압을 전환하여 전압 제어 발진기(15)에 입력하도록 신호 전환 회로(40)를 루프 필터(14)와 전압 제어 발진기(15) 사이에 설치했지만, 도 11에 도시하는 반도체 집적 회로와 같이, 신호 전환 회로(40)를 차지 펌프(13)와 루프 필터(14) 사이에 설치하여, 정상적인 캐리어 신호가 입력된 경우의 차지 펌프(13)로부터 루프 필터(14)에 부여되는 전하를 커패시터(CH)에 축적하여 유지하며, 이 유지된 전하를 루프 필터(14)에 공급하여도 좋다.
이 경우, 신호 전환 회로(40)에서는, 공통 접점(40a)이 루프 필터(14)의 입력 단자에 접속되고, 전환 접점(40b)이 차지 펌프(13)의 출력 단자에 접속된다. 따라서, 신호 전환 회로(40)는 캐리어 검출기(11)로부터 전술한 로우 레벨을 나타내는 검출 신호가 입력되면, 커패시터(CH)로부터 공급되는 전류를 루프 필터(14)에 부여하고, 하이 레벨을 나타내는 검출 신호가 입력되면 차지 펌프(13)로부터 출력되는 전류를 루프 필터(14)에 부여하며, 도 10에 도시하는 반도체 집적 회로와 같이, 로크 업 타임의 단축과 고속이며 안정적인 위상 동기를 달성할 수 있다.
이상에서 설명한 실시예 1∼3에 따른 반도체 집적 회로에 있어서, 신호 전환 회로(10, 30, 40), 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13), 루프 필터(14), 전압 제어 발진기(15) 및 1/N 분주기(16)를 구성요소로 하였지만, 전압 제어 발진기(15)와 루프 필터(14)를 외부 부착 회로로 하여, 외부 부착된 전압 제어 발진기(15)로부터 출력되는 발진 신호를 이 반도체 집적 회로에 귀환 입력함으로써 부귀환 루프를 형성할 수도 있다.
특히, 본 발명에 따른 반도체 집적 회로는 신호 전환 회로(10, 30, 40)과, 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13)로 이루어지는 구성, 또는 이 구성에 루프 필터(14) 또는 전압 제어 발진기(15)를 추가한 구성을 단일칩화(IC화)하여 사용할 수 있다.
도 12는 실시예 1에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도이다. 도 12는 신호 전환 회로(10), 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13) 및 1/N 분주기(16)로 이루어지는 구성을 단일칩화하여 반도체 집적 회로(50)로 하고, 이 반도체 집적 회로(50)에 루프 필터(14)와 전압 제어 발진기(15)가 외부 부착 회로로서 접속된 상태를 나타내고 있고, 그 밖의 구성은 도 1에 도시한 구성과 동일하다.
이와 같이, 반도체 집적 회로(50)에 루프 필터(14)를 포함한 구성이나, 1/N 분주기(16)를 외부 부착 회로로 한 구성 등, 신호 전환 회로(10), 캐리어 검출 회로(11), 위상 비교 회로(12) 및 차지 펌프(13)로 이루어지는 구성 이외를 본 발명에 따른 반도체 집적 회로에 포함시켜 단일칩화할 지의 여부는 설계상 적절하게 변경할 수 있다.
도 13은 실시예 2에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도이다. 도 13은 특히 도 9에 있어서, 신호 전환 회로(30), 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13), 1/N 분주기(16) 및 전압원(31)으로 이루어지는 구성을 단일칩화하여 반도체 집적 회로(60)로 하고, 반도체 집적 회로(60)에, 루프 필터(14)와 전압 제어 발진기(15)가 외부 부착 회로로서 접속된 상태를 나타내고 있다.
이와 같이, 반도체 집적 회로(60)에 루프 필터(14)를 포함한 구성이나, 1/N 분주기(16)를 외부 부착 회로로 한 구성 등, 신호 전환 회로(30), 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13) 및 전압원(31)으로 이루어지는 구성 이외를 본 발명에 따른 반도체 집적 회로에 포함시켜 단일칩화할 지의 여부는 설계상 적절하게 변경할 수 있다.
도 14는 실시예 3에 따른 반도체 집적 회로의 별도의 개략 구성을 나타내는 블록도이다. 도 14는 신호 전환 회로(40), 캐리어 검출 회로(11), 위상 비교 회로(12), 차지 펌프(13) 및 1/N 분주기(16)로 이루어지는 구성을 단일칩화하여 반도체 집적 회로(70)로 하고, 반도체 집적 회로(70)에, 루프 필터(14)와 전압 제어 발진기(15)가 외부 부착 회로로서 접속된 상태를 나타내고 있고, 그 밖의 구성은 도 11에 도시한 구성과 동일하다.
이와 같이, 반도체 집적 회로(70)에 루프 필터(14)를 포함한 구성과, 1/N 분주기(16)를 외부 부착 회로로 한 구성 등, 신호 전환 회로(40), 캐리어 검출 회로(11), 위상 비교 회로(12) 및 차지 펌프(13)로 이루어지는 구성 이외를 본 발명에 따른 반도체 집적 회로에 포함시켜 단일칩화할 지의 여부는 설계상 적절하게 변경 가능하다.
또한, 실시예 1∼3에 따른 반도체 집적 회로는, 휴대 전화, 카폰, 무선 전화 등의 무선 기기, 유선/무선용 모뎀에 있어서의 주파수 동조, 검파 회로, 데이터 재생, 클록 재생 등, 또는 주파수 신시사이저나 모터 속도 제한기 등에 적용되는 PLL 회로로서 기능할 수 있으며, 이들 적용 대상 장치에 따라서 위상 비교 회로(12)를 믹서형 위상 비교기, 디지털 형식 위상 비교기 또는 위상 주파수 비교기로서, 루프 필터(14)를 액티브·루프 필터로서, 전압 제어 발진기(15)를 에미터 결합 멀티 바이블레이터, CMOS 구성의 전압 제어 발진기 또는 연산 증폭기를 이용한 전압 제어 발진기로서, 설계상 적절하게 선택 가능하다.
이상, 설명한 바와 같이, 본 발명에 따르면 소정 신호가 검출되지 않는 경우나 소정의 주파수 범위를 벗어난 입력 신호가 입력된 경우에도 동기 신호(내부 발진 신호)의 발진 출력을 유지하기 위한 신호를 대용하여 전압 제어 발진기에 입력 할 수 있고, 다시 유효한 신호가 입력된 경우에 전압 제어 발진기로부터내부 발진 신호가 출력되지 않은 상태, 즉 귀환 신호가 없는 상태로부터 귀환 루프 동작을 행하는 데 비하여, 고속인 로크 동작을 행할 수 있고, 동기 신호를 신속히 얻을 수 있다.

Claims (7)

  1. 특정 신호에 기초하여 동기 신호를 출력하는 전압 제어 발진기와,
    귀환 신호로서 상기 전압 제어 발진기에 의해 출력된 동기 신호 및 캐리어 신호를 수신하고, 상기 수신된 귀환 신호 및 캐리어 신호의 위상을 비교하여, 그 위상 비교의 결과를 상기 전압 제어 발진기에 나타내는 비교 신호를 출력하는 위상 비교기와,
    상기 캐리어 신호와 기준 클록을 수신하고, 상기 캐리어 신호와 상기 기준 클록을 비교하여, 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있는지의 여부를 나타내는 발진 상태 검출 신호를 생성하는 캐리어 검출기와,
    a) 상기 비교 신호, 상기 전압 제어 발진기의 발진 상태를 유지시킬 수 있는 신호, 및 상기 발진 상태 검출 신호를 수신하고,
    b) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있다고 나타낼 때, 상기 비교 신호를 출력하며,
    c) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있지 않다고 나타낼 때, 상기 전압 제어 발진기의 발진 상태를 유지시킬 수 있는 신호를 출력하는 신호 전환기를 포함하고,
    상기 신호 전환기에 의해 출력된 신호는 상기 특정 신호로서 상기 전압 제어 발진기에 인가되는 것인 반도체 집적 회로.
  2. 제1항에 있어서, 상기 캐리어 검출기는,
    상기 캐리어 신호와 기준 클록을 수신하고, 상기 기준 클록에 기초하여 특정한 시간 주기 동안에 상기 캐리어 신호의 펄스수를 계수하는 펄스 카운터와,
    상기 펄스 카운터에 의해 계수된 펄스수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있는지의 여부를 판정하고, 상기 펄스수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있을 때 상기 캐리어 신호의 주파수가 상기 미리 정해진 주파수 범위 내에 있다는 것을 나타내는 발진 상태 검출 신호를 생성하여 출력하며, 상기 펄스수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있지 않다면 상기 캐리어 신호의 주파수가 상기 미리 정해진 범위 내에 있지 않다고 나타내는 발진 상태 검출 신호를 생성하여 출력하는 펄스 비교 유닛을 포함하는 것인 반도체 집적 회로.
  3. 제1항에 있어서, 상기 캐리어 검출기는,
    상기 캐리어 신호와 기준 신호를 수신하고, 상기 캐리어 신호에 기초하여 특정한 시간 주기 동안 상기 기준 클록의 클록수를 계수하는 클록 카운터와,
    상기 클록 카운터에 의해 계수된 클록수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있는지의 여부를 판정하고, 상기 클록수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있을 때 상기 캐리어 신호의 주파수가 상기 미리 정해진 범위 내에 있임을 나타내는 발진 상태 검출 신호를 생성 출력하며, 상기 클록수가 상기 캐리어 신호의 미리 정해진 주파수 범위 내에 있지 않다면 상기 캐리어 신호의 주파수가 상기 미리 정해진 범위 내에 있지 않음을 나타내는 발진 상태 검출 신호를 생성하여 출력하는 클록 비교 유닛을 포함하는 것인 반도체 집적 회로.
  4. 비교 신호에 기초하여 동기 신호를 출력하는 전압 제어 발진기와,
    귀환 신호로서 상기 전압 제어 발진기에 의해 출력된 동기 신호 및 특정 신호를 수신하고, 상기 수신된 귀환 신호 및 특정 신호의 위상을 비교하며, 그 위상 비교의 결과를 상기 전압 제어 발진기에 나타내는 비교 신호를 출력하는 위상 비교기와,
    상기 캐리어 신호와 제1 기준 클록을 수신하고, 상기 캐리어 신호와 상기 제1 기준 클록을 비교하여, 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있는지의 여부를 나타내는 발진 상태 검출 신호를 생성하는 캐리어 검출기와,
    a) 상기 캐리어 신호, 상기 캐리어 신호의 주파수와 실질적으로 동일하고 일정한 주파수를 갖는 제2 기준 클록, 및 상기 발진 상태 검출 신호를 수신하고,
    b) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있다고 나타낼 때, 상기 캐리어 신호를 상기 특정 신호로서 상기 위상 비교기에 출력하며, 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있지 않다고 나타낼 때, 상기 제2 기준 클록을 상기 특정 신호로서 상기 위상 비교기에 출력하는 신호 전환기를 포함하는 반도체 집적 회로.
  5. 비교 신호에 기초하여 동기 신호를 출력하는 전압 제어 발진기와,
    귀환 신호로서 상기 전압 제어 발진기에 의해 출력된 동기 신호 및 캐리어 신호를 수신하고, 상기 수신된 귀환 신호 및 캐리어 신호의 위상을 비교하여, 그 위상 비교의 결과를 상기 전압 제어 발진기에 나타내는 비교 신호를 출력하는 위상 비교기와,
    상기 캐리어 신호와 제1 기준 클록을 수신하고, 상기 캐리어 신호와 상기 제1 기준 클록을 비교하여, 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있는지의 여부를 나타내는 발진 상태 검출 신호를 생성하는 캐리어 검출기와,
    정전압 또는 정전류를 갖는 신호를 각각 생성하는 정전압원과 정전류원 중 하나와,
    a) 상기 비교 신호, 상기 정전압원과 상기 정전류원 중 하나로부터 출력된 신호, 및 상기 발진 상태 검출 신호를 수신하고,
    b) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있다고 나타낼 때, 상기 비교 신호를 상기 전압 제어 발진기에 출력하며,
    c) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있지 않다고 나타낼 때, 상기 정전압원과 상기 정전류원 중 하나로부터 출력된 신호를 상기 전압 제어 발진기에 출력하는 신호 전환기를 포함하는 반도체 집적 회로.
  6. 비교 신호에 기초하여 동기 신호를 출력하는 전압 제어 발진기와,
    귀환 신호로서 상기 전압 제어 발진기에 의해 출력된 동기 신호 및 캐리어 신호를 수신하고, 상기 수신된 귀환 신호 및 캐리어 신호의 위상을 비교하여, 그 위상 비교의 결과를 상기 전압 제어 발진기에 나타내는 비교 신호를 출력하는 위상 비교기와,
    정상적인 비교 신호를 유지하는 신호 유지 유닛과,
    상기 캐리어 신호와 제1 기준 클록을 수신하고, 상기 캐리어 신호와 상기 제1 기준 클록을 비교하여, 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있는지의 여부를 나타내는 발진 상태 검출 신호를 생성하는 캐리어 검출기와,
    a) 상기 비교 신호, 상기 정상적인 비교 신호, 및 상기 발진 상태 검출 신호를 수신하고,
    b) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있다고 나타낼 때, 상기 비교 신호를 상기 전압 제어 발진기에 출력하고,
    c) 상기 발진 상태 검출 신호로부터 상기 캐리어 신호의 주파수가 미리 정해진 범위 내에 있지 않다고 나타낼 때, 상기 정상적인 비교 신호를 상기 전압 제어 발진기에 출력하는 신호 전환기를 포함하는 반도체 집적 회로.
  7. 제6항에 있어서, 상기 신호 유지 유닛은 커패시터를 포함하는 것인 반도체 집적 회로.
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