JPH06338793A - Ｐｌｌ周波数シンセサイザ回路 - Google Patents
Ｐｌｌ周波数シンセサイザ回路Info
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- JPH06338793A JPH06338793A JP5152987A JP15298793A JPH06338793A JP H06338793 A JPH06338793 A JP H06338793A JP 5152987 A JP5152987 A JP 5152987A JP 15298793 A JP15298793 A JP 15298793A JP H06338793 A JPH06338793 A JP H06338793A
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- frequency synthesizer
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- pll
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Abstract
(57)【要約】
【目的】 それぞれの発振回路部による信号の干渉がな
く、低消費電力で高速な周波数切り替えが可能な多回路
ＰＬＬ周波数シンセサイザ回路を実現する。 【構成】 ２回路ＰＬＬ周波数シンセサイザ回路３０に
おいて、第１のＰＬＬ周波数シンセサイザ回路５０のＶ
ＣＯ３８および第２のＰＬＬ周波数シンセサイザ回路５
１のＶＣＯ３９に、それぞれスタンバイ回路（ＳＴＢ
Ｙ）４０，４１を設け、例えば、ＰＬＬ周波数シンセサ
イザ回路５０使用時にはスタンバイ回路（ＳＴＢＹ）４
０を動作モードにしてＶＣＯ３８のみを動作状態とし、
他方のＰＬＬ周波数シンセサイザ回路５１のスタンバイ
回路（ＳＴＢＹ）４１をスタンバイモードにしてＶＣＯ
３９をスタンバイ状態にすることによってＶＣＯ３９の
発振を止めスプリアスの発生を防止する。また、周波数
切り替え時には、スタンバイ回路（ＳＴＢＹ）４０，４
１によってスタンバイ状態のＶＣＯ３９を動作状態と
し、動作状態のＶＣＯ３８をスタンバイ状態にする。
く、低消費電力で高速な周波数切り替えが可能な多回路
ＰＬＬ周波数シンセサイザ回路を実現する。 【構成】 ２回路ＰＬＬ周波数シンセサイザ回路３０に
おいて、第１のＰＬＬ周波数シンセサイザ回路５０のＶ
ＣＯ３８および第２のＰＬＬ周波数シンセサイザ回路５
１のＶＣＯ３９に、それぞれスタンバイ回路（ＳＴＢ
Ｙ）４０，４１を設け、例えば、ＰＬＬ周波数シンセサ
イザ回路５０使用時にはスタンバイ回路（ＳＴＢＹ）４
０を動作モードにしてＶＣＯ３８のみを動作状態とし、
他方のＰＬＬ周波数シンセサイザ回路５１のスタンバイ
回路（ＳＴＢＹ）４１をスタンバイモードにしてＶＣＯ
３９をスタンバイ状態にすることによってＶＣＯ３９の
発振を止めスプリアスの発生を防止する。また、周波数
切り替え時には、スタンバイ回路（ＳＴＢＹ）４０，４
１によってスタンバイ状態のＶＣＯ３９を動作状態と
し、動作状態のＶＣＯ３８をスタンバイ状態にする。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬ（Phase Locked
Loop）周波数シンセサイザ回路に係り、詳しくは、高
速周波数切り替えを目的とする多回路ＰＬＬ周波数シン
セサイザ回路に関する。
Loop）周波数シンセサイザ回路に係り、詳しくは、高
速周波数切り替えを目的とする多回路ＰＬＬ周波数シン
セサイザ回路に関する。
【０００２】
【従来の技術】ディジタルコードレス電話や携帯電話等
の移動帯通信機器の同調回路用にはＰＬＬ周波数シンセ
サイザ回路が用いられている。
の移動帯通信機器の同調回路用にはＰＬＬ周波数シンセ
サイザ回路が用いられている。
【０００３】図３は、従来のＰＬＬ周波数シンセサイザ
回路の回路構成図である。図３において、ＰＬＬ周波数
シンセサイザ回路１０は、基準信号発振器１１、分周器
１２、位相比較器（ＰＤ）１３、ループフィルタ（ＬＰ
Ｆ）１４、ＶＣＯ（VoltageControlled Oscillator：電
圧制御発振器）１５、比較分周器１６およびＣＰＵ１７
により構成される。
回路の回路構成図である。図３において、ＰＬＬ周波数
シンセサイザ回路１０は、基準信号発振器１１、分周器
１２、位相比較器（ＰＤ）１３、ループフィルタ（ＬＰ
Ｆ）１４、ＶＣＯ（VoltageControlled Oscillator：電
圧制御発振器）１５、比較分周器１６およびＣＰＵ１７
により構成される。
【０００４】上記分周器１２、位相比較器（ＰＤ）１３
および比較分周器１６は、全体としてＰＬＬ回路１８を
構成し、ＣＰＵ１７は、各部に制御信号を出力して所定
のシンセサイザ出力を得るようにＰＬＬ回路１８を制御
する。基準信号発振器１１としては、基準周波数ｆ tcx
o発振器として安定度の高い水晶発振器を用いる。基準
信号発振器１１から基準周波数ｆ tcxoが入力される
と、分周器１２は基準信号発振器１１の基準周波数ｆ t
cxoをＲ分周し、Ｒ分周した基準信号ｆ r（＝ｆ tcxo／
Ｒ）を位相比較器（ＰＤ）１３に出力する。
および比較分周器１６は、全体としてＰＬＬ回路１８を
構成し、ＣＰＵ１７は、各部に制御信号を出力して所定
のシンセサイザ出力を得るようにＰＬＬ回路１８を制御
する。基準信号発振器１１としては、基準周波数ｆ tcx
o発振器として安定度の高い水晶発振器を用いる。基準
信号発振器１１から基準周波数ｆ tcxoが入力される
と、分周器１２は基準信号発振器１１の基準周波数ｆ t
cxoをＲ分周し、Ｒ分周した基準信号ｆ r（＝ｆ tcxo／
Ｒ）を位相比較器（ＰＤ）１３に出力する。
【０００５】位相比較器（ＰＤ）１３は、分周器１２で
Ｒ分周した基準信号ｆ r（＝ｆ tcxo／Ｒ）とＶＣＯ１
５の信号ｆ vcoを比較分周器１６によりＮ分周した比較
信号ｆ r’（＝ｆ vco／Ｎ）とを位相比較し、その誤差
信号をループフィルタ（ＬＰＦ）１４に出力する。ルー
プフィルタ（ＬＰＦ）１４は、入力された誤差信号を積
分して誤差電圧に変換し、この誤差電圧をＶＣＯ１５の
制御端子に加える。ＶＣＯ１５は、これによりｆ r＝ｆ
r’となるように動作しｆ vco＝f r×Ｎの周波数を一
定に保った信号を得るものである。
Ｒ分周した基準信号ｆ r（＝ｆ tcxo／Ｒ）とＶＣＯ１
５の信号ｆ vcoを比較分周器１６によりＮ分周した比較
信号ｆ r’（＝ｆ vco／Ｎ）とを位相比較し、その誤差
信号をループフィルタ（ＬＰＦ）１４に出力する。ルー
プフィルタ（ＬＰＦ）１４は、入力された誤差信号を積
分して誤差電圧に変換し、この誤差電圧をＶＣＯ１５の
制御端子に加える。ＶＣＯ１５は、これによりｆ r＝ｆ
r’となるように動作しｆ vco＝f r×Ｎの周波数を一
定に保った信号を得るものである。
【０００６】一方、周波数切り替え高速化の一つに、図
４に示すような多回路化したＰＬＬ周波数シンセサイザ
回路がある。図４は、多回路化のうち２回路としたＰＬ
Ｌ周波数シンセサイザ回路の例である。図４において、
多回路化ＰＬＬ周波数シンセサイザ回路２０は、基準信
号発振器２１、ＰＬＬ回路２２，２３、ＶＣＯ２４，２
５、出力選択スイッチ（ＳＷ）２６、ＣＰＵ２７により
構成される。上記ＰＬＬ回路２２，２３は、図３に示し
たＰＬＬ回路１８と同様な回路構成となっている。
４に示すような多回路化したＰＬＬ周波数シンセサイザ
回路がある。図４は、多回路化のうち２回路としたＰＬ
Ｌ周波数シンセサイザ回路の例である。図４において、
多回路化ＰＬＬ周波数シンセサイザ回路２０は、基準信
号発振器２１、ＰＬＬ回路２２，２３、ＶＣＯ２４，２
５、出力選択スイッチ（ＳＷ）２６、ＣＰＵ２７により
構成される。上記ＰＬＬ回路２２，２３は、図３に示し
たＰＬＬ回路１８と同様な回路構成となっている。
【０００７】上記基準信号発振器２１、ＰＬＬ回路２
２、ＶＣＯ２４、出力選択スイッチ（ＳＷ）２６および
ＣＰＵ２７は、全体として第１のＰＬＬ周波数シンセサ
イザ回路２８を、また、基準信号発振器２１、ＰＬＬ回
路２３、ＶＣＯ２５、出力選択スイッチ（ＳＷ）２６お
よびＣＰＵ２７は、全体として第２のＰＬＬ周波数シン
セサイザ回路２９を構成し、第１のＰＬＬ周波数シンセ
サイザ回路２８の出力および第２のＰＬＬ周波数シンセ
サイザ回路２９の出力は、ＣＰＵ２７からの切り替え制
御信号を受けた出力選択スイッチ（ＳＷ）２６によって
高速に切り替えられる。これにより２つのＰＬＬ周波数
シンセサイザ回路２８、２９の出力が高速で切り替えら
れ、異なる周波数で周波数を一定に保った信号を得るこ
とができる。
２、ＶＣＯ２４、出力選択スイッチ（ＳＷ）２６および
ＣＰＵ２７は、全体として第１のＰＬＬ周波数シンセサ
イザ回路２８を、また、基準信号発振器２１、ＰＬＬ回
路２３、ＶＣＯ２５、出力選択スイッチ（ＳＷ）２６お
よびＣＰＵ２７は、全体として第２のＰＬＬ周波数シン
セサイザ回路２９を構成し、第１のＰＬＬ周波数シンセ
サイザ回路２８の出力および第２のＰＬＬ周波数シンセ
サイザ回路２９の出力は、ＣＰＵ２７からの切り替え制
御信号を受けた出力選択スイッチ（ＳＷ）２６によって
高速に切り替えられる。これにより２つのＰＬＬ周波数
シンセサイザ回路２８、２９の出力が高速で切り替えら
れ、異なる周波数で周波数を一定に保った信号を得るこ
とができる。
【０００８】
【発明が解決しようとする課題】しかしながらこのよう
な従来の多回路化したＰＬＬ周波数シンセサイザ回路に
あっては、多回路化したことによってそれぞれのＰＬＬ
周波数シンセサイザ回路の発振回路による信号の干渉が
増えスプリアス（干渉ノイズ）が発生したり消費電流が
増大してしまうという問題点があった。信号の干渉を防
ぐためには、それぞれの発振回路部等をシールドする、
あるいは個々のシンセサイザの間隔を十分に設ける等の
対策が必要になる。また、多回路化したことによる消費
電流の増大に対しては、使用していない方のＶＣＯへの
電源供給を止める等の方法があるが、ＶＣＯへの電源供
給を止める等の方法をとると再起動時の発振までの時間
がかかったり周波数が安定となるまでの時間がかかると
いう欠点がある。
な従来の多回路化したＰＬＬ周波数シンセサイザ回路に
あっては、多回路化したことによってそれぞれのＰＬＬ
周波数シンセサイザ回路の発振回路による信号の干渉が
増えスプリアス（干渉ノイズ）が発生したり消費電流が
増大してしまうという問題点があった。信号の干渉を防
ぐためには、それぞれの発振回路部等をシールドする、
あるいは個々のシンセサイザの間隔を十分に設ける等の
対策が必要になる。また、多回路化したことによる消費
電流の増大に対しては、使用していない方のＶＣＯへの
電源供給を止める等の方法があるが、ＶＣＯへの電源供
給を止める等の方法をとると再起動時の発振までの時間
がかかったり周波数が安定となるまでの時間がかかると
いう欠点がある。
【０００９】そこで本発明は、それぞれの発振回路部に
よる信号の干渉がなく、低消費電力で高速な周波数切り
替えが可能な多回路ＰＬＬ周波数シンセサイザ回路を提
供することを目的としている。
よる信号の干渉がなく、低消費電力で高速な周波数切り
替えが可能な多回路ＰＬＬ周波数シンセサイザ回路を提
供することを目的としている。
【００１０】
【課題を解決するための手段】上記目的達成のため、本
発明によるＰＬＬ周波数シンセサイザ回路は、基準信号
発振器から出力された基準周波数と電圧制御発振器から
出力された信号周波数を分周した信号とを位相比較器で
位相比較し、位相誤差をループフィルタにより電圧値に
して電圧制御発振器に帰還させ、電圧制御発振器の出力
の信号周波数を一定にするＰＬＬ周波数シンセサイザ回
路を２回路以上備えるとともに、前記２回路以上のＰＬ
Ｌ周波数シンセサイザ回路の出力を選択する選択手段を
備えたＰＬＬ周波数シンセサイザ回路であって、前記選
択手段により選択された前記ＰＬＬ周波数シンセサイザ
回路の電圧制御発振器は、該電圧制御発振器が再起動時
発振する時間を短縮させるスタンバイ回路を具備してい
る。
発明によるＰＬＬ周波数シンセサイザ回路は、基準信号
発振器から出力された基準周波数と電圧制御発振器から
出力された信号周波数を分周した信号とを位相比較器で
位相比較し、位相誤差をループフィルタにより電圧値に
して電圧制御発振器に帰還させ、電圧制御発振器の出力
の信号周波数を一定にするＰＬＬ周波数シンセサイザ回
路を２回路以上備えるとともに、前記２回路以上のＰＬ
Ｌ周波数シンセサイザ回路の出力を選択する選択手段を
備えたＰＬＬ周波数シンセサイザ回路であって、前記選
択手段により選択された前記ＰＬＬ周波数シンセサイザ
回路の電圧制御発振器は、該電圧制御発振器が再起動時
発振する時間を短縮させるスタンバイ回路を具備してい
る。
【００１１】前記スタンバイ回路は、例えば請求項２に
記載されているように、前記電圧制御発振器の内部のコ
ンデンサを予め充電しておくことにより該コンデンサの
充電時間を除去して再起動時発振までの時間を短縮する
ものであってもよい。
記載されているように、前記電圧制御発振器の内部のコ
ンデンサを予め充電しておくことにより該コンデンサの
充電時間を除去して再起動時発振までの時間を短縮する
ものであってもよい。
【００１２】前記スタンバイ回路は、例えば請求項３に
記載されているように、前記電圧制御発振器を動作状態
にする動作モードと、該電圧制御発振器が再起動時発振
する時間を短縮させるスタンバイ状態にするスタンバイ
モードを有するものであってもよい。
記載されているように、前記電圧制御発振器を動作状態
にする動作モードと、該電圧制御発振器が再起動時発振
する時間を短縮させるスタンバイ状態にするスタンバイ
モードを有するものであってもよい。
【００１３】また、好ましい態様として、前記スタンバ
イ回路は、例えば請求項４に記載されているように、前
記電圧制御発振器を動作状態にする動作モードと、該電
圧制御発振器が再起動時発振する時間を短縮させるスタ
ンバイ状態にするスタンバイモードを有し、該動作モー
ドとスタンバイモードとを前記２回路以上のＰＬＬ周波
数シンセサイザ回路の出力周波数の切り替えに対応させ
て切り替えるようにしてもよい。
イ回路は、例えば請求項４に記載されているように、前
記電圧制御発振器を動作状態にする動作モードと、該電
圧制御発振器が再起動時発振する時間を短縮させるスタ
ンバイ状態にするスタンバイモードを有し、該動作モー
ドとスタンバイモードとを前記２回路以上のＰＬＬ周波
数シンセサイザ回路の出力周波数の切り替えに対応させ
て切り替えるようにしてもよい。
【００１４】また、前記スタンバイ回路は、例えば請求
項５に記載されているように、前記電圧制御発振器を動
作状態にする動作モードと、該電圧制御発振器が再起動
時発振する時間を短縮させるスタンバイ状態にするスタ
ンバイモードを有し、第１のＰＬＬ周波数シンセサイザ
回路の使用時には第１のＰＬＬ周波数シンセサイザ回路
のスタンバイ回路を動作モードにして電圧制御発振器を
動作状態とするとともに、第２のＰＬＬ周波数シンセサ
イザ回路のスタンバイ回路をスタンバイモードにして電
圧制御発振器の発振を停止するようにしてもよい。
項５に記載されているように、前記電圧制御発振器を動
作状態にする動作モードと、該電圧制御発振器が再起動
時発振する時間を短縮させるスタンバイ状態にするスタ
ンバイモードを有し、第１のＰＬＬ周波数シンセサイザ
回路の使用時には第１のＰＬＬ周波数シンセサイザ回路
のスタンバイ回路を動作モードにして電圧制御発振器を
動作状態とするとともに、第２のＰＬＬ周波数シンセサ
イザ回路のスタンバイ回路をスタンバイモードにして電
圧制御発振器の発振を停止するようにしてもよい。
【００１５】
【作用】本発明では、ＰＬＬ周波数シンセサイザ回路が
２回路以上備えて構成され、２回路以上のＰＬＬ周波数
シンセサイザ回路の出力を選択的に切り替えられる。さ
らに、電圧制御発振器が再起動時発振する時間を短縮さ
せるスタンバイ回路が設けられている。この状態で、定
常状態では、第１のＰＬＬ周波数シンセサイザ回路の使
用時には第１のＰＬＬ周波数シンセサイザ回路のスタン
バイ回路が動作モードにされて電圧制御発振器が動作状
態となり、第２のＰＬＬ周波数シンセサイザ回路のスタ
ンバイ回路はスタンバイモードにされて電圧制御発振器
の発振は停止される。また、周波数の切り替え時では、
２回路以上のＰＬＬ周波数シンセサイザ回路の出力周波
数の切り替えに対応させて動作モードとスタンバイモー
ドとが切り替えられる。
２回路以上備えて構成され、２回路以上のＰＬＬ周波数
シンセサイザ回路の出力を選択的に切り替えられる。さ
らに、電圧制御発振器が再起動時発振する時間を短縮さ
せるスタンバイ回路が設けられている。この状態で、定
常状態では、第１のＰＬＬ周波数シンセサイザ回路の使
用時には第１のＰＬＬ周波数シンセサイザ回路のスタン
バイ回路が動作モードにされて電圧制御発振器が動作状
態となり、第２のＰＬＬ周波数シンセサイザ回路のスタ
ンバイ回路はスタンバイモードにされて電圧制御発振器
の発振は停止される。また、周波数の切り替え時では、
２回路以上のＰＬＬ周波数シンセサイザ回路の出力周波
数の切り替えに対応させて動作モードとスタンバイモー
ドとが切り替えられる。
【００１６】したがって、それぞれの発振回路部による
信号の干渉がなく、低消費電力で高速な周波数切り替え
が可能な多回路ＰＬＬ周波数シンセサイザ回路が実現で
きる。
信号の干渉がなく、低消費電力で高速な周波数切り替え
が可能な多回路ＰＬＬ周波数シンセサイザ回路が実現で
きる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。図１および図２は本発明に係るＰＬＬ周波
数シンセサイザ回路の一実施例を示す図であり、本実施
例は２回路ＰＬＬ周波数シンセサイザ回路に適用した例
である。まず、構成を説明する。図１は２回路ＰＬＬ周
波数シンセサイザ回路の構成図である。図１において、
２回路ＰＬＬ周波数シンセサイザ回路３０は、基準信号
発振器３１、ＰＬＬ回路（ＰＬＬ周波数シンセサイザ回
路）３２，３３、ループフィルタ１（ＬＰＦ１）３４，
３５、ループフィルタ２（ＬＰＦ２）３６，３７、ＶＣ
Ｏ（電圧制御発振器）３８，３９、スタンバイ回路（Ｓ
ＴＢＹ）４０，４１、出力選択スイッチ（ＳＷ）４２、
ＣＰＵ４３により構成される。
て説明する。図１および図２は本発明に係るＰＬＬ周波
数シンセサイザ回路の一実施例を示す図であり、本実施
例は２回路ＰＬＬ周波数シンセサイザ回路に適用した例
である。まず、構成を説明する。図１は２回路ＰＬＬ周
波数シンセサイザ回路の構成図である。図１において、
２回路ＰＬＬ周波数シンセサイザ回路３０は、基準信号
発振器３１、ＰＬＬ回路（ＰＬＬ周波数シンセサイザ回
路）３２，３３、ループフィルタ１（ＬＰＦ１）３４，
３５、ループフィルタ２（ＬＰＦ２）３６，３７、ＶＣ
Ｏ（電圧制御発振器）３８，３９、スタンバイ回路（Ｓ
ＴＢＹ）４０，４１、出力選択スイッチ（ＳＷ）４２、
ＣＰＵ４３により構成される。
【００１８】また、上記ＰＬＬ回路３２，３３は、分周
器４４，４５、位相比較器（ＰＤ）４６，４７、切替回
路（切替手段）４８，４９および比較分周器５０，５１
により構成される。基準信号発振器３１としては、基準
周波数ｆ tcxo発振器として安定度の高い水晶発振器を
用いる。
器４４，４５、位相比較器（ＰＤ）４６，４７、切替回
路（切替手段）４８，４９および比較分周器５０，５１
により構成される。基準信号発振器３１としては、基準
周波数ｆ tcxo発振器として安定度の高い水晶発振器を
用いる。
【００１９】分周器４４，４５は、基準信号発振器３１
の基準周波数ｆ tcxoをＲ分周し、Ｒ分周した基準信号
ｆ r（＝ｆ tcxo／Ｒ）を位相比較器（ＰＤ）４６，４
７に出力する。位相比較器（ＰＤ）４６，４７は、分周
器４４，４５でＲ分周した基準信号ｆr（＝ｆ tcxo／
Ｒ）とＶＣＯ３８，３９の信号ｆ vcoを比較分周器５
０，５１によりＮ分周した比較信号ｆ r’（＝ｆ vco／
Ｎ）とを位相比較し、その誤差信号を切替回路４８，４
９に出力する。比較分周器５０，５１は、ＶＣＯ３８，
３９からの出力信号ｆ vcoをＮ分周し、比較信号ｆ r’
（＝ｆ vco／Ｎ）として位相比較器（ＰＤ）４６，４７
に帰還させる。この分周比Ｎを変えることによりシンセ
サイザの周波数が選定される。切替回路４８，４９は、
比較分周器５０，５１からの誤差信号を、スプリアス除
去用のループフィルタ１（ＬＰＦ１）３４，３５、また
はループフィルタ２（ＬＰＦ２）３６，３７に切り替え
て出力する。
の基準周波数ｆ tcxoをＲ分周し、Ｒ分周した基準信号
ｆ r（＝ｆ tcxo／Ｒ）を位相比較器（ＰＤ）４６，４
７に出力する。位相比較器（ＰＤ）４６，４７は、分周
器４４，４５でＲ分周した基準信号ｆr（＝ｆ tcxo／
Ｒ）とＶＣＯ３８，３９の信号ｆ vcoを比較分周器５
０，５１によりＮ分周した比較信号ｆ r’（＝ｆ vco／
Ｎ）とを位相比較し、その誤差信号を切替回路４８，４
９に出力する。比較分周器５０，５１は、ＶＣＯ３８，
３９からの出力信号ｆ vcoをＮ分周し、比較信号ｆ r’
（＝ｆ vco／Ｎ）として位相比較器（ＰＤ）４６，４７
に帰還させる。この分周比Ｎを変えることによりシンセ
サイザの周波数が選定される。切替回路４８，４９は、
比較分周器５０，５１からの誤差信号を、スプリアス除
去用のループフィルタ１（ＬＰＦ１）３４，３５、また
はループフィルタ２（ＬＰＦ２）３６，３７に切り替え
て出力する。
【００２０】ループフィルタ１（ＬＰＦ１）３４，３５
は、本来のループフィルタ２（ＬＰＦ２）３６，３７と
は別に、スプリアス除去用に設けられたフィルタであ
り、フィルタの時定数を長く設定して干渉によるスプリ
アスの発生を防止する。但し、応答特性は低下するの
で、切替回路４８，４９によってループフィルタ１（Ｌ
ＰＦ１）３４，３５、またはループフィルタ２（ＬＰＦ
２）３６，３７を切り替えて使用する。ループフィルタ
２（ＬＰＦ２）３６，３７は、ローパスフィルタから構
成され、位相比較器（ＰＤ）４６，４７からの誤差信号
を積分して高域成分を除去して誤差電圧に変換し、この
誤差電圧をＶＣＯ３８，３９の制御端子に加える。
は、本来のループフィルタ２（ＬＰＦ２）３６，３７と
は別に、スプリアス除去用に設けられたフィルタであ
り、フィルタの時定数を長く設定して干渉によるスプリ
アスの発生を防止する。但し、応答特性は低下するの
で、切替回路４８，４９によってループフィルタ１（Ｌ
ＰＦ１）３４，３５、またはループフィルタ２（ＬＰＦ
２）３６，３７を切り替えて使用する。ループフィルタ
２（ＬＰＦ２）３６，３７は、ローパスフィルタから構
成され、位相比較器（ＰＤ）４６，４７からの誤差信号
を積分して高域成分を除去して誤差電圧に変換し、この
誤差電圧をＶＣＯ３８，３９の制御端子に加える。
【００２１】ＶＣＯ３８，３９は、ループフィルタ２
（ＬＰＦ２）３６，３７からの誤差電圧によりｆ r＝ｆ
r’となるように動作しｆ vco＝f r／Ｎの周波数を一
定に保った周波数信号を出力する。スタンバイ回路（Ｓ
ＴＢＹ）４０，４１は、ＶＣＯ３８，３９の高速立ち上
げを可能にする回路であり、ＣＰＵ２７からの制御信号
により制御される。図２により後述する。
（ＬＰＦ２）３６，３７からの誤差電圧によりｆ r＝ｆ
r’となるように動作しｆ vco＝f r／Ｎの周波数を一
定に保った周波数信号を出力する。スタンバイ回路（Ｓ
ＴＢＹ）４０，４１は、ＶＣＯ３８，３９の高速立ち上
げを可能にする回路であり、ＣＰＵ２７からの制御信号
により制御される。図２により後述する。
【００２２】出力選択スイッチ（ＳＷ）４２は、ＣＰＵ
２７からの切り替え制御信号によりＶＣＯ３８，３９の
出力を高速に切り替え、異なる周波数で周波数を一定に
保った信号を得ることができる。ＣＰＵ４３は、各部に
制御信号を出力して所定のシンセサイザ出力を得るよう
にＰＬＬ回路３２，３３、スタンバイ回路（ＳＴＢＹ）
４０，４１および出力選択スイッチ（ＳＷ）４２を制御
する。
２７からの切り替え制御信号によりＶＣＯ３８，３９の
出力を高速に切り替え、異なる周波数で周波数を一定に
保った信号を得ることができる。ＣＰＵ４３は、各部に
制御信号を出力して所定のシンセサイザ出力を得るよう
にＰＬＬ回路３２，３３、スタンバイ回路（ＳＴＢＹ）
４０，４１および出力選択スイッチ（ＳＷ）４２を制御
する。
【００２３】上記基準信号発振器３１、ＰＬＬ回路３
２、ループフィルタ１（ＬＰＦ１）３４、ループフィル
タ２（ＬＰＦ２）３６、ＶＣＯ３８、スタンバイ回路
（ＳＴＢＹ）４０、出力選択スイッチ（ＳＷ）４２およ
びＣＰＵ４３は、全体として第１のＰＬＬ周波数シンセ
サイザ回路５２を構成し、また、基準信号発振器３１、
ＰＬＬ回路３３、ループフィルタ１（ＬＰＦ１）３５、
ループフィルタ２（ＬＰＦ２）３７、ＶＣＯ３９、スタ
ンバイ回路（ＳＴＢＹ）４１、出力選択スイッチ（Ｓ
Ｗ）４２およびＣＰＵ４３は、全体として第２のＰＬＬ
周波数シンセサイザ回路５３を構成する。
２、ループフィルタ１（ＬＰＦ１）３４、ループフィル
タ２（ＬＰＦ２）３６、ＶＣＯ３８、スタンバイ回路
（ＳＴＢＹ）４０、出力選択スイッチ（ＳＷ）４２およ
びＣＰＵ４３は、全体として第１のＰＬＬ周波数シンセ
サイザ回路５２を構成し、また、基準信号発振器３１、
ＰＬＬ回路３３、ループフィルタ１（ＬＰＦ１）３５、
ループフィルタ２（ＬＰＦ２）３７、ＶＣＯ３９、スタ
ンバイ回路（ＳＴＢＹ）４１、出力選択スイッチ（Ｓ
Ｗ）４２およびＣＰＵ４３は、全体として第２のＰＬＬ
周波数シンセサイザ回路５３を構成する。
【００２４】図２は、上記スタンバイ回路（ＳＴＢＹ）
４０，４１の機能を説明するための図である。前述した
ように、多回路化したことによる消費電流の増大に対し
ては、使用していない方のＶＣＯへの電源供給を止める
等の方法があるが、この方法をとると再起動時の発振ま
での時間がかかったり周波数が安定となるまでの時間が
かかるという欠点があった。その理由は、ＶＣＯの内部
にノイズ除去用のコンデンサが存在しており、ＶＣＯへ
の電源供給停止後、再起動時発振する場合にはこのコン
デンサを充電する必要がある。したがって、コンデンサ
の充電時間のために再起動時の発振までの時間がかかる
ことになる。
４０，４１の機能を説明するための図である。前述した
ように、多回路化したことによる消費電流の増大に対し
ては、使用していない方のＶＣＯへの電源供給を止める
等の方法があるが、この方法をとると再起動時の発振ま
での時間がかかったり周波数が安定となるまでの時間が
かかるという欠点があった。その理由は、ＶＣＯの内部
にノイズ除去用のコンデンサが存在しており、ＶＣＯへ
の電源供給停止後、再起動時発振する場合にはこのコン
デンサを充電する必要がある。したがって、コンデンサ
の充電時間のために再起動時の発振までの時間がかかる
ことになる。
【００２５】そこで本実施例では、上記ＶＣＯ３８，３
９内部のノイズ除去用コンデンサを予め充電しておくス
タンバイ回路（ＳＴＢＹ）４０，４１を設け、スタンバ
イ回路（ＳＴＢＹ）４０，４１をＣＰＵ２７からの制御
信号により制御することによって、ＶＣＯ３８，３９の
高速立ち上げを可能にする。この場合、スタンバイ回路
（ＳＴＢＹ）４０，４１は、ＶＣＯ３８，３９を動作状
態にする動作モードと、ＶＣＯ３８，３９が再起動時発
振する時間を短縮させるスタンバイ状態にするスタンバ
イモードを有し、これら動作モードとスタンバイモード
とをＰＬＬ周波数シンセサイザ回路５２，５３の出力周
波数の切り替えに対応させて切り替える。
９内部のノイズ除去用コンデンサを予め充電しておくス
タンバイ回路（ＳＴＢＹ）４０，４１を設け、スタンバ
イ回路（ＳＴＢＹ）４０，４１をＣＰＵ２７からの制御
信号により制御することによって、ＶＣＯ３８，３９の
高速立ち上げを可能にする。この場合、スタンバイ回路
（ＳＴＢＹ）４０，４１は、ＶＣＯ３８，３９を動作状
態にする動作モードと、ＶＣＯ３８，３９が再起動時発
振する時間を短縮させるスタンバイ状態にするスタンバ
イモードを有し、これら動作モードとスタンバイモード
とをＰＬＬ周波数シンセサイザ回路５２，５３の出力周
波数の切り替えに対応させて切り替える。
【００２６】次に、作用を説明する。本実施例の２回路
ＰＬＬ周波数シンセサイザ回路３０は、以下に述べる
（１）定常状態と（２）周波数切り替え時の状態とを繰
り返し動作する。 （１）定常状態 一方のＰＬＬ周波数シンセサイザ回路（例えば、第１の
ＰＬＬ周波数シンセサイザ回路５２）が動作時、その第
１のＰＬＬ周波数シンセサイザ回路５２のスタンバイ回
路（ＳＴＢＹ）４０は動作モードとなって、ＶＣＯ３８
は動作しており、ＰＬＬ回路３２によってＶＣＯ３８の
出力が所定周波数にロックされ、出力選択スイッチ（Ｓ
Ｗ）４２はＶＣＯ３８からの周波数信号を出力するよう
に動作している。
ＰＬＬ周波数シンセサイザ回路３０は、以下に述べる
（１）定常状態と（２）周波数切り替え時の状態とを繰
り返し動作する。 （１）定常状態 一方のＰＬＬ周波数シンセサイザ回路（例えば、第１の
ＰＬＬ周波数シンセサイザ回路５２）が動作時、その第
１のＰＬＬ周波数シンセサイザ回路５２のスタンバイ回
路（ＳＴＢＹ）４０は動作モードとなって、ＶＣＯ３８
は動作しており、ＰＬＬ回路３２によってＶＣＯ３８の
出力が所定周波数にロックされ、出力選択スイッチ（Ｓ
Ｗ）４２はＶＣＯ３８からの周波数信号を出力するよう
に動作している。
【００２７】ＰＬＬがかかっている状態を具体的に説明
すると、分周器４４が基準信号発振器３１の基準周波数
ｆ tcxoをＲ分周し、Ｒ分周した基準信号ｆ r（＝ｆ tc
xo／Ｒ）を位相比較器（ＰＤ）４６に出力する。位相比
較器（ＰＤ）４６は、分周器４４でＲ分周した基準信号
ｆ r（＝ｆ tcxo／Ｒ）とＶＣＯ３８の信号ｆ vcoを比
較分周器５０によりＮ分周した比較信号ｆ r’（＝ｆ v
co／Ｎ）とを位相比較し、その誤差信号をループフィル
タ２（ＬＰＦ２）３６に出力する。ループフィルタ２
（ＬＰＦ２）３６は、入力された誤差信号を積分して誤
差電圧に変換し、この誤差電圧をＶＣＯ３８の制御端子
に加える。ＶＣＯ３８は、これによりｆ r＝ｆ r’とな
るように動作しｆ vco＝f r×Ｎの周波数を一定に保っ
た信号を得る。
すると、分周器４４が基準信号発振器３１の基準周波数
ｆ tcxoをＲ分周し、Ｒ分周した基準信号ｆ r（＝ｆ tc
xo／Ｒ）を位相比較器（ＰＤ）４６に出力する。位相比
較器（ＰＤ）４６は、分周器４４でＲ分周した基準信号
ｆ r（＝ｆ tcxo／Ｒ）とＶＣＯ３８の信号ｆ vcoを比
較分周器５０によりＮ分周した比較信号ｆ r’（＝ｆ v
co／Ｎ）とを位相比較し、その誤差信号をループフィル
タ２（ＬＰＦ２）３６に出力する。ループフィルタ２
（ＬＰＦ２）３６は、入力された誤差信号を積分して誤
差電圧に変換し、この誤差電圧をＶＣＯ３８の制御端子
に加える。ＶＣＯ３８は、これによりｆ r＝ｆ r’とな
るように動作しｆ vco＝f r×Ｎの周波数を一定に保っ
た信号を得る。
【００２８】そのとき、他方のＰＬＬ周波数シンセサイ
ザ回路（この場合は、第２のＰＬＬ周波数シンセサイザ
回路５３）のスタンバイ回路（ＳＴＢＹ）４１はスタン
バイモードとなって、ＶＣＯ３９はスタンバイ状態にあ
る。ＶＣＯ３９がスタンバイ状態にあるため、ＶＣＯ３
９に基づく発振は起こらず、それぞれの発振回路部によ
る信号の干渉によるスプリアスは発生しない。
ザ回路（この場合は、第２のＰＬＬ周波数シンセサイザ
回路５３）のスタンバイ回路（ＳＴＢＹ）４１はスタン
バイモードとなって、ＶＣＯ３９はスタンバイ状態にあ
る。ＶＣＯ３９がスタンバイ状態にあるため、ＶＣＯ３
９に基づく発振は起こらず、それぞれの発振回路部によ
る信号の干渉によるスプリアスは発生しない。
【００２９】（２）周波数切り替え時 スタンバイ状態にあるＰＬＬ周波数シンセサイザ回路
（この場合は、第２のＰＬＬ周波数シンセサイザ回路５
３）のＰＬＬ動作に切り替える周波数に応じたカウンタ
の値をセットする。また、スタンバイ状態のＶＣＯ３９
は動作状態とし、動作状態のＶＣＯ３８はスタンバイ状
態にして出力選択スイッチ（ＳＷ）４２を切り替える。
このとき、ＶＣＯ３９に設けられたスタンバイ回路（Ｓ
ＴＢＹ）４１によってＶＣＯ３９内部のノイズ除去用コ
ンデンサは予め充電されているのでＶＣＯ３９は高速で
起動し、さらに、応答初期は切替回路４９によってルー
プフィルタ１（ＬＰＦ１）３５を、ループフィルタ２
（ＬＰＦ２）３７に切り替えてループフィルタの時定数
を下げ高速に発振周波数を合わせるように動作する。応
答初期にループフィルタの時定数を下げることによって
スプリアスが発生しやすくなるが、応答初期はスプリア
スの発生については無視し、応答特性を重視するように
する。
（この場合は、第２のＰＬＬ周波数シンセサイザ回路５
３）のＰＬＬ動作に切り替える周波数に応じたカウンタ
の値をセットする。また、スタンバイ状態のＶＣＯ３９
は動作状態とし、動作状態のＶＣＯ３８はスタンバイ状
態にして出力選択スイッチ（ＳＷ）４２を切り替える。
このとき、ＶＣＯ３９に設けられたスタンバイ回路（Ｓ
ＴＢＹ）４１によってＶＣＯ３９内部のノイズ除去用コ
ンデンサは予め充電されているのでＶＣＯ３９は高速で
起動し、さらに、応答初期は切替回路４９によってルー
プフィルタ１（ＬＰＦ１）３５を、ループフィルタ２
（ＬＰＦ２）３７に切り替えてループフィルタの時定数
を下げ高速に発振周波数を合わせるように動作する。応
答初期にループフィルタの時定数を下げることによって
スプリアスが発生しやすくなるが、応答初期はスプリア
スの発生については無視し、応答特性を重視するように
する。
【００３０】以上、第１のＰＬＬ周波数シンセサイザ回
路５２が動作時で、第２のＰＬＬ周波数シンセサイザ回
路５３がのスタンバイ回路（ＳＴＢＹ）４１がスタンバ
イモードとなっている定常状態から、周波数切り替えを
行なう動作を示したが、逆の場合も全く同様である。
路５２が動作時で、第２のＰＬＬ周波数シンセサイザ回
路５３がのスタンバイ回路（ＳＴＢＹ）４１がスタンバ
イモードとなっている定常状態から、周波数切り替えを
行なう動作を示したが、逆の場合も全く同様である。
【００３１】このように本実施例では、２回路ＰＬＬ周
波数シンセサイザ回路３０において、第１のＰＬＬ周波
数シンセサイザ回路５２のＶＣＯ３８および第２のＰＬ
Ｌ周波数シンセサイザ回路５３のＶＣＯ３９に、それぞ
れスタンバイ回路（ＳＴＢＹ）４０，４１を設け、例え
ば、ＰＬＬ周波数シンセサイザ回路５２使用時にはスタ
ンバイ回路（ＳＴＢＹ）４０を動作モードにしてＶＣＯ
３８のみを動作状態とし、他方のＰＬＬ周波数シンセサ
イザ回路５３のスタンバイ回路（ＳＴＢＹ）４１をスタ
ンバイモードにしてＶＣＯ３９をスタンバイ状態にする
ことによってＶＣＯ３９の発振を止め、信号の干渉によ
るスプリアスの発生を防止する。また、周波数切り替え
時には、スタンバイ回路（ＳＴＢＹ）４０，４１によっ
てスタンバイ状態のＶＣＯ３９を動作状態とし、動作状
態のＶＣＯ３８をスタンバイ状態にする。これによって
ＶＣＯ３９を高速で起動させることができ、高速周波数
切り替えが実現できる。
波数シンセサイザ回路３０において、第１のＰＬＬ周波
数シンセサイザ回路５２のＶＣＯ３８および第２のＰＬ
Ｌ周波数シンセサイザ回路５３のＶＣＯ３９に、それぞ
れスタンバイ回路（ＳＴＢＹ）４０，４１を設け、例え
ば、ＰＬＬ周波数シンセサイザ回路５２使用時にはスタ
ンバイ回路（ＳＴＢＹ）４０を動作モードにしてＶＣＯ
３８のみを動作状態とし、他方のＰＬＬ周波数シンセサ
イザ回路５３のスタンバイ回路（ＳＴＢＹ）４１をスタ
ンバイモードにしてＶＣＯ３９をスタンバイ状態にする
ことによってＶＣＯ３９の発振を止め、信号の干渉によ
るスプリアスの発生を防止する。また、周波数切り替え
時には、スタンバイ回路（ＳＴＢＹ）４０，４１によっ
てスタンバイ状態のＶＣＯ３９を動作状態とし、動作状
態のＶＣＯ３８をスタンバイ状態にする。これによって
ＶＣＯ３９を高速で起動させることができ、高速周波数
切り替えが実現できる。
【００３２】さらに、切替回路４８，４９によりスプリ
アス除去用のループフィルタ１（ＬＰＦ１）３４，３５
とループフィルタ２（ＬＰＦ２）３６，３７とを切り替
えて使用することにより、スプリアスの発生防止と応答
特性の両立を図ることができる。
アス除去用のループフィルタ１（ＬＰＦ１）３４，３５
とループフィルタ２（ＬＰＦ２）３６，３７とを切り替
えて使用することにより、スプリアスの発生防止と応答
特性の両立を図ることができる。
【００３３】なお、本実施例では、多回路化ＰＬＬ周波
数シンセサイザ回路として２回路ＰＬＬ周波数シンセサ
イザ回路に適用した例であるが、ＰＬＬ周波数シンセサ
イザ回路が多回路化されたものであればどのような構成
のものでもよく、各部材の種類・個数、制御方法等は、
どのようなものでもよいことは言うまでもない。
数シンセサイザ回路として２回路ＰＬＬ周波数シンセサ
イザ回路に適用した例であるが、ＰＬＬ周波数シンセサ
イザ回路が多回路化されたものであればどのような構成
のものでもよく、各部材の種類・個数、制御方法等は、
どのようなものでもよいことは言うまでもない。
【００３４】
【発明の効果】本発明によれば、高速周波数切り替えを
目的とする多回路ＰＬＬ周波数シンセサイザ回路におい
て、それぞれの発振部の信号の干渉によるスプリアスの
発生がなく、消費電流も削減することができ、個々のシ
ールドの廃止または簡略化、高密度実装化が可能にな
る。また、多回路化による消費電流の増加もわずかであ
り、積極的に多回路化を行なうことができるようにな
る。
目的とする多回路ＰＬＬ周波数シンセサイザ回路におい
て、それぞれの発振部の信号の干渉によるスプリアスの
発生がなく、消費電流も削減することができ、個々のシ
ールドの廃止または簡略化、高密度実装化が可能にな
る。また、多回路化による消費電流の増加もわずかであ
り、積極的に多回路化を行なうことができるようにな
る。
【図１】本発明に係るＰＬＬ周波数シンセサイザ回路の
一実施例の回路構成図である。
一実施例の回路構成図である。
【図２】同実施例のＰＬＬ周波数シンセサイザ回路のス
タンバイ回路の構成図である。
タンバイ回路の構成図である。
【図３】従来のＰＬＬ周波数シンセサイザ回路の回路構
成図である。
成図である。
【図４】従来の２回路ＰＬＬ周波数シンセサイザ回路の
回路構成図である。
回路構成図である。
３０ ２回路ＰＬＬ周波数シンセサイザ回路 ３１ 基準信号発振器 ３２，３３ ＰＬＬ回路（ＰＬＬ周波数シンセサイザ回
路） ３４，３５ ループフィルタ１（ＬＰＦ１） ３６，３７ ループフィルタ２（ＬＰＦ２） ３８，３９ ＶＣＯ（電圧制御発振器） ４０，４１ スタンバイ回路（ＳＴＢＹ） ４２ 出力選択スイッチ（ＳＷ） ４３ ＣＰＵ ４４，４５ 分周器 ４６，４７ 位相比較器（ＰＤ） ４８，４９ 切替回路（切替手段） ５０，５１ 比較分周器 ５２ 第１のＰＬＬ周波数シンセサイザ回路 ５３ 第２のＰＬＬ周波数シンセサイザ回路
路） ３４，３５ ループフィルタ１（ＬＰＦ１） ３６，３７ ループフィルタ２（ＬＰＦ２） ３８，３９ ＶＣＯ（電圧制御発振器） ４０，４１ スタンバイ回路（ＳＴＢＹ） ４２ 出力選択スイッチ（ＳＷ） ４３ ＣＰＵ ４４，４５ 分周器 ４６，４７ 位相比較器（ＰＤ） ４８，４９ 切替回路（切替手段） ５０，５１ 比較分周器 ５２ 第１のＰＬＬ周波数シンセサイザ回路 ５３ 第２のＰＬＬ周波数シンセサイザ回路
Claims (5)
- 【請求項１】 基準信号発振器から出力された基準周波
数と電圧制御発振器から出力された信号周波数を分周し
た信号とを位相比較器で位相比較し、位相誤差をループ
フィルタにより電圧値にして電圧制御発振器に帰還さ
せ、電圧制御発振器の出力の信号周波数を一定にするＰ
ＬＬ周波数シンセサイザ回路を２回路以上備えるととも
に、 前記２回路以上のＰＬＬ周波数シンセサイザ回路の出力
を選択する選択手段を備えたＰＬＬ周波数シンセサイザ
回路であって、 前記選択手段により選択された前記ＰＬＬ周波数シンセ
サイザ回路の電圧制御発振器は、該電圧制御発振器が再
起動時発振する時間を短縮させるスタンバイ回路を具備
したことを特徴とするＰＬＬ周波数シンセサイザ回路。 - 【請求項２】 前記スタンバイ回路は、前記電圧制御発
振器の内部のコンデンサを予め充電しておくことにより
該コンデンサの充電時間を除去して再起動時発振までの
時間を短縮するようにしたことを特徴とする請求項１記
載のＰＬＬ周波数シンセサイザ回路。 - 【請求項３】 前記スタンバイ回路は、前記電圧制御発
振器を動作状態にする動作モードと、該電圧制御発振器
が再起動時発振する時間を短縮させるスタンバイ状態に
するスタンバイモードを有することを特徴とする請求項
１記載のＰＬＬ周波数シンセサイザ回路。 - 【請求項４】 前記スタンバイ回路は、前記電圧制御発
振器を動作状態にする動作モードと、該電圧制御発振器
が再起動時発振する時間を短縮させるスタンバイ状態に
するスタンバイモードを有し、 該動作モードとスタンバイモードとを前記２回路以上の
ＰＬＬ周波数シンセサイザ回路の出力周波数の切り替え
に対応させて切り替えるようにしたことを特徴とする請
求項１記載のＰＬＬ周波数シンセサイザ回路。 - 【請求項５】 前記スタンバイ回路は、前記電圧制御発
振器を動作状態にする動作モードと、該電圧制御発振器
が再起動時発振する時間を短縮させるスタンバイ状態に
するスタンバイモードを有し、第１のＰＬＬ周波数シン
セサイザ回路の使用時には第１のＰＬＬ周波数シンセサ
イザ回路のスタンバイ回路を動作モードにして電圧制御
発振器を動作状態とするとともに、第２のＰＬＬ周波数
シンセサイザ回路のスタンバイ回路をスタンバイモード
にして電圧制御発振器の発振を停止するようにしたこと
を特徴とする請求項１記載のＰＬＬ周波数シンセサイザ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152987A JPH06338793A (ja) | 1993-05-31 | 1993-05-31 | Ｐｌｌ周波数シンセサイザ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152987A JPH06338793A (ja) | 1993-05-31 | 1993-05-31 | Ｐｌｌ周波数シンセサイザ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06338793A true JPH06338793A (ja) | 1994-12-06 |
Family
ID=15552489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5152987A Pending JPH06338793A (ja) | 1993-05-31 | 1993-05-31 | Ｐｌｌ周波数シンセサイザ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06338793A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4867769A (en) * | 1988-01-16 | 1989-09-19 | Asahi Glass Company, Ltd. | Supporting structure for ceramic tubes in a gas system |
| US6678206B2 (en) | 2001-03-26 | 2004-01-13 | Samsung Electronics Co., Ltd. | Semiconductor memory device including standby mode for reducing current consumption of delay locked loop |
| WO2005104385A2 (en) * | 2004-04-09 | 2005-11-03 | Skyworks Solutions, Inc. | High agility frequency synthesizer phase-locked loop |
| US7493097B2 (en) | 2005-07-07 | 2009-02-17 | Skyworks Solutions, Inc. | High dynamic range compact mixer output stage for a wireless receiver |
| US8379838B2 (en) | 2007-06-05 | 2013-02-19 | Skyworks Solutions, Inc. | Tone detector |
-
1993
- 1993-05-31 JP JP5152987A patent/JPH06338793A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4867769A (en) * | 1988-01-16 | 1989-09-19 | Asahi Glass Company, Ltd. | Supporting structure for ceramic tubes in a gas system |
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| WO2005104385A2 (en) * | 2004-04-09 | 2005-11-03 | Skyworks Solutions, Inc. | High agility frequency synthesizer phase-locked loop |
| WO2005104385A3 (en) * | 2004-04-09 | 2007-05-24 | Skyworks Solutions Inc | High agility frequency synthesizer phase-locked loop |
| US7747237B2 (en) | 2004-04-09 | 2010-06-29 | Skyworks Solutions, Inc. | High agility frequency synthesizer phase-locked loop |
| US9350367B2 (en) | 2004-04-09 | 2016-05-24 | Skyworks Solutions, Inc. | High agility frequency synthesizer phase-locked loop |
| US7493097B2 (en) | 2005-07-07 | 2009-02-17 | Skyworks Solutions, Inc. | High dynamic range compact mixer output stage for a wireless receiver |
| US8379838B2 (en) | 2007-06-05 | 2013-02-19 | Skyworks Solutions, Inc. | Tone detector |
| US9341661B2 (en) | 2007-06-05 | 2016-05-17 | Skyworks Solutions, Inc. | Tone detector |
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