JPH09261019A

JPH09261019A - 同期回路

Info

Publication number: JPH09261019A
Application number: JP8071914A
Authority: JP
Inventors: Yoshitaka Oshima; 良孝大島; Kenichi Sato; 憲一佐藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-03-27
Filing date: 1996-03-27
Publication date: 1997-10-03

Abstract

(57)【要約】【課題】それぞれに要求されている特性に、より適合
した２つのクロックを安定して供給することができる同
期回路を提供する。【解決手段】同期回路１００は、電圧制御発振器１０
３からＰＨＳ基地局の制御部に動作クロックを供給する
第１のＰＬＬ回路と、電圧制御発振器２０３からＰＨＳ
基地局の無線部に基準クロックを供給する第２のＰＬＬ
回路とを備える。第１のＰＬＬ回路は、回線網から入力
される外部クロックと、当該ＰＬＬ回路のループ帰還信
号との位相差が９０°になると、位相がロックされる。
第１のＰＬＬ回路は、電圧制御発振器１０３の出力を分
周する第１分周器１０５と、第１分周器１０５の出力を
分周する第２分周器１０６とを備える。第２のＰＬＬ回
路の位相比較器２０１の２入力の一方には、第１分周器
１０５の出力が入力され、他方には当該ＰＬＬ回路のル
ープ帰還信号が入力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＨＳ（パーソナ
ルハンディホンシステム）基地局に備えられ、回線網の
クロックと基地局内部のクロックとを同期させる同期回
路に関する。

【０００２】

【従来の技術】図４は、ＰＨＳ基地局に備えられる従来
の同期回路４００の概略的構成を示す回路図である。同
期回路４００は、ＰＬＬ（フェーズロックループ）によ
って実現され、位相比較器４０１、低域通過フィルタ４
０２、電圧制御発振器４０３および分周器４０４を備え
る。

【０００３】位相比較器４０１は、回線網のクロック
（例えば、１９２ｋＨｚ）と、分周器４０４の出力とを
入力し、前記２入力の位相差に応じた位相差信号を出力
する。低域通過フィルタ４０２は、位相比較器４０１の
出力の高周波数成分を遮断し、低周波数成分のみを通過
する。電圧制御発振器４０３は、低域通過フィルタ４０
２を通過した前記位相差信号を入力し、その信号の電圧
レベルに応じた周波数の信号を出力する。なお、図４に
示した温度補償型電圧制御発振器ＶＴＣＸＯは、発振周
波数に温度補償を施す発振器である。電圧制御発振器４
０３の発振周波数は、回線網のクロックと、分周器４０
４の出力との位相差信号によって変化されるので、回線
網のクロックと分周器４０４の出力との周波数および位
相差が一定になると一定になる。

【０００４】電圧制御発振器４０３の出力は、同期回路
４００を備えるＰＨＳ基地局の図示しない制御部と、図
示しない無線部とに入力される。前記制御部において
は、電圧制御発振器４０３の出力は、基地局全体の動作
制御を行うための動作クロックとして用いられる。ま
た、前記無線部においては、電圧制御発振器４０３の出
力は、送受信周波数を生成するための基準クロックとし
て用いられる。

【０００５】制御部の動作クロックについては、同期回
路４００には回線網から入力されるクロックに、ジッタ
などによる同期ずれが生じた場合、同期ずれのずれ幅が
大きくても修正でき、かつ同期ずれに対して速やかに修
正できるという特性が要求される。無線部の基準クロッ
クについては、同期回路４００には、所望の周波数を精
度よく発振することができ、かつその発振周波数を一定
値に保持したまま安定して供給することができるという
特性が要求される。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
同期回路４００では、制御部の動作クロックと、無線部
の基準クロックとのそれぞれに要求されている特性を、
十分な程度に、かつ両立して得ることができないという
問題点がある。その理由は、同一の同期回路４００に対
して、相反する回路特性を要求しているからである。同
期回路４００を実現しているＰＬＬは、同期ずれに対す
る追従幅を大きくすると、周波数精度が悪くなるという
特性を有している。これにより、制御部の動作クロック
として要求される特性を十分に満たすように同期回路４
００を設定すると、同期回路４００の出力は、無線部の
基準クロックとして用いるための基準を満たすことがで
きなくなる。また、逆も同様である。

【０００７】また、同期回路４００では、制御部と無線
部とにクロックを供給するラインまたは出力端子が共通
であり、かつ、供給する周波数が同一（例えば、１９．
２ＭＨｚ）であるため、無線部または制御部のどちらか
一方で生じたノイズが、他方の側に廻りこんでくるとい
う問題点がある。さらに、従来の位相比較器４０１を用
いた場合では、回線網の瞬断などが生じると、位相比較
器４０１から出力される信号の電圧が一方のレベルに偏
ってしまい、電圧制御発振器４０３の発振周波数が、所
望の発振周波数から極端にはずれるとともに、回線網と
の同期がはずれてしまう。この結果、同期回路４００の
ように、電圧制御発振器４０３の発振信号が無線部の基
準クロックとして用いられている場合には、無線部の送
受信用周波数が所望の周波数から大きな誤差を生じ、違
法電波を発射してしまうという問題点がある。

【０００８】本発明の目的は、要求されている特性に、
より適合した２つのクロックを安定して供給することが
できる同期回路を提供することである。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明の同期回路は、外部クロックを入力し、前記
制御部用動作クロックを生成する第１のＰＬＬ回路と、
第１のＰＬＬ回路の出力を入力し、前記無線部基準クロ
ックを生成する第２のＰＬＬ回路とを備える。本発明の
他の同期回路は、前記第１のＰＬＬ回路は、外部クロッ
クと第１のＰＬＬ回路のループ帰還信号との位相差に応
じた、第１位相差信号を出力する位相比較器と、前記第
１位相差信号に応じた周波数で発振する電圧制御発振器
と、前記電圧制御発振器の発振出力を分周する第１の分
周器と、前記第１の分周器の出力をさらに分周して第１
のＰＬＬ回路のループ帰還信号を生成し、生成したルー
プ帰還信号を前記位相比較器に出力する第２の分周器と
を備え、前記第２のＰＬＬ回路は、前記第１の分周器の
出力と、第２のＰＬＬ回路のループ帰還信号との位相差
に応じた、第２位相差信号を出力する位相比較器と、前
記第２位相差信号に応じた周波数で発振する電圧制御発
振器と、前記第２のＰＬＬ回路内の前記電圧制御発振器
の発振出力を分周して前記第２のＰＬＬ回路のループ帰
還信号を生成し、生成したループ帰還信号を第２のＰＬ
Ｌ回路の前記位相比較器に出力する分周器とを備える。

【００１０】本発明のさらに他の同期回路は、前記第１
のＰＬＬ回路に備えられる前記位相比較器は、排他的論
理和回路である。本発明のさらに他の同期回路は、前記
第１のＰＬＬ回路に備えられる前記位相比較器は、２入
力の一方をクロックとし、当該クロックの立ち上がりま
たは立ち下がりで他方の入力を保持するとともに、保持
した入力値を出力するＤ−ＦＦ（フリップフロップ）回
路である。

【００１１】

【発明の実施の形態】

（実施の形態１）以下、本発明の第１の実施の形態であ
る同期回路１００について、図１および図２を用いて説
明する。図１は、本発明の第１の実施の形態である同期
回路１００の構成を示すブロック図である。

【００１２】同期回路１００は、第１のＰＬＬ回路と第
２のＰＬＬ回路とを備える。第１のＰＬＬ回路は、位相
比較器１０１、低域通過フィルタ１０２、電圧制御発振
器１０３および分周器１０４を備える。第２のＰＬＬ回
路は、位相比較器２０１、低域通過フィルタ２０２、電
圧制御発振器２０３および分周器２０４を備える。

【００１３】位相比較器１０１は、２入力の一方に、周
波数１９２ｋＨｚの外部クロックを回線網から入力す
る。また、２入力の他方に、第１のＰＬＬ回路のループ
帰還信号である第２分周器１０６の出力を入力する。位
相比較器１０１は、ＥＸＯＲ（排他的論理和）回路によ
って実現され、前記２入力の位相差に応じた位相差信号
を出力する。

【００１４】図２は、ＥＸＯＲ回路の表記、真理値表、
およびＥＸＯＲ回路の各端子の入出力信号のタイミング
を示す説明図である。図２（ａ）は、ＥＸＯＲ回路の表
記を示す。図２（ｂ）は、ＥＸＯＲ回路の真理値表を示
す。図２（ｃ）は、端子Ａの入力信号のタイミングを示
すタイムチャートである。図２（ｄ）は、端子Ｂの入力
信号のタイミングを示すタイムチャートである。図２
（ｅ）は、端子Ｃの出力信号のタイミングを示すタイム
チャートである。

【００１５】図２（ｂ）と、図２（ｃ）〜図２（ｅ）と
に示すように、ＥＸＯＲ回路は、端子Ａと端子Ｂとに入
力される２値の２入力の電圧レベルが、互いに異なるレ
ベルであるときには「１」に対応するレベルの電圧信号
を出力し、前記２入力が同一レベルであるときには
「０」に対応するレベルの電圧信号を出力する。なお、
図２（ｃ）と図２（ｄ）とに示すように、本実施の形態
の同期回路１００では、ＥＸＯＲ回路の端子Ａに入力さ
れる信号と、端子Ｂに入力される信号とが、９０°の位
相差をもつときに同期がとれるように設定されている。
従って、完全に同期がとれているときには、位相比較器
１０１の出力がデューティー５０％になる。このとき、
低域通過フィルタ１０２の出力電位は、電圧制御発振器
１０３が所望の周波数（１９．２ＭＨｚ）を発振する基
準電圧になっている。

【００１６】図２（ｂ）の真理値表からも明かなよう
に、ＥＸＯＲ回路は、一方の入力が一定電圧レベルの信
号であっても、他方の入力がデューティー５０％であれ
ばデューティー５０％の信号を出力する。従って、位相
比較器１０１としてＥＸＯＲ回路を用いることにより、
回線網の瞬断などを生じた場合でも、同期回路１００
は、動作することができる。

【００１７】低域通過フィルタ１０２は、位相比較器１
０１の出力である位相差信号の「０」に対応する電圧レ
ベルと、「１」に対応する電圧レベルとのデューティー
に応じた電圧を出力する。位相比較器１０１の出力がデ
ューティー５０％であるとき、電圧制御発振器１０３の
基準電圧を出力する。電圧制御発振器１０３は、低域通
過フィルタ１０２の出力を入力し、その電圧レベルに応
じた周波数の信号を出力する。本実施の形態では、制御
部用動作クロックと無線部用基準クロックとの周波数を
いずれも１９．２ＭＨｚとしているので、電圧制御発振
器１０３は、基準電圧が入力されたとき１９．２ＭＨｚ
の周波数で発振するよう設定されている。

【００１８】分周器１０４は、第１分周器１０５と第２
分周器１０６とからなる。第１分周器１０５は、電圧制
御発振器１０３の出力を分周し、第２分周器１０６は、
第１分周器１０５の出力を、さらに分周する。第１分周
器１０５と第２分周器１０６との分周数は、例えば、そ
れぞれ、１／５０と１／２とに設定される。位相比較器
２０１は、２入力の一方に、第１のＰＬＬ回路から第１
分周器１０５の出力を入力する。また、２入力の他方
に、第２のＰＬＬ回路のループ帰還信号である分周器２
０４の出力を入力する。位相比較器２０１もまた、位相
比較器１０１と同様、ＥＸＯＲ回路によって実現され
る。ＥＸＯＲ回路の動作は、図２を用いて説明した通り
である。なお、位相比較器２０１と位相比較器１０１と
には、ＥＸＯＲ回路４つがワンチップ化されたＴＴＬ７
４８６などの汎用ＩＣを用いても良い。

【００１９】低域通過フィルタ２０２は、前記低域通過
フィルタ１０２と同様、入力信号である位相比較器２０
１からの位相差信号のデューティーに応じた電圧信号を
出力する。また、前記位相差信号がデューティー５０％
のとき、電圧制御発振器２０３の基準電圧を出力する。
電圧制御発振器２０３は、電圧制御発振器１０３と同様
である。

【００２０】分周器２０４は、電圧制御発振器２０３の
出力を分周する。分周器２０４の分周数は、例えば、１
／５０に設定される。以上のように、本実施の形態によ
れば、第２のＰＬＬ回路は、第１のＰＬＬ回路で同期が
とられた信号にさらに同期をとるので、所望の周波数に
対する周波数の精度が向上する。また、同期がとれてい
るときの位相および周波数からの変動が第１のＰＬＬ回
路よりも少ない。これにより、同期回路１００によれ
ば、それぞれに要求されている特性を十分満足した、制
御部用動作クロックと無線部用基準クロックとを得るこ
とができる。

【００２１】さらに、第２のＰＬＬ回路の電圧制御発振
器２０３を、低域通過フィルタ２０２の出力の基準電圧
からのずれ幅に対する発振周波数の変動量が、電圧制御
発振器１０３よりも小さくなるように設定しておけば、
制御部用動作クロックに要求される特性を十分満足する
よう第１のＰＬＬ回路を設定しておいても、第２のＰＬ
Ｌ回路では、第１のＰＬＬ回路よりも外部クロックの位
相ずれなどに対する追従性は悪くなるが、精度良く所望
の周波数を得ることができるとともに、同期がとれてい
るときの位相および周波数の変動が少ない無線部用基準
クロックを得ることができる。

【００２２】また、制御部用動作クロックは、第１のＰ
ＬＬ回路の電圧制御発振器１０３から、無線部基準クロ
ックは、電圧制御発振器２０３から、それぞれ出力端子
あるいはラインを共用することなく出力されるので、無
線部または制御部のどちらか一方で発生したノイズが、
他方の側に廻りこむことを防止することができる。ま
た、従来、チップ内に入力される複数の２値信号が同時
に変化すると、チップ内部で干渉によるノイズを生じ易
いことが知られているが、第２のＰＬＬ回路の位相比較
器２０１には、第１のＰＬＬ回路から、第１分周器１０
５の分周出力を入力しているので、位相比較器１０１と
位相比較器２０１とに、同一周波数の信号が入力されな
い。この結果、位相比較器１０１と位相比較器２０１と
が同一チップ内に実装されている場合でも、同一チップ
に複数の信号が同一周波数で同期して入力されることが
ないので、チップ内での干渉によるノイズの発生を抑制
することができる。

【００２３】さらに、第２のＰＬＬ回路の位相比較器２
０１には、電圧制御発振器１０３の出力を直接入力する
のでなく、第１分周器１０５で一旦分周して入力される
ので、第２のＰＬＬ回路の各構成要素を１９．２ＭＨｚ
のような高い周波数ではなく、これより低い周波数で動
作させることができる。これにより、第２のＰＬＬ回路
を、第１のＰＬＬ回路と同程度の素子を用いて構成する
ことができるので、第２のＰＬＬ回路を第１のＰＬＬ回
路と同程度のコストで構成することができる。

【００２４】なお、これらの効果は、図１に示した同期
回路１００の構成によって得られるものであるので、位
相比較器１０１および位相比較器２０１として、実際に
どのような回路を用いても良く、従来の位相比較器を用
いても良い。以下の実施の形態においても、同様であ
る。さらに、本実施の形態の同期回路１００は、位相比
較器１０１としてＥＸＯＲ回路を用いているので、回線
網の瞬断などを生じた場合でも動作することができる。
また、同期回路１００の動作確認を行う際に回線網に相
当する外部クロックを必要としないので、同期回路１０
０の製品検査を容易に行うことができるという効果を奏
する。（実施の形態２）以下では、本発明の第２の実施の形態
について、図１および図３を用いて説明する。なお、本
実施の形態の同期回路の回路構成は、図１に示した第１
の実施の形態の同期回路１００と比べて次の点が異な
る。すなわち、前記２つの位相比較器として、ＥＸＯＲ
回路の代わりにＤ−ＦＦ回路を用いている点と、第１分
周器１０５、第２分周器１０６および分周器２０４の分
周比が異なる。以下では、当該相違点についてのみ説明
する。

【００２５】本実施の形態の同期回路の位相比較器１０
１および位相比較器２０１は、Ｄ−ＦＦ回路によって実
現される。第１のＰＬＬ回路のＤ−ＦＦ回路には、入力
Ｄとして回線網の外部クロックが入力され、クロックＣ
ＬＫに第２分周器１０６の出力である第１のＰＬＬ回路
のループ帰還信号が入力される。また、第２のＰＬＬ回
路のＤ−ＦＦ回路には、入力Ｄとして第１のＰＬＬ回路
の第１分周器１０５の分周出力が入力され、クロックＣ
ＬＫに分周器２０４の分周出力が入力される。

【００２６】図３は、Ｄ−ＦＦ回路の表記と、Ｄ−ＦＦ
回路のクロックＣＬＫ、入力Ｄおよび出力Ｑのタイミン
グとを示す説明図である。図３（ａ）は、Ｄ−ＦＦ回路
の表記を示す。図３（ｂ）は、Ｄ−ＦＦ回路のクロック
ＣＬＫのタイミングを示すタイムチャートである。図３
（ｃ）は、Ｄ−ＦＦ回路の入力Ｄのタイミングを示すタ
イムチャートである。図３（ｄ）は、Ｄ−ＦＦ回路の出
力Ｑのタイミングを示すタイムチャートである。なお、
図３では、ポジティブエッジトリガのＤ−ＦＦ回路を用
いた場合について説明しているが、ネガティブエッジト
リガのＤ−ＦＦ回路を用いても良い。

【００２７】図３（ｂ）〜図３（ｄ）に示すように、Ｄ
−ＦＦ回路は、クロックＣＬＫの周波数および入力Ｄの
周波数がそれぞれ一定で、クロックＣＬＫと入力Ｄとの
位相差が一定、かつ入力Ｄがデューティー５０％であれ
ば、デューティー５０％の信号を出力する。なお、本実
施の形態では、回線網の外部クロックは、デューティー
５０％である。また、各Ｄ−ＦＦ回路には、同期がとれ
ているときの出力Ｑがデューティー５０％となるよう
に、入力Ｄの周波数の整数倍の周波数を有するクロック
ＣＬＫが入力される。

【００２８】このＤ−ＦＦ回路では、２入力の一方であ
るクロックＣＬＫだけが位相ずれを生じ、他方の入力Ｄ
が一定である場合には、出力Ｑがデューティー５０％か
らずれを生じる。また、入力Ｄだけが位相ずれを生じ、
クロックＣＬＫが一定である場合には、位相ずれのずれ
幅がクロックＣＬＫの１周期を越えると、出力Ｑがデュ
ーティー５０％からのずれを生じる。また、２入力の両
方が一定である場合、または、両方が同程度の位相ずれ
を生じた場合には、出力Ｑはデューティー５０％とな
る。

【００２９】分周器１０４は、位相比較器１０１として
上記Ｄ−ＦＦ回路を用いるので、制御部用動作クロック
の周波数１９．２ＭＨｚよりは低い周波数であるが、外
部クロック１９２ｋＨｚの整数倍の周波数のループ帰還
信号を得るために、分周器１０４全体で１／４ないし１
／５０程度の分周を行うよう設定される。例えば、第１
分周器１０５の分周数が１／１０に、第２分周器１０６
の分周数が１／２に設定される。

【００３０】分周器２０４は、位相比較器２０１として
上記Ｄ−ＦＦ回路が用いられる場合には、Ｄ−ＦＦ回路
のクロックＣＬＫの周波数が入力Ｄの周波数の整数倍と
なるよう、分周数が設定される。例えば、第１分周器１
０５の分周数が１／１０に設定された場合には、１／２
ないし１／５に設定される。上記のように、本実施の形
態の同期回路では、第１のＰＬＬ回路において、位相比
較器１０１であるＤ−ＦＦ回路の出力Ｑのデューティー
５０％からのずれ分により電圧制御発振器１０３の発振
周波数が変化され、ループ帰還信号の周波数が外部クロ
ックの周波数に近づくよう制御される。また、第２のＰ
ＬＬ回路において、位相比較器２０１であるＤ−ＦＦ回
路の出力Ｑのデューティー５０％からのずれ分により電
圧制御発振器２０３の発振周波数が変化され、ループ帰
還信号の周波数が外部クロックの周波数に近づくよう制
御される。

【００３１】以上のように、本実施の形態によれば、位
相比較器１０１としてＥＸＯＲ回路の代わりにＤ-ＦＦ
回路を用いているので、クロックＣＬＫの周波数が入力
Ｄの周波数の整数倍であれば良い。このため、システム
により１９２ｋＨｚ以外の外部クロックに対する同期が
必要となった場合も、本構成をそのまま利用することが
できるという効果を奏する。ただし、Ｄ-ＦＦ回路で
は、回線網の瞬断などがあると、その間、位相差信号の
電圧レベルが一方のレベルに偏ってしまうので、回線網
の瞬断には対応していない。

【００３２】なお、上記２つの実施の形態において、位
相比較器２０１に位相比較器１０１と同じ回路を用いた
が、位相比較器２０１については、ＥＸＯＲ回路であっ
ても良いし、Ｄ-ＦＦ回路であっても良い。また、従来
の位相比較器であっても良い。また、本実施の形態にお
いても、同期回路１００として図１に示した構成を有し
ていることによって得られる効果は、第１の実施の形態
と同様である。

【００３３】

【発明の効果】本発明の同期回路によれば、第１のＰＬ
Ｌ回路は、外部クロックを入力し、前記制御部用動作ク
ロックを生成する。第２のＰＬＬ回路は、第１のＰＬＬ
回路の出力を入力し、前記無線部基準クロックを生成す
る。従って、第２のＰＬＬ回路は、第１のＰＬＬ回路で
同期がとられた信号にさらに同期をとるので、第１のＰ
ＬＬ回路が制御部用動作クロックを生成するための特性
に合わせて設定されていても、第２のＰＬＬ回路では、
第１のＰＬＬ回路よりも所望の周波数に対してより周波
数精度が高く、周波数変動が少ない無線部基準クロック
を生成することができるという効果を奏する。

【００３４】本発明の他の同期回路によれば、前記第１
のＰＬＬ回路の位相比較器は、外部クロックと第１のＰ
ＬＬ回路のループ帰還信号との位相差に応じた、第１位
相差信号を出力する。電圧制御発振器は、前記第１位相
差信号に応じた周波数で発振する。第１の分周器は、前
記電圧制御発振器の発振出力を分周する。第２の分周器
は、前記第１の分周器の出力をさらに分周して第１のＰ
ＬＬ回路のループ帰還信号を生成し、生成したループ帰
還信号を前記位相比較器に出力する。前記第２のＰＬＬ
回路の位相比較器は、前記第１の分周器の出力と、第２
のＰＬＬ回路のループ帰還信号との位相差に応じた、第
２位相差信号を出力する。電圧制御発振器は、前記第２
位相差信号に応じた周波数で発振する。分周器は、前記
第２のＰＬＬ回路内の前記電圧制御発振器の発振出力を
分周して前記第２のＰＬＬ回路のループ帰還信号を生成
し、生成したループ帰還信号を第２のＰＬＬ回路の前記
位相比較器に出力する。

【００３５】本発明の同期回路では、上記同期回路によ
る効果に加えて、前記第１のＰＬＬ回路の位相比較器
と、前記第２のＰＬＬ回路の位相比較器とには、同一周
波数の信号が入力されないので、第１のＰＬＬ回路の位
相比較器と、前記第２のＰＬＬ回路の位相比較器とをワ
ンチップのＩＣで実現した場合でも、干渉によるノイズ
の発生を抑制することができるという効果を奏する。

【００３６】また、本発明の同期回路では、第１のＰＬ
Ｌ回路の電圧制御発振器の出力を前記第１の分周器でさ
らに分周して、第２のＰＬＬ回路の位相比較器に入力し
ているので、前記電圧制御発振器の発振周波数が高くて
も、第２のＰＬＬ回路を比較的低い周波数で動作させる
ことができる。第２のＰＬＬ回路を高い周波数で動作さ
せる場合には、第２のＰＬＬ回路の各構成要素に高価な
素子を用いなければならず、製造コストの増加を招く結
果となるが、本発明によれば、第２のＰＬＬ回路を、第
１のＰＬＬ回路と同程度のコストで構成することができ
るという効果を奏する。

【００３７】本発明のさらに他の同期回路は、前記第１
のＰＬＬ回路に備えられる前記位相比較器は、排他的論
理和回路である。従って、本発明の同期回路によれば、
上記同期回路による効果に加えて、前記第１のＰＬＬ回
路の前記位相比較器に入力される外部クロックが、一時
途切れるようなことがあっても、外部クロックが途切れ
ている間の代替入力を一定電圧レベルに設定しておくこ
とにより、正常に動作することができる。さらに、外部
クロックとして回線網のクロックに相当するクロックを
生成する必要がなく、製品出荷時の動作確認を容易に行
うことができる。また、特定の周波数だけでなく、他の
周波数の外部クロックに対しても動作することができる
という効果を奏する。

【００３８】本発明のさらに他の同期回路は、前記第１
のＰＬＬ回路に備えられる前記位相比較器は、２入力の
一方をクロックとし、当該クロックの立ち上がりまたは
立ち下がりで他方の入力を保持するとともに、保持した
入力値を出力するＤ−ＦＦ回路である。従って、本発明
の同期回路によれば、上記同期回路による効果に加え
て、外部クロックとして回線網のクロックと同一周波数
の信号を入力する必要がないので、特定の周波数だけで
なく、他の周波数の外部クロックに対しても動作するこ
とができるという効果を奏する。ただし、外部クロック
が途切れた場合には、対処することができない。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である同期回路１０
０の構成を示すブロック図である。

【図２】ＥＸＯＲ回路の表記、真理値表、およびＥＸＯ
Ｒ回路の各端子の入出力信号のタイミングを示す説明図
である。

【図３】Ｄ−ＦＦ回路の表記と、Ｄ−ＦＦ回路のクロッ
クＣＬＫ、入力Ｄおよび出力Ｑのタイミングとを示す説
明図である。

【図４】ＰＨＳ基地局に備えられる従来の同期回路４０
０の概略的構成を示す回路図である。

【符号の説明】

１００同期回路１０１位相比較器１０２低域通過フィルタ１０３電圧制御発振器１０４分周器１０５第１分周器１０６第２分周器２０１位相比較器２０２低域通過フィルタ２０３電圧制御発振器２０４分周器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０４Ｑ 7/36 Ｈ０４Ｂ 7/26 １０４ＡＨ０４Ｌ 7/033 Ｈ０４Ｌ 7/02 Ｂ

Claims

【特許請求の範囲】

【請求項１】基地局全体の制御を行う制御部と、無線
通信を行う無線部とを備えた無線基地局に備えられ、入
力される外部クロックから、当該外部クロックに同期し
た制御部用動作クロックと無線部基準クロックとを生成
する同期回路であって、外部クロックを入力し、前記制御部用動作クロックを生
成する第１のＰＬＬ回路と、第１のＰＬＬ回路の出力を入力し、前記無線部基準クロ
ックを生成する第２のＰＬＬ回路とを備えることを特徴
とする同期回路。
【請求項２】請求項１記載の同期回路において、前記第１のＰＬＬ回路は、外部クロックと第１のＰＬＬ回路のループ帰還信号との
位相差に応じた、第１位相差信号を出力する位相比較器
と、前記第１位相差信号に応じた周波数で発振する電圧制御
発振器と、前記電圧制御発振器の発振出力を分周する第１の分周器
と、前記第１の分周器の出力をさらに分周して第１のＰＬＬ
回路のループ帰還信号を生成し、生成したループ帰還信
号を前記位相比較器に出力する第２の分周器とを備え、前記第２のＰＬＬ回路は、前記第１の分周器の出力と、第２のＰＬＬ回路のループ
帰還信号との位相差に応じた、第２位相差信号を出力す
る位相比較器と、前記第２位相差信号に応じた周波数で発振する電圧制御
発振器と、前記第２のＰＬＬ回路内の前記電圧制御発振器の発振出
力を分周して前記第２のＰＬＬ回路のループ帰還信号を
生成し、生成したループ帰還信号を第２のＰＬＬ回路の
前記位相比較器に出力する分周器とを備えることを特徴
とする同期回路。
【請求項３】請求項２記載の同期回路において、前記第１のＰＬＬ回路に備えられる前記位相比較器は、
排他的論理和回路であることを特徴とする同期回路。
【請求項４】請求項２記載の同期回路において、前記第１のＰＬＬ回路に備えられる前記位相比較器は、
２入力の一方をクロックとし、当該クロックの立ち上が
りまたは立ち下がりで他方の入力を保持するとともに、
保持した入力値を出力するＤ−ＦＦ（フリップフロッ
プ）回路であることを特徴とする同期回路。