JPH0897717A - 位相同期ループのロック検出回路 - Google Patents
位相同期ループのロック検出回路Info
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- JPH0897717A JPH0897717A JP6231802A JP23180294A JPH0897717A JP H0897717 A JPH0897717 A JP H0897717A JP 6231802 A JP6231802 A JP 6231802A JP 23180294 A JP23180294 A JP 23180294A JP H0897717 A JPH0897717 A JP H0897717A
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- output
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 周波数の安定した外部クロックを必要とせ
ず、基準信号と比較信号に基づいてロック検出を行うこ
とができ、基準周波数と比較周波数の位相差が変化する
場合でも、安定してロック検出を行う位相同期ループの
ロック検出回路を提供することを目的とする。 【構成】 第１信号ｆr の１周期内の第２信号ｆv のパ
ルス数を計数する第１計数手段１と、パルス数が１の場
合は第１論理レベルを、１以外の場合は第２論理レベル
を出力する判定手段２と、判定手段２の第２論理レベル
出力連続期間を、第１信号ｆr の周期で計数する第２計
数手段３と、判定手段２の出力が第１論理レベルの場合
は第１論理レベルを、判定手段２の出力が第２論理レベ
ルの場合は、第２計数手段３が所定値以下の時に第１論
理レベルを、第２計数手段３が所定値を越えた時に第２
論理レベルを出力する出力手段４とを有して構成する。
ず、基準信号と比較信号に基づいてロック検出を行うこ
とができ、基準周波数と比較周波数の位相差が変化する
場合でも、安定してロック検出を行う位相同期ループの
ロック検出回路を提供することを目的とする。 【構成】 第１信号ｆr の１周期内の第２信号ｆv のパ
ルス数を計数する第１計数手段１と、パルス数が１の場
合は第１論理レベルを、１以外の場合は第２論理レベル
を出力する判定手段２と、判定手段２の第２論理レベル
出力連続期間を、第１信号ｆr の周期で計数する第２計
数手段３と、判定手段２の出力が第１論理レベルの場合
は第１論理レベルを、判定手段２の出力が第２論理レベ
ルの場合は、第２計数手段３が所定値以下の時に第１論
理レベルを、第２計数手段３が所定値を越えた時に第２
論理レベルを出力する出力手段４とを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、位相同期ループ（ＰＬ
Ｌ：Phase Locked Loop ）が所望の周波数でロックして
いることを検出するロック検出回路に係り、特に、携帯
電話機の変調器等に使用される位相同期ループにおい
て、周波数の安定した外部クロックを必要とせず、基準
信号と比較信号のみに基づいてロック検出を行うことが
でき、また、位相同期ループへの周波数変調等の影響か
ら基準周波数と比較周波数の位相差が変化する場合で
も、安定してロック検出を行うことのできる位相同期ル
ープのロック検出回路に関する。
Ｌ：Phase Locked Loop ）が所望の周波数でロックして
いることを検出するロック検出回路に係り、特に、携帯
電話機の変調器等に使用される位相同期ループにおい
て、周波数の安定した外部クロックを必要とせず、基準
信号と比較信号のみに基づいてロック検出を行うことが
でき、また、位相同期ループへの周波数変調等の影響か
ら基準周波数と比較周波数の位相差が変化する場合で
も、安定してロック検出を行うことのできる位相同期ル
ープのロック検出回路に関する。
【０００２】
【従来の技術】先ず、位相同期ループを用いて構成する
ＰＬＬ周波数シンセサイザについて説明する。図５はＰ
ＬＬ周波数シンセサイザの概略構成図である。
ＰＬＬ周波数シンセサイザについて説明する。図５はＰ
ＬＬ周波数シンセサイザの概略構成図である。
【０００３】主な動作は、位相比較器８で基準となる第
１信号（周波数ｆｆr ［基準周波数ｆｆr ］）と可変分
周器７で得られる第２信号（周波数ｆｆv ［比較周波数
ｆｆ v ］）の位相差を検出し、その位相差に応じた誤差
信号を出力する。チャージポンプ９では、位相比較器８
からの誤差信号を“Ｌ”レベル，“Ｈ”レベル，ハイイ
ンピーダンスの３値に変換する。
１信号（周波数ｆｆr ［基準周波数ｆｆr ］）と可変分
周器７で得られる第２信号（周波数ｆｆv ［比較周波数
ｆｆ v ］）の位相差を検出し、その位相差に応じた誤差
信号を出力する。チャージポンプ９では、位相比較器８
からの誤差信号を“Ｌ”レベル，“Ｈ”レベル，ハイイ
ンピーダンスの３値に変換する。
【０００４】ローパスフィルタ（ＬＰＦ）１０では、チ
ャージポンプ９からの信号を平滑して直流成分を電圧制
御発振器（ＶＣＯ）１５へ送る。そして、ＶＣＯ１５で
は、ＬＰＦ１０から得られた直流電圧に応じて発振周波
数を変え、第３信号（周波数ｆｆIN）を出力する。第３
信号（周波数ｆｆIN）は、さらに可変分周器７によりＮ
分周されて位相比較器８へ入力される。
ャージポンプ９からの信号を平滑して直流成分を電圧制
御発振器（ＶＣＯ）１５へ送る。そして、ＶＣＯ１５で
は、ＬＰＦ１０から得られた直流電圧に応じて発振周波
数を変え、第３信号（周波数ｆｆIN）を出力する。第３
信号（周波数ｆｆIN）は、さらに可変分周器７によりＮ
分周されて位相比較器８へ入力される。
【０００５】このような位相同期ループにおいて、最終
的にはｆｆr ＝ｆｆv （＝ｆｆIN÷Ｎ）で安定し、位相
同期ループはロックしたという。ここで、第３信号（ｆ
ｆIN）についてみるとｆｆIN＝Ｎ×ｆｆv ＝Ｎ×ｆｆr
という式で表される。この式の意味は、可変分周器７の
分周比Ｎを変えることにより、ＶＣＯ１５の発振周波数
を基準周波数ｆｆr のＮ倍の周波数で得ることができる
ということである。このような方式により構成した周波
数シンセサイザは、無線器等に応用されている。
的にはｆｆr ＝ｆｆv （＝ｆｆIN÷Ｎ）で安定し、位相
同期ループはロックしたという。ここで、第３信号（ｆ
ｆIN）についてみるとｆｆIN＝Ｎ×ｆｆv ＝Ｎ×ｆｆr
という式で表される。この式の意味は、可変分周器７の
分周比Ｎを変えることにより、ＶＣＯ１５の発振周波数
を基準周波数ｆｆr のＮ倍の周波数で得ることができる
ということである。このような方式により構成した周波
数シンセサイザは、無線器等に応用されている。
【０００６】次に、位相同期ループのロック検出回路
は、位相同期ループがロック周波数を出力している場合
は第１論理レベル（例えば“Ｈ”レベル）、ロック周波
数以外の周波数を出力している場合は第２論理レベル
（例えば“Ｌ”レベル）を出力する。このようなロック
検出回路により、例えば、位相同期ループによるＰＬＬ
周波数シンセサイザが規定周波数以外の電波を発射する
のを防ぐことができる。
は、位相同期ループがロック周波数を出力している場合
は第１論理レベル（例えば“Ｈ”レベル）、ロック周波
数以外の周波数を出力している場合は第２論理レベル
（例えば“Ｌ”レベル）を出力する。このようなロック
検出回路により、例えば、位相同期ループによるＰＬＬ
周波数シンセサイザが規定周波数以外の電波を発射する
のを防ぐことができる。
【０００７】図６は従来の位相同期ループのロック検出
回路（第１従来例）の構成図である。この第１従来例に
おけるロック検出回路は、位相比較器８からの基準周波
数ｆｆr （前記第１信号）と比較周波数ｆｆv （前記第
２信号）の位相差に相当するパルス幅を持った誤差信号
に基づきロック検出を行うものである。
回路（第１従来例）の構成図である。この第１従来例に
おけるロック検出回路は、位相比較器８からの基準周波
数ｆｆr （前記第１信号）と比較周波数ｆｆv （前記第
２信号）の位相差に相当するパルス幅を持った誤差信号
に基づきロック検出を行うものである。
【０００８】つまり、位相同期ループと同じチップ内に
構成されるゲート回路１０１および１０２を介して、誤
差信号を外部の平滑回路（ローパスフィルタ：ＬＰＦ）
１０３に出力し、直流のロック検出信号ＬＤを生成する
ものである。簡素な回路構成ではあるが、外付け部品が
必要になりシステムの小型化には向いていない。
構成されるゲート回路１０１および１０２を介して、誤
差信号を外部の平滑回路（ローパスフィルタ：ＬＰＦ）
１０３に出力し、直流のロック検出信号ＬＤを生成する
ものである。簡素な回路構成ではあるが、外付け部品が
必要になりシステムの小型化には向いていない。
【０００９】また、図７は従来の位相同期ループのロッ
ク検出回路（第２従来例）の構成図である。この第２従
来例におけるロック検出回路も、位相比較器８からの基
準周波数ｆｆr と比較周波数ｆｆv の位相差に相当する
パルス幅を持った誤差信号に基づきロック検出を行うも
のであるが、ロック検出回路の構成要素は位相同期ルー
プと同じチップ内に構成される。
ク検出回路（第２従来例）の構成図である。この第２従
来例におけるロック検出回路も、位相比較器８からの基
準周波数ｆｆr と比較周波数ｆｆv の位相差に相当する
パルス幅を持った誤差信号に基づきロック検出を行うも
のであるが、ロック検出回路の構成要素は位相同期ルー
プと同じチップ内に構成される。
【００１０】すなわち、ゲート回路１１１と、フリップ
フロップ１１２，１１３、およびゲート回路１１４から
なるシフトレジスタ１１５と、フリップフロップ１１６
〜１１８からなるカウンタ１１９と、リセット・セット
・ラッチ１２０とから構成されている。
フロップ１１２，１１３、およびゲート回路１１４から
なるシフトレジスタ１１５と、フリップフロップ１１６
〜１１８からなるカウンタ１１９と、リセット・セット
・ラッチ１２０とから構成されている。
【００１１】第２従来例におけるロック検出回路では、
ゲート回路１１１から供給される誤差信号について、そ
のパルス幅が外部クロックＣＫにより決められた値より
も小さい時は“Ｈ”レベル、大きい時は“Ｌ”レベルの
ロック検出信号ＬＤ（直流信号）を出力する。これによ
り、第２従来例におけるロック検出回路では外付け部品
が不要になるという利点を持つ。
ゲート回路１１１から供給される誤差信号について、そ
のパルス幅が外部クロックＣＫにより決められた値より
も小さい時は“Ｈ”レベル、大きい時は“Ｌ”レベルの
ロック検出信号ＬＤ（直流信号）を出力する。これによ
り、第２従来例におけるロック検出回路では外付け部品
が不要になるという利点を持つ。
【００１２】
【発明が解決しようとする課題】このような従来の位相
同期ループのロック検出回路では、例えば、位相同期ル
ープをＰＬＬ変調器として使用した場合には、電圧制御
発振器（ＶＣＯ）に対して周波数変調がかかるため、基
準周波数ｆｆr と比較周波数ｆｆv の位相差は絶えず変
化する。そのため、ロック検出信号が“Ｈ”レベルにな
ったり、“Ｌ”レベルになったりといった不安定動作に
なりやすいという問題があった。
同期ループのロック検出回路では、例えば、位相同期ル
ープをＰＬＬ変調器として使用した場合には、電圧制御
発振器（ＶＣＯ）に対して周波数変調がかかるため、基
準周波数ｆｆr と比較周波数ｆｆv の位相差は絶えず変
化する。そのため、ロック検出信号が“Ｈ”レベルにな
ったり、“Ｌ”レベルになったりといった不安定動作に
なりやすいという問題があった。
【００１３】また、従来の位相同期ループのロック検出
回路では、誤差信号のパルス幅に基づいてロック状態を
検出するために、周波数の安定した外部クロックを供給
する必要があり、外部の付加回路を必要としシステムの
小型化には向かないという問題もあった。
回路では、誤差信号のパルス幅に基づいてロック状態を
検出するために、周波数の安定した外部クロックを供給
する必要があり、外部の付加回路を必要としシステムの
小型化には向かないという問題もあった。
【００１４】本発明は、上記問題点を解決するもので、
周波数の安定した外部クロックを必要とせず、基準信号
と比較信号のみに基づいてロック検出を行う位相同期ル
ープのロック検出回路を提供することを目的とする。
周波数の安定した外部クロックを必要とせず、基準信号
と比較信号のみに基づいてロック検出を行う位相同期ル
ープのロック検出回路を提供することを目的とする。
【００１５】また本発明の他の目的は、位相同期ループ
への周波数変調等の影響から基準周波数ｆｆr と比較周
波数ｆｆv の位相差が変化する場合でも、安定してロッ
ク検出を行うことのできる位相同期ループのロック検出
回路を提供することである。
への周波数変調等の影響から基準周波数ｆｆr と比較周
波数ｆｆv の位相差が変化する場合でも、安定してロッ
ク検出を行うことのできる位相同期ループのロック検出
回路を提供することである。
【００１６】
【課題を解決するための手段】図１は本発明の原理説明
図である。上記課題を解決するために、本発明の第１の
特徴の位相同期ループのロック検出回路は、図１に示す
如く、第１信号（ｆr ）および第２信号（ｆv ）に基づ
く位相同期ループのロック検出回路であって、前記第１
信号（ｆr ）の１周期内の前記第２信号（ｆv ）のパル
ス数、あるいは、前記第２信号（ｆv ）の１周期内の前
記第１信号（ｆr ）のパルス数を計数する第１計数手段
１と、前記第１計数手段１の出力に基づき、パルス数が
“１”の場合は第１論理レベルを、“１”以外の場合は
第２論理レベルをそれぞれ出力する判定手段２とを有し
て構成する。
図である。上記課題を解決するために、本発明の第１の
特徴の位相同期ループのロック検出回路は、図１に示す
如く、第１信号（ｆr ）および第２信号（ｆv ）に基づ
く位相同期ループのロック検出回路であって、前記第１
信号（ｆr ）の１周期内の前記第２信号（ｆv ）のパル
ス数、あるいは、前記第２信号（ｆv ）の１周期内の前
記第１信号（ｆr ）のパルス数を計数する第１計数手段
１と、前記第１計数手段１の出力に基づき、パルス数が
“１”の場合は第１論理レベルを、“１”以外の場合は
第２論理レベルをそれぞれ出力する判定手段２とを有し
て構成する。
【００１７】また、本発明の第２の特徴の位相同期ルー
プのロック検出回路は、請求項１に記載の位相同期ルー
プのロック検出回路において、図２に示す如く、前記計
数手段１は、前記第１信号（ｆr ）をリセット入力とす
るとともに前記第２信号（ｆ v ）をクロック入力とし、
あるいは、前記第２信号（ｆv ）をリセット入力とする
とともに前記第１信号（ｆr ）をクロック入力として、
第１ビット目のデータ入力を固定レベルとしたシフトレ
ジスタであり、前記判定手段２は、前記シフトレジスタ
１の出力をデータ入力とし、前記第１信号（ｆr ）また
は第２信号（ｆ v ）をクロック入力とするフラグレジス
タである。
プのロック検出回路は、請求項１に記載の位相同期ルー
プのロック検出回路において、図２に示す如く、前記計
数手段１は、前記第１信号（ｆr ）をリセット入力とす
るとともに前記第２信号（ｆ v ）をクロック入力とし、
あるいは、前記第２信号（ｆv ）をリセット入力とする
とともに前記第１信号（ｆr ）をクロック入力として、
第１ビット目のデータ入力を固定レベルとしたシフトレ
ジスタであり、前記判定手段２は、前記シフトレジスタ
１の出力をデータ入力とし、前記第１信号（ｆr ）また
は第２信号（ｆ v ）をクロック入力とするフラグレジス
タである。
【００１８】また、本発明の第３の特徴の位相同期ルー
プのロック検出回路は、請求項１または２に記載の位相
同期ループのロック検出回路において、図１に示す如
く、前記位相同期ループのロック検出回路は、前記判定
手段２が第２論理レベルを出力する連続期間を、前記第
１信号（ｆr ）または第２信号（ｆv ）の周期で計数す
る第２計数手段３と、前記判定手段２の出力が第１論理
レベルの場合は第１論理レベルを、前記判定手段２の出
力が第２論理レベルの場合は、前記第２計数手段３が所
定値以下のときに第１論理レベルを、前記第２計数手段
３が所定値を越えたときに第２論理レベルを、それぞれ
出力する出力手段４とを有して構成する。
プのロック検出回路は、請求項１または２に記載の位相
同期ループのロック検出回路において、図１に示す如
く、前記位相同期ループのロック検出回路は、前記判定
手段２が第２論理レベルを出力する連続期間を、前記第
１信号（ｆr ）または第２信号（ｆv ）の周期で計数す
る第２計数手段３と、前記判定手段２の出力が第１論理
レベルの場合は第１論理レベルを、前記判定手段２の出
力が第２論理レベルの場合は、前記第２計数手段３が所
定値以下のときに第１論理レベルを、前記第２計数手段
３が所定値を越えたときに第２論理レベルを、それぞれ
出力する出力手段４とを有して構成する。
【００１９】更に、本発明の第４の特徴の位相同期ルー
プのロック検出回路は、請求項３に記載の位相同期ルー
プのロック検出回路において、図２に示す如く、前記第
２計数手段３は、前記判定手段２の出力をリセット入力
とし、前記第１信号（ｆr ）または第２信号（ｆv ）を
クロック入力とするカウンタであり、前記出力手段４
は、前記判定手段２の出力および前記カウンタ４の出力
を入力とするリセット・セット・ラッチである。
プのロック検出回路は、請求項３に記載の位相同期ルー
プのロック検出回路において、図２に示す如く、前記第
２計数手段３は、前記判定手段２の出力をリセット入力
とし、前記第１信号（ｆr ）または第２信号（ｆv ）を
クロック入力とするカウンタであり、前記出力手段４
は、前記判定手段２の出力および前記カウンタ４の出力
を入力とするリセット・セット・ラッチである。
【００２０】
【作用】本発明の第１および第２の特徴の位相同期ルー
プのロック検出回路では、図１に示す如く、位相同期ル
ープが扱う第１信号（例えば基準信号ｆr ）および第２
信号（例えば比較信号ｆv ）のみに基づいてロック状態
の検出を行う。
プのロック検出回路では、図１に示す如く、位相同期ル
ープが扱う第１信号（例えば基準信号ｆr ）および第２
信号（例えば比較信号ｆv ）のみに基づいてロック状態
の検出を行う。
【００２１】すなわち、第１計数手段１は第１信号（ｆ
r ）または第２信号（ｆv ）の１周期内に、もう一方の
信号である第２信号（ｆv ）または第１信号（ｆr ）の
パルス数が幾つあるかを計数し、判定手段２では、第１
計数手段１の出力に基づいて、パルス数が“１”の場合
は第１論理レベルを、“１”以外の場合は第２論理レベ
ルをそれぞれ出力するようにしている。
r ）または第２信号（ｆv ）の１周期内に、もう一方の
信号である第２信号（ｆv ）または第１信号（ｆr ）の
パルス数が幾つあるかを計数し、判定手段２では、第１
計数手段１の出力に基づいて、パルス数が“１”の場合
は第１論理レベルを、“１”以外の場合は第２論理レベ
ルをそれぞれ出力するようにしている。
【００２２】特に、第２の特徴の位相同期ループのロッ
ク検出回路では、図２に示す如く、第１計数手段１を、
第１信号（ｆr ）または第２信号（ｆv ）をリセット入
力、もう一方の信号である第２信号（ｆv ）または第１
信号（ｆr ）をクロック入力とし、第１ビット目のデー
タ入力を固定レベル（例えば、“Ｈ”レベル）としたシ
フトレジスタで実現し、判定手段２を、シフトレジスタ
１の出力をデータ入力とし、第１信号（ｆr ）または第
２信号（ｆv ）をクロック入力とするフラグレジスタに
より実現している。
ク検出回路では、図２に示す如く、第１計数手段１を、
第１信号（ｆr ）または第２信号（ｆv ）をリセット入
力、もう一方の信号である第２信号（ｆv ）または第１
信号（ｆr ）をクロック入力とし、第１ビット目のデー
タ入力を固定レベル（例えば、“Ｈ”レベル）としたシ
フトレジスタで実現し、判定手段２を、シフトレジスタ
１の出力をデータ入力とし、第１信号（ｆr ）または第
２信号（ｆv ）をクロック入力とするフラグレジスタに
より実現している。
【００２３】このような回路構成において、シフトレジ
スタ１は例えば第１信号（ｆr ）の１周期の間、第２信
号（ｆv ）のパルス数をカウントし、その結果を出力す
る。フラグレジスタ２は、パルス数が“１”の時は第１
レベル、“０”または“２”以上の時は第２レベルを、
第１信号（ｆr ）に同期してロック検出信号ＬＤとして
出力する。
スタ１は例えば第１信号（ｆr ）の１周期の間、第２信
号（ｆv ）のパルス数をカウントし、その結果を出力す
る。フラグレジスタ２は、パルス数が“１”の時は第１
レベル、“０”または“２”以上の時は第２レベルを、
第１信号（ｆr ）に同期してロック検出信号ＬＤとして
出力する。
【００２４】従って、従来のように周波数の安定した外
部クロックを必要とせず、基準信号（ｆr ）と比較信号
（ｆv ）のみに基づいてロック検出を行うことができ、
外部に付加回路を必要としないシステムの小型化に適し
た位相同期ループのロック検出回路を実現できる。
部クロックを必要とせず、基準信号（ｆr ）と比較信号
（ｆv ）のみに基づいてロック検出を行うことができ、
外部に付加回路を必要としないシステムの小型化に適し
た位相同期ループのロック検出回路を実現できる。
【００２５】また、本発明の第３および第４の特徴の位
相同期ループのロック検出回路では、図１に示す如く、
第２計数手段３によって、判定手段２が第２論理レベル
を出力する連続期間を第１信号（ｆr ）または第２信号
（ｆv ）の周期で計数し、出力手段４によって、判定手
段２の出力が第１論理レベルの場合は第１論理レベル
を、判定手段２の出力が第２論理レベルの場合は、第２
計数手段３が所定値以下のときに第１論理レベルを、第
２計数手段３が所定値を越えたときに第２論理レベル
を、それぞれ出力するようにしている。
相同期ループのロック検出回路では、図１に示す如く、
第２計数手段３によって、判定手段２が第２論理レベル
を出力する連続期間を第１信号（ｆr ）または第２信号
（ｆv ）の周期で計数し、出力手段４によって、判定手
段２の出力が第１論理レベルの場合は第１論理レベル
を、判定手段２の出力が第２論理レベルの場合は、第２
計数手段３が所定値以下のときに第１論理レベルを、第
２計数手段３が所定値を越えたときに第２論理レベル
を、それぞれ出力するようにしている。
【００２６】特に、第４の特徴の位相同期ループのロッ
ク検出回路では、図２に示す如く、第２計数手段３を、
判定手段２の出力をリセット入力とし、第１信号
（ｆr ）または第２信号（ｆv ）をクロック入力とする
カウンタにより実現し、出力手段４を、判定手段２の出
力をセット入力、カウンタ４の出力をリセット入力とす
るリセット・セット・ラッチで実現している。
ク検出回路では、図２に示す如く、第２計数手段３を、
判定手段２の出力をリセット入力とし、第１信号
（ｆr ）または第２信号（ｆv ）をクロック入力とする
カウンタにより実現し、出力手段４を、判定手段２の出
力をセット入力、カウンタ４の出力をリセット入力とす
るリセット・セット・ラッチで実現している。
【００２７】例えば、位相同期ループをＰＬＬ変調器と
して使用した場合には、電圧制御発振器（ＶＣＯ）に対
して周波数変調がかかるため、基準周波数ｆｆr と比較
周波数ｆｆv の位相差は絶えず変化する。そのため、第
１信号（ｆr ）の１周期内に第２信号（ｆv ）のパルス
数が、一時的に“０”または“２”以上になる場合が発
生する。
して使用した場合には、電圧制御発振器（ＶＣＯ）に対
して周波数変調がかかるため、基準周波数ｆｆr と比較
周波数ｆｆv の位相差は絶えず変化する。そのため、第
１信号（ｆr ）の１周期内に第２信号（ｆv ）のパルス
数が、一時的に“０”または“２”以上になる場合が発
生する。
【００２８】パルス数が“０”または“２”以上になる
場合、フラグレジスタ２は第１信号レベル（例えば
“Ｈ”レベル）となり、この立ち上がりでカウンタ３は
リセットされてカウント動作が開始される。また該フラ
グレジスタ２の出力信号は、リセット・セット・ラッチ
４に対するセット入力でもあり、ロック検出信号ＬＤは
“Ｈ”レベルのままである。
場合、フラグレジスタ２は第１信号レベル（例えば
“Ｈ”レベル）となり、この立ち上がりでカウンタ３は
リセットされてカウント動作が開始される。また該フラ
グレジスタ２の出力信号は、リセット・セット・ラッチ
４に対するセット入力でもあり、ロック検出信号ＬＤは
“Ｈ”レベルのままである。
【００２９】カウンタ３が、あらかじめ設定したカウン
ト値Ｋを計数するに至るまでに、フラグレジスタ２の出
力信号によってリセットされない場合には、カウンタ３
の出力によって、リセット・セット・ラッチ４がリセッ
トされ、ロック検出信号ＬＤは第２信号レベル（この場
合、“Ｌ”レベル）となる。ここで、カウンタ３のカウ
ント値Ｋは、システムに応じて予想される回数を設定し
ておく。
ト値Ｋを計数するに至るまでに、フラグレジスタ２の出
力信号によってリセットされない場合には、カウンタ３
の出力によって、リセット・セット・ラッチ４がリセッ
トされ、ロック検出信号ＬＤは第２信号レベル（この場
合、“Ｌ”レベル）となる。ここで、カウンタ３のカウ
ント値Ｋは、システムに応じて予想される回数を設定し
ておく。
【００３０】このように、位相同期ループへの周波数変
調等の影響から基準周波数ｆｆr と比較周波数ｆｆv の
位相差が変化する場合でも、所定のカウンタ設定値を越
えるまではアンロック状態と認識しないので、ロック検
出信号ＬＤが“Ｈ”レベルになったり、“Ｌ”レベルに
なったりといった不安定動作に陥ることなく、安定して
ロック検出を行うことができる。
調等の影響から基準周波数ｆｆr と比較周波数ｆｆv の
位相差が変化する場合でも、所定のカウンタ設定値を越
えるまではアンロック状態と認識しないので、ロック検
出信号ＬＤが“Ｈ”レベルになったり、“Ｌ”レベルに
なったりといった不安定動作に陥ることなく、安定して
ロック検出を行うことができる。
【００３１】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図２に本発明の一実施例に係る位相同期ルー
プのロック検出回路の構成図を示す。
説明する。図２に本発明の一実施例に係る位相同期ルー
プのロック検出回路の構成図を示す。
【００３２】同図において、本実施例の位相同期ループ
のロック検出回路は、位相同期ループに対して、第１信
号である基準信号ｆr の１周期内の第２信号である基準
信号ｆv のパルス数を計数する第１計数手段１と、第１
計数手段１の出力に基づき、パルス数が“１”の場合は
第１論理レベルを、“１”以外の場合は第２論理レベル
をそれぞれ出力する判定手段２と、判定手段２が第２論
理レベルを出力する連続期間を、基準信号ｆr の周期で
計数する第２計数手段３と、判定手段２の出力が第１論
理レベルの場合は第１論理レベルを、判定手段２の出力
が第２論理レベルの場合は、第２計数手段３が所定値以
下のときに第１論理レベルを、第２計数手段３が所定値
を越えたときに第２論理レベルを、それぞれ出力する出
力手段４とを備えて構成されている。
のロック検出回路は、位相同期ループに対して、第１信
号である基準信号ｆr の１周期内の第２信号である基準
信号ｆv のパルス数を計数する第１計数手段１と、第１
計数手段１の出力に基づき、パルス数が“１”の場合は
第１論理レベルを、“１”以外の場合は第２論理レベル
をそれぞれ出力する判定手段２と、判定手段２が第２論
理レベルを出力する連続期間を、基準信号ｆr の周期で
計数する第２計数手段３と、判定手段２の出力が第１論
理レベルの場合は第１論理レベルを、判定手段２の出力
が第２論理レベルの場合は、第２計数手段３が所定値以
下のときに第１論理レベルを、第２計数手段３が所定値
を越えたときに第２論理レベルを、それぞれ出力する出
力手段４とを備えて構成されている。
【００３３】位相同期ループは、発振器（ＴＣＸＯ）
５、基準分周器（÷Ｒ）６、比較分周器（÷Ｎ）７、位
相比較器８、チャージポンプ９、ローパスフィルタ（Ｌ
ＰＦ）１０、および電圧制御発振器（ＶＣＯ）１５から
構成されている。なお本実施例では、位相同期ループを
ＰＬＬ変調器として使用しており、電圧制御発振器（Ｖ
ＣＯ）に対して変調信号が供給され周波数変調がかかっ
ている。
５、基準分周器（÷Ｒ）６、比較分周器（÷Ｎ）７、位
相比較器８、チャージポンプ９、ローパスフィルタ（Ｌ
ＰＦ）１０、および電圧制御発振器（ＶＣＯ）１５から
構成されている。なお本実施例では、位相同期ループを
ＰＬＬ変調器として使用しており、電圧制御発振器（Ｖ
ＣＯ）に対して変調信号が供給され周波数変調がかかっ
ている。
【００３４】第１計数手段１は、発振器５からの安定し
た周波数を基準分周器６でＲ分周した周波数（基準周波
数ｆｆr ）を有する基準信号ｆr をリセット入力、ＶＣ
Ｏ１５の発振周波数を比較分周器７でＮ分周した周波数
（比較周波数ｆｆv ）を有する基準信号ｆv をクロック
入力とし、第１ビット目のデータ入力を固定レベルとし
たシフトレジスタである。シフトレジスタ１は、フリッ
プフロップ１１および１２、ゲート回路１３および１４
から構成されている。
た周波数を基準分周器６でＲ分周した周波数（基準周波
数ｆｆr ）を有する基準信号ｆr をリセット入力、ＶＣ
Ｏ１５の発振周波数を比較分周器７でＮ分周した周波数
（比較周波数ｆｆv ）を有する基準信号ｆv をクロック
入力とし、第１ビット目のデータ入力を固定レベルとし
たシフトレジスタである。シフトレジスタ１は、フリッ
プフロップ１１および１２、ゲート回路１３および１４
から構成されている。
【００３５】また判定手段２は、シフトレジスタ１の出
力をデータ入力とし、基準信号ｆrをクロック入力とす
るフラグレジスタであり、フリップフロップ２１で実現
されている。
力をデータ入力とし、基準信号ｆrをクロック入力とす
るフラグレジスタであり、フリップフロップ２１で実現
されている。
【００３６】また第２計数手段３は、フラグレジスタ２
の出力をリセット入力とし、基準信号ｆr をクロック入
力とするカウンタであり、フリップフロップ３１〜３３
で実現されている。
の出力をリセット入力とし、基準信号ｆr をクロック入
力とするカウンタであり、フリップフロップ３１〜３３
で実現されている。
【００３７】更に出力手段４は、フラグレジスタ２の出
力をセット入力とし、カウンタ４の出力をリセット入力
とするリセット・セット・ラッチでありゲート回路（Ｎ
ＡＮＤゲート）４１および４２で実現されている。
力をセット入力とし、カウンタ４の出力をリセット入力
とするリセット・セット・ラッチでありゲート回路（Ｎ
ＡＮＤゲート）４１および４２で実現されている。
【００３８】基準信号ｆr ，比較信号ｆv は位相比較器
８に入力され、チャージポンプ９より位相差に相当する
誤差信号が出力される。誤差信号はＬＰＦ１０で平滑さ
れ、直流電圧がＶＣＯ１５に入力され、その電圧に応じ
て、発振周波数（変調出力）が変わる。
８に入力され、チャージポンプ９より位相差に相当する
誤差信号が出力される。誤差信号はＬＰＦ１０で平滑さ
れ、直流電圧がＶＣＯ１５に入力され、その電圧に応じ
て、発振周波数（変調出力）が変わる。
【００３９】この位相同期ループは、基準信号ｆr と比
較信号ｆv の周波数ｆｆr 及びｆｆ v が等しくなるよう
に動作をする。位相関係はＶＣＯ１５が変調を受けるた
め、絶えず変化することになる。
較信号ｆv の周波数ｆｆr 及びｆｆ v が等しくなるよう
に動作をする。位相関係はＶＣＯ１５が変調を受けるた
め、絶えず変化することになる。
【００４０】このような位相同期ループに対して、ロッ
ク検出回路は以下の動作をする。フリップフロップ１
１，１２は、比較信号ｆv をクロック入力、基準信号ｆ
rをリセット入力とするシフトレジスタ１で、フリップ
フロップ１１のデータ入力は“Ｈ”レベルに接続されて
いる。このシフトレジスタ１は、基準信号ｆr が１周期
の間に入ってくる比較信号ｆv のパルス数をカウントす
る働きをする。
ク検出回路は以下の動作をする。フリップフロップ１
１，１２は、比較信号ｆv をクロック入力、基準信号ｆ
rをリセット入力とするシフトレジスタ１で、フリップ
フロップ１１のデータ入力は“Ｈ”レベルに接続されて
いる。このシフトレジスタ１は、基準信号ｆr が１周期
の間に入ってくる比較信号ｆv のパルス数をカウントす
る働きをする。
【００４１】即ち、比較信号ｆv のパルス数が“０”の
時は、フリップフロップの出力Ｑ11，Ｑ12は共に“Ｌ”
レベルである。また、比較信号ｆv のパルス数が“１”
の時は、フリップフロップの出力Ｑ11は“Ｈ”レベル、
フリップフロップの出力Ｑ12は“Ｌ”レベルである。更
に、比較信号ｆv のパルス数が“２”以上の時は、フリ
ップフロップの出力Ｑ11，Ｑ12は共に“Ｈ”レベルとな
る。
時は、フリップフロップの出力Ｑ11，Ｑ12は共に“Ｌ”
レベルである。また、比較信号ｆv のパルス数が“１”
の時は、フリップフロップの出力Ｑ11は“Ｈ”レベル、
フリップフロップの出力Ｑ12は“Ｌ”レベルである。更
に、比較信号ｆv のパルス数が“２”以上の時は、フリ
ップフロップの出力Ｑ11，Ｑ12は共に“Ｈ”レベルとな
る。
【００４２】したがって、ＮＡＮＤゲート回路１３は、
基準信号ｆr の１周期内で比較信号ｆv のパルス数が
“１”の時に“Ｌ”レベル、“０”または“２”以上の
時に“Ｈ”レベルを出力する。
基準信号ｆr の１周期内で比較信号ｆv のパルス数が
“１”の時に“Ｌ”レベル、“０”または“２”以上の
時に“Ｈ”レベルを出力する。
【００４３】ＮＡＮＤゲート回路１３の出力Ｘ13はフリ
ップフロップ２１のデータ入力に供給され、基準信号ｆ
r に同期してフリップフロップの出力Ｑ21を出力する。
フリップフロップ出力Ｑ21は、カウンタ３を構成するフ
リップフロップ３１，３２，３３のリセット入力、なら
びにＮＡＮＤゲート回路４１，４２で構成されるリセッ
ト・セット・ラッチ４のセット入力へ供給される。
ップフロップ２１のデータ入力に供給され、基準信号ｆ
r に同期してフリップフロップの出力Ｑ21を出力する。
フリップフロップ出力Ｑ21は、カウンタ３を構成するフ
リップフロップ３１，３２，３３のリセット入力、なら
びにＮＡＮＤゲート回路４１，４２で構成されるリセッ
ト・セット・ラッチ４のセット入力へ供給される。
【００４４】カウンタ３はフリップフロップ出力Ｑ21が
“Ｈ”レベルの間、基準信号ｆr をクロック入力とし
て、カウント値“０”からカウントする。カウンタ３の
出力ＸＱ33は、カウント値が“４”未満の時は“Ｈ”レ
ベル、カウント値が“４”になったら“Ｌ”レベルを出
力する。
“Ｈ”レベルの間、基準信号ｆr をクロック入力とし
て、カウント値“０”からカウントする。カウンタ３の
出力ＸＱ33は、カウント値が“４”未満の時は“Ｈ”レ
ベル、カウント値が“４”になったら“Ｌ”レベルを出
力する。
【００４５】カウンタ３の出力ＸＱ33は、リセット・セ
ット・ラッチ４のリセット入力に供給され、ＮＡＮＤゲ
ート回路４１の出力がロック検出信号ＬＤとなる。以上
の動作により、ロック検出信号ＬＤは、以下の状態でロ
ック状態／アンロック状態である旨を出力する。 （１）基準信号ｆr の１周期内に比較信号ｆv のパルス
数が“１”の時、ロック検出信号ＬＤは“Ｈ”レベル
（ロック状態である旨）を出力する。 （２）基準信号ｆr の１周期内に比較信号ｆv のパルス
数が“０”または“２”の時に、その状態があらかじめ
設定した回数（Ｋ回）以上連続した場合（図２に示す回
路構成の場合はＫ＝４），ロック検出信号ＬＤは“Ｌ”
レベル（アンロック状態である旨）を出力し、それまで
は“Ｈ”レベルを出力する。
ット・ラッチ４のリセット入力に供給され、ＮＡＮＤゲ
ート回路４１の出力がロック検出信号ＬＤとなる。以上
の動作により、ロック検出信号ＬＤは、以下の状態でロ
ック状態／アンロック状態である旨を出力する。 （１）基準信号ｆr の１周期内に比較信号ｆv のパルス
数が“１”の時、ロック検出信号ＬＤは“Ｈ”レベル
（ロック状態である旨）を出力する。 （２）基準信号ｆr の１周期内に比較信号ｆv のパルス
数が“０”または“２”の時に、その状態があらかじめ
設定した回数（Ｋ回）以上連続した場合（図２に示す回
路構成の場合はＫ＝４），ロック検出信号ＬＤは“Ｌ”
レベル（アンロック状態である旨）を出力し、それまで
は“Ｈ”レベルを出力する。
【００４６】ここで、（２）において、直ちにアンロッ
ク状態である旨を出力しないのは、周波数変調により一
時的にパルス数が変わったのか、異常のためにパルス数
が変わったかを見極めるためである。周波数変調の場合
は、一時的にパルス数が変わっても、数回後には再び１
パルスになる。
ク状態である旨を出力しないのは、周波数変調により一
時的にパルス数が変わったのか、異常のためにパルス数
が変わったかを見極めるためである。周波数変調の場合
は、一時的にパルス数が変わっても、数回後には再び１
パルスになる。
【００４７】図３は本実施例の位相同期ループのロック
検出回路における各部の動作タイミング図である。同図
はロック状態におけるタイミング図であり、図３（ａ）
は基準信号ｆr 、図３（ｂ）は比較信号ｆv 、図３
（ｃ）および（ｄ）は位相比較器８の出力ＥＵ（アップ
信号）およびＥＤ（ダウン信号）、図３（ｅ）はシフト
レジスタ１内のフリップフロップ１１の出力Ｑ11、図３
（ｆ）はシフトレジスタ１内のフリップフロップ１２の
反転出力ＸＱ12、図３（ｇ）はＮＡＮＤゲート回路１３
の出力Ｘ 13、図３（ｈ）はフラグレジスタ２（フリップ
フロップ２１）の出力Ｑ21、図３（ｉ）はカウンタ３内
のフリップフロップ３１の反転出力ＸＱ31、図３（ｊ）
はカウンタ３内のフリップフロップ３２の反転出力ＸＱ
32、図３（ｋ）はカウンタ３内のフリップフロップ３３
の反転出力ＸＱ33、図３（ｌ）はリセット・セット・ラ
ッチ４のＮＡＮＤゲート回路４２の出力Ｘ42、図３
（ｍ）はロック検出信号ＬＤである。
検出回路における各部の動作タイミング図である。同図
はロック状態におけるタイミング図であり、図３（ａ）
は基準信号ｆr 、図３（ｂ）は比較信号ｆv 、図３
（ｃ）および（ｄ）は位相比較器８の出力ＥＵ（アップ
信号）およびＥＤ（ダウン信号）、図３（ｅ）はシフト
レジスタ１内のフリップフロップ１１の出力Ｑ11、図３
（ｆ）はシフトレジスタ１内のフリップフロップ１２の
反転出力ＸＱ12、図３（ｇ）はＮＡＮＤゲート回路１３
の出力Ｘ 13、図３（ｈ）はフラグレジスタ２（フリップ
フロップ２１）の出力Ｑ21、図３（ｉ）はカウンタ３内
のフリップフロップ３１の反転出力ＸＱ31、図３（ｊ）
はカウンタ３内のフリップフロップ３２の反転出力ＸＱ
32、図３（ｋ）はカウンタ３内のフリップフロップ３３
の反転出力ＸＱ33、図３（ｌ）はリセット・セット・ラ
ッチ４のＮＡＮＤゲート回路４２の出力Ｘ42、図３
（ｍ）はロック検出信号ＬＤである。
【００４８】同図において、途中で、基準信号ｆr の１
周期当りの比較信号ｆv のパルス数が“２”，“０”と
なっているが、１回以上連続して発生せずに以降は
“１”なので、ロック検出信号ＬＤは安定して“Ｈ”レ
ベル（ロック状態である旨）を出力している。
周期当りの比較信号ｆv のパルス数が“２”，“０”と
なっているが、１回以上連続して発生せずに以降は
“１”なので、ロック検出信号ＬＤは安定して“Ｈ”レ
ベル（ロック状態である旨）を出力している。
【００４９】また図４は、本実施例の位相同期ループの
ロック検出回路における各部の動作タイミング図であ
る。同図はアンロック状態におけるタイミング図であ
り、各部の信号として図３と同様の信号を示している。
ロック検出回路における各部の動作タイミング図であ
る。同図はアンロック状態におけるタイミング図であ
り、各部の信号として図３と同様の信号を示している。
【００５０】同図では、基準信号ｆr の１周期当りの比
較信号ｆv のパルス数が連続して４回以上“２”となっ
ているので、アンロック状態が検出される。すなわち、
カウンタ３のリセット入力がアクティブとなってから、
４回目の周期の基準信号ｆrの立ち上がりでロック検出
信号ＬＤが“Ｌ”レベルとなり、アンロック状態を示し
ている。
較信号ｆv のパルス数が連続して４回以上“２”となっ
ているので、アンロック状態が検出される。すなわち、
カウンタ３のリセット入力がアクティブとなってから、
４回目の周期の基準信号ｆrの立ち上がりでロック検出
信号ＬＤが“Ｌ”レベルとなり、アンロック状態を示し
ている。
【００５１】以上のように、本実施例の位相同期ループ
のロック検出回路では、基準信号ｆ r と比較信号ｆv の
みに基づいてロック検出を行う構成であるので、従来の
ように外部クロックを必要とせず、システムの小型化に
適している。
のロック検出回路では、基準信号ｆ r と比較信号ｆv の
みに基づいてロック検出を行う構成であるので、従来の
ように外部クロックを必要とせず、システムの小型化に
適している。
【００５２】また、位相同期ループへの周波数変調等の
影響から基準周波数ｆｆr と比較周波数ｆｆv の位相差
が変化する場合でも、システムに応じて予想される設定
値以上連続して変化が発生しないと異常が発生した（ア
ンロック状態）とは見做さないので、一時的な位相差の
変動は無視して安定してロック検出を行うことができ
る。
影響から基準周波数ｆｆr と比較周波数ｆｆv の位相差
が変化する場合でも、システムに応じて予想される設定
値以上連続して変化が発生しないと異常が発生した（ア
ンロック状態）とは見做さないので、一時的な位相差の
変動は無視して安定してロック検出を行うことができ
る。
【００５３】
【発明の効果】以上説明したように、本発明の第１およ
び第２の特徴の位相同期ループのロック検出回路によれ
ば、第１計数手段は第１信号または第２信号の１周期内
に、もう一方の信号である第２信号または第１信号のパ
ルス数が幾つあるかを計数し、判定手段では、第１計数
手段の出力に基づいて、パルス数が“１”の場合は第１
論理レベルを、“１”以外の場合は第２論理レベルをそ
れぞれ出力することとし、位相同期ループが扱う第１信
号（例えば基準信号）および第２信号（例えば比較信
号）のみに基づいてロック状態の検出を行うこととした
ので、外部クロックを必要とせず、結果として外部に付
加回路を必要としないシステム小型化に適合し得る位相
同期ループのロック検出回路を提供することができる。
び第２の特徴の位相同期ループのロック検出回路によれ
ば、第１計数手段は第１信号または第２信号の１周期内
に、もう一方の信号である第２信号または第１信号のパ
ルス数が幾つあるかを計数し、判定手段では、第１計数
手段の出力に基づいて、パルス数が“１”の場合は第１
論理レベルを、“１”以外の場合は第２論理レベルをそ
れぞれ出力することとし、位相同期ループが扱う第１信
号（例えば基準信号）および第２信号（例えば比較信
号）のみに基づいてロック状態の検出を行うこととした
ので、外部クロックを必要とせず、結果として外部に付
加回路を必要としないシステム小型化に適合し得る位相
同期ループのロック検出回路を提供することができる。
【００５４】また、本発明の第３および第４の特徴の位
相同期ループのロック検出回路によれば、第２計数手段
によって、判定手段が第２論理レベルを出力する連続期
間を第１信号または第２信号の周期で計数し、出力手段
によって、判定手段の出力が第１論理レベルの場合は第
１論理レベルを、判定手段の出力が第２論理レベルの場
合は、第２計数手段が所定値以下のときに第１論理レベ
ルを、第２計数手段が所定値を越えたときに第２論理レ
ベルを、それぞれ出力することとしたので、位相同期ル
ープへの周波数変調等の影響から基準周波数と比較周波
数の位相差が変化する場合でも、所定のカウンタ設定値
を越えるまではアンロック状態と認識しないので、ロッ
ク検出信号が不安定動作に陥ることなく、安定してロッ
ク検出を行い得る位相同期ループのロック検出回路を提
供することができる。
相同期ループのロック検出回路によれば、第２計数手段
によって、判定手段が第２論理レベルを出力する連続期
間を第１信号または第２信号の周期で計数し、出力手段
によって、判定手段の出力が第１論理レベルの場合は第
１論理レベルを、判定手段の出力が第２論理レベルの場
合は、第２計数手段が所定値以下のときに第１論理レベ
ルを、第２計数手段が所定値を越えたときに第２論理レ
ベルを、それぞれ出力することとしたので、位相同期ル
ープへの周波数変調等の影響から基準周波数と比較周波
数の位相差が変化する場合でも、所定のカウンタ設定値
を越えるまではアンロック状態と認識しないので、ロッ
ク検出信号が不安定動作に陥ることなく、安定してロッ
ク検出を行い得る位相同期ループのロック検出回路を提
供することができる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】本発明の一実施例に係る位相同期ループのロッ
ク検出回路の構成図である。
ク検出回路の構成図である。
【図３】実施例の位相同期ループのロック検出回路にお
ける各部の動作タイミング図（ロック状態）である。
ける各部の動作タイミング図（ロック状態）である。
【図４】実施例の位相同期ループのロック検出回路にお
ける各部の動作タイミング図（アンロック状態）であ
る。
ける各部の動作タイミング図（アンロック状態）であ
る。
【図５】ＰＬＬ周波数シンセサイザの概略構成図であ
る。
る。
【図６】従来の位相同期ループのロック検出回路（第１
従来例）の構成図である。
従来例）の構成図である。
【図７】従来の位相同期ループのロック検出回路（第２
従来例）の構成図である。
従来例）の構成図である。
１…シフトレジスタ（第１計数手段） ２…フラグレジスタ（判定手段） ３…カウンタ（第２計数手段） ４…リセット・セット・ラッチ（出力手段） ５…発振器（ＴＣＸＯ） ６…基準分周器（÷Ｒ） ７…比較分周器（÷Ｎ） ８…位相比較器 ９…チャージポンプ １０…ローパスフィルタ（ＬＰＦ） １５…電圧制御発振器（ＶＣＯ） １１，１２，２１，３１〜３３…フリップフロップ １３，１４…ゲート回路 ４１，４２…ゲート回路（ＮＡＮＤゲート） ｆr …第１信号（基準信号） ｆv …第２信号（比較信号） ｆIN…第３信号 ＬＤ…ロック検出信号 ＥＵ…位相比較器８の出力（アップ信号） ＥＤ…位相比較器８の出力（ダウン信号） Ｑ11…シフトレジスタ１内のフリップフロップ１１の出
力 Ｑ21…フラグレジスタ２（フリップフロップ２１）の出
力 Ｘ13…ＮＡＮＤゲート回路１３の出力 Ｘ42…リセット・セット・ラッチ４のＮＡＮＤゲート回
路４２の出力 ＸＱ12…シフトレジスタ１内のフリップフロップ１２の
反転出力 ＸＱ31…カウンタ３内のフリップフロップ３１の反転出
力 ＸＱ32…カウンタ３内のフリップフロップ３２の反転出
力 ＸＱ33…カウンタ３内のフリップフロップ３３の反転出
力
力 Ｑ21…フラグレジスタ２（フリップフロップ２１）の出
力 Ｘ13…ＮＡＮＤゲート回路１３の出力 Ｘ42…リセット・セット・ラッチ４のＮＡＮＤゲート回
路４２の出力 ＸＱ12…シフトレジスタ１内のフリップフロップ１２の
反転出力 ＸＱ31…カウンタ３内のフリップフロップ３１の反転出
力 ＸＱ32…カウンタ３内のフリップフロップ３２の反転出
力 ＸＱ33…カウンタ３内のフリップフロップ３３の反転出
力
Claims (4)
- 【請求項１】 第１信号および第２信号に基づく位相同
期ループのロック検出回路であって、 前記第１信号の１周期内の前記第２信号のパルス数、あ
るいは、前記第２信号の１周期内の前記第１信号のパル
ス数を計数する第１計数手段と、 前記第１計数手段の出力に基づき、パルス数が“１”の
場合は第１論理レベルを、“１”以外の場合は第２論理
レベルをそれぞれ出力する判定手段とを有することを特
徴とする位相同期ループのロック検出回路。 - 【請求項２】 前記第１計数手段は、前記第１信号をリ
セット入力とするとともに前記第２信号をクロック入力
とし、あるいは、前記第２信号をリセット入力とすると
ともに前記第１信号をクロック入力として、第１ビット
目のデータ入力を固定レベルとしたシフトレジスタであ
り、 前記判定手段は、前記シフトレジスタの出力をデータ入
力とし、前記第１信号または第２信号をクロック入力と
するフラグレジスタであることを特徴とする請求項１に
記載の位相同期ループのロック検出回路。 - 【請求項３】 前記位相同期ループのロック検出回路
は、 前記判定手段が第２論理レベルを出力する連続期間を、
前記第１信号または第２信号の周期で計数する第２計数
手段と、 前記判定手段の出力が第１論理レベルの場合は第１論理
レベルを、前記判定手段の出力が第２論理レベルの場合
は、前記第２計数手段が所定値以下のときに第１論理レ
ベルを、前記第２計数手段が所定値を越えたときに第２
論理レベルを、それぞれ出力する出力手段とを有するこ
とを特徴とする請求項１または２に記載の位相同期ルー
プのロック検出回路。 - 【請求項４】 前記第２計数手段は、前記判定手段の出
力をリセット入力とし、前記第１信号または第２信号を
クロック入力とするカウンタであり、 前記出力手段は、前記判定手段の出力および前記カウン
タの出力を入力とするリセット・セット・ラッチである
ことを特徴とする請求項３に記載の位相同期ループのロ
ック検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231802A JPH0897717A (ja) | 1994-09-27 | 1994-09-27 | 位相同期ループのロック検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6231802A JPH0897717A (ja) | 1994-09-27 | 1994-09-27 | 位相同期ループのロック検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0897717A true JPH0897717A (ja) | 1996-04-12 |
Family
ID=16929256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6231802A Withdrawn JPH0897717A (ja) | 1994-09-27 | 1994-09-27 | 位相同期ループのロック検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0897717A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760394B1 (en) * | 1999-08-11 | 2004-07-06 | Broadcom Corporation | CMOS lock detect with double protection |
| WO2017195615A1 (ja) * | 2016-05-11 | 2017-11-16 | ソニー株式会社 | 検出装置および検出方法 |
| WO2019225135A1 (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | Ｐｌｌ回路 |
-
1994
- 1994-09-27 JP JP6231802A patent/JPH0897717A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6760394B1 (en) * | 1999-08-11 | 2004-07-06 | Broadcom Corporation | CMOS lock detect with double protection |
| US6909762B2 (en) | 1999-08-11 | 2005-06-21 | Broadcom Corporation | Phase-locked loop circuit |
| US7103130B2 (en) | 1999-08-11 | 2006-09-05 | Broadcom Corporation | Phase-locked loop circuit |
| WO2017195615A1 (ja) * | 2016-05-11 | 2017-11-16 | ソニー株式会社 | 検出装置および検出方法 |
| US10979058B2 (en) | 2016-05-11 | 2021-04-13 | Sony Corporation | Detection device and detection method |
| WO2019225135A1 (ja) * | 2018-05-21 | 2019-11-28 | 株式会社デンソー | Ｐｌｌ回路 |
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