KR100924350B1

KR100924350B1 - 구동능력 조절회로 및 데이터 출력회로

Info

Publication number: KR100924350B1
Application number: KR1020080024580A
Authority: KR
Inventors: 고복림; 김육희
Original assignee: 주식회사 하이닉스반도체
Priority date: 2008-03-17
Filing date: 2008-03-17
Publication date: 2009-10-30
Also published as: JP2009225421A; KR20090099379A; US20090230996A1; US7863947B2

Abstract

본 발명은 퓨즈의 커팅 여부에 따라 퓨즈신호를 생성하는 퓨즈신호 생성부; 상기 퓨즈신호에 응답하여 선택신호를 생성하는 선택신호 생성부; 설정신호를 입력받아, 상기 선택신호에 응답하여 구동제어신호를 생성하는 구동제어신호 생성부; 상기 구동제어신호를 디코딩하여 구동신호를 생성하는 구동신호 생성부를 포함하는 구동능력 조절회로를 제공한다.

데이터 드라이버, 구동능력

Description

구동능력 조절회로 및 데이터 출력회로{Driving Strength Control Circuit and Data Output Circuit}

본 발명은 데이터 출력회로에 관한 것으로, 더욱 구체적으로는 데이터 드라이버의 구동력을 사용자의 요구에 맞춰 용이하게 조절할 수 있도록 한 구동능력 조절회로에 관한 것이다.

통상적인 반도체 메모리 장치는 데이터를 입력시키는 데이터 입력부와, 데이터 입력부를 통해 전달된 데이터 신호를 처리하기 위한 코어영역과, 코어영역에서 처리한 데이터를 외부로 출력하기 위한 데이터 출력부를 구비하게 된다.

데이터 입출력을 위해서는 데이터 입력패드와 데이터 출력패드가 구비되는데, 데이터 입력부와 데이터 출력부는 각각 데이터 입력패드와 데이터 출력패드에 연결되어 있다. 최근에는 반도체 장치의 패드를 줄이기 위해서 하나의 패드에 데이터를 입출력시킬 수 있는 데이터 입출력 패드가 많이 사용되고 있다.

데이터가 반도체 메모리 장치로 전달되는 경우에는 충분히 큰 신호로 전달되 지만, 코어영역에서 처리되어 출력되는 데이터는 매우 작은 신호로 출력되기 때문에, 데이터 출력부는 코어영역에서 전달되는 데이터에 따라 외부의 큰 로드를 풀업 또는 풀다운시키기 위해 구동력(Driving Strength)을 크게 가져야 한다. 따라서, 데이터 출력부에는 데이터 드라이버가 구비된다.

현재, 모바일 디램의 경우 EMRS(Extended Mode Register Set) 신호에 의해 데이터 드라이버의 구동력을 조절하여 사용하는데, 데이터 드라이버의 구동력을 제1 구동력(FULL), 제2 구동력(Half), 제3 구동력(Quarter) 및 제4 구동력(Octant)으로 조절하는 스펙(Specification)이 주로 사용된다. 여기서, 제1 구동력(FULL)은 데이터 드라이버의 구동력을 전부 사용하는 것을 의미하고, 제2 구동력(Half)은 절반, 제3 구동력(Quarter)은 1/4, 제4 구동력(Octant)은 1/8을 사용하는 것을 의미한다.

데이터 드라이버의 구동력을 제1 구동력(FULL), 제2 구동력(Half), 제3 구동력(Quarter) 및 제4 구동력(Octant)으로 조절하는 스펙(Specification)을 적용하여 설계한 반도체 메모리 장치의 경우 사용자가 요구에 충분히 대응하지 못하는 상황이 발생할 수 있다. 즉, 사용자가 스펙에서 정해진 것과 다른 구동력(예를 들어, 데이터 드라이버의 구동력을 3/4만큼만 사용)으로 데이터 드라이버의 구동력을 조절하려고 해도 반도체 메모리 장치의 설계가 완료된 상태에서는 조절이 불가능하거나 제한적으로 변경할 수밖에 없는 문제가 발생한다.

따라서, 본 발명은 퓨즈 커팅 여부에 따라 스펙에서 정해진 구동력외의 구동력으로 데이터 드라이버의 구동력을 조절할 수 있도록 함으로써, 사용자의 요구에 맞춰 데이터 드라이버의 구동력을 용이하게 조절할 수 있도록 한 구동능력 조절회로 및 데이터 출력회로를 개시한다.

이를 위해 본 발명은 퓨즈의 커팅 여부에 따라 퓨즈신호를 생성하는 퓨즈신호 생성부; 상기 퓨즈신호에 응답하여 선택신호를 생성하는 선택신호 생성부; 설정신호를 입력받아, 상기 선택신호에 응답하여 구동제어신호를 생성하는 구동제어신호 생성부; 상기 구동제어신호를 디코딩하여 구동신호를 생성하는 구동신호 생성부를 포함하는 구동능력 조절회로를 제공한다.

본 발명에서, 상기 퓨즈신호 생성부는 상기 퓨즈가 커팅되는 경우 인에이블되는 퓨즈신호를 생성하는 것이 바람직하다.

본 발명에서, 상기 퓨즈신호 생성부는 전원전압과 제1 노드 사이에 연결된 퓨즈; 상기 제1 노드와 접지전압 사이에 연결되어 파워업 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자; 상기 제1 노드의 신호를 반전시켜 제2 노드로 출력하는 인버터; 상기 제2 노드의 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제2 풀다운소자; 및 상기 제2 노드의 신호를 버퍼링하여 상기 퓨즈신호를 출력하는 버퍼를 포함한다.

본 발명에서, 상기 선택신호 생성부는 제1 내지 제3 설정신호를 입력받아 인에이블 신호를 생성하는 설정신호 감지부; 상기 인에이블 신호에 응답하여 상기 퓨즈신호의 전달을 제어하는 전달소자; 및 상기 전달소자로부터 전달된 신호를 버퍼링하여 선택신호 및 반전 선택신호를 생성하는 버퍼부를 포함한다.

본 발명에서, 상기 설정신호 감지부는 상기 제1 내지 제3 설정신호가 기설정된 조합인 경우 인에이블되는 인에이블 신호를 생성하는 것이 바람직하다.

본 발명에서, 상기 구동제어신호 생성부는 상기 선택신호에 응답하여 제1 설정신호로부터 제1 구동제어신호를 생성하는 제1 구동제어신호 생성부; 상기 선택신호에 응답하여 제2 설정신호로부터 제2 구동제어신호를 생성하는 제2 구동제어신호 생성부; 및 상기 선택신호에 응답하여 제3 설정신호로부터 제3 구동제어신호를 생성하는 제3 구동제어신호 생성부를 포함한다.

본 발명에서, 상기 제1 구동제어신호 생성부는 상기 선택신호에 응답하여 상기 제1 설정신호를 반전시켜 상기 제1 구동제어신호로 전달하는 제1 전달부; 및 상기 선택신호에 응답하여 상기 제1 설정신호를 상기 제1 구동제어신호로 전달하는 제2 전달부를 포함한다.

본 발명에서, 상기 제1 전달부는 상기 제1 설정신호와 접지전압을 선택적으로 전달하는 스위치; 및 상기 선택신호에 의해 구동되어, 상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함한다.

본 발명에서, 상기 제2 구동제어신호 생성부는 상기 선택신호에 응답하여 상기 제2 설정신호를 반전시켜 상기 제2 구동제어신호로 전달하는 제1 전달부; 및 상기 선택신호에 응답하여 상기 제2 설정신호를 상기 제2 구동제어신호로 전달하는 제2 전달부를 포함한다.

본 발명에서, 상기 제1 전달부는 상기 제2 설정신호와 접지전압을 선택적으로 전달하는 스위치; 및 상기 선택신호에 의해 구동되어, 상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함한다.

본 발명에서, 상기 제3 구동제어신호 생성부는 상기 선택신호에 응답하여 상기 제3 설정신호를 반전시켜 상기 제3 구동제어신호로 전달하는 제1 전달부; 및 상기 선택신호에 응답하여 상기 제3 설정신호를 상기 제3 구동제어신호로 전달하는 제2 전달부를 포함한다.

본 발명에서, 상기 제1 전달부는 상기 제3 설정신호와 접지전압을 선택적으로 전달하는 스위치; 및 상기 선택신호에 의해 구동되어, 상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함한다.

본 발명에서, 상기 구동신호 생성부는 제1 내지 제3 구동제어신호를 프리디코딩하여 제1 내지 제3 디코딩 신호를 생성하는 프리디코더; 및 상기 제1 내지 제3 디코딩 신호 및 제1 내지 제3 구동제어신호를 입력받아 디코딩하여 제1 내지 제4 구동신호를 생성하는 디코더를 포함한다.

본 발명에서, 상기 프리디코더는 상기 제3 구동제어신호를 반전시켜 상기 제1 디코딩신호를 생성하는 제1 프리디코더; 상기 제2 구동제어신호와 상기 제1 디코딩신호를 입력받아 논리연산을 수행하여 상기 제2 디코딩신호를 생성하는 제1 논리소자를 포함하는 제2 프리디코더; 및 상기 제1 구동제어신호 및 상기 제1 디코딩신호를 입력받아 논리연산을 수행하여 상기 제3 디코딩신호를 생성하는 제2 논리소자를 포함하는 제3 프리디코더를 포함한다.

본 발명에서, 상기 제1 프리디코더는 상기 제3 구동제어신호와 접지전압을 선택적으로 전달하는 스위치; 및 상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함한다.

본 발명에서, 상기 디코더는 상기 제3 디코딩 신호 및 제1 및 제2 구동제어신호를 입력받아 제4 디코딩신호를 생성하는 제1 논리소자; 및 상기 제1 디코딩신호 및 상기 제4 디코딩신호를 입력받아 상기 제3 구동신호를 생성하는 제2 논리소자로 구성된 제1 디코더를 포함한다.

본 발명에서, 상기 디코더는 상기 제2 내지 제4 디코딩신호에 응답하여 상기 제1 구동신호를 생성하는 제2 디코더; 상기 제1, 제3 및 제4 디코딩신호를 입력받아 상기 제2 구동신호를 생성하는 제3 디코더; 및 상기 제3 구동제어신호를 입력받아 상기 제4 구동신호를 생성하는 제4 디코더를 포함한다.

본 발명에서, 상기 제2 디코더는 상기 제2 내지 제4 디코딩신호를 입력받아 논리연산을 수행하는 논리소자; 상기 제4 디코딩신호와 접지전압을 선택적으로 전 달하는 스위치; 상기 논리소자의 출력신호와 상기 스위치의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함한다.

본 발명에서, 상기 제4 디코더는 상기 제3 구동제어신호와 접지전압을 선택적으로 전달하는 스위치; 상기 스위치의 출력신호를 버퍼링하는 버퍼를 포함한다.

본 발명에서, 상기 설정신호는 EMRS(Extended Mode Register Set) 신호에 의해 설정되는 것이 바람직하다.

또한, 본 발명은 EMRS(Extended Mode Register Set) 신호에 의해 설정되는 설정신호를 입력받아, 퓨즈 커팅 여부에 따라 구동신호를 생성하는 구동능력 조절부; 상기 구동신호를 입력받아 구동력이 조절되는 데이터 드라이버; 및 상기 데이터 드라이버에서 구동된 데이터가 출력되는 데이터 출력패드를 제공한다.

본 발명에서, 상기 데이터 드라이버는 풀업신호 및 풀다운 신호에 응답하여 데이터 출력단을 구동하는 제1 및 제2 구동부를 포함하되, 상기 제1 구동부는 제1 구동신호에 응답하여 구동되고, 상기 제2 구동부는 제2 구동신호에 응답하여 구동되는 것이 바람직하다.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.

도 1은 본 발명의 일실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도 이다.

도시된 바와 같이, 본 실시예에 따른 데이터 출력회로는 퓨즈신호 생성부(1), 선택신호 생성부(2), 구동제어신호 생성부(3), 구동신호 생성부(4), 데이터 드라이버(5) 및 데이터 출력패드(6)로 구성된다. 여기서, 퓨즈신호 생성부(1), 선택신호 생성부(2), 구동제어신호 생성부(3), 구동신호 생성부(4)는 데이터 드라이버(5)의 구동력을 조절하기 위한 구동능력 조절회로이다.

도 2에 도시된 바와 같이, 퓨즈신호 생성부(1)는 전원전압(VDD)과 노드(nd10) 사이에 연결된 퓨즈(F10)와, 노드(nd10)와 접지전압(VSS) 사이에 연결되어 파워업 신호(PWRUP)에 응답하여 노드(nd10)를 풀다운 구동하는 NMOS 트랜지스터(N10)와, 노드(nd10)에 연결되어 커패시터로 동작하는 NMOS 트랜지스터(N12)와, 노드(nd10)의 신호를 반전시켜 노드(nd11)로 출력하는 인버터(IV10)와, 노드(nd11)에 응답하여 노드(nd10)를 풀다운 구동하는 NMOS 트랜지스터(N13) 및 노드(nd11)의 신호를 버퍼링하여 퓨즈신호(FUSE)를 출력하는 버퍼(10)로 구성된다. 퓨즈신호 생성부(1)는 퓨즈(F10)가 커팅(cutting)되지 않은 경우 로우레벨의 퓨즈신호(FUSE)를 출력하고, 커팅된 경우에는 하이레벨의 퓨즈신호(FUSE)를 출력한다.

도 3에 도시된 바와 같이, 선택신호 생성부(2)는 제1 내지 제3 설정신호(QT, HF, QT(3))를 입력받아 인에이블 신호(EN)를 생성하는 설정신호 감지부(20)와, 인에이블 신호(EN) 및 퓨즈신호(FUSE)를 입력받아 부정논리곱 연산을 수행하는 논리부(22)와, 논리부(22)의 출력신호를 버퍼링하여 선택신호(SEL) 및 반전 선택신호(SELB)를 생성하는 버퍼부(24)로 구성된다. 여기서, 제1 내지 제3 설정신호(QT, HF, QT(3))는 데이터 드라이버의 구동력을 조절하기 위해 EMRS(Extended Mode Register Set) 신호에 의해 설정되는 신호이다.

설정신호 감지부(20)는 제1 내지 제3 설정신호(QT, HF, QT(3))가 'H, H, L'인 경우(제1 설정신호(QT)가 하이레벨, 제2 설정신호(HF)가 하이레벨, 제3 설정신호(QT(3))가 로우레벨임을 의미) 하이레벨로 인에이블된 인에이블 신호(EN)를 생성한다. 하이레벨의 인에이블 신호(EN)를 입력받은 논리부(22)는 퓨즈신호(FUSE)를 반전시켜 출력한다. 따라서, 퓨즈(F10)가 커팅되지 않아 로우레벨의 퓨즈신호(FUSE)가 입력되는 경우 선택신호 생성부(2)는 로우레벨의 선택신호(SEL) 및 하이레벨의 반전 선택신호(SELB)를 생성하고, 퓨즈(F10)가 커팅되어 하이레벨의 퓨즈신호(FUSE)가 입력되는 경우 선택신호 생성부(2)는 하이레벨의 선택신호(SEL) 및 로우레벨의 반전 선택신호(SELB)를 생성한다.

구동제어신호 생성부(3)는 제1 구동제어신호 생성부(30), 제2 구동제어신호 생성부(32) 및 제3 구동제어신호 생성부(34)로 구성된다.

도 4에 도시된 바와 같이, 제1 구동제어신호 생성부(30)는 선택신호(SEL) 및 반전 선택신호(SELB)에 응답하여 제1 설정신호(QT)를 반전시켜 제1 구동제어신호(QT_CON)로 전달하기 위해 스위치(SW30) 및 인버터(IV30)로 구성된 제1 전달부(300)와, 선택신호(SEL) 및 반전 선택신호(SELB)에 응답하여 제1 설정신호(QT)를 제1 구동제어신호(QT_CON)로 전달하기 위해 인버터(IV31, IV32)로 구성된 제2 전달부(302)로 구성된다. 여기서, 스위치(SW30)는 제1 설정신호(QT) 입력단과 인버터(IV30)에 연결되며, 선택적으로 접지전압(VSS)과 인버터(IV30)를 연결하여 제1 전달부(300)의 경로를 차단할 수 있다. 또한, 인버터(IV30)는 하이레벨의 선택신호(SEL) 및 로우레벨의 반전 선택신호(SELB)에 응답하여 동작하며, 인버터(IV32)는 로우레벨의 선택신호(SEL) 및 하이레벨의 반전 선택신호(SELB)에 응답하여 동작한다.

도 5에 도시된 바와 같이, 제2 구동제어신호 생성부(32)는 선택신호(SEL) 및 반전 선택신호(SELB)에 응답하여 제2 설정신호(HF)를 반전시켜 제2 구동제어신호(HF_CON)로 전달하기 위해 스위치(SW32) 및 인버터(IV33)로 구성된 제3 전달부(320)와, 선택신호(SEL) 및 반전 선택신호(SELB)에 응답하여 제2 설정신호(HF)를 제2 구동제어신호(HF_CON)로 전달하기 위해 인버터(IV34, IV35)로 구성된 제4 전달부(322)로 구성된다.

도 6에 도시된 바와 같이, 제3 구동제어신호 생성부(34)는 선택신호(SEL) 및 반전 선택신호(SELB)에 응답하여 제3 설정신호(QT(3))를 반전시켜 제3 구동제어신호(QT(3)_CON)로 전달하기 위해 스위치(SW34) 및 인버터(IV36)로 구성된 제5 전달부(340) 및 선택신호(SEL) 및 반전 선택신호(SELB)에 응답하여 제3 설정신호(QT(3))를 제3 구동제어신호(QT(3)_CON)로 전달하기 위해 인버터(IV37, IV38)로 구성된 제6 전달부(342)로 구성된다.

도 7에 도시된 바와 같이, 구동신호 생성부(4)는 프리디코더(40) 및 디코더(42)로 구성된다.

프리디코더(40)는 제3 구동제어신호(QT(3)_CON)를 반전시켜 제1 디코딩신호(DEC1)를 생성하는 스위치(SW40) 및 인버터(IV40)로 구성된 제1 프리디코더(400) 와, 제2 구동제어신호(HF_CON) 및 제1 디코딩신호(DEC1)를 입력받아 부정논리곱 연산을 수행하여 제2 디코딩신호(DEC2)를 생성하는 낸드게이트(ND40)로 구성된 제2 프리디코더(402)와, 제1 구동제어신호(QT_CON) 및 제1 디코딩신호(DEC1)를 입력받아 부정논리곱 연산을 수행하여 제3 디코딩신호(DEC2)를 생성하는 낸드게이트(ND41)로 구성된 제3 프리디코더(404)로 구성된다. 제1 프리디코더(400)에 포함된 스위치(SW40)는 선택적으로 접지전압(VSS)에 연결되어 제1 프리디코더(400)가 제3 설정신호(QT(3))에 관계없이 하이레벨의 제1 디코딩신호(DEC1)를 생성하도록 설정할 수 있다.

디코더(42)는 제1 디코더(420), 제2 디코더(422), 제3 디코더(424) 및 제4 디코더(426)로 구성된다. 제1 디코더(420)는 제1 디코딩신호(DEC1), 제1 구동제어신호(QT_CON) 및 제2 구동제어신호(HF_CON)를 입력받아 부정논리곱 연산을 수행하여 제4 디코딩신호(DEC4)를 생성하는 낸드게이트(ND42)와, 제1 디코딩신호(DEC1) 및 제4 디코딩신호(DEC4)를 입력받아 부정논리곱 연산을 수행하여 제3 구동신호(HFQT1_DRV)를 생성하는 낸드게이트(ND43)로 구성된다.

제2 디코더(422)는 제2 내지 제4 디코딩 신호(DEC2-DEC4)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND44)와, 스위치(SW41)로부터 선택적으로 입력되는 전원전압(VDD)과 낸드게이트(ND44)의 출력신호를 입력받아 논리곱 연산을 수행하여 제1 구동신호(HF_DRV)를 생성하는 논리부(423)로 구성된다.

제3 디코더(424)는 제3 및 제4 디코딩 신호(DEC3, DEC4)와 스위치(SW42)로부터 전원전압(VDD)을 입력받아 부정논리곱 연산을 수행하여 제2 구동신호(QT_DRV)를 생성하는 낸드게이트(ND46)로 구성된다.

제4 디코더(426)는 스위치(SW42)로부터 제3 구동제어신호(QT(3)_CON)를 입력받아 버퍼링하여 제4 구동신호(HFQT2_DRV)를 생성하는 인버터(IV42, IV43)로 구성된다.

도 8에 도시된 바와 같이, 데이터 드라이버(5)는 제1 구동부(50), 제2 구동부(52), 제3 구동부(54) 및 제4 구동부(56)로 구성된다. 제1 구동부(50)는 풀업신호(PU)에 응답하여 데이터 출력패드(6)를 풀업구동하는 PMOS 트랜지스터(P51)와 풀다운신호(PD)에 응답하여 데이터 출력패드(6)를 풀다운구동하는 NMOS 트랜지스터(N50)로 구성된 버퍼(500)와, 제1 구동신호(HF_DRV)에 응답하여 버퍼(500)를 구동시키는 PMOS 트랜스터(P50) 및 NMOS 트랜지스터(N51)로 구성된다. 제2 구동부(52)는 버퍼(520)와 제2 구동신호(QT_DRV)에 응답하여 버퍼(520)를 구동시키는 PMOS 트랜스터(P52) 및 NMOS 트랜지스터(N53)로 구성된다. 제3 구동부(54)는 버퍼(540)와 제3 구동신호(HFQT1_DRV)에 응답하여 버퍼(540)를 구동시키는 PMOS 트랜스터(P54) 및 NMOS 트랜지스터(N55)로 구성된다. 제4 구동부(56)는 버퍼(560)와 제4 구동신호(HFQT2_DRV)에 응답하여 버퍼(560)를 구동시키는 PMOS 트랜스터(P56) 및 NMOS 트랜지스터(N57)로 구성된다.

제1 구동부(50)의 구동력을 기준으로 제2 구동부(52)는 제1 구동부(50)의 절반의 구동력을 갖고, 제3 구동부(54) 및 제4 구동부(56)는 제1 구동부(50)의 1/4의 구동력을 갖도록 제1 구동부(50), 제2 구동부(52), 제3 구동부(54) 및 제4 구동부(56)에 포함된 NMOS 트랜지스터 및 PMOS 트랜지스터의 사이즈를 조절하는 것이 바람직하다. 따라서, 제1 구동부(50), 제2 구동부(52), 제3 구동부(54) 및 제4 구동부(56)의 구동력은 각각 데이터 드라이버(5)의 전체 구동력의 50%, 25%, 12.5%, 12.5%를 차지한다.

본 실시예에서는 EMRS(Extended Mode Register Set) 신호에 의해 제1 내지 제3 설정신호(QT, HF, QT(3))가 아래 표 1에서와 같이 설정된다. 예를 들어, 데이터 드라이버(5)의 구동력을 제1 구동력(FULL)으로 조절할 때는 제1 내지 제3 설정신호(QT, HF, QT(3))가 'L, L, L'로 설정되고, 데이터 드라이버(5)의 구동력을 제3 구동력(1/4, Quarter)으로 조절할 때는 제1 내지 제3 설정신호(QT, HF, QT(3))가 'H, L, L'로 설정된다. 즉, 본 실시예의 제1 내지 제3 설정신호(QT, HF, QT(3))는 데이터 드라이버(5)의 구동력을 제1 구동력(FULL), 제2 구동력(1/2, Half), 제3 구동력(1/4, Quarter) 및 제4 구동력(1/8, Half Quarter)로 조절할 수 있도록 설정된다.

<표 1>

본 실시예에 따른 데이터 출력회로는 제1 내지 제3 설정신호(QT, HF, QT(3)) 및 퓨즈(F10)의 커팅(cutting) 여부에 따라 생성되는 퓨즈신호(FUSE)를 이용하여 데이터 드라이버(5)를 기설정된 구동력이 아닌 다른 구동력으로 구동되도록 조절할 수 있다. 예를 들어, 데이터 드라이버(5)의 구동력을 기설정된 제4 구동력(1/8, Half Quarter)이 아닌 제 5 구동력(3/4, Three Quarter)로 구동되도록 조절할 수 있다.

이하, 본 실시예에 따른 데이터 출력회로의 동작을 도2 내지 도8을 참고하여 설명하되, 제4 구동력(1/8, Half Quarter)으로 데이터 드라이버(5)의 구동력을 조절하기 위해 설정된 제1 내지 제3 설정신호(QT, HF, QT(3))가 입력되는 경우 제4 구동력(1/8, Half Quarter)이 아닌 제 5 구동력(3/4, Three Quarter)으로 데이터 드라이버(5)의 구동력을 조절하는 경우를 예를 들어 설명한다.

우선, 데이터 드라이버(5)의 구동력을 제 5 구동력(3/4, Three Quarter)으로 조절하기 위해 도 2에 도시된 퓨즈신호 생성부(1)에 생성된 퓨즈(F10)를 커팅한다. 따라서, 퓨즈신호 생성부(1)에서 출력되는 퓨즈신호(FUSE)는 하이레벨이 된다.

다음으로, 퓨즈신호(FUSE)를 입력받은 선택신호 생성부(2)는 선택신호(SEL) 및 반전 선택신호(SELB)를 생성한다. 이때, 도 3에 도시된 선택신호 생성부(2)의 설정신호 감지부(20)는 제1 내지 제3 설정신호(QT, HF, QT(3))를 입력받아 인에이블 신호(EN)를 생성하는데, 제1 내지 제3 설정신호(QT, HF, QT(3))가 'H, H, L'일 때 인에이블 신호(EN)는 하이레벨이 된다. 즉, 제1 내지 제3 설정신호(QT, HF, QT(3))가 'H, H, L'로 설정된 상태에서 선택신호 생성부(2) 하이레벨의 퓨즈신호(FUSE)를 입력받는 경우 하이레벨의 선택신호(SEL)와 로우레벨의 반전 선택신호(SELB)를 생성하여 출력하게 된다. 이와 같이, 선택신호(SEL)가 하이레벨로 인에 이블되기 위해서는 제1 내지 제3 설정신호(QT, HF, QT(3))가 설정된 상태이어야 하며, 퓨즈(F10) 커팅에 의해 하이레벨의 퓨즈신호(FUSE)가 입력되어야 한다.

다음으로, 하이레벨의 선택신호(SEL) 및 로우레벨의 반전 선택신호(SELB)를 입력받은 도 4에 도시된 제1 구동제어신호 생성부(30)는 제1 설정신호(QT)를 반전시켜 제1 구동제어신호(QT_CON)로 전달하고, 도 5에 도시된 제2 구동제어신호 생성부(32)는 제2 설정신호(HF)를 반전시켜 제2 구동제어신호(HF_CON)로 전달하며, 도 6에 도시된 제3 구동제어신호 생성부(34)는 제3 설정신호(QT(3))를 반전시켜 제3 구동제어신호(QT(3)_CON)로 전달한다. 따라서, 제1 내지 제3 구동제어신호(QT_CON, HF_CON, QT(3)_CON)의 설정은 'L, L, H'가 된다.

만약, 입력되는 제1 내지 제3 설정신호(QT, HF, QT(3))의 설정이 'H, H, L'가 아닌 경우 제1 설정신호(QT)가 제1 구동제어신호(QT_CON)로 전달되고, 제2 설정신호(HF)가 제2 구동제어신호(HF_CON)로 전달되며, 제3 설정신호(QT(3))가 제3 구동제어신호(QT(3)_CON)로 전달된다. 따라서, 제1 내지 제3 구동제어신호(QT_CON, HF_CON, QT(3)_CON)의 설정은 아래 표2에서와 같이, 제1 내지 제3 설정신호(QT, HF, QT(3))의 설정과 같다. 다만, 앞서 살펴본 바와 같이, 데이터 드라이버(5)를 제4 구동력(1/8, Half Quarter)으로 조절하기 위해 설정된 제1 내지 제3 설정신호(QT, HF, QT(3))가 입력되는 경우 데이터 드라이버(5)를 제5 구동력(3/4, Three Quarter)으로 조절하기 위한 제1 내지 제3 구동제어신호(QT_CON, HF_CON, QT(3)_CON)가 생성된다.

<표 2>

다음으로, 도 7에 도시된 구동신호 생성부(4)는 제1 내지 제3 구동제어신호(QT_CON, HF_CON, QT(3)_CON)를 입력받아 데이터 드라이버(5)를 구동하기 위한 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동제어신호(QT(3)_CON) 및 제4 구동신호(HFQT2_DRV)를 생성한다. 앞서 살펴본 바와 같이, 구동신호 생성부(4)는 프리디코더(40) 및 디코더(42)로 구성되어 아래 표 3에서와 같은 조합의 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동제어신호(QT(3)_CON) 및 제4 구동신호(HFQT2_DRV)를 생성한다. 예를 들어, 데이터 드라이버(5)의 구동력을 제1 구동력(FULL)으로 조절하기 위해 제1 내지 제3 설정신호(QT, HF, QT(3))의 설정이 'L, L, L'인 경우 제1 내지 제3 구동제어신호(QT_CON, HF_CON, QT(3)_CON)의 설정 또한 'L, L, L'로 생성되고, 구동신호 생성부(4)에서 생성되는 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동신호(HFQT1_DRV) 및 제4 구동신호(HFQT2_DRV)는 각각 'L, L, L, L'가 된다.

<표 3>

본 실시예에 따른 데이터 출력회로의 경우 제4 구동력(1/8, Half Quarter)을 위해 설정된 제1 내지 제3 설정신호(QT, HF, QT(3))가 입력되고, 퓨즈(F10)를 커팅하는 경우 이로부터 생성되는 제1 내지 제3 구동제어신호(QT_CON, HF_CON, QT(3)_CON)는 제 5 구동력(3/4, Three Quarter)을 위한 레벨로 생성된다. 따라서, 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동신호(HFQT1_DRV) 및 제4 구동신호(HFQT2_DRV)의 레벨은 각각 'L, L, H, H'가 된다.

다음으로, 도 8에 도시된 데이터 드라이버(5)는 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동신호(HFQT1_DRV) 및 제4 구동신호(HFQT2_DRV)에 응답하여 데이터 출력패드(6)를 구동한다. 이때, 데이터 드라이버(5)에 포함된 제1 구동부(50), 제2 구동부(52), 제3 구동부(54) 및 제4 구동부(56)는 각각 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동제어신호(QT(3)_CON) 및 제4 구동신호(HFQT2_DRV)에 의해 구동여부가 결정된다.

예를 들어, 앞서 살펴본 바와 같이 제1 구동력(FULL)으로 조절하기 위해 'L, L, L'로 설정된 제1 내지 제3 설정신호(QT, HF, QT(3))가 입력되는 경우 각각 'L, L, L, L' 레벨을 갖는 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동신호(HFQT1_DRV) 및 제4 구동신호(HFQT2_DRV)가 생성되고, 이에 따라 제1 구동부(50), 제2 구동부(52), 제3 구동부(54) 및 제4 구동부(56)가 모두 구동되어 데이터 드라이버(5)의 구동력은 최대가 된다.

한편, 제4 구동력(1/8, Half Quarter)으로 조절하기 위해 'H, H, L'로 설정된 제1 내지 제3 설정신호(QT, HF, QT(3))가 입력되고, 퓨즈(F10)를 커팅하는 경우 각각 'L, L, H, H' 레벨을 갖는 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동신호(HFQT1_CON) 및 제4 구동신호(HFQT2_DRV)가 생성되고, 이에 따라 제1 구동부(50), 제2 구동부(52)가 구동되어 데이터 드라이버(5)의 구동력은 최대 구동력의 3/4 만큼이 된다. 즉, 데이터 드라이버(5)를 제 5 구동력(3/4, Three Quarter)으로 구동하게 된다.

이상 살펴본 바와 같이, 본 실시예에 따른 데이터 출력회로는 기설정된 구동력(예를 들어, 제4 구동력(1/8, Half Quarter))으로 조절하기 위해 설정된 제1 내지 제3 설정신호(QT, HF, QT(3))가 입력되는 경우 설정되지 않은 구동력(예를 들어, 제 5 구동력(3/4, Three Quarter))으로 조절하기 위한 제1 구동제어신호(QT_CON), 제2 구동제어신호(HF_CON) 및 제3 구동제어신호(QT(3)_CON)를 생성하고, 이로부터 제1 구동신호(HF_DRV), 제2 구동신호(QT_DRV), 제3 구동신호(HFQT1_DRV) 및 제4 구동신호(HFQT2_DRV)를 생성하므로, 사용자의 요구에 맞춰 데이터 드라이버(5)의 구동력을 용이하게 조절할 수 있다.

다만, 본 발명의 데이터 출력회로는 앞서 설명한 실시예에 한정하지 않고, 데이터 드라이버(5)의 구동력이 다양한 구동력으로 조절되도록 구현할 수도 있다. 예를 들어, 스위치(SW30, SW32, SW34)의 연결관계를 변경하여 제1 구동제어신호 생성부(30), 제2 구동제어신호 생성부(32) 및 제3 구동제어신호 생성부(34)에서 생성되는 제1 구동제어신호(QT_CON), 제2 구동제어신호(HF_CON) 및 제3 구동제어신호(QT(3)_CON)의 레벨을 조절함으로써 데이터 드라이버(5)의 구동력을 보다 다양하게 조절하도록 구현할 수 있다.

또한, 본 실시예의 설정신호 감지부(20)는 데이터 드라이버(5)의 구동력을 제4 구동력(1/8, Half Quarter)으로 조절하기 위해 설정되는 제1 내지 제3 설정신호(QT, HF, QT(3))가 입력되는 경우 하이레벨로 인에이블된 인에이블 신호(EN)가 생성되도록 구현한 구성이다. 즉, 제4 구동력(1/8, Half Quarter)으로 조절하기 위해 설정되는 제1 내지 제3 설정신호(QT, HF, QT(3))를 입력받아 데이터 드라이버(5)의 구동력을 제 5 구동력(3/4, Three Quarter)으로 조절하기 위한 인에이블 신호(EN)를 생성하는 구성이다. 따라서, 구동력 조절이 필요한 제1 내지 제3 설정신호(QT, HF, QT(3))의 조합에 따라 다양하게 구현될 수 있다.

도 1은 본 발명의 일실시예에 따른 데이터 출력회로의 구성을 도시한 블럭도이다.

도 2는 도 1에 도시된 데이터 출력회로에 포함된 퓨즈신호 생성부의 회로도이다.

도 3은 도 1에 도시된 데이터 출력회로에 포함된 선택신호 생성부의 회로도이다.

도 4는 도 1에 도시된 데이터 출력회로에 포함된 제1 구동제어신호 생성부의 회로도이다.

도 5는 도 1에 도시된 데이터 출력회로에 포함된 제2 구동제어신호 생성부의 회로도이다.

도 6은 도 1에 도시된 데이터 출력회로에 포함된 제3 구동제어신호 생성부의 회로도이다.

도 7은 도 1에 도시된 데이터 출력회로에 포함된 구동신호 생성부의 회로도이다.

도 8은 도 1에 도시된 데이터 출력회로에 포함된 데이터 드라이버의 회로도이다.

<도면의 주요부분에 대한 부호의 설명>

1: 퓨즈신호 생성부 2: 선택신호 생성부

20: 설정신호 감지부 3: 구동제어신호 생성부

30: 제1 구동제어신호 생성부 32: 제2 구동제어신호 생성부

34: 제3 구동제어신호 생성부 4: 구동신호 생성부

40: 프리디코더 42: 디코더

5: 데이터 드라이버

50, 52, 54, 56: 제1 내지 제4 구동부

Claims

퓨즈가 커팅되는 경우 인에이블되는 퓨즈신호를 생성하는 퓨즈신호 생성부;

상기 퓨즈신호에 응답하여 선택신호를 생성하는 선택신호 생성부;

설정신호를 입력받아, 상기 선택신호에 응답하여 구동제어신호를 생성하는 구동제어신호 생성부;

상기 구동제어신호를 디코딩하여 구동신호를 생성하는 구동신호 생성부를 포함하는 구동능력 조절회로.
삭제
제 1 항에 있어서, 상기 퓨즈신호 생성부는

전원전압과 제1 노드 사이에 연결된 퓨즈;

상기 제1 노드와 접지전압 사이에 연결되어 파워업 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제1 풀다운소자;

상기 제1 노드의 신호를 반전시켜 제2 노드로 출력하는 인버터;

상기 제2 노드의 신호에 응답하여 상기 제1 노드를 풀다운 구동하는 제2 풀 다운소자; 및

상기 제2 노드의 신호를 버퍼링하여 상기 퓨즈신호를 출력하는 버퍼를 포함하는 구동능력 조절회로.
제 1 항에 있어서, 상기 선택신호 생성부는

제1 내지 제3 설정신호를 입력받아 인에이블 신호를 생성하는 설정신호 감지부;

상기 인에이블 신호에 응답하여 상기 퓨즈신호의 전달을 제어하는 전달소자; 및

상기 전달소자로부터 전달된 신호를 버퍼링하여 선택신호 및 반전 선택신호를 생성하는 버퍼부를 포함하는 구동능력 조절회로.
제 4 항에 있어서, 상기 설정신호 감지부는 상기 제1 내지 제3 설정신호가 기설정된 조합인 경우 인에이블되는 인에이블 신호를 생성하는 구동능력 조절회로.
제 4 항에 있어서, 상기 전달소자는 상기 인에이블 신호와 상기 퓨즈신호를 입력받아 부정 논리곱 연산을 수행하는 구동능력 조절회로.
제 1 항에 있어서, 상기 구동제어신호 생성부는

상기 선택신호에 응답하여 제1 설정신호로부터 제1 구동제어신호를 생성하는 제1 구동제어신호 생성부;

상기 선택신호에 응답하여 제2 설정신호로부터 제2 구동제어신호를 생성하는 제2 구동제어신호 생성부; 및

상기 선택신호에 응답하여 제3 설정신호로부터 제3 구동제어신호를 생성하는 제3 구동제어신호 생성부를 포함하는 구동능력 조절회로.
제 7 항에 있어서, 상기 제1 구동제어신호 생성부는

상기 선택신호에 응답하여 상기 제1 설정신호를 반전시켜 상기 제1 구동제어신호로 전달하는 제1 전달부; 및

상기 선택신호에 응답하여 상기 제1 설정신호를 상기 제1 구동제어신호로 전달하는 제2 전달부를 포함하는 구동능력 조절회로.
제 8 항에 있어서, 상기 제1 전달부는

상기 제1 설정신호와 접지전압을 선택적으로 전달하는 스위치; 및

상기 선택신호에 의해 구동되어, 상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함하는 구동능력 조절회로.
제 7 항에 있어서, 상기 제2 구동제어신호 생성부는

상기 선택신호에 응답하여 상기 제2 설정신호를 반전시켜 상기 제2 구동제어신호로 전달하는 제1 전달부; 및

상기 선택신호에 응답하여 상기 제2 설정신호를 상기 제2 구동제어신호로 전달하는 제2 전달부를 포함하는 구동능력 조절회로.
제 10 항에 있어서, 상기 제1 전달부는

상기 제2 설정신호와 접지전압을 선택적으로 전달하는 스위치; 및

상기 선택신호에 의해 구동되어, 상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함하는 구동능력 조절회로.
제 7 항에 있어서, 상기 제3 구동제어신호 생성부는

상기 선택신호에 응답하여 상기 제3 설정신호를 반전시켜 상기 제3 구동제어신호로 전달하는 제1 전달부; 및

상기 선택신호에 응답하여 상기 제3 설정신호를 상기 제3 구동제어신호로 전달하는 제2 전달부를 포함하는 구동능력 조절회로.
제 12 항에 있어서, 상기 제1 전달부는

상기 제3 설정신호와 접지전압을 선택적으로 전달하는 스위치; 및

상기 선택신호에 의해 구동되어, 상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함하는 구동능력 조절회로.
제 1 항에 있어서, 상기 구동신호 생성부는

제1 내지 제3 구동제어신호를 프리디코딩하여 제1 내지 제3 디코딩 신호를 생성하는 프리디코더; 및

상기 제1 내지 제3 디코딩 신호 및 제1 내지 제3 구동제어신호를 입력받아 디코딩하여 제1 내지 제4 구동신호를 생성하는 디코더를 포함하는 구동능력 조절회로.
제 14 항에 있어서, 상기 프리디코더는

상기 제3 구동제어신호를 반전시켜 상기 제1 디코딩신호를 생성하는 제1 프 리디코더;

상기 제2 구동제어신호와 상기 제1 디코딩신호를 입력받아 논리연산을 수행하여 상기 제2 디코딩신호를 생성하는 제1 논리소자를 포함하는 제2 프리디코더; 및

상기 제1 구동제어신호 및 상기 제1 디코딩신호를 입력받아 논리연산을 수행하여 상기 제3 디코딩신호를 생성하는 제2 논리소자를 포함하는 제3 프리디코더를 포함하는 구동능력 조절회로.
제 15 항에 있어서, 상기 제1 프리디코더는

상기 제3 구동제어신호와 접지전압을 선택적으로 전달하는 스위치; 및

상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함하는 구동능력 조절회로.
제 15 항에 있어서, 상기 디코더는

상기 제3 디코딩 신호 및 제1 및 제2 구동제어신호를 입력받아 제4 디코딩신호를 생성하는 제1 논리소자; 및

상기 제1 디코딩신호 및 상기 제4 디코딩신호를 입력받아 상기 제3 구동신호를 생성하는 제2 논리소자로 구성된 제1 디코더를 포함하는 구동능력 조절회로.
제 17 항에 있어서, 상기 디코더는

상기 제2 내지 제4 디코딩신호에 응답하여 상기 제1 구동신호를 생성하는 제2 디코더;

상기 제1, 제3 및 제4 디코딩신호를 입력받아 상기 제2 구동신호를 생성하는 제3 디코더; 및

상기 제3 구동제어신호를 입력받아 상기 제4 구동신호를 생성하는 제4 디코더를 포함하는 구동능력 조절회로.
제 18 항에 있어서, 상기 제2 디코더는

상기 제2 내지 제4 디코딩신호를 입력받아 논리연산을 수행하는 논리소자;

상기 제4 디코딩신호와 접지전압을 선택적으로 전달하는 스위치;

상기 논리소자의 출력신호와 상기 스위치의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 구동능력 조절회로.
제 18 항에 있어서, 상기 제3 디코더는 상기 제1, 제3 및 제4 디코딩신호를 입력받아 부정논리곱 연산을 수행하는 구동능력 조절회로.
제 18 항에 있어서, 상기 제4 디코더는

상기 제3 구동제어신호와 접지전압을 선택적으로 전달하는 스위치;

상기 스위치의 출력신호를 버퍼링하는 버퍼를 포함하는 구동능력 조절회로.
제 1 항에 있어서, 상기 설정신호는 EMRS(Extended Mode Register Set) 신호에 의해 설정되는 구동능력 조절회로.
EMRS(Extended Mode Register Set) 신호에 의해 설정되는 설정신호를 입력받아, 퓨즈 커팅 여부에 따라 구동신호를 생성하는 구동능력 조절부;

상기 구동신호를 입력받아 구동력이 조절되는 데이터 드라이버; 및

상기 데이터 드라이버에서 구동된 데이터가 출력되는 데이터 출력패드를 포함하는 데이터 출력회로.
제 23 항에 있어서, 상기 데이터 드라이버는

풀업신호 및 풀다운 신호에 응답하여 데이터 출력단을 구동하는 제1 및 제2 구동부를 포함하되, 상기 제1 구동부는 제1 구동신호에 응답하여 구동되고, 상기 제2 구동부는 제2 구동신호에 응답하여 구동되는 데이터 출력회로.
제 23 항에 있어서, 상기 구동능력 조절부는

퓨즈의 커팅 여부에 따라 퓨즈신호를 생성하는 퓨즈신호 생성부;

상기 퓨즈신호에 응답하여 선택신호를 생성하는 선택신호 생성부;

설정신호를 입력받아, 상기 선택신호에 응답하여 구동제어신호를 생성하는 구동제어신호 생성부;

상기 구동제어신호를 디코딩하여 구동신호를 생성하는 구동신호 생성부를 포함하는 데이터 출력회로.
제 25 항에 있어서, 상기 퓨즈신호 생성부는 상기 퓨즈가 커팅되는 경우 인에이블되는 퓨즈신호를 생성하는 데이터 출력회로.
제 25 항에 있어서, 상기 선택신호 생성부는

제1 내지 제3 설정신호를 입력받아, 상기 제1 내지 제3 설정신호가 기설정된 조합인 경우 인에이블되는 인에이블 신호를 생성하는 설정신호 감지부;

상기 인에이블 신호에 응답하여 상기 퓨즈신호의 전달을 제어하는 전달소자;

상기 전달소자로부터 전달된 신호를 버퍼링하여 선택신호 및 반전 선택신호를 생성하는 버퍼부를 포함하는 데이터 출력회로.
제 25 항에 있어서, 상기 구동제어신호 생성부는

상기 선택신호에 응답하여 제1 설정신호로부터 제1 구동제어신호를 생성하는 제1 구동제어신호 생성부;

상기 선택신호에 응답하여 제2 설정신호로부터 제2 구동제어신호를 생성하는 제2 구동제어신호 생성부; 및

상기 선택신호에 응답하여 제3 설정신호로부터 제3 구동제어신호를 생성하는 제3 구동제어신호 생성부를 포함하는 데이터 출력회로.
제 28 항에 있어서, 상기 제1 구동제어신호 생성부는

상기 선택신호에 응답하여 상기 제1 설정신호를 반전시켜 상기 제1 구동제어신호로 전달하는 제1 전달부; 및

상기 선택신호에 응답하여 상기 제1 설정신호를 상기 제1 구동제어신호로 전달하는 제2 전달부를 포함하는 데이터 출력회로.
제 28 항에 있어서, 상기 제2 구동제어신호 생성부는

상기 선택신호에 응답하여 상기 제2 설정신호를 반전시켜 상기 제2 구동제어신호로 전달하는 제1 전달부; 및

상기 선택신호에 응답하여 상기 제2 설정신호를 상기 제2 구동제어신호로 전달하는 제2 전달부를 포함하는 데이터 출력회로.
제 28 항에 있어서, 상기 제3 구동제어신호 생성부는

상기 선택신호에 응답하여 상기 제3 설정신호를 반전시켜 상기 제3 구동제어신호로 전달하는 제1 전달부; 및

상기 선택신호에 응답하여 상기 제3 설정신호를 상기 제3 구동제어신호로 전달하는 제2 전달부를 포함하는 데이터 출력회로.
제 25 항에 있어서, 상기 구동신호 생성부는

제1 내지 제3 구동제어신호를 프리디코딩하여 제1 내지 제3 디코딩 신호를 생성하는 프리디코더; 및

상기 제1 내지 제3 디코딩 신호 및 제1 내지 제3 구동제어신호를 입력받아 디코딩하여 제1 내지 제4 구동신호를 생성하는 디코더를 포함하는 데이터 출력회 로.
제 32 항에 있어서, 상기 프리디코더는

상기 제3 구동제어신호를 반전시켜 상기 제1 디코딩신호를 생성하는 제1 프리디코더;

상기 제2 구동제어신호와 상기 제1 디코딩신호를 입력받아 논리연산을 수행하여 상기 제2 디코딩신호를 생성하는 제1 논리소자를 포함하는 제2 프리디코더; 및

상기 제1 구동제어신호 및 상기 제1 디코딩신호를 입력받아 논리연산을 수행하여 상기 제3 디코딩신호를 생성하는 제2 논리소자를 포함하는 제3 프리디코더를 포함하는 데이터 출력회로.
제 33 항에 있어서, 상기 제1 프리디코더는

상기 제3 구동제어신호와 접지전압을 선택적으로 전달하는 스위치; 및

상기 스위치의 출력신호를 반전시켜 출력하는 인버터를 포함하는 데이터 출력회로.
제 33 항에 있어서, 상기 디코더는

상기 제3 디코딩 신호 및 제1 및 제2 구동제어신호를 입력받아 제4 디코딩신호를 생성하는 제1 논리소자; 및

상기 제1 디코딩신호 및 상기 제4 디코딩신호를 입력받아 상기 제3 구동신호를 생성하는 제2 논리소자로 구성된 제1 디코더를 포함하는 데이터 출력회로.
제 35 항에 있어서, 상기 디코더는

상기 제2 내지 제4 디코딩신호에 응답하여 상기 제1 구동신호를 생성하는 제2 디코더;

상기 제1, 제3 및 제4 디코딩신호를 입력받아 상기 제2 구동신호를 생성하는 제3 디코더; 및

상기 제3 구동제어신호를 입력받아 상기 제4 구동신호를 생성하는 제4 디코더를 포함하는 데이터 출력회로.
제 36 항에 있어서, 상기 제2 디코더는

상기 제2 내지 제4 디코딩신호를 입력받아 논리연산을 수행하는 논리소자;

상기 제4 디코딩신호와 접지전압을 선택적으로 전달하는 스위치;

상기 논리소자의 출력신호와 상기 스위치의 출력신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 데이터 출력회로.
제 36 항에 있어서, 상기 제4 디코더는

상기 제3 구동제어신호와 접지전압을 선택적으로 전달하는 스위치;

상기 스위치의 출력신호를 버퍼링하는 버퍼를 포함하는 데이터 출력회로.