JPH11283389A - フラッシュメモリのヒューズセルセンシング回路 - Google Patents

フラッシュメモリのヒューズセルセンシング回路

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JPH11283389A
JPH11283389A JP36102798A JP36102798A JPH11283389A JP H11283389 A JPH11283389 A JP H11283389A JP 36102798 A JP36102798 A JP 36102798A JP 36102798 A JP36102798 A JP 36102798A JP H11283389 A JPH11283389 A JP H11283389A
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Abstract

(57)【要約】 【課題】 メモリセルのパワーオン時にヒューズセルの
データを読み出してラッチしようとする時、メモリセル
をセンシングしてラッチしようとする時間設定をリファ
レンス回路によって決定し、リファレンス回路が工程の
変化によるセンシング時間をトラッキングするようにし
たフラッシュメモリのピューズセルセンシング回路を提
供すること。 【解決手段】 本発明によるフラッシュメモリのピュー
ズセルセンシング回路は、メモリセルのパワーオン時に
リセットパルスを発生するためのパワーオンリセット回
路と、前記パワーオンリセット回路の出力信号に基づい
て初期状態をラッチするためのリファレンス回路と、前
記リファレンス回路の出力信号に基づいて前記リファレ
ンス回路のヒューズセルをセンシングするための電圧を
出力する分圧器回路と、前記分圧器回路の出力信号、前
記パワーオンリセット回路の出力信号及び前記リファレ
ンス回路の出力信号に基づいてピューズセル情報をラッ
チするためのメインメモリセルデータラッチ回路とを含
んで構成されることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は自動センシング時間
トラッキング回路を備えたフラッシュメモリのヒューズ
セルセンシング回路に係り、特にメモリセルのパワーオ
ン時にヒューズセル（ＣＡＭ：Content address memor
y）のデータを読み出してラッチしようとする時、ヒュ
ーズセルのデータをセンシングしてラッチするための時
間設定をリファレンス回路によって決定し、リファレン
ス回路が工程の変化によるセンシング時間（sensing ti
me）をトラッキングすることにより、メモリセルのパワ
ーオン時にヒューズセルのデータを確実にラッチするこ
とができるフラッシュメモリのヒューズセルセンシング
回路に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリのリペア回路
でメモリセルのパワーオン時にヒューズセルのデータを
ラッチする技術は、既にＶＬＳＩ設計において広く知ら
れている。
【０００３】図１は従来の技術によるフラッシュメモリ
のヒューズセルセンシング回路図であり、次に図２
（ａ）及び図２（ｂ）を参照してその動作を説明する。
図１で電源電圧Ｖccが０Ｖからパワーアップする場合
（図２（a ）のt1時間）、パワーオンリセット回路にお
いて第１ノードＫ１の初期電圧レベルはＮＭＯＳトラン
ジスタＮ１によってバーチャルグラウンド（virtual gr
ound：トランジスタのN １のＶｔ程度）になり、初期に
キャパシタC １は充電されない。しかし、電源電圧Vcc
が上昇する間、大きさの小さい（weak）トランジスタP
１を介して流れている電流によって前記キャパシタC １
が徐々に充電される。前記ＰＭＯＳトランジスタＰ１の
大きさが小さく、なお前記キャパシタＣ１の大きさが非
常に大きくて、前記第１ノードＫ１の電位は電源電圧の
上昇速度（Vcc ramp up ）より遅く上昇するため、イン
バータI １の一定のしきい値電圧Ｖｔ以上となるまでは
ロー（Low ）状態になる。この時、前記インバータＩ１
の出力である前記パワーオンリセット回路１の出力ノー
ドＫ２の電位がハイ状態になり、ＮＭＯＳトランジスタ
Ｎ３をターンオンさせる。ここで、ワードラインデコー
ダ回路２によってヒューズセルＭ１のゲート電極にワー
ドライン電圧が印加されることにより、ヒューズセルＭ
１を選択することになる。
【０００４】たとえば、前記ヒューズセルＭ１が正常的
にプログラムされた場合には、前記ヒューズセルＭ１に
よって接地端子Ｖssへ流れる電流パスが遮断される。こ
の時、電源電圧Ｖccを入力とするＮＭＯＳトランジスタ
Ｎ２がターンオンされ、ＰＭＯＳトランジスタＰ２によ
ってビットラインＢＬ電位はハイ状態になる。前記ビッ
トラインＢＬ電圧は前記ＮＭＯＳトランジスタＮ３を介
してラッチ回路３のインバータＩ２に入力され、前記イ
ンバータＩ２の出力はロー状態にラッチされる。この
時、前記インバータＩ２の出力はインバータＩ４でハイ
状態に反転されて出力端子Ｖout を介して出力される
（図２（ａ）のout1）。
【０００５】逆に、前記ヒューズセルＭ１が消去状態に
なった場合には、前記ヒューズセルＭ１によって接地端
子Ｖssへの電流パスが形成される。この時、電源電圧Ｖ
ccを入力とするＮＭＯＳトランジスタＮ２がターンオン
され、ＰＭＯＳトランジスタＰ２によってビットライン
ＢＬ電位がハイ状態になっても、前記ヒューズセルＭ１
によって接地端子Ｖssへの電流パスが形成されるため、
前記ビットラインＢＬ電位はロー状態になる。
【０００６】前記ビットラインＢＬ電圧は前記ＮＭＯＳ
トランジスタＮ３を介して前記ラッチ回路３のインバー
タＩ２に入力され、前記インバータＩ２の出力はハイ状
態にラッチされる。この時、前記ラッチ回路３の出力は
インバータＩ４でロー状態に反転されて出力端子Ｖout
を介して出力される（図２（ａ）のout ２）。
【０００７】一方、電源電圧Ｖccが一定の電圧以上に上
昇して前記第１ノードＫ１がハイ状態になる場合、前記
インバータＩ１の出力である前記パワーオンリセット回
路１の出力ノードＫ２の電位はロー状態になり、前記Ｎ
ＭＯＳトランジスタＮ３はターンオフされる。従って、
前記ヒューズセルＭ１とラッチ回路３は分離される。
【０００８】即ち、図２（ｂ）に示すように、インバー
タＩ１の一定のしきい値電圧Ｖｔ以上に上昇する時間t1
が経過すると、前記第１ノードＫ１の電位はハイ状態に
なり、前記インバータＩ１の出力である前記パワーオン
リセット回路１の出力ノードＫ２の電位はロー状態にな
る。
【０００９】しかし、このようなヒューズセルラッチ回
路は、ワードラインデコーダ回路２によってヒューズセ
ルＭ１のゲート電極にワードライン電圧が引き続き印加
されるので、ヒューズセルＭ１のゲートストレスの原因
となる。これにより、前記ヒューズセルM １が持ってい
るチャージ容量を損失するという問題点がある。
【００１０】このようなヒューズセルのゲートストレス
を減少させるために、パワーオン時（或いはパワーオン
以後に）ヒューズセルのセンシングに要するヒューズセ
ルのゲート電圧を０Ｖにダウンさせてヒューズセルのゲ
ートストレスを最小化する必要がある。
【００１１】図３（ａ）は前記のような問題点を解決す
るための回路図であり、次に図３（ｂ）を参照してその
動作を説明する。パワーオンリセット回路１の出力であ
るノードＫ２の電圧は遅延回路４に供給される。前記遅
延回路４の出力電圧であるワードライン電圧は、ヒュー
ズセルＭ１のゲート電極に供給される。前記パワーオン
リセット回路１の出力であるノードＫ２の電圧がロー状
態になる時、前記ヒューズセルＭ１のゲート電極に供給
されるワードライン電圧は前記遅延回路４によって一定
時間遅延した後遮断される（図３（ｂ）のt1乃至t2時
間）。
【００１２】しかし、このような技術はデバイスのパワ
ーオン時にパワーオンリセット回路１から発生するパワ
ーオンリセット信号を用いて一定の時間ヒューズセルＭ
１をセンシングする方法であり、ヒューズセルＭ１をセ
ンシングしてラッチするための時間はデバイス設計者が
設計時定めた値に固定される。これにより、工程の変化
に対するフラッシュＥＥＰＲＯＭセルのセル電流、しき
い値電圧及びトランジスタの特性変化などによって設計
時定められた時間以内にヒューズセルＭ１をセンシング
できない場合が発生するという短所がある。
【００１３】即ち、前記ヒューズセルのゲート電極に供
給されるワードライン電圧がメモリセルの状態をセンシ
ングするに不十分な電圧になる場合、前記ラッチ回路３
はヒューズセルＭ１のデータをラッチすることができな
くなる。
【００１４】かかる問題点はＰＭＯＳトランジスタＰ２
の大きさとヒューズセルＭ１のゲート電極に供給される
ワードライン電圧によるメモリセル電流Ｉｄｓの比率が
センシングするに適切であっても、メモリセル設計時に
ＰＭＯＳトランジスタＰ２の大きさ、インバータＩ１の
論理しきい値電圧Ｖｔ値、遅延回路４による遅延時間な
どが予め決定されていることにより、メモリセルのしき
い値電圧Ｖｔ、始動電流（Turn on current ）などが工
程によって変わる場合、ヒューズセルM １のゲート電圧
がハイ状態になっていてもメモリセルのデータをラッチ
回路３にラッチできなくなるという短所がある。
【００１５】
【発明が解決しようとする課題】従って、本発明の目的
は、メモリセルのパワーオン時にヒューズセルのデータ
を読み出してラッチしようとする時、メモリセルをセン
シングしてラッチしようとする時間設定をリファレンス
回路によって決定し、リファレンス回路が工程の変化に
よるセンシング時間をトラッキングするようにしたフラ
ッシュメモリのヒューズセルセンシング回路を提供する
ことにある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるフラッシュメモリのヒューズセルセ
ンシング回路は、メモリセルのパワーオン時にリセット
パルスを発生するためのパワーオンリセット回路と、前
記パワーオンリセット回路の出力信号に基づいて初期状
態をラッチするためのリファレンス回路と、前記リファ
レンス回路の出力信号に基づいて前記リファレンス回路
のヒューズセルをセンシングするための電圧を出力する
分圧器回路と、前記分圧器回路の出力信号、前記パワー
オンリセット回路の出力信号及び前記リファレンス回路
の出力信号に基づいてメモリセル情報をラッチするため
のヒューズセルデータラッチ回路とを含んで構成される
ことを特徴とする。
【００１７】
【発明の実施の形態】以下、添付図面を参照して本発明
を詳細に説明する。図４は本発明によるフラッシュメモ
リのヒューズセルセンシング回路のブロック図であり、
パワーオンリセット回路１１、分圧器回路１２、自動セ
ンシング時間トラッキング機能を有するリファレンス回
路１３、及びメインメモリセルデータラッチ回路１４か
ら構成される。
【００１８】前記メインメモリセルデータラッチ回路１
４は第１乃至第ｎメインメモリセルデータラッチ回路か
ら構成される。前記パワーオンリセット回路１１は電源
電圧のパワーオン時に一つのリセットパルスを発生す
る。リファレンス回路１３は前記パワーオンリセット回
路１１からのリセットパルスによって分圧器回路１２及
びメインメモリセルデータラッチ回路１４を制御するた
めの制御電圧を出力する。分圧器回路１２は前記リファ
レンス回路１３からの制御電圧に基づいて前記リファレ
ンス回路１３及びメインメモリセルデータラッチ回路１
４をセンシングするための制御電圧を出力する。前記メ
インメモリセルデータラッチ回路１４は前記リファレン
ス回路１３及び前記分圧器回路１２からの制御電圧に基
づいて自分のヒューズセル（図示せず）情報を第１乃至
第ｎメインメモリセルデータラッチ回路にラッチした後
出力端子（V ｏｕt1乃至Ｖout Ｎ）を介して出力する。
【００１９】たとえば、１バイト（１ Byte ）単位でフ
ラッシュメモリセルをリペアしようとする場合には前記
１バイトに当たるアドレスが８個であるため、前記リフ
ァレンス回路１３及びメインメモリセルデータラッチ回
路１４はそれぞれ８個の回路が並列に構成される。
【００２０】図５は本発明によるフラッシュメモリのヒ
ューズセルセンシング回路の詳細な回路図であり、次に
図６を参照してその動作を説明する。メモリセルのパワ
ーオン時（図６のt １時間）、初期に第１ノードＫ１１
にはパワーオンリセット回路１１から発生するロー状態
の出力信号が供給される。この時、前記第１ノードＫ１
１の電圧はリファレンス回路１３へ供給される。従っ
て、初期化回路３１のＰＭＯＳトランジスタＰ１１がタ
ーンオンされ、センシング回路３３のＮＭＯＳトランジ
スタＮ１１はターンオフされる。従って、ラッチ回路３
２の第４ノードＫ１４にはＰＭＯＳトランジスタＰ１１
を介して電源端子Ｖccから電源電圧が供給されてハイ状
態になり、インバータＩ１１を介した第５ノードＫ１５
はロー状態になる。この時、前記第４ノードＫ１４はイ
ンバータＩ１２によってハイ状態にラッチされる。一
方、インバータＩ１３及び遅延回路３４を介して前記第
５ノードＫ１５の電圧が供給される第３ノードＫ１３は
一定時間遅延した後ハイ状態になる。この時、前記第３
ノードＫ１３の電圧に基づいて分圧器回路１２はイネー
ブルされる。また、前記第３ノードＫ１３の電圧は前記
リファレンス回路１３のヒューズセルＭ１１及びメイン
メモリセルデータラッチ回路１４の各ヒューズセルＭ１
２乃至Ｍ１ｎに供給される。ここで、前記ヒューズセル
Ｍ１１は十分消去されたセルを使用する。
【００２１】以後、図６のt2時間（電源電圧が一定の電
圧以上に上昇する時間）には第１ノードＫ１１の電位が
ハイ状態になって初期化回路３１のＰＭＯＳトランジス
タＰ１１はターンオフされ、センシング回路３３のＮＭ
ＯＳトランジスタＮ１１はターンオンされる。また、前
記第１ノードＫ１１の電圧をインバータＩ１４を介して
入力とする初期化回路３１のＮＭＯＳトランジスタＮ１
３はターンオフされる。この時、前記分圧器回路１２の
出力である第２ノードＫ１２の電圧（ハイ状態）を入力
とするセンシング回路３３のＮＭＯＳトランジスタＮ１
２はターンオンされる。従って、前記リファレンス回路
１３のヒューズセルＭ１１を介して前記第４ノードＫ１
４から接地端子Ｖssに電流パスが形成される。この時、
前記ヒューズセルＭ１１を通して流れている電流によっ
て前記第４ノードＫ１４の電圧が決定される。前記第４
ノードＫ１４がハイ状態を保持する間は前記第５ノード
Ｋ１５の電圧はロー状態を保持する。また、前記インバ
ータＩ１３及び遅延回路３４を介して前記第５ノードＫ
１５の電圧が供給される前記第３ノードＫ１３の電圧は
ハイ状態を保持し、前記第２ノードＫ１２の電圧は前記
分圧器回路１２の出力であるハイ状態を保持する。
【００２２】この時、前記パワーオンリセット回路１１
の出力である第１ノードＫ１１の電圧と、前記リファレ
ンス回路１３の出力及び前記分圧器回路１２の出力であ
る第３及び第２ノードＫ１３及びＫ１２の電圧を入力と
する前記メインメモリセルデータラッチ回路１４は自分
のヒューズセル（Ｍ１２乃至Ｍ１ｎ）の情報を読み出し
てラッチする。
【００２３】以後、図６のt3時間（電源電圧が正常的に
上昇する時間）には前記第１ノードＫ１１の電位がハイ
状態を保持して初期化回路３１のＰＭＯＳトランジスタ
Ｐ１１とＮＭＯＳトランジスタＮ１３はターンオフさ
れ、センシング回路３３のＮＭＯＳトランジスタＮ１１
はターンオンされる。また、分圧器回路１２の出力であ
る第２ノードＫ１２の電圧（ハイ状態）を入力とするセ
ンシング回路３３のＮＭＯＳトランジスタＮ１２はター
ンオンされる。この時、ヒューズセルＭ１１を介して前
記第４ノードＫ１４から接地端子Ｖssに電流パス(pass)
が形成され、前記第４ノードＫ１４の電圧はハイ状態か
らロー状態に遷移する。そして、前記第５ノードＫ１５
の電圧はロー状態からハイ状態に遷移する。また、前記
インバータＩ１３及び遅延回路３４を介して前記第５ノ
ードＫ１５の電圧が供給される前記第３ノードＫ１３の
電圧はハイ状態からロー状態に遷移し、前記第２ノード
Ｋ１２の電圧はロー状態になる。従って、前記電源電圧
が十分上昇する図６のt3時間には前記リファレンス回路
１３のヒューズセルＭ１１と前記メインメモリセルデー
タラッチ回路１４のヒューズセル（Ｍ１２乃至Ｍ１ｎ）
に供給される電圧が遮断される。
【００２４】即ち、初期に（図６のt1時間）パワーオン
リセット回路１１の出力である第１ノードＫ１１の電圧
がロー状態になることにより、第４ノードＫ１４の電圧
をハイ状態、第５ノードＫ１５の電圧をロー状態に初期
化する。この時、ＮＭＯＳトランジスタＮ１１はターン
オフされる。図６のt1時間以後にはＰＭＯＳトランジス
タＰ１１とＮＭＯＳトランジスタＮ１３はターンオフさ
れ、前記第４ノードＫ１４の電圧が初期状態のハイ状態
に保持される間（図６のt2時間）は、第３ノードＫ１３
の電圧はハイ状態を保持する。そして、第２ノードＫ１
２の電圧は分圧器回路１２から出力されるハイ状態の電
圧を保持する。この時、前記メインメモリセルデータラ
ッチ回路１４は自分のヒューズセル（Ｍ１２乃至Ｍ１
ｎ）の情報を読み出してラッチする。以後、電源電圧が
十分上昇して安定な電源電圧になる場合、前記ヒューズ
セル（Ｍ１１乃至Ｍ１ｎ）に供給される電圧を遮断す
る。
【００２５】前記リファレンス回路１３はリファレンス
時間を決定するためのリファレンスラッチ回路であり、
メインメモリセルデータラッチ回路１４はメモリセルの
情報をラッチするための回路である。前記メインメモリ
セルデータラッチ回路１４のセンシングラッチ時間はヒ
ューズセルＭ１２の状態によって決定される。
【００２６】即ち、ヒューズセルＭ１２がプログラムさ
れたセルの場合（セルのしきい値電圧：約４乃至５
Ｖ）、前記メインメモリセルデータラッチ回路１４のセ
ンシングラッチ時間は０ｎｓである。なぜならば、前記
ヒューズセルＭ１２がプログラムされたセルであれば、
ＮＶＭセルＭ１２の電流Ｉｄｓが０μＡであるため、第
６ノードＫ１６の電位はハイ状態、第７ノードＫ１７の
電位はロー状態を保持する。しかし、前記第６ノードＫ
１６の電位は図６のt1時間に既にハイ状態を保持してい
るため、前記第６ノードＫ１６の電位をハイ状態に保持
するための時間は不要になる。
【００２７】逆に、ヒューズセルＭ１２が消去されたセ
ルの場合（セルのしきい値電圧：約０. ５乃至１. ５
Ｖ）か、或いは紫外線の照射されたセル（セルのしきい
値電圧:約１. ０乃至２. ０Ｖ）の場合、図６のt1時間
にハイ状態に初期化された第６ノードＫ１６の電位はＮ
ＭＯＳトランジスタＮ２１及びＮ２２がターンオンされ
ているので、ヒューズセルＭ１２に流れる電流Ｉｄｓに
よってロー状態になる。この時のセンシングラッチ時間
はヒューズセルＭ１２に流れる電流Ｉｄｓとインバータ
Ｉ２２のＰＭＯＳトランジスタ（図示せず）に流れる電
流の比率によって決定される。従って、消去されたセル
のセンシングラッチ時間は工程の変化によるインバータ
Ｉ２２のＰＭＯＳトランジスタとヒューズセルＭ１２に
流れる電流Ｉｄｓの比率によって変化する。この時、前
記ヒューズセルＭ１２のゲートストレスを減らすために
ヒューズセルＭ１２のゲート電圧を０Ｖにダウンさせる
時点は正確に予測することが難しい。
【００２８】このような問題点を解決するために、本発
明では自動センシング時間トラッキング機能をもつリフ
ァレンス回路を使用する。リファレンス回路１３のヒュ
ーズセルＭ１１はメインメモリセルデータラッチ回路１
４のヒューズセルＭ１２と同一であるが、消去された
（紫外線が照射された）セルを使用する。また、前記リ
ファレンス回路１３は遅延回路３４を除いた回路が前記
メインメモリセルデータラッチ回路１４と同一の構造を
成す。
【００２９】即ち、前記リファレンス回路１３は、図６
のt1時間には第４ノードＫ１４をハイ状態、第５ノード
Ｋ１５をロー状態に初期化した後、ヒューズセルＭ１１
によって前記第４ノードＫ１４はロー状態、第５ノード
Ｋ１５はハイ状態になる前までは第３ノードＫ１３をハ
イ状態、第２ノードＫ１２を分圧器回路１２の出力電圧
に保持するため、ヒューズセルＭ１１及びヒューズセル
Ｍ１２を引き続きセンシングする。
【００３０】たとえば、ヒューズセルＭ１２が消去され
たセルであれば、前記メインメモリセルデータラッチ回
路１４の第６ノードＫ１６の電位がロー状態からハイ状
態に遷移する時間と、前記第５ノードＫ１５の電位がロ
ー状態からハイ状態に遷移する時間とが同一である。従
って、前記第５ノードＫ１５の電位がロー状態からハイ
状態に遷移した後、遅延回路３４による一定の遅延時間
以後にヒューズセルＭ１１及びＭ１２がターンオフされ
ても、前記リファレンス回路１３の第５ノードＫ１５の
電位はハイ状態にラッチされる。前記メインメモリセル
データラッチ回路１４の第６ノードＫ１６の電位は、ヒ
ューズセルＭ１２が消去されたセルであればロー状態に
ラッチされ、ヒューズセルＭ１２がプログラムされたセ
ルであればハイ状態にラッチされる。
【００３１】
【発明の効果】上述したように、本発明によれば、工程
の変化によるメモリセルが消去されたセルのしきい値電
圧変動に関係なくメモリセルをセンシングしてラッチし
た後メモリセルをターンオフさせることにより、デバイ
ス生産時の生産性及び品質を向上させることのできる卓
越な効果がある。
【図面の簡単な説明】
【図１】従来の技術によるフラッシュメモリのヒューズ
セルセンシング回路図である。
【図２】図２（ａ）及び図２（ｂ）は図１の動作を説明
するために示した各ノードの電圧特性図である。
【図３】図３（ａ）は従来の技術によるフラッシュメモ
リのヒューズセルセンシング回路の別の実施例を示す図
であり、図３（ｂ）は図３（ａ）の動作を説明するため
に示した各ノードの電圧特性図である。
【図４】本発明によるフラッシュメモリのヒューズセル
センシング回路のブロック図である。
【図５】図４の詳細な回路図である。
【図６】図５の動作を説明するために示した各ノードの
電圧特性図である。
【符号の説明】
１１ パワーオンリセット回路 １２ 分圧器回路 １３ リファレンス回路 １４ メインメモリセルデータラッチ回路

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルのパワーオン時にリセットパ
    ルスを発生するためのパワーオンリセット回路と、前記
    パワーオンリセット回路の出力信号に基づいて初期状態
    をラッチするためのリファレンス回路と、前記リファレ
    ンス回路の出力信号に基づいて前記リファレンス回路の
    ヒューズセルをセンシングするための電圧を出力する分
    圧器回路と、前記分圧器回路、前記パワーオンリセット
    回路及び前記リファレンス回路のそれぞれの出力信号に
    基づいてヒューズセルの情報をラッチするためのメイン
    メモリセルデータラッチ回路とを含んでなることを特徴
    とするフラッシュメモリのヒューズセルセンシング回
    路。
  2. 【請求項２】 前記リファレンス回路は、 ヒューズセルと、前記ヒューズセルのデータをセンシン
    グするためのセンシング回路と、前記センシング回路に
    よってセンシングされた前記ヒューズセルのデータをラ
    ッチするためのラッチ回路と、前記パワーオンリセット
    回路の出力に基づいて前記ラッチ回路を初期化するため
    の初期化回路と、前記ラッチ回路の出力を遅延させ、前
    記ヒューズセル及び分圧器回路を制御するための遅延回
    路とを含んでなることを特徴とする請求項１記載のフラ
    ッシュメモリのヒューズセルセンシング回路。
  3. 【請求項３】 前記センシング回路は、前記ラッチ回路
    とヒューズセルとの間に直列に接続され、前記パワーオ
    ンリセット回路の出力及び前記分圧器回路の出力をそれ
    ぞれの入力とする一対のＮＭＯＳトランジスタを含んで
    なることを特徴とする請求項２記載のフラッシュメモリ
    のヒューズセルセンシング回路。
  4. 【請求項４】 前記ラッチ回路は前記初期化回路とセン
    シング回路との間に相互相補型構造で構成された一対の
    インバータを含んでなることを特徴とする請求項２記載
    のフラッシュメモリのヒューズセルセンシング回路。
  5. 【請求項５】 前記初期化回路は、前記ラッチ回路と電
    源端子との間に接続され、前記パワーオンリセット回路
    の出力を入力とするＰＭＯＳトランジスタと、前記ラッ
    チ回路と接地端子との間に接続され、前記パワーオンリ
    セット回路の出力をインバータを介して入力とするＮＭ
    ＯＳトランジスタとを含んでなることを特徴とする請求
    項２記載のフラッシュメモリのヒューズセルセンシング
    回路。
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