JP3409527B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、テスト時間の短縮
を図るために、データ圧縮テスト・モード、即ち、内部
回路から並列的に読み出される複数ビットのリード・デ
ータをビット数を圧縮して出力するテスト・モードを備
えた半導体記憶装置に関する。
を図るために、データ圧縮テスト・モード、即ち、内部
回路から並列的に読み出される複数ビットのリード・デ
ータをビット数を圧縮して出力するテスト・モードを備
えた半導体記憶装置に関する。
【０００２】
【従来の技術】従来、データ圧縮テスト・モードとし
て、内部回路から並列的に読み出された複数ビットのリ
ード・データを１ビット・データに圧縮して出力する、
いわゆる、０１Ｚテスト・モードと呼ばれるテスト・モ
ードが知られている。
て、内部回路から並列的に読み出された複数ビットのリ
ード・データを１ビット・データに圧縮して出力する、
いわゆる、０１Ｚテスト・モードと呼ばれるテスト・モ
ードが知られている。
【０００３】この０１Ｚテスト・モードは、内部回路か
ら並列的に読み出された複数ビットのリード・データに
ついて、論理が高レベル（以下、Ｈレベルという）で一
致している場合には、Ｈレベルの１ビット・データを出
力し、論理が低レベル（以下、Ｌレベルという）で一致
している場合には、Ｌレベルの１ビット・データを出力
し、論理が不一致である場合には、出力をハイ・インピ
ーダンス状態とするものである。
ら並列的に読み出された複数ビットのリード・データに
ついて、論理が高レベル（以下、Ｈレベルという）で一
致している場合には、Ｈレベルの１ビット・データを出
力し、論理が低レベル（以下、Ｌレベルという）で一致
している場合には、Ｌレベルの１ビット・データを出力
し、論理が不一致である場合には、出力をハイ・インピ
ーダンス状態とするものである。
【０００４】図８は、このような０１Ｚテスト・モード
を実行することができる従来の半導体記憶装置の一例の
要部を示す回路図である。
を実行することができる従来の半導体記憶装置の一例の
要部を示す回路図である。
【０００５】図８中、ＤＱ０Ｚ〜ＤＱ３Ｚはセルアレイ
部から並列的に読み出されたリード・データ、ＴＥＳＴ
Ｚは０１Ｚテスト・モードを設定する０１Ｚテスト・モ
ード設定信号であり、この０１Ｚテスト・モード設定信
号ＴＥＳＴＺは、０１Ｚテスト・モード設定時には、Ｈ
レベル、通常モード時には、Ｌレベルとされる。
部から並列的に読み出されたリード・データ、ＴＥＳＴ
Ｚは０１Ｚテスト・モードを設定する０１Ｚテスト・モ
ード設定信号であり、この０１Ｚテスト・モード設定信
号ＴＥＳＴＺは、０１Ｚテスト・モード設定時には、Ｈ
レベル、通常モード時には、Ｌレベルとされる。
【０００６】また、ＨＩＺは出力をハイ・インピーダン
ス状態に設定するためのハイ・インピーダンス設定信号
であり、このハイ・インピーダンス設定信号ＨＩＺは、
出力をハイ・インピーダンス状態とする場合には、Ｈレ
ベルとされる。
ス状態に設定するためのハイ・インピーダンス設定信号
であり、このハイ・インピーダンス設定信号ＨＩＺは、
出力をハイ・インピーダンス状態とする場合には、Ｈレ
ベルとされる。
【０００７】また、１は通常モードを実行するために、
リード・データＤＱ０Ｚに対応して設けられている出力
回路、２はデータ入出力端子をなすパッドである。
リード・データＤＱ０Ｚに対応して設けられている出力
回路、２はデータ入出力端子をなすパッドである。
【０００８】また、出力回路１において、３はプルアッ
プ用の出力トランジスタをなすｐＭＯＳトランジスタ、
４はプルダウン用の出力トランジスタをなすｎＭＯＳト
ランジスタ、５はｐＭＯＳトランジスタ３を駆動するＮ
ＡＮＤ回路、６はｎＭＯＳトランジスタ４を駆動するＮ
ＯＲ回路である。
プ用の出力トランジスタをなすｐＭＯＳトランジスタ、
４はプルダウン用の出力トランジスタをなすｎＭＯＳト
ランジスタ、５はｐＭＯＳトランジスタ３を駆動するＮ
ＡＮＤ回路、６はｎＭＯＳトランジスタ４を駆動するＮ
ＯＲ回路である。
【０００９】また、７はリード・データＤＱ０Ｚを反転
するインバータ、８は０１Ｚテスト・モード設定信号Ｔ
ＥＳＴＺを反転するインバータ、９はハイ・インピーダ
ンス設定信号ＨＩＺを反転するインバータである。
するインバータ、８は０１Ｚテスト・モード設定信号Ｔ
ＥＳＴＺを反転するインバータ、９はハイ・インピーダ
ンス設定信号ＨＩＺを反転するインバータである。
【００１０】また、１０はインバータ７の出力とインバ
ータ８の出力とをＮＡＮＤ処理するＮＡＮＤ回路、１１
は０１Ｚテスト・モード設定信号ＴＥＳＴＺとインバー
タ７の出力とをＮＯＲ処理するＮＯＲ回路である。
ータ８の出力とをＮＡＮＤ処理するＮＡＮＤ回路、１１
は０１Ｚテスト・モード設定信号ＴＥＳＴＺとインバー
タ７の出力とをＮＯＲ処理するＮＯＲ回路である。
【００１１】また、１２は電源電圧ＶＣＣを供給するＶ
ＣＣ電源線とＮＡＮＤ回路１０の電源端との間に接続さ
れたｐＭＯＳトランジスタであり、ハイ・インピーダン
ス設定信号ＨＩＺにより導通（以下、ＯＮという）、非
導通（以下、ＯＦＦという）を制御されるものである。
ＣＣ電源線とＮＡＮＤ回路１０の電源端との間に接続さ
れたｐＭＯＳトランジスタであり、ハイ・インピーダン
ス設定信号ＨＩＺにより導通（以下、ＯＮという）、非
導通（以下、ＯＦＦという）を制御されるものである。
【００１２】また、１３はＮＯＲ回路１１の接地端と接
地線との間に接続されたｎＭＯＳトランジスタであり、
インバータ９の出力によりＯＮ、ＯＦＦを制御されるも
のである。
地線との間に接続されたｎＭＯＳトランジスタであり、
インバータ９の出力によりＯＮ、ＯＦＦを制御されるも
のである。
【００１３】また、１４はＮＡＮＤ回路１０の出力端と
接地線との間に接続されたｎＭＯＳトランジスタであ
り、ハイ・インピーダンス設定信号ＨＩＺによりＯＮ、
ＯＦＦを制御されるものである。
接地線との間に接続されたｎＭＯＳトランジスタであ
り、ハイ・インピーダンス設定信号ＨＩＺによりＯＮ、
ＯＦＦを制御されるものである。
【００１４】また、１５はＶＣＣ電源線とＮＯＲ回路１
１の出力端との間に接続されたｐＭＯＳトランジスタで
あり、インバータ９の出力によりＯＮ、ＯＦＦを制御さ
れるものである。
１の出力端との間に接続されたｐＭＯＳトランジスタで
あり、インバータ９の出力によりＯＮ、ＯＦＦを制御さ
れるものである。
【００１５】また、１６は０１Ｚテスト・モードを実行
するためにリード・データＤＱ０Ｚ〜ＤＱ３Ｚに対応し
て設けられている出力回路であり、ｐＭＯＳトランジス
タ３、ｎＭＯＳトランジスタ４、ＮＡＮＤ回路５及びＮ
ＯＲ回路６を出力回路１と共用している。
するためにリード・データＤＱ０Ｚ〜ＤＱ３Ｚに対応し
て設けられている出力回路であり、ｐＭＯＳトランジス
タ３、ｎＭＯＳトランジスタ４、ＮＡＮＤ回路５及びＮ
ＯＲ回路６を出力回路１と共用している。
【００１６】この出力回路１６において、１７はリード
・データＤＱ０Ｚ〜ＤＱ３ＺをＮＡＮＤ処理するＮＡＮ
Ｄ回路、１８はリード・データＤＱ０Ｚ〜ＤＱ３ＺをＮ
ＯＲ処理するＮＯＲ回路である。
・データＤＱ０Ｚ〜ＤＱ３ＺをＮＡＮＤ処理するＮＡＮ
Ｄ回路、１８はリード・データＤＱ０Ｚ〜ＤＱ３ＺをＮ
ＯＲ処理するＮＯＲ回路である。
【００１７】また、１９はＮＡＮＤ回路１７の出力とＮ
ＯＲ回路１８の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、２０はＮＡＮＤ回路１７の出力とＮＯＲ回路１８の
出力とをＮＯＲ処理するＮＯＲ回路である。
ＯＲ回路１８の出力とをＮＡＮＤ処理するＮＡＮＤ回
路、２０はＮＡＮＤ回路１７の出力とＮＯＲ回路１８の
出力とをＮＯＲ処理するＮＯＲ回路である。
【００１８】また、２１は０１Ｚテスト・モード設定信
号ＴＥＳＴＺを反転するインバータ、２２はＶＣＣ電源
線とＮＡＮＤ回路１９の電源端との間に接続されたｐＭ
ＯＳトランジスタであり、インバータ２１の出力により
ＯＮ、ＯＦＦを制御されるものである。
号ＴＥＳＴＺを反転するインバータ、２２はＶＣＣ電源
線とＮＡＮＤ回路１９の電源端との間に接続されたｐＭ
ＯＳトランジスタであり、インバータ２１の出力により
ＯＮ、ＯＦＦを制御されるものである。
【００１９】また、２３はＮＯＲ回路２０の接地端と接
地線との間に接続されたｎＭＯＳトランジスタであり、
０１Ｚテスト・モード設定信号ＴＥＳＴＺによりＯＮ、
ＯＦＦを制御されるものである。
地線との間に接続されたｎＭＯＳトランジスタであり、
０１Ｚテスト・モード設定信号ＴＥＳＴＺによりＯＮ、
ＯＦＦを制御されるものである。
【００２０】また、２４はＮＡＮＤ回路１９の出力端と
接地線との間に接続されたｎＭＯＳトランジスタであ
り、インバータ２１の出力によりＯＮ、ＯＦＦを制御さ
れるものである。
接地線との間に接続されたｎＭＯＳトランジスタであ
り、インバータ２１の出力によりＯＮ、ＯＦＦを制御さ
れるものである。
【００２１】また、２５はＶＣＣ電源線とＮＯＲ回路２
０の出力端との間に接続されたｐＭＯＳトランジスタで
あり、０１Ｚテスト・モード設定信号ＴＥＳＴＺにより
ＯＮ、ＯＦＦを制御されるものである。
０の出力端との間に接続されたｐＭＯＳトランジスタで
あり、０１Ｚテスト・モード設定信号ＴＥＳＴＺにより
ＯＮ、ＯＦＦを制御されるものである。
【００２２】この半導体記憶装置においては、０１Ｚテ
スト・モード時、０１Ｚテスト・モード設定信号ＴＥＳ
ＴＺ＝Ｈレベル、ハイ・インピーダンス設定信号ＨＩＺ
＝Ｌレベルとされる。
スト・モード時、０１Ｚテスト・モード設定信号ＴＥＳ
ＴＺ＝Ｈレベル、ハイ・インピーダンス設定信号ＨＩＺ
＝Ｌレベルとされる。
【００２３】この結果、出力回路１においては、ｐＭＯ
Ｓトランジスタ１２はＯＮ状態となり、ＮＡＮＤ回路１
０は活性状態とされると共に、ｎＭＯＳトランジスタ１
４はＯＦＦ状態とされる。
Ｓトランジスタ１２はＯＮ状態となり、ＮＡＮＤ回路１
０は活性状態とされると共に、ｎＭＯＳトランジスタ１
４はＯＦＦ状態とされる。
【００２４】また、インバータ９の出力＝Ｈレベルとな
り、ｎＭＯＳトランジスタ１３はＯＮ状態とされ、ＮＯ
Ｒ回路１１は活性状態とされると共に、ｐＭＯＳトラン
ジスタ１５はＯＦＦ状態とされる。
り、ｎＭＯＳトランジスタ１３はＯＮ状態とされ、ＮＯ
Ｒ回路１１は活性状態とされると共に、ｐＭＯＳトラン
ジスタ１５はＯＦＦ状態とされる。
【００２５】また、インバータ８の出力＝Ｌレベル、Ｎ
ＡＮＤ回路１０の出力＝Ｈレベルとなり、ＮＡＮＤ回路
５はＮＯＲ回路２０の出力に対してインバータとして動
作するように設定されると共に、ＮＯＲ回路１１の出力
＝Ｌレベルとなり、ＮＯＲ回路６はＮＡＮＤ回路１９の
出力に対してインバータとして動作するように設定され
る。
ＡＮＤ回路１０の出力＝Ｈレベルとなり、ＮＡＮＤ回路
５はＮＯＲ回路２０の出力に対してインバータとして動
作するように設定されると共に、ＮＯＲ回路１１の出力
＝Ｌレベルとなり、ＮＯＲ回路６はＮＡＮＤ回路１９の
出力に対してインバータとして動作するように設定され
る。
【００２６】また、出力回路１６においては、インバー
タ２１の出力＝Ｌレベルとなり、ｐＭＯＳトランジスタ
２２はＯＮ状態とされ、ＮＡＮＤ回路１９は活性状態と
されると共に、ｎＭＯＳトランジスタ２４はＯＦＦ状態
とされる。
タ２１の出力＝Ｌレベルとなり、ｐＭＯＳトランジスタ
２２はＯＮ状態とされ、ＮＡＮＤ回路１９は活性状態と
されると共に、ｎＭＯＳトランジスタ２４はＯＦＦ状態
とされる。
【００２７】また、ｎＭＯＳトランジスタ２３はＯＮ状
態とされ、ＮＯＲ回路２０は活性状態とされると共に、
ｐＭＯＳトランジスタ２５はＯＦＦ状態とされる。
態とされ、ＮＯＲ回路２０は活性状態とされると共に、
ｐＭＯＳトランジスタ２５はＯＦＦ状態とされる。
【００２８】この場合において、リード・データＤＱ０
Ｚ〜ＤＱ３Ｚが全てＨレベルで一致している場合には、
ＮＡＮＤ回路１７の出力＝Ｌレベル、ＮＯＲ回路１８の
出力＝Ｌレベル、ＮＡＮＤ回路１９の出力＝Ｈレベル、
ＮＯＲ回路２０の出力＝Ｈレベルとなる。
Ｚ〜ＤＱ３Ｚが全てＨレベルで一致している場合には、
ＮＡＮＤ回路１７の出力＝Ｌレベル、ＮＯＲ回路１８の
出力＝Ｌレベル、ＮＡＮＤ回路１９の出力＝Ｈレベル、
ＮＯＲ回路２０の出力＝Ｈレベルとなる。
【００２９】この結果、ＮＡＮＤ回路５の出力＝Ｌレベ
ルとなり、ｐＭＯＳトランジスタ３はＯＮ状態とされる
と共に、ＮＯＲ回路６の出力＝Ｌレベルとなり、ｎＭＯ
Ｓトランジスタ４はＯＦＦ状態とされ、パッド２に出力
されるデータＤＱ０は、Ｈレベルとなる。
ルとなり、ｐＭＯＳトランジスタ３はＯＮ状態とされる
と共に、ＮＯＲ回路６の出力＝Ｌレベルとなり、ｎＭＯ
Ｓトランジスタ４はＯＦＦ状態とされ、パッド２に出力
されるデータＤＱ０は、Ｈレベルとなる。
【００３０】これに対して、リード・データＤＱ０Ｚ〜
ＤＱ３Ｚが全てＬレベルで一致している場合には、ＮＡ
ＮＤ回路１７の出力＝Ｈレベル、ＮＯＲ回路１８の出力
＝Ｈレベル、ＮＡＮＤ回路１９の出力＝Ｌレベル、ＮＯ
Ｒ回路２０の出力＝Ｌレベルとなる。
ＤＱ３Ｚが全てＬレベルで一致している場合には、ＮＡ
ＮＤ回路１７の出力＝Ｈレベル、ＮＯＲ回路１８の出力
＝Ｈレベル、ＮＡＮＤ回路１９の出力＝Ｌレベル、ＮＯ
Ｒ回路２０の出力＝Ｌレベルとなる。
【００３１】この結果、ＮＡＮＤ回路５の出力＝Ｈレベ
ルとなり、ｐＭＯＳトランジスタ３はＯＦＦ状態とされ
ると共に、ＮＯＲ回路６の出力＝Ｈレベルとなり、ｎＭ
ＯＳトランジスタ４はＯＮ状態とされ、パッド２に出力
されるデータＤＱ０は、Ｌレベルとなる。
ルとなり、ｐＭＯＳトランジスタ３はＯＦＦ状態とされ
ると共に、ＮＯＲ回路６の出力＝Ｈレベルとなり、ｎＭ
ＯＳトランジスタ４はＯＮ状態とされ、パッド２に出力
されるデータＤＱ０は、Ｌレベルとなる。
【００３２】また、リード・データＤＱ０Ｚ〜ＤＱ３Ｚ
の論理が不一致の場合には、ＮＡＮＤ回路１７の出力＝
Ｈレベル、ＮＯＲ回路１８の出力＝Ｌレベル、ＮＡＮＤ
回路１９の出力＝Ｈレベル、ＮＯＲ回路２０の出力＝Ｌ
レベルとなる。
の論理が不一致の場合には、ＮＡＮＤ回路１７の出力＝
Ｈレベル、ＮＯＲ回路１８の出力＝Ｌレベル、ＮＡＮＤ
回路１９の出力＝Ｈレベル、ＮＯＲ回路２０の出力＝Ｌ
レベルとなる。
【００３３】この結果、ＮＡＮＤ回路５の出力＝Ｈレベ
ルとなり、ｐＭＯＳトランジスタ３はＯＦＦ状態とされ
ると共に、ＮＯＲ回路６の出力＝Ｌレベルとなり、ｎＭ
ＯＳトランジスタ４はＯＦＦ状態とされ、パッド２にお
ける出力状態は、ハイ・インピーダンスとなる。
ルとなり、ｐＭＯＳトランジスタ３はＯＦＦ状態とされ
ると共に、ＮＯＲ回路６の出力＝Ｌレベルとなり、ｎＭ
ＯＳトランジスタ４はＯＦＦ状態とされ、パッド２にお
ける出力状態は、ハイ・インピーダンスとなる。
【００３４】また、通常モード時には、０１Ｚテスト・
モード設定信号ＴＥＳＴＺ＝Ｌレベルとされる。
モード設定信号ＴＥＳＴＺ＝Ｌレベルとされる。
【００３５】この結果、出力回路１６においては、イン
バータ２１の出力＝Ｈレベルとなり、ｐＭＯＳトランジ
スタ２２はＯＦＦ状態とされ、ＮＡＮＤ回路１９は非活
性状態とされると共に、ｎＭＯＳトランジスタ２４はＯ
Ｎ状態、ノード２４Ａのレベル＝Ｌレベルとされる。
バータ２１の出力＝Ｈレベルとなり、ｐＭＯＳトランジ
スタ２２はＯＦＦ状態とされ、ＮＡＮＤ回路１９は非活
性状態とされると共に、ｎＭＯＳトランジスタ２４はＯ
Ｎ状態、ノード２４Ａのレベル＝Ｌレベルとされる。
【００３６】また、この場合、ｎＭＯＳトランジスタ２
３はＯＦＦ状態とされ、ＮＯＲ回路２０は非活性状態と
されると共に、ｐＭＯＳトランジスタ２５はＯＮ状態、
ノード２５Ａのレベル＝Ｈレベルとされる。
３はＯＦＦ状態とされ、ＮＯＲ回路２０は非活性状態と
されると共に、ｐＭＯＳトランジスタ２５はＯＮ状態、
ノード２５Ａのレベル＝Ｈレベルとされる。
【００３７】この結果、ＮＡＮＤ回路５はＮＡＮＤ回路
１０の出力に対してインバータとして動作するように設
定され、ＮＯＲ回路６はＮＯＲ回路１１の出力に対して
インバータとして動作するように設定される。
１０の出力に対してインバータとして動作するように設
定され、ＮＯＲ回路６はＮＯＲ回路１１の出力に対して
インバータとして動作するように設定される。
【００３８】ここに、ハイ・インピーダンス設定信号Ｈ
ＩＺ＝Ｌレベルとされる場合には、ｐＭＯＳトランジス
タ１２はＯＮ状態とされ、ＮＡＮＤ回路１０は活性状態
とされると共に、ｎＭＯＳトランジスタ１４はＯＦＦ状
態とされる。
ＩＺ＝Ｌレベルとされる場合には、ｐＭＯＳトランジス
タ１２はＯＮ状態とされ、ＮＡＮＤ回路１０は活性状態
とされると共に、ｎＭＯＳトランジスタ１４はＯＦＦ状
態とされる。
【００３９】また、この場合、インバータ９の出力＝Ｈ
レベルとなり、ｎＭＯＳトランジスタ１３はＯＮ状態と
され、ＮＯＲ回路１１は活性状態とされると共に、ｐＭ
ＯＳトランジスタ１５はＯＦＦ状態とされる。
レベルとなり、ｎＭＯＳトランジスタ１３はＯＮ状態と
され、ＮＯＲ回路１１は活性状態とされると共に、ｐＭ
ＯＳトランジスタ１５はＯＦＦ状態とされる。
【００４０】そこで、前述のように、０１Ｚテスト・モ
ード設定信号ＴＥＳＴＺ＝Ｌレベルとされる場合には、
インバータ８の出力はＨレベルとなり、ＮＡＮＤ回路１
０はインバータ７の出力に対してインバータとして動作
するように設定されると共に、ＮＯＲ回路１１はインバ
ータ７の出力に対してインバータとして動作するように
設定される。
ード設定信号ＴＥＳＴＺ＝Ｌレベルとされる場合には、
インバータ８の出力はＨレベルとなり、ＮＡＮＤ回路１
０はインバータ７の出力に対してインバータとして動作
するように設定されると共に、ＮＯＲ回路１１はインバ
ータ７の出力に対してインバータとして動作するように
設定される。
【００４１】この場合において、リード・データＤＱ０
Ｚ＝Ｈレベルの場合、インバータ７の出力＝Ｌレベルと
なり、ＮＡＮＤ回路１０の出力＝Ｈレベル、ＮＯＲ回路
１１の出力＝Ｈレベルとなる。
Ｚ＝Ｈレベルの場合、インバータ７の出力＝Ｌレベルと
なり、ＮＡＮＤ回路１０の出力＝Ｈレベル、ＮＯＲ回路
１１の出力＝Ｈレベルとなる。
【００４２】この結果、ＮＡＮＤ回路５の出力＝Ｌレベ
ルとなり、ｐＭＯＳトランジスタ３はＯＮ状態とされる
と共に、ＮＯＲ回路６の出力＝Ｌレベルとなり、ｎＭＯ
Ｓトランジスタ４はＯＦＦ状態とされ、パッド２に出力
されるデータＤＱ０は、Ｈレベルとなる。
ルとなり、ｐＭＯＳトランジスタ３はＯＮ状態とされる
と共に、ＮＯＲ回路６の出力＝Ｌレベルとなり、ｎＭＯ
Ｓトランジスタ４はＯＦＦ状態とされ、パッド２に出力
されるデータＤＱ０は、Ｈレベルとなる。
【００４３】これに対して、リード・データＤＱ０Ｚ＝
Ｌレベルの場合、インバータ７の出力＝Ｈレベルとな
り、ＮＡＮＤ回路１０の出力＝Ｌレベル、ＮＯＲ回路１
１の出力＝Ｌレベルとなる。
Ｌレベルの場合、インバータ７の出力＝Ｈレベルとな
り、ＮＡＮＤ回路１０の出力＝Ｌレベル、ＮＯＲ回路１
１の出力＝Ｌレベルとなる。
【００４４】この結果、ＮＡＮＤ回路５の出力＝Ｈレベ
ルとなり、ｐＭＯＳトランジスタ３はＯＦＦ状態とされ
ると共に、ＮＯＲ回路６の出力＝Ｈレベルとなり、ｎＭ
ＯＳトランジスタ４はＯＮ状態とされ、パッド２に出力
されるデータＤＱ０は、Ｌレベルとなる。
ルとなり、ｐＭＯＳトランジスタ３はＯＦＦ状態とされ
ると共に、ＮＯＲ回路６の出力＝Ｈレベルとなり、ｎＭ
ＯＳトランジスタ４はＯＮ状態とされ、パッド２に出力
されるデータＤＱ０は、Ｌレベルとなる。
【００４５】これに対して、ハイ・インピーダンス設定
信号ＨＩＺ＝Ｈレベルとされる場合には、ｐＭＯＳトラ
ンジスタ１２はＯＦＦ状態とされ、ＮＡＮＤ回路１０は
非活性状態とされると共に、ｎＭＯＳトランジスタ１４
はＯＮ状態とされ、ノード１４ＡはＬレベルとされる。
信号ＨＩＺ＝Ｈレベルとされる場合には、ｐＭＯＳトラ
ンジスタ１２はＯＦＦ状態とされ、ＮＡＮＤ回路１０は
非活性状態とされると共に、ｎＭＯＳトランジスタ１４
はＯＮ状態とされ、ノード１４ＡはＬレベルとされる。
【００４６】また、この場合、インバータ９の出力＝Ｌ
レベルとなり、ｎＭＯＳトランジスタ１３はＯＦＦ状態
とされ、ＮＯＲ回路１１は非活性状態とされると共に、
ｐＭＯＳトランジスタ１５はＯＮ状態とされ、ノード１
５ＡのレベルはＨレベルとされる。
レベルとなり、ｎＭＯＳトランジスタ１３はＯＦＦ状態
とされ、ＮＯＲ回路１１は非活性状態とされると共に、
ｐＭＯＳトランジスタ１５はＯＮ状態とされ、ノード１
５ＡのレベルはＨレベルとされる。
【００４７】この結果、ＮＡＮＤ回路５の出力＝Ｈレベ
ルとなり、ｐＭＯＳトランジスタ３はＯＦＦ状態とされ
ると共に、ＮＯＲ回路６の出力＝Ｌレベルとなり、ｎＭ
ＯＳトランジスタ４はＯＦＦ状態とされ、パッド２にお
ける出力状態は、ハイ・インピーダンスとなる。
ルとなり、ｐＭＯＳトランジスタ３はＯＦＦ状態とされ
ると共に、ＮＯＲ回路６の出力＝Ｌレベルとなり、ｎＭ
ＯＳトランジスタ４はＯＦＦ状態とされ、パッド２にお
ける出力状態は、ハイ・インピーダンスとなる。
【００４８】
【発明が解決しようとする課題】このように、この半導
体記憶装置によれば、０１Ｚテスト・モードを実行する
ことができるが、この半導体記憶装置は、ｐＭＯＳトラ
ンジスタ３、ｎＭＯＳトランジスタ４、ＮＡＮＤ回路５
及びＮＯＲ回路６を共用する通常モード用の出力回路１
及び０１Ｚテスト・モード用の出力回路１６を設けると
している。
体記憶装置によれば、０１Ｚテスト・モードを実行する
ことができるが、この半導体記憶装置は、ｐＭＯＳトラ
ンジスタ３、ｎＭＯＳトランジスタ４、ＮＡＮＤ回路５
及びＮＯＲ回路６を共用する通常モード用の出力回路１
及び０１Ｚテスト・モード用の出力回路１６を設けると
している。
【００４９】このため、出力回路１には、リード・デー
タＤＱ０Ｚの入力端１ＡとｐＭＯＳトランジスタ３及び
ｎＭＯＳトランジスタ４との間のパスに、その構成上、
遅延時間の大きいＮＡＮＤ回路１０、５及びＮＯＲ回路
１１、６を設ける必要があり、通常モード時におけるデ
ータ出力の速度を犠牲にしなければならないという問題
点があった。
タＤＱ０Ｚの入力端１ＡとｐＭＯＳトランジスタ３及び
ｎＭＯＳトランジスタ４との間のパスに、その構成上、
遅延時間の大きいＮＡＮＤ回路１０、５及びＮＯＲ回路
１１、６を設ける必要があり、通常モード時におけるデ
ータ出力の速度を犠牲にしなければならないという問題
点があった。
【００５０】本発明は、かかる点に鑑み、０１Ｚテスト
・モードを実行することができ、しかも、通常モード時
のデータ出力の高速化を図ることができるようにした半
導体記憶装置を提供することを目的とする。
・モードを実行することができ、しかも、通常モード時
のデータ出力の高速化を図ることができるようにした半
導体記憶装置を提供することを目的とする。
【００５１】
【課題を解決するための手段】本発明による半導体記憶
装置は、プルアップ用の第１の出力トランジスタと、プ
ルダウン用の第２の出力トランジスタと、内部回路から
読み出される第１〜第ｎ（但し、ｎは２以上の整数）の
リード・データのうち、第１のリード・データを入力
し、通常モード時においても、所定のテスト・モード時
において第１〜第ｎのリード・データの論理値が一致し
ている場合においても、第１のリード・データを出力す
るように第１、第２の出力トランジスタを制御する出力
トランジスタ制御回路を有する半導体記憶装置であっ
て、出力トランジスタ制御回路は、通常モード時におい
ても、所定のテスト・モード時において第１〜第ｎのリ
ード・データの論理値が一致している場合においても、
第１のリード・データから生成される信号を第１、第２
の出力トランジスタに供給するように構成されていると
いうものである。
装置は、プルアップ用の第１の出力トランジスタと、プ
ルダウン用の第２の出力トランジスタと、内部回路から
読み出される第１〜第ｎ（但し、ｎは２以上の整数）の
リード・データのうち、第１のリード・データを入力
し、通常モード時においても、所定のテスト・モード時
において第１〜第ｎのリード・データの論理値が一致し
ている場合においても、第１のリード・データを出力す
るように第１、第２の出力トランジスタを制御する出力
トランジスタ制御回路を有する半導体記憶装置であっ
て、出力トランジスタ制御回路は、通常モード時におい
ても、所定のテスト・モード時において第１〜第ｎのリ
ード・データの論理値が一致している場合においても、
第１のリード・データから生成される信号を第１、第２
の出力トランジスタに供給するように構成されていると
いうものである。
【００５２】本発明によれば、０１Ｚテスト・モード及
び通常モードを実行することができるが、第１のリード
・データの入力端と第１、第２の出力トランジスタとの
間のパスには、ＮＡＮＤ回路及びＮＯＲ回路を設ける必
要がなく、構成上、ＮＡＮＤ回路及びＮＯＲ回路よりも
遅延時間の短いインバータのみを設ければ足りる。
び通常モードを実行することができるが、第１のリード
・データの入力端と第１、第２の出力トランジスタとの
間のパスには、ＮＡＮＤ回路及びＮＯＲ回路を設ける必
要がなく、構成上、ＮＡＮＤ回路及びＮＯＲ回路よりも
遅延時間の短いインバータのみを設ければ足りる。
【００５３】
【発明の実施の形態】図１は本発明の実施の形態の一例
の要部を示す回路図であり、図１中、ＤＱ０Ｚ〜ＤＱ３
Ｚはセルアレイ部から並列的に読み出されたリード・デ
ータ、３０はリード・データＤＱ０Ｚ〜ＤＱ３Ｚの論理
が一致しているか否かを判定する論理判定回路である。
の要部を示す回路図であり、図１中、ＤＱ０Ｚ〜ＤＱ３
Ｚはセルアレイ部から並列的に読み出されたリード・デ
ータ、３０はリード・データＤＱ０Ｚ〜ＤＱ３Ｚの論理
が一致しているか否かを判定する論理判定回路である。
【００５４】この論理判定回路３０において、３１はリ
ード・データＤＱ０Ｚ〜ＤＱ３ＺをＮＡＮＤ処理するＮ
ＡＮＤ回路、３２はリード・データＤＱ０Ｚ〜ＤＱ３Ｚ
をＮＯＲ処理するＮＯＲ回路、３３はＮＯＲ回路３２の
出力を反転するインバータである。
ード・データＤＱ０Ｚ〜ＤＱ３ＺをＮＡＮＤ処理するＮ
ＡＮＤ回路、３２はリード・データＤＱ０Ｚ〜ＤＱ３Ｚ
をＮＯＲ処理するＮＯＲ回路、３３はＮＯＲ回路３２の
出力を反転するインバータである。
【００５５】また、３４はＮＡＮＤ回路３１の出力と、
インバータ３３の出力と、０１Ｚテスト・モード設定信
号ＴＥＳＴＺとをＮＡＮＤ処理するＮＡＮＤ回路であ
り、０１Ｚテスト・モード設定信号ＴＥＳＴＺは、０１
Ｚテスト・モード設定時には、Ｈレベル、通常モード時
には、Ｌレベルとされる。
インバータ３３の出力と、０１Ｚテスト・モード設定信
号ＴＥＳＴＺとをＮＡＮＤ処理するＮＡＮＤ回路であ
り、０１Ｚテスト・モード設定信号ＴＥＳＴＺは、０１
Ｚテスト・モード設定時には、Ｈレベル、通常モード時
には、Ｌレベルとされる。
【００５６】また、３５はＮＡＮＤ回路３４の出力と、
後述する出力回路の出力をハイ・インピーダンス状態に
設定するハイ・インピーダンス設定信号ＨＩＺとをＮＡ
ＮＤ処理するＮＡＮＤ回路であり、ハイ・インピーダン
ス設定信号ＨＩＺは、後述する出力回路の出力をハイ・
インピーダンス状態とする場合には、Ｌレベルとされ
る。
後述する出力回路の出力をハイ・インピーダンス状態に
設定するハイ・インピーダンス設定信号ＨＩＺとをＮＡ
ＮＤ処理するＮＡＮＤ回路であり、ハイ・インピーダン
ス設定信号ＨＩＺは、後述する出力回路の出力をハイ・
インピーダンス状態とする場合には、Ｌレベルとされ
る。
【００５７】また、３６は０１Ｚテスト・モード用及び
通常モード用としてリード・データＤＱ０Ｚに対応して
設けられた出力回路、３７はデータ入出力端子をなすパ
ッドである。
通常モード用としてリード・データＤＱ０Ｚに対応して
設けられた出力回路、３７はデータ入出力端子をなすパ
ッドである。
【００５８】また、出力回路３６において、３８はリー
ド・データＤＱ０Ｚを反転するインバータ、３９、４０
はインバータ３８の出力を反転するインバータである。
ド・データＤＱ０Ｚを反転するインバータ、３９、４０
はインバータ３８の出力を反転するインバータである。
【００５９】また、４１は電源電圧ＶＣＣを供給するＶ
ＣＣ電源線とインバータ３９の電源端との間に接続され
たｐＭＯＳトランジスタであり、ＮＡＮＤ回路３５の出
力によりＯＮ、ＯＦＦを制御されるものである。
ＣＣ電源線とインバータ３９の電源端との間に接続され
たｐＭＯＳトランジスタであり、ＮＡＮＤ回路３５の出
力によりＯＮ、ＯＦＦを制御されるものである。
【００６０】また、４２はＮＡＮＤ回路３５の出力を反
転するインバータ、４３はインバータ４０の接地端と接
地線との間に接続されたｎＭＯＳトランジスタであり、
インバータ４２の出力によりＯＮ、ＯＦＦを制御される
ものである。
転するインバータ、４３はインバータ４０の接地端と接
地線との間に接続されたｎＭＯＳトランジスタであり、
インバータ４２の出力によりＯＮ、ＯＦＦを制御される
ものである。
【００６１】また、４４は入力端をインバータ３９の出
力端に接続されたインバータ、４５はインバータ４４の
入力端と接地線との間に接続されたｎＭＯＳトランジス
タであり、ＮＡＮＤ回路３５の出力によりＯＮ、ＯＦＦ
を制御されるものである。
力端に接続されたインバータ、４５はインバータ４４の
入力端と接地線との間に接続されたｎＭＯＳトランジス
タであり、ＮＡＮＤ回路３５の出力によりＯＮ、ＯＦＦ
を制御されるものである。
【００６２】また、４６は入力端をインバータ４０の出
力端に接続されたインバータ、４７はＶＣＣ電源線とイ
ンバータ４６の入力端との間に接続されたｐＭＯＳトラ
ンジスタであり、インバータ４２の出力によりＯＮ、Ｏ
ＦＦを制御されるものである。
力端に接続されたインバータ、４７はＶＣＣ電源線とイ
ンバータ４６の入力端との間に接続されたｐＭＯＳトラ
ンジスタであり、インバータ４２の出力によりＯＮ、Ｏ
ＦＦを制御されるものである。
【００６３】また、４８はプルアップ用の出力トランジ
スタをなすｐＭＯＳトランジスタであり、ソースをＶＣ
Ｃ電源線に接続され、、ドレインをパッド３７に接続さ
れ、ゲートをインバータ４４の出力端に接続されてい
る。
スタをなすｐＭＯＳトランジスタであり、ソースをＶＣ
Ｃ電源線に接続され、、ドレインをパッド３７に接続さ
れ、ゲートをインバータ４４の出力端に接続されてい
る。
【００６４】また、４９はプルダウン用の出力トランジ
スタをなすｎＭＯＳトランジスタであり、ドレインをパ
ッド３７に接続され、ソースを接地線に接続され、ゲー
トをインバータ４６の出力端に接続されている。
スタをなすｎＭＯＳトランジスタであり、ドレインをパ
ッド３７に接続され、ソースを接地線に接続され、ゲー
トをインバータ４６の出力端に接続されている。
【００６５】ここに、図２〜図４は本発明の実施の形態
の一例の０１Ｚテスト・モード時の動作を説明するため
の回路図であり、０１Ｚテスト・モード時、０１Ｚテス
ト・モード設定信号ＴＥＳＴＺ＝Ｈレベル、ハイ・イン
ピーダンス設定信号ＨＩＺ＝Ｈレベルとされる。
の一例の０１Ｚテスト・モード時の動作を説明するため
の回路図であり、０１Ｚテスト・モード時、０１Ｚテス
ト・モード設定信号ＴＥＳＴＺ＝Ｈレベル、ハイ・イン
ピーダンス設定信号ＨＩＺ＝Ｈレベルとされる。
【００６６】０１Ｚテスト・モード時、図２に示すよう
に、リード・データＤＱ０Ｚ〜ＤＱ３Ｚが全てＨレベル
で一致している場合には、ＮＡＮＤ回路３１の出力＝Ｌ
レベル、ＮＯＲ回路３２の出力＝Ｌレベル、インバータ
３３の出力＝Ｈレベル、ＮＡＮＤ回路３４の出力＝Ｈレ
ベル、ＮＡＮＤ回路３５の出力＝Ｌレベルとなる。
に、リード・データＤＱ０Ｚ〜ＤＱ３Ｚが全てＨレベル
で一致している場合には、ＮＡＮＤ回路３１の出力＝Ｌ
レベル、ＮＯＲ回路３２の出力＝Ｌレベル、インバータ
３３の出力＝Ｈレベル、ＮＡＮＤ回路３４の出力＝Ｈレ
ベル、ＮＡＮＤ回路３５の出力＝Ｌレベルとなる。
【００６７】この結果、ｐＭＯＳトランジスタ４１はＯ
Ｎ状態とされ、インバータ３９は活性状態とされると共
に、ｎＭＯＳトランジスタ４５はＯＦＦ状態とされる。
Ｎ状態とされ、インバータ３９は活性状態とされると共
に、ｎＭＯＳトランジスタ４５はＯＦＦ状態とされる。
【００６８】また、インバータ４２の出力＝Ｈレベルと
なり、ｎＭＯＳトランジスタ４３はＯＮ状態とされ、イ
ンバータ４０は活性状態とされると共に、ｐＭＯＳトラ
ンジスタ４７はＯＦＦ状態とされる。
なり、ｎＭＯＳトランジスタ４３はＯＮ状態とされ、イ
ンバータ４０は活性状態とされると共に、ｐＭＯＳトラ
ンジスタ４７はＯＦＦ状態とされる。
【００６９】また、インバータ３８の出力＝Ｌレベル、
インバータ３９の出力＝Ｈレベル、インバータ４４の出
力＝Ｌレベルとなり、ｐＭＯＳトランジスタ４８はＯＮ
状態とされると共に、インバータ４０の出力＝Ｈレベ
ル、インバータ４６の出力＝Ｌレベルとなり、ｎＭＯＳ
トランジスタ４９はＯＦＦ状態とされる。
インバータ３９の出力＝Ｈレベル、インバータ４４の出
力＝Ｌレベルとなり、ｐＭＯＳトランジスタ４８はＯＮ
状態とされると共に、インバータ４０の出力＝Ｈレベ
ル、インバータ４６の出力＝Ｌレベルとなり、ｎＭＯＳ
トランジスタ４９はＯＦＦ状態とされる。
【００７０】したがって、この場合には、パッド３７に
出力されるデータＤＱ０は、リード・データＤＱ０Ｚと
同様にＨレベルとなる。
出力されるデータＤＱ０は、リード・データＤＱ０Ｚと
同様にＨレベルとなる。
【００７１】これに対して、図３に示すように、リード
・データＤＱ０Ｚ〜ＤＱ３Ｚが全てＬレベルで一致して
いる場合には、ＮＡＮＤ回路３１の出力＝Ｈレベル、Ｎ
ＯＲ回路３２の出力＝Ｈレベル、インバータ３３の出力
＝Ｌレベル、ＮＡＮＤ回路３４の出力＝Ｈレベル、ＮＡ
ＮＤ回路３５の出力＝Ｌレベルとなる。
・データＤＱ０Ｚ〜ＤＱ３Ｚが全てＬレベルで一致して
いる場合には、ＮＡＮＤ回路３１の出力＝Ｈレベル、Ｎ
ＯＲ回路３２の出力＝Ｈレベル、インバータ３３の出力
＝Ｌレベル、ＮＡＮＤ回路３４の出力＝Ｈレベル、ＮＡ
ＮＤ回路３５の出力＝Ｌレベルとなる。
【００７２】この結果、ｐＭＯＳトランジスタ４１はＯ
Ｎ状態とされ、インバータ３９は活性状態とされると共
に、ｎＭＯＳトランジスタ４５はＯＦＦ状態とされる。
Ｎ状態とされ、インバータ３９は活性状態とされると共
に、ｎＭＯＳトランジスタ４５はＯＦＦ状態とされる。
【００７３】また、インバータ４２の出力＝Ｈレベルと
なり、ｎＭＯＳトランジスタ４３はＯＮ状態とされ、イ
ンバータ４０は活性状態とされると共に、ｐＭＯＳトラ
ンジスタ４７はＯＦＦ状態とされる。
なり、ｎＭＯＳトランジスタ４３はＯＮ状態とされ、イ
ンバータ４０は活性状態とされると共に、ｐＭＯＳトラ
ンジスタ４７はＯＦＦ状態とされる。
【００７４】また、インバータ３８の出力＝Ｈレベル、
インバータ３９の出力＝Ｌレベル、インバータ４４の出
力＝Ｈレベルとなり、ｐＭＯＳトランジスタ４８はＯＦ
Ｆ状態とされると共に、インバータ４０の出力＝Ｌレベ
ル、インバータ４６の出力＝Ｈレベルとなり、ｎＭＯＳ
トランジスタ４９はＯＮ状態とされる。
インバータ３９の出力＝Ｌレベル、インバータ４４の出
力＝Ｈレベルとなり、ｐＭＯＳトランジスタ４８はＯＦ
Ｆ状態とされると共に、インバータ４０の出力＝Ｌレベ
ル、インバータ４６の出力＝Ｈレベルとなり、ｎＭＯＳ
トランジスタ４９はＯＮ状態とされる。
【００７５】したがって、この場合には、パッド３７に
出力されるデータＤＱ０は、リード・データＤＱ０Ｚと
同様にＬレベルとなる。
出力されるデータＤＱ０は、リード・データＤＱ０Ｚと
同様にＬレベルとなる。
【００７６】また、リード・データＤＱ０Ｚ〜ＤＱ３Ｚ
の論理が一致していない場合には、図４に示すように、
ＮＡＮＤ回路３１の出力＝Ｈレベル、ＮＯＲ回路３２の
出力＝Ｌレベル、インバータ３３の出力＝Ｈレベル、Ｎ
ＡＮＤ回路３４の出力＝Ｌレベル、ＮＡＮＤ回路３５の
出力＝Ｈレベルとなる。
の論理が一致していない場合には、図４に示すように、
ＮＡＮＤ回路３１の出力＝Ｈレベル、ＮＯＲ回路３２の
出力＝Ｌレベル、インバータ３３の出力＝Ｈレベル、Ｎ
ＡＮＤ回路３４の出力＝Ｌレベル、ＮＡＮＤ回路３５の
出力＝Ｈレベルとなる。
【００７７】この結果、ｐＭＯＳトランジスタ４１はＯ
ＦＦ状態とされ、インバータ３９は非活性状態とされる
と共に、ｎＭＯＳトランジスタ４５はＯＮ状態とされ
る。
ＦＦ状態とされ、インバータ３９は非活性状態とされる
と共に、ｎＭＯＳトランジスタ４５はＯＮ状態とされ
る。
【００７８】また、インバータ４２の出力＝Ｌレベルと
なり、ｎＭＯＳトランジスタ４３はＯＦＦ状態とされ、
インバータ４０は非活性状態とされると共に、ｐＭＯＳ
トランジスタ４７はＯＮ状態とされる。
なり、ｎＭＯＳトランジスタ４３はＯＦＦ状態とされ、
インバータ４０は非活性状態とされると共に、ｐＭＯＳ
トランジスタ４７はＯＮ状態とされる。
【００７９】この結果、インバータ４４の入力＝Ｌレベ
ル、インバータ４４の出力＝Ｈレベルとなり、ｐＭＯＳ
トランジスタ４８はＯＦＦ状態とされると共に、インバ
ータ４６の入力＝Ｈレベル、インバータ４６の出力＝Ｌ
レベルとなり、ｎＭＯＳトランジスタ４９はＯＦＦ状態
とされる。
ル、インバータ４４の出力＝Ｈレベルとなり、ｐＭＯＳ
トランジスタ４８はＯＦＦ状態とされると共に、インバ
ータ４６の入力＝Ｈレベル、インバータ４６の出力＝Ｌ
レベルとなり、ｎＭＯＳトランジスタ４９はＯＦＦ状態
とされる。
【００８０】したがって、この場合には、パッド３７に
おける出力状態は、ハイ・インピーダンス（Ｈｉ−Ｚ）
とされる。
おける出力状態は、ハイ・インピーダンス（Ｈｉ−Ｚ）
とされる。
【００８１】また、図５〜図７は本発明の実施の形態の
一例の通常モード時の動作を説明するための回路図であ
り、通常モード時には、０１Ｚテスト・モード設定信号
ＴＥＳＴＺ＝Ｌレベルとされ、ＮＡＮＤ回路３１の出力
及びインバータ３３の出力に関係なく、ＮＡＮＤ回路３
４の出力＝Ｈレベルとされる。
一例の通常モード時の動作を説明するための回路図であ
り、通常モード時には、０１Ｚテスト・モード設定信号
ＴＥＳＴＺ＝Ｌレベルとされ、ＮＡＮＤ回路３１の出力
及びインバータ３３の出力に関係なく、ＮＡＮＤ回路３
４の出力＝Ｈレベルとされる。
【００８２】この場合において、図５に示すように、ハ
イ・インピーダンス設定信号ＨＩＺ＝Ｈレベルとされて
いる場合には、ＮＡＮＤ回路３５の出力はＬレベルとな
る。
イ・インピーダンス設定信号ＨＩＺ＝Ｈレベルとされて
いる場合には、ＮＡＮＤ回路３５の出力はＬレベルとな
る。
【００８３】この結果、ｐＭＯＳトランジスタ４１はＯ
Ｎ状態とされ、インバータ３９は活性状態とされると共
に、ｎＭＯＳトランジスタ４５はＯＦＦ状態とされる。
Ｎ状態とされ、インバータ３９は活性状態とされると共
に、ｎＭＯＳトランジスタ４５はＯＦＦ状態とされる。
【００８４】また、この場合、インバータ４２の出力＝
Ｈレベルとなり、ｎＭＯＳトランジスタ４３はＯＮ状態
とされ、インバータ４０は活性状態とされると共に、ｐ
ＭＯＳトランジスタ４７はＯＦＦ状態とされる。
Ｈレベルとなり、ｎＭＯＳトランジスタ４３はＯＮ状態
とされ、インバータ４０は活性状態とされると共に、ｐ
ＭＯＳトランジスタ４７はＯＦＦ状態とされる。
【００８５】この場合において、リード・データＤＱ０
Ｚ＝Ｈレベルの場合には、同じく、図５に示すように、
インバータ３８の出力＝Ｌレベル、インバータ３９の出
力＝Ｈレベル、インバータ４４の出力＝Ｌレベルとな
り、ｐＭＯＳトランジスタ４８はＯＮ状態とされると共
に、インバータ４０の出力＝Ｈレベル、インバータ４６
の出力＝Ｌレベルとなり、ｎＭＯＳトランジスタ４９は
ＯＦＦ状態とされる。
Ｚ＝Ｈレベルの場合には、同じく、図５に示すように、
インバータ３８の出力＝Ｌレベル、インバータ３９の出
力＝Ｈレベル、インバータ４４の出力＝Ｌレベルとな
り、ｐＭＯＳトランジスタ４８はＯＮ状態とされると共
に、インバータ４０の出力＝Ｈレベル、インバータ４６
の出力＝Ｌレベルとなり、ｎＭＯＳトランジスタ４９は
ＯＦＦ状態とされる。
【００８６】したがって、この場合には、パッド３７に
出力されるデータＤＱ０は、リード・データＤＱ０Ｚと
同様にＨレベルとなる。
出力されるデータＤＱ０は、リード・データＤＱ０Ｚと
同様にＨレベルとなる。
【００８７】これに対して、図６に示すように、ハイ・
インピーダンス設定信号ＨＩＺ＝Ｈレベルとされている
場合において、リード・データＤＱ０Ｚ＝Ｌレベルの場
合には、インバータ３８の出力＝Ｈレベルとなる。
インピーダンス設定信号ＨＩＺ＝Ｈレベルとされている
場合において、リード・データＤＱ０Ｚ＝Ｌレベルの場
合には、インバータ３８の出力＝Ｈレベルとなる。
【００８８】この結果、インバータ３９の出力＝Ｌレベ
ル、インバータ４４の出力＝Ｈレベルとなり、ｐＭＯＳ
トランジスタ４８はＯＦＦ状態とされると共に、インバ
ータ４０の出力＝Ｌレベル、インバータ４６の出力＝Ｈ
レベルとなり、ｎＭＯＳトランジスタ４９はＯＮ状態と
される。
ル、インバータ４４の出力＝Ｈレベルとなり、ｐＭＯＳ
トランジスタ４８はＯＦＦ状態とされると共に、インバ
ータ４０の出力＝Ｌレベル、インバータ４６の出力＝Ｈ
レベルとなり、ｎＭＯＳトランジスタ４９はＯＮ状態と
される。
【００８９】したがって、この場合には、パッド３７に
出力されるデータＤＱ０は、リード・データＤＱ０Ｚと
同様にＬレベルとなる。
出力されるデータＤＱ０は、リード・データＤＱ０Ｚと
同様にＬレベルとなる。
【００９０】また、図７に示すように、ハイ・インピー
ダンス設定信号ＨＩＺ＝Ｌレベルとされる場合には、Ｎ
ＡＮＤ回路３４の出力に関係なく、ＮＡＮＤ回路３５の
出力はＨレベルとなる。
ダンス設定信号ＨＩＺ＝Ｌレベルとされる場合には、Ｎ
ＡＮＤ回路３４の出力に関係なく、ＮＡＮＤ回路３５の
出力はＨレベルとなる。
【００９１】この結果、ｐＭＯＳトランジスタ４１はＯ
ＦＦ状態とされ、インバータ３９は非活性状態とされる
と共に、ｎＭＯＳトランジスタ４５はＯＮ状態とされ
る。
ＦＦ状態とされ、インバータ３９は非活性状態とされる
と共に、ｎＭＯＳトランジスタ４５はＯＮ状態とされ
る。
【００９２】また、この場合、インバータ４２の出力＝
Ｌレベルとなり、ｎＭＯＳトランジスタ４３はＯＦＦ状
態とされ、インバータ４０は非活性状態とされると共
に、ｐＭＯＳトランジスタ４７はＯＮ状態とされる。
Ｌレベルとなり、ｎＭＯＳトランジスタ４３はＯＦＦ状
態とされ、インバータ４０は非活性状態とされると共
に、ｐＭＯＳトランジスタ４７はＯＮ状態とされる。
【００９３】この結果、インバータ４４の入力＝Ｌレベ
ル、インバータ４４の出力＝Ｈレベルとなり、ｐＭＯＳ
トランジスタ４８はＯＦＦ状態とされると共に、インバ
ータ４６の入力＝Ｈレベル、インバータ４６の出力＝Ｌ
レベルとなり、ｎＭＯＳトランジスタ４９はＯＦＦ状態
とされる。
ル、インバータ４４の出力＝Ｈレベルとなり、ｐＭＯＳ
トランジスタ４８はＯＦＦ状態とされると共に、インバ
ータ４６の入力＝Ｈレベル、インバータ４６の出力＝Ｌ
レベルとなり、ｎＭＯＳトランジスタ４９はＯＦＦ状態
とされる。
【００９４】したがって、この場合には、パッド３７に
おける出力状態は、ハイ・インピーダンス（Ｈｉ−Ｚ）
となる。
おける出力状態は、ハイ・インピーダンス（Ｈｉ−Ｚ）
となる。
【００９５】このように、本発明の実施の形態の一例に
よれば、０１Ｚテスト・モード及び通常モードを実行す
ることができるが、出力回路３６のリード・データＤＱ
０Ｚの入力端３６Ａの出力トランジスタをなすｐＭＯＳ
トランジスタ４８のゲート及びｎＭＯＳトランジスタ４
９のゲートとの間のパスには、ＮＡＮＤ回路及びＮＯＲ
回路を設ける必要がなく、その構成上、ＮＡＮＤ回路や
ＮＯＲ回路よりも遅延時間の短いインバータ３８〜４
０、４４、４６のみを設ければ足りるので、通常モード
時におけるデータ出力の高速化を図ることができる。
よれば、０１Ｚテスト・モード及び通常モードを実行す
ることができるが、出力回路３６のリード・データＤＱ
０Ｚの入力端３６Ａの出力トランジスタをなすｐＭＯＳ
トランジスタ４８のゲート及びｎＭＯＳトランジスタ４
９のゲートとの間のパスには、ＮＡＮＤ回路及びＮＯＲ
回路を設ける必要がなく、その構成上、ＮＡＮＤ回路や
ＮＯＲ回路よりも遅延時間の短いインバータ３８〜４
０、４４、４６のみを設ければ足りるので、通常モード
時におけるデータ出力の高速化を図ることができる。
【００９６】なお、本発明の実施の形態の一例において
は、セルアレイ部から並列的に読み出された４ビットの
データＤＱ０Ｚ〜ＤＱ３Ｚを１ビット・データに圧縮す
る場合について説明したが、本発明は、セルアレイ部か
ら並列的に読み出された複数ビットのリード・データを
複数のグループに区分し、グループごとに１ビット・デ
ータにする場合、たとえば、３２ビットのリード・デー
タＤＱ０Ｚ〜ＤＱ３１Ｚをリード・データＤＱ０Ｚ〜Ｄ
Ｑ７Ｚ、リード・データＤＱ８Ｚ〜ＤＱ１５Ｚ、リード
・データＤＱ１６Ｚ〜ＤＱ２３Ｚ、リード・データＤＱ
２４Ｚ〜ＤＱ３１Ｚにグループ化し、それぞれのグルー
プを１ビット・データに圧縮する場合にも適用すること
ができる。
は、セルアレイ部から並列的に読み出された４ビットの
データＤＱ０Ｚ〜ＤＱ３Ｚを１ビット・データに圧縮す
る場合について説明したが、本発明は、セルアレイ部か
ら並列的に読み出された複数ビットのリード・データを
複数のグループに区分し、グループごとに１ビット・デ
ータにする場合、たとえば、３２ビットのリード・デー
タＤＱ０Ｚ〜ＤＱ３１Ｚをリード・データＤＱ０Ｚ〜Ｄ
Ｑ７Ｚ、リード・データＤＱ８Ｚ〜ＤＱ１５Ｚ、リード
・データＤＱ１６Ｚ〜ＤＱ２３Ｚ、リード・データＤＱ
２４Ｚ〜ＤＱ３１Ｚにグループ化し、それぞれのグルー
プを１ビット・データに圧縮する場合にも適用すること
ができる。
【００９７】
【発明の効果】以上のように、本発明によれば、０１Ｚ
テスト・モード及び通常モードを実行することができる
が、第１のリード・データの入力端と第１、第２の出力
トランジスタとの間のパスには、ＮＡＮＤ回路及びＮＯ
Ｒ回路を設ける必要がなく、構成上、ＮＡＮＤ回路やＮ
ＯＲ回路よりも遅延時間の短いインバータのみを設けれ
ば足りるので、通常モード時におけるデータ出力の高速
化を図ることができる。
テスト・モード及び通常モードを実行することができる
が、第１のリード・データの入力端と第１、第２の出力
トランジスタとの間のパスには、ＮＡＮＤ回路及びＮＯ
Ｒ回路を設ける必要がなく、構成上、ＮＡＮＤ回路やＮ
ＯＲ回路よりも遅延時間の短いインバータのみを設けれ
ば足りるので、通常モード時におけるデータ出力の高速
化を図ることができる。
【図１】本発明の実施の形態の一例の要部を示す回路図
である。
である。
【図２】本発明の実施の形態の一例の０１Ｚテスト・モ
ード時の動作を説明するための回路図である。
ード時の動作を説明するための回路図である。
【図３】本発明の実施の形態の一例の０１Ｚテスト・モ
ード時の動作を説明するための回路図である。
ード時の動作を説明するための回路図である。
【図４】本発明の実施の形態の一例の０１Ｚテスト・モ
ード時の動作を説明するための回路図である。
ード時の動作を説明するための回路図である。
【図５】本発明の実施の形態の一例の通常モード時の動
作を説明するための回路図である。
作を説明するための回路図である。
【図６】本発明の実施の形態の一例の通常モード時の動
作を説明するための回路図である。
作を説明するための回路図である。
【図７】本発明の実施の形態の一例の通常モード時の動
作を説明するための回路図である。
作を説明するための回路図である。
【図８】従来の半導体記憶装置の一例の要部を示す回路
図である。
図である。
ＤＱ０Ｚ〜ＤＱ３Ｚ リード・データ
ＴＥＳＴＺ ０１Ｚテスト・モード設定信号
ＨＩＺ ハイ・インピーダンス設定信号
Claims (3)
- 【請求項１】ソースを第１の電源電圧を供給する第１の
電源線に接続され、ドレインをパッドに接続されたＰチ
ャネル電界効果トランジスタからなるプルアップ用の第
１の出力トランジスタと、ドレインを前記パッドに接続され、ソースを前記第１の
電源電圧よりも低電圧の第２の電源電圧を供給する第２
の電源線に接続されたＮチャネル電界効果トランジスタ
からなる プルダウン用の第２の出力トランジスタと、 内部回路から読み出される第１〜第ｎ（但し、ｎは２以
上の整数）のリード・データのうち、第１のリード・デ
ータを入力し、通常モード時、及び、所定のテスト・モ
ード時において前記第１〜第ｎのリード・データの論理
値が一致している場合には、前記第１のリード・データ
を出力し、前記所定のテスト・モード時において前記第
１〜第ｎのリード・データの論理値が一致していない場
合には、出力がハイ・インピーダンス状態となるよう
に、前記第１、第２の出力トランジスタを制御する出力
トランジスタ制御回路を有する半導体記憶装置であっ
て、 前記出力トランジスタ制御回路は、前記第１のリード・
データを反転する第１のインバータと、入力端を前記第
１のインバータの出力端に接続され、活性状態又は非活
性状態に制御される第２のインバータと、入力端を前記
第２のインバータの出力端に接続され、出力端を前記第
１の出力トランジスタのゲートに接続され、前記第２の
インバータが非活性状態とされる場合には、入力端を前
記第２の電源線に接続される第３のインバータと、入力
端を前記第１のインバータの出力端に接続され、活性状
態又は非活性状態に制御される第４のインバータと、入
力端を前記第４のインバータの出力端に接続され、出力
端を前記第２の出力トランジスタのゲートに接続され、
前記第４のインバータが非活性状態とされる場合には、
入力端を前記第１の電源線に接続される第５のインバー
タとを備え、 前記第２、第４のインバータは、通常モード時、及び、
所定のテスト・モード時において前記第１〜第ｎのリー
ド・データの論理値が一致している場合には活性状態と
され、前記所定のテスト・モード時において前記第１〜
第ｎのリード・データの論理値が一致していない場合に
は非活性状態とされる ことを特徴とする半導体記憶装
置。 - 【請求項２】前記第２のインバータは、前記第１の電源
電圧が供給されるべき電源端と前記第１の電源線との間
に、第１の制御信号により導通、非導通を制御されるＰ
チャネル電界効果トランジスタを接続され、前記第３の
インバータは、その入力端と前記第２の電源線との間
に、前記第１の制御信号により導通、非導通を制御され
るＮチャネル電界効果トランジスタを接続され、前記第
４のインバータは、前記第２の電源電圧が供給されるべ
き電源端と前記第２の電源線との間に、前記第１の制御
信号と反転関係にある第２の制御信号により導通、非導
通を制御されるＮチャネル電界効果トランジスタを接続
され、前記第５のインバータは、その入力端と前記第１
の電源線との間に、前記第２の制御信号により導通、非
導通を制御されるＰチャネル電界効果トランジスタを接
続されていることを特徴とする請求項１記載の半導体記
憶装置。 - 【請求項３】前記第１、第２・・・第ｎのリード・デー
タをＮＡＮＤ処理する第１のＮＡＮＤ回路と、前記第
１、第２・・・第ｎのリード・データをＮＯＲ処理する
ＮＯＲ回路と、このＮＯＲ回路の出力を反転する第６の
インバータと、前記第１のＮＡＮＤ回路の出力と、前記
第６のインバータの出力と、前記所定のテスト・モード
を設定するテスト・モード設定信号とをＮＡＮＤ処理す
る第２のＮＡＮＤ回路と、この第２のＮＡＮＤ回路の出
力と、前記出力回路の出力をハイ・インピーダンス状態
に設定するハイ・インピーダンス設定信号とをＮＡＮＤ
処理し、前記第１の制御信号を出力する第３のＮＡＮＤ
回路とを有していることを特徴とする請求項２記載の半
導体記憶装置。
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