KR100535249B1 - 레벨 쉬프터를 이용한 고속 동작 저전압 차동 신호 방식입력 버퍼 - Google Patents

레벨 쉬프터를 이용한 고속 동작 저전압 차동 신호 방식입력 버퍼 Download PDF

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Abstract

입력 신호에 대한 레벨 쉬프터를 추가시켜 고속 전송에 더욱 적합한 저전압 차동 신호 방식(LVDS)의 입력 버퍼가 개시된다. 일반적으로 LVDS 입력 버퍼는 넓은 공통 모드 입력 전압 범위를 지원하기 위해서 레일-투-레일 구조를 이용하여 P타입과 N타입의 차동 증폭부를 병렬연결하고 각각에 대한 전류원의 강도를 상보적으로 조절하는 방식으로 출력 신호의 전압 레벨을 일정하게 유지하는 방식으로 동작한다.
본 발명은 공통 모드 전압에 따라서 전류원을 제어하는 방식을 대신하여 미리 입력 신호에 레벨 쉬프터를 적용하여 P타입과 N타입의 차동 증폭부에 입력되는 신호의 전압 레벨을 조절하는 방식을 통하여 출력 신호의 전압 레벨을 일정하게 유지하도록 하였다. 이를 통해서 종래 방식에 비해 간단한 회로 구성만으로도 고속 동작에 적합한 저전압 차동 신호 방식의 입력 버퍼를 실현한다.

Description

레벨 쉬프터를 이용한 고속 동작 저전압 차동 신호 방식 입력 버퍼 {HIGH SPEED LVDS INPUT BUFFER USING LEVEL SHIFTER}
본 발명은 저전압 차동 신호 방식(LVDS; Low Voltage Differential Signalling) 기술에 대한 것으로 특히 차동 입력에 대해서 레벨 쉬프터(level shifter)를 추가하여 출력 신호의 전압 레벨을 일정하게 유지하게 하여 고속 동작에 적합하도록 설계된 LVDS 입력 버퍼에 관한 것이다.
LVDS는 고속 데이터 전송, 저 전력 소모 및 잡음 면역성이 필요한 영역에서 칩, 보드 및 장치간의 인터페이스로서 적용될 수 있는 ANSI/TIA/EIA-644에 정의된 표준 인터페이스이다. LVDS는 극히 작은 스윙(swing), 예를 들면 350mV내외의 스윙을 가지는 차동 입력신호를 받아들여서 노이즈에 대한 면역성이 강하고 고속의 데이터 전송 속도를 가능하게 한다. 특히 차동 입력 신호를 받아들여 높은 동상 모드 제거(CMR; Common Mode Rejection)로 동작하게 되므로 노이즈에 대한 특성이 강화된다는 점이 강점이라 할 수 있다.
적용 예로서 LVDS는 디지털 정보를 고속으로 평판 디스플레이등에 보내기 위한 전송 방법으로 널리 사용되고 있다. 보다 적은 수만의 전선이 사용될 수 있기 때문에 랩탑 컴퓨터등에서 LCD 디스플레이 장치와의 신호 전송수단으로 광범위하게 사용되어왔다.
LVDS 수신기는 상기한 표준 규격에 따라서 넓은 공통 모드 입력 전압 범위, 예를 들어 약 2.4V의 전압 범위를 지원하여, 드라이버와 수신기간 접지 전위차와 공통 모드 잡음을 허용하여야 한다. 이를 위해서 구조적으로 P 타입 차동 증폭부과 N 타입 차동 증폭부을 병렬로 연결한 레일 투 레일(rail-to-rail) 구조가 필수적으로 사용된다. 또한 입력 신호의 노이즈에 대한 면역을 더욱 높이기 위해서 입력 신호의 노이즈에 의한 출력 신호의 천이를 방지하기 위한 히스테리시스(hysteresis)특성을 가져야 한다. 일반적으로 50mV의 히스테리시스 기능을 갖추고 있을 것이 요구된다. 또한, 고속의 데이터 전송을 위해서는 출력 신호가 가능한 일정한 전압 레벨을 유지하도록 하는 것이 필요한데, P 타입 차동 증폭부의 출력과 N 타입 차동 증폭부의 출력이 결합되어 입력되는 뒷단에 연결된 비교부(comparator)의 동작에 있어서 전압 레벨이 일정하지 않으면, 비교부의 DC 바이어스를 다르게 하여 고속동작에 필수적인 듀티(duty)와 출력을 최적으로 가져가는데 문제가 될 수 있다. 특히 동작 주파수가 높아질수록 기생(parastic) 커패시턴스가 증가하게 되므로 고속의 데이터 전송에서 특성은 더욱 나빠진다. 종래 기술에 따른 회로의 도면을 참고하여 이를 위한 종래 기술의 방법을 살펴보도록 한다.
도1과 도2는 알테라(Altera)의 미국 등록 특허 6535031에 개시된 LVDS 입력 버퍼의 회로도를 단순화하여 표시한 도면이다. 상기 LVDS 입력 버퍼는 이미 언급한 레일-투-레일 구조를 택하고 50mV의 내장 히스테리시스(built-in hysteris)기능을 가지고 있다.
도1은 종래 LVDS 입력 버퍼의 회로도이다. 도1의 LVDS 입력 버퍼는 P 타입 차동 증폭부(100b), N 타입 차동 증폭부(100a) 및 비교부(100c)로 구성되어 있다. 양 차동 증폭부(100a,100b)는 입력 버퍼의 활성화여부를 결정짓는 콘트롤 레지스터(105)의 상태에 따라 제 1 전류원(106)과 제 2 전류원(107)이 켜지고 꺼지는가에 따라서 인에이블 또는 디스에이블된다.
차동 입력 신호 INA,INB(101,102)는 P 타입 증폭부(100b)에는 P 타입 입력 트랜지스터(150,152)를 통해서 인가되고, N 타입 증폭부(100a)에는 N 타입 입력 트랜지스터(110,112)를 통해서 인가된다. 이처럼, 두 부분의 차동 증폭부를 가지는 이유는 차동 입력 신호의 동상 모드 입력 전압이 넓은 범위, 예를 들어 Vcc가 2.5V인 경우, 대략 0에서 2.4V 정도에 이르는 넓은 범위에서도 제대로 동작할 수 있도록 하기 위함이다. 즉, 차동 입력 신호(101,102)가 0V쪽에 가까운 낮은 동상 모드 입력 전압을 가질 경우에는 P 타입 차동 증폭부(100b)가 동작하게 되고, 차동 입력 신호(101,102)가 2.4V쪽에 가까운 높은 동상 모드 입력 전압을 가질 경우에는 N 타입 차동 증폭부(100a)가 동작하게 된다. 즉, 동상 모드 입력 전압이 0에서 2.4V 범위에서 어느 위치에 있는 지에 따라서 P 타입 차동 증폭부(100b)와 N 타입 차동 증폭부(100a)는 한쪽만 동작하고, 다른 한쪽은 꺼진 상태로 있거나, 한쪽이 강하게 동작하고, 다른 한쪽은 약하게 동작하는 상태로 상보적으로 동작하는 관계에 있다.
N 타입 차동 증폭부(100a)의 동작을 먼저 살펴보면, 차동 입력 신호(101,102)는 각각 입력 NMOS 트랜지스터(110,112)의 제어 전극으로 인가되고, 제 1 전류원(106)은 입력 트랜지스터(110,112)로부터 전류를 끌어 당긴다. PMOS 트랜지스터(120,122)는 각각 입력 트랜지스터(110,112)에 대해 전원 전압(Vcc)으로부터 전류을 공급하는 역할을 한다. PMOS 트랜지스터(130,132)는 각각 PMOS 트랜지스터(120,122)와 함께 전류 미러(current mirror)를 형성하여 N 타입 차동 증폭부(100a)의 출력 신호를 P 타입 차동 증폭부(100b)의 출력 신호와 결합해서 비교부(100c)로 전달하는 역할을 한다. PMOS 트랜지스터(140,142)는 상대적으로 작은 사이즈의 트랜지스터를 사용하여 N 타입 차동 증폭부(100a)의 차동 입력 신호의 노이즈에 대한 저항을 높이므로써, 차동 입력 신호에 대한 히스테리시스 특성을 가지기 위한 것이다.
P 타입 차동 증폭부(100b)의 구성도 상기한 N 타입 차동 증폭부(100a)의 구성과 유사하다. PMOS 트랜지스터(150,152)가 입력 트랜지스터로 동작하며, NMOS 트랜지스터(160,162)가 입력 트랜지스터(150,152)에 대한 전류를 전달하는 역할을 한다. 마찬가지로 제 2 전류원(107)이 PMOS 트랜지스터(150,152)에 전원 전압(Vcc)로 부터 전류를 공급한다. NMOS 트랜지스터(180,182)는 상기 N 타입 차동 증폭부(100a)의 PMOS 트랜지스터(140,142)에 상응하는 역할을 한다.
비교부(100c)의 NMOS 트랜지스터(192,193)에는 N 타입 차동 증폭부(100a)의 출력 신호와 P 타입 차동 증폭부(100b)의 출력 신호가 결합되어 제어 전극에 입력된다. 비교부(100c)는 최종적으로 N 타입 차동 증폭부(100a)의 출력 신호와 P 타입 차동 증폭부(100b)의 출력 신호를 결합하여, 차동 증폭부의 차동 출력 신호를 로직(logic) 신호인 최종 출력 신호(194)로 변환하여 내부 회로로 전달하는 역할을 한다.
앞서 언급한 바와 같이 최종 출력 신호(194)를 차동 입력 신호(101,102)의 동상 모드 전압 레벨과는 관계없이 가능한 일정한 전압 레벨값으로 유지되도록 하는 것이 고속의 전송 속도를 실현하기 위해서 필수적이다. 이를 위해 종래 기술은 출력 신호의 전압 레벨을 일정하게 유지하기 위해서, 차동 입력 신호의 동상 모드 전압에 따라서, 효율적으로 N 타입 증폭부에 대한 제 1 전류원과 P 타입 증폭부에 대한 제 2 전류원의 강도를 제어하여 출력 신호의 전압 레벨 유지를 도모하는 방식을 취한다.
도2a와 도2b는 상기 도1의 회로도의 제 1 전류원(106)과 제 2 전류원(107)의 구현예를 도시한 도면이다. N 타입 차동 증폭부(100a)에 대한 제 1 전류원(106)은 차동 입력 신호(101,102)의 동상 모드 전압이 고전원전압(Vcc)에 가까운 높은 값을 가져서, P 타입 차동 증폭부가 동작을 중지하거나, 약한 강도로 동작을 하는 경우에 N 타입 차동 증폭부(100a)에 공급되는 전류의 강도를 강하게 하는 역할을 한다. 이를 통해서 높은 동상 모드 전압을 가지는 차동 입력 신호가 인가되었을 경우에 P 타입 차동 증폭부(100b)의 출력 신호가 약해지는 것을 N 타입 차동(100a)의 출력 신호를 강화시켜 보상해주는 역할을 하게 된다. P 타입 차동 증폭부(100b)에 대한 제 2 전류원(107)은 상기한 N 타입 차동 증폭부(100a)에 대한 제 1 전류원(106)의 반대 역할을 하게 된다. 즉, P 타입 차동 증폭부(100b)에 대한 제 2 전류원(107)은 차동 입력 신호(101,102)의 동상 모드 전압이 저전원전압(Vss)에 가까운 낮은 값을 가져서, N 타입 차동 증폭부(100a)가 동작을 중지하거나, 약한 강도로 동작을 하는 경우에 P 타입 차동 증폭부(100b)에 공급되는 전류의 강도를 강하게 하는 역할을 한다. 이를 통해서 낮은 동상 모드 전압을 가지는 차동 입력 신호가 인가되었을 경우에 N 타입 차동 증폭부(100a)의 출력 신호가 약해지는 것을 P 타입 차동(100b)의 출력 신호를 강화시켜 보상해주는 역할을 하게 된다.
도2a의 제 1 전류원의 구현예를 살펴보면, 도1의 입력 버퍼의 활성화 여부를 결정짓는 콘트롤 레지스터(105)에 의해 전류원의 활성화여부 역시 결정된다. 콘트롤 레지스터(105)가 NMOS 트랜지스터(202,204)를 턴온(turn-on)시키면 NMOS 트랜지스터(230,232,240,242)의 제어 전극에 인가되는 전압을 Vss 전압으로 묶어 주게 되므로, 전류원은 비활성화된다. 반대로 콘트롤 레지스터(105)가 NMOS 트랜지스터(202,204)를 턴오프(turn-off)시키면 NMOS 트랜지스터(230,232,240,242)가 동작할 수 있게 된다.
Vcc에 연결된 PMOS 트랜지스터(210,212)의 제어 전극에는 Vref(205)가 인가된다. Vref(205)는 Vcc의 약 절반에 해당하는 전압으로 설정하여 PMOS 트랜지스터(210,212)는 항상 턴온되어, 일정한 전류를 Vcc로부터 끌어오는 역할을 한다. 차동 입력 신호 INA,INB(101,102)는 PMOS 트랜지스터(220,222)에 인가되는데, 상기 PMOS 트랜지스터(220,222)의 문턱 전압(Vtp)은 P 타입 차동 증폭부(100b)의 PMOS 입력 트랜지스터(150,152)와 동일하게 설정되어 있으므로, 차동 입력 신호(101,102)의 동상 모드 전압이 Vcc-|Vtp| 보다 큰 경우에 PMOS 트랜지스터(220,222)가 턴오프된다. 반대로 차동 입력 신호(101,102)의 동상 모드 전압이 Vcc-|Vtp| 보다 작은 경우에 PMOS 트랜지스터(220,222)가 턴온된다. PMOS 트랜지스터(220,222)가 턴온되는 강도에 따라서 NMOS 트랜지스터(232)에 흐르는 전류가 변화되고, 마찬가지로 NMOS 트랜지스터(232)에 전류미러로 연결된 NMOS 트랜지스터(230)의 전류가 변화하게 된다. 이는 PMOS 트랜지스터(210)에서 나온 전류가 NMOS 트랜지스터(540)으로 전달되는 전류량을 조절하는 역할을 하게되고, 따라서 최종적으로 NMOS 트랜지스터(542)에 흐르는 전류량 I1은 차동 입력 신호(101,102)의 동상 모드 전압에 의해 조절되는 역할을 한다.
이를 정리하면, 차동 입력 신호(101,102)의 동상 모드 전압이 Vcc-|Vtp|보다 큰 경우에는 I1은 최대의 전류량이 되고, Vcc-|Vtp|보다 작을 경우에는 작을 수록 I1의 전류량은 작은 값이 된다. 즉, 차동 입력 신호(101,102)의 동상 모드 전압이 Vcc-|Vtp|보다 클 경우에는 P 타입 증폭부(100b)는 동작을 하지 않게 되므로, 대신에 N 타입 증폭부(100a)에 흐르는 전류량을 크게 하여 최종 출력 전류를 보상하게 된다.
도2b의 제 2 전류원의 구현예도 상기 도2a의 제 1 전류원의 동작과 유사하므로 자세한 설명은 생략하기로 한다. 제 2 전류원의 동작 결과만을 살펴보면, 제 1 전류원과는 반대로, 차동 입력 신호(101,102)의 동상 모드 전압이 N 타입 차동 증폭부(100a)의 NMOS 입력 트랜지스터(110,112)의 문턱 전압(Vtn)보다 작은 경우에는 I2는 최대의 전류량이 되고, Vtn보다 클 경우에는 클수록 I2의 전류량은 작은 값이 된다. 즉, 차동 입력 신호(101,102)의 동상 모드 전압이 Vtn보다 작을 경우에는 N 타입 증폭부(100a)는 동작을 하지 않게 되므로, 대신에 P 타입 증폭부(100b)에 흐르는 전류량을 크게 하여 최종 출력 전류를 보상하게 된다.
지금까지 살펴본 바와 같이, 종래 기술은 이러한 구조를 이용하여 출력단의 전류량을 동일하게 유지하여 비교부(100c)에 인가되는 입력의 레벨을 일정하게 유지하는 방식을 취하고 있다. 그러나 종래 기술에 따르면, 각 차동 증폭부(100a,100b)에 공급되는 제 1 전류원과 제 2 전류원을 적절하게 설계하여야 하는 문제가 있고, 고속 동작에 있어서는 입력 신호의 전압 레벨이 동상 모드 입력 전압 범위의 중간에 위치한 경우와 레일의 끝 지점에 있을 경우의 출력단의 전류량을 동일하게 유지하는 것이 힘들어서 비교부(100c)에 인가되는 입력의 레벨에는 차이가 생기는 문제점이 있다.
상기와 같은 문제점을 해결하기 위해서 본 발명의 목적은 입력 신호의 동상 모드 전압에 따라 전류원을 제어하는 방식 대신에 입력부에 간단한 회로 구성의 레벨 쉬프터를 구비하여 차동 입력 신호의 전압 레벨을 올리고 내린 후에 차동 증폭부에 인가하고, 각각의 차동 증폭부의 출력 전류를 더하는 방식으로 출력 신호의 일정한 전압 레벨을 유지시켜줄 수 있는 고속 동작에 적합한 LVDS 입력 버퍼를 소개하는데 있다.
본 발명의 또 다른 목적은 입력부에 간단한 회로 구성의 레벨 쉬프터를 구비하여 차동 입력 신호의 전압 레벨을 올리고 내린 후에 차동 증폭부에 인가하고, 각각의 차동 증폭부의 출력 전류를 더하는 방식으로 출력 신호의 일정한 전압 레벨을 유지시켜줄 수 있도록 하여 고속 동작에 적합한 LVDS 입력 버퍼의 동작 방법을 소개하는데 있다.
상기 목적을 달성하기 위해 본 발명은,
P 타입 차동 증폭부과 N 타입 차동 증폭부를 병렬로 연결한 레일-투-레일 구조의 LVDS 입력버퍼를 구성하되, 각 차동 증폭부에 인가되는 차동 입력 신호의 동상 모드 전압 레벨을 올리고 내린 후에 차동 증폭부에 입력 할 수 있도록 레벨 쉬프터를 입력부에 추가하도록 한다. 이를 통해 동상 모드 전압 레벨이 쉬프트된 입력 신호가 각각의 차동 증폭부에 인가되고, 각각의 차동 증폭부의 출력 전류를 더하는 방식으로 출력 신호를 발생시키는 방식으로 동작하는 LVDS 입력 버퍼를 구성하도록 한다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
도3은 본 발명을 위한 바람직한 회로 구성을 도시한 도면이다. 도3의 회로도는 종래 기술 LVDS 입력 버퍼의 N 타입 차동 증폭부(100a)와 P 타입 차동 증폭부(100b)에 해당하는 부분을 본 발명에 따라 새롭게 구성한 회로도이다. 나머지 비교부(100c)는 동일하게 구성시킬 수도 있고, 목적에 따라서는 다르게 구성할 수도 있다. 종래의 차동 증폭부(100a,100b)와 비교하여 각각의 차동 증폭부에 대해서 제 1레벨 쉬프터부(390a,390b)와 제 2 레벨 쉬프터부(391a,391b)가 추가되어 차동 입력 신호를 차동 입력부에 직접 입력하지 않고, 레벨 쉬프트한 차동 입력 신호를 차동 증폭부에 입력하는 것이 차이점이다.
제 1 레벨 쉬프터부(390a, 390b)는 P 타입 차동 증폭부에 대해서 차동 입력 신호(101,102)를 레벨 쉬프트하여 P 타입 입력 트랜지스터(310,312)의 제어 전극에 인가한다. 제 1 레벨 쉬프터부(390a,390b)는 전원 전압(Vcc)과 직렬 연결된 전류원(392a,392b)과 다시 전류원과 직렬 연결된 가변 부하 소자부(394a,394b)로 구현된다. 상기 전류원은 MOS 트랜지스터로 구현될 수 있고, 상기 가변 부하 소자부(394a,394b)는 PMOS 트랜지스터로 구현될 수 있다. 차동 입력 신호(101,102)가 가변 부하 소자인 PMOS 트랜지스터(394a,394b)의 제어 전극에 인가되며, 차동 입력 신호(101,102)의 전압 레벨에 따라서 PMOS 트랜지스터(394a,394b)의 저항값이 변화하게 된다. 상기 전류원(392a,392b)과 상기 PMOS 트랜지스터(394a,394b)의 접속점에서 상기 P 타입 차동 증폭부의 입력 트랜지스터(310,312)에 대한 입력 신호를 발생시키게 된다. 이와 같은 제 1 레벨 쉬프터부(390a,390b)를 거친 차동 입력 신호는 원래의 차동 입력 신호(101,102)가 가지는 동상 입력 모드 전압 범위에 대해서, P 타입 차동 증폭부의 동작에 적합한 전압 범위로 레벨 쉬프트되게 된다. 따라서 바람직하게는 전체 동상 입력 모드 전압 범위가 Vss에서 Vcc에 이르는 구간이라면, Vss에서 (Vcc-Vss)/2에 이르는 전압 범위로 압축(shrink)되어 P 타입 차동 증폭부에 입력되도록 하는 것이다. 예를 들면, 전체 동상 입력 모드 전압 범위가 0V에서 2.4V에 이르는 구간을 가진다면, 0에서 (2.4-0)/2=1.2V에 이르는 전압 범위로 전압 레벨을 압축하여 전달한다. 이를 위해서 전류원(392a,392b)과 가변 부하 소자부(394a,394b)의 사이즈를 조절하여 구성할 수 있다. 즉, Vcc에 가까운 전압 레벨을 가지는 차동 입력 신호가 입력될 경우에 PMOS 트랜지스터(394a,394b)의 저항값에 의해서,(Vcc-Vss)/2의 전압 레벨이 PMOS 입력 트랜지스터(310,312)에 입력되도록 한다. 반대로 Vss에 가까운 전압 레벨을 가지는 차동 입력 신호가 입력될 경우에는 PMOS 트랜지스터(394,394b)의 저항값은 최소치가 될 수 있으므로, PMOS 입력 트랜지스터(310,312)에 입력되는 전압 레벨은 Vss에 가까운 값이 되게 할 수 있다. 상기 레벨 쉬프트된 전압의 범위는 바람직하게는 Vss에서 (Vcc-Vss)/2에 이르는 범위를 택할 수 있지만, 상황에 따라서는 다르게 취할 수도 있을 것이다.
제 2 레벨 쉬프터부(391a,391b)의 역할 역시 제 1 레벨 쉬프터부(390a,390b)의 경우를 유추하여 설명될 수 있다. 제 2 레벨 쉬프터부(391a, 391b)는 N 타입 차동 증폭부에 대해서 차동 입력 신호(101,102)를 레벨 쉬프트하여 NMOS 입력 트랜지스터(350,352)의 제어 전극에 인가한다. 제 2 레벨 쉬프터부(391a,391b)는 전원 전압(Vcc)과 연결된 가변 부하 소자부(393a,393b)와 다시 가변 부하 소자부(393a,393b)와 직렬 연결된 전류원(395a,395b)으로 구현된다. 상기 전류원은 MOS 트랜지스터로 구현될 수 있고, 상기 가변 부하 소자부(393a,393b)는 NMOS 트랜지스터로 구현될 수 있다. 차동 입력 신호(101,102)가 가변 부하 소자인 NMOS 트랜지스터(393a,393b)의 제어 전극에 인가되며, 차동 입력 신호(101,102)의 전압 레벨에 따라서 NMOS 트랜지스터(393a,393b)의 저항값이 변화하게 된다. 상기 전류원(395a,395b)과 상기 NMOS 트랜지스터(393a,393b)의 접속점에서 상기 N 타입 차동 증폭부의 입력 트랜지스터(350,352)에 대한 입력 신호를 발생시키게 된다. 이와 같은 제 2 레벨 쉬프터부(391a,391b)를 거친 차동 입력 신호는 원래의 차동 입력 신호(101,102)가 가지는 동상 입력 모드 전압 범위에 대해서, N 타입 차동 증폭부의 동작에 적합한 전압 범위로 레벨 쉬프트되게 된다. 따라서 바람직하게는 전체 동상 입력 모드 전압 범위가 Vss에서 Vcc에 이르는 구간이라면, (Vcc-Vss)/2에서 Vcc에 이르는 전압 범위로 압축되어 N 타입 차동 증폭부에 입력되도록 하는 것이다. 예를 들면, 전체 동상 입력 모드 전압 범위가 0V에서 2.4V에 이르는 구간을 가진다면, (2.4-0)/2=1.2V에서 2.4V에 이르는 전압 범위로 전압 레벨을 압축하여 전달한다. 이를 위해서 전류원(395a,395b)과 가변 부하 소자부(393a,393b)의 사이즈를 조절하여 구성할 수 있다. 즉, Vcc에 가까운 전압 레벨을 가지는 차동 입력 신호가 입력될 경우에 NMOS 트랜지스터(393a,393b)의 저항값은 최소치가 될 수 있으므로 NMOS 입력 트랜지스터(350,352)에 입력되는 전압 레벨은 Vcc에 가까운 값이 되게 한다. 반대로 Vss에 가까운 낮은 전압 레벨을 가지는 차동 입력 신호가 입력될 경우의 NMOS 트랜지스터(393a,393b)의 저항값에 의해서, (Vcc-Vss)/2의 전압 레벨이 NMOS 입력 트랜지스터(350,352)에 입력되도록 한다. 상기 레벨 쉬프트된 전압의 범위는 바람직하게는 (Vcc-Vss)/2에서 Vcc에 이르는 범위를 택할 수 있지만, 상황에 따라서는 다르게 취할 수도 있을 것임은 상기 P 타입 증폭부의 레벨 쉬프트의 예와 같다.
도4a는 종래 기술에 의한 LVDS 입력 버퍼의 차동 입력 신호의 동상 모드 전압 레벨과 각 차동 증폭부에 입력되는 전압 범위의 관계를 도시한 도면이며, 도4b는 본 발명에 의해 추가된 레벨 쉬프터에 의해서 차동 입력 신호가 P 타입 증폭부(100b)와 N 타입 증폭부(100a)가 허용하는 입력 전압 범위로 레벨 쉬프트되어 입력되는 관계를 보여주는 도면이다.
도4a의 410은 LVDS 입력 버퍼에 입력된 차동 입력 신호(101,102)가 가지는 동상 모드 전압 레벨을 도시한 것이다. 상측은 최대 허용 전압(예를 들면, 2.4V)이 되고, 하측은 최소 허용 전압(예를 들면, 0V)이 된다. 420은 P 타입 증폭부에 인가되는 차동 입력 신호의 전압 레벨을 도시한 것인데, 회색으로 표현된 부분이 P 타입 증폭부의 허용 전압 범위를 표시한 것이다. 따라서, 회색으로 표현된 부분의 상한은 Vcc-|Vtp|가 될 것이며, 하한은 최소 허용 전압(예를 들면, 0V)이 될 것이다. 430은 N 타입 증폭부에 인가되는 차동 입력 신호의 전압 레벨을 도시한 것인데, 마찬가지로 회색으로 표현된 부분이 N 타입 증폭부의 허용 전압 범위를 표시한 것이다. 따라서, 회색으로 표현된 부분의 상한은 최대 허용 전압이 될 것이며, 하한은 Vtn이 될 것이다. 본 420과 430에서 보듯이 종래 기술에 있어서는 차동 입력 신호(101,102)가 가지는 동상 모드 전압 레벨을 그대로 유지하면서 각 차동 증폭부에 인가되게 된다. 따라서 각 차동 증폭부는 각 차동 증폭부가 처리할 수 있는 전압 범위에 대해서만 반응을 하게 된다. P 타입 증폭부의 경우는 Vcc-|Vtp| 이상의 전압 레벨을 가지는 입력에 대해서는 동작을 하지 않고, N 타입 증폭부의 경우는 Vtn 이하의 전압 레벨을 가지는 입력에 대해서는 동작을 하지 않게 된다. 종래 기술은 이러한 문제를 해결하기 위해서 각 차동 증폭부의 전류원의 강도를 상보적으로 조절하는 방식으로 동작함은 종래 기술에서 언급한 바와 같다.
도4b의 460,470과 480에 대한 설명은 각각 도4a의 410,420과 430에 대한 설명이 그대로 적용되므로 생략하기로 한다. 도4a와 달리 도4b에서는 차동 입력 신호(101,102)가 각 차동 증폭부에 그대로 인가되지 않고, 레벨 쉬프트되어 인가된다. 470의 경우에, 차동 입력 신호가 P 타입 증폭부가 허용하는 전압의 상한인 Vcc-|Vtp| 이하로 레벨 쉬프트되어서 입력되는 것을 확인할 수 있다. 480의 경우에는, 차동 입력 신호가 N 타입 증폭부가 허용하는 전압의 하한인 Vtn이상으로 모두 레벨 쉬프트되어서 입력되는 것을 확인할 수 있다. 이와 같은 구성을 취하게 되면, 어떠한 전압 레벨을 가지는 차동 입력 신호가 입력되더라도 P 타입 증폭부와 N 타입 증폭부가 모두 동작을 하게 되고, 각 차동 증폭부에 공급되는 전류의 량도 일정하게 유지시켜 줄 수 있다. 따라서 각 차동 증폭부에 공급되는 전류량을 가변시키는 과정이 필요없이 최종적인 출력 신호의 전압 레벨을 일정하게 유지시켜 줄 수 있다. 고속 동작에 있어서, 전류량이 가변하는 방식은 전원 전압의 또 다른 노이즈 원이 될 수도 있고, 복잡한 가변 전류원의 설계에 비해서도 일정한 전류를 흘려주는 전류원만을 설계하면 되기 때문에 회로의 구성도 단순하게 가져갈 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상기와 같은 본 발명에 따르면, 레일 투 레일구조를 취한 LVDS 입력 버퍼에 있어서, 차동 입력 신호에 대한 레벨 쉬프터부를 추가함으로써, 각 차동 증폭부에 공급되는 전류를 일정하게 유지하면서도, 고속 전송에 적합하도록, 출력 전압 레벨이 일정하게 유지되는 회로를 구성할 수 있다. 가변적으로 전류량이 변화하는 전류원을 설계하는 방식에 비해서, 간단한 레벨 쉬프트 회로의 구성만으로도 동등한 효과를 가져올 수 있고, 일정한 전류만을 흘려주기 때문에 전원 전압의 노이즈도 감소시키는 효과를 가져 올 수 있다.
도1은 종래 기술의 LVDS 입력 버퍼의 예를 도시한 도면이다.
도2a, 2b는 상기 도1의 입력버퍼의 차동 증폭부의 전류원의 구현예를 도시한 도면이다.
도 3은 본 발명의 개선된 LVDS 입력 버퍼의 실시예를 도시한 도면이다.
도 4a는 종래 기술의 LVDS 입력 버퍼의 각 차동 증폭부에 입력되는 신호의 전압 레벨을 도시한 도면이다.
도 4b는 본 발명의 LVDS 입력 버퍼의 각 차동 증폭부에 입력되는 신호의 전압 레벨을 도시한 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
101,102 : 차동 입력 신호
310,312 : PMOS 입력 트랜지스터
320,322 : NMOS 부하 트랜지스터
340,342 : 히스테리시스 트랜지스터
330,332 : 전류 미러링 트랜지스터
350,352 : NMOS 입력 트랜지스터
360,362 : PMOS 부하 트랜지스터
380,382 : 히스테리시스 트랜지스터
390a,390b : P 타입 차동 증폭부에 대한 레벨 쉬프터
392a,392b : P 타입 차동 증폭부에 대한 레벨 쉬프터의 전류원
394a,394b : P 타입 차동 증폭부에 대한 레벨 쉬프터의 입력 트랜지스터
391a,391b : N 타입 차동 증폭부에 대한 레벨 쉬프터
395a,395b : N 타입 차동 증폭부에 대한 레벨 쉬프터의 전류원
393a,393b : N 타입 차동 증폭부에 대한 레벨 쉬프터의 입력 트랜지스터

Claims (13)

  1. N 타입 트랜지스터로 입력부를 구성한 N 타입 차동 증폭부;
    P 타입 트랜지스터로 입력부를 구성한 P 타입 차동 증폭부;
    차동 입력 신호의 전압을 상기 N 타입 차동 증폭부가 동작하는 입력 전압 범위내의 전압 범위로 올려서 N 타입 차동 증폭부에 입력하는 제 1 레벨 쉬프터부;
    상기 차동 입력 신호의 전압을 상기 P 타입 차동 증폭부가 동작하는 입력 전압 범위내의 전압 범위로 내려서 P 타입 차동 증폭부에 입력하는 제 2 레벨 쉬프터부; 및
    상기 N 타입 차동 증폭부의 제 1 차동 출력 신호와 상기 P 타입 차동 증폭부의 제 2 차동 출력 신호를 결합한 제 3 차동 출력 신호를 발생시키는 회로를 구비한 것을 특징으로 하는 LVDS 입력 버퍼.
  2. 제 1 항에 있어서, 상기 N 타입 차동 증폭부는,
    저전원전압으로 부터 전류를 공급하는 전류원;
    소스 전극에 상기 전류원이 연결된 제 1,2 입력 NMOS 트랜지스터를 포함한 입력부;
    소스 전극에 고전원전압이 연결되고 드레인 전극에 제 1,2 입력 NMOS 트랜지스터의 드레인 전극이 연결된 제 1,2 부하 PMOS 트랜지스터를 구비한 것을 특징으로 하는 LVDS 입력 버퍼.
  3. 제 2 항에 있어서, 상기 N 타입 차동 증폭부가 동작하는 입력 전압 범위내의 전압 범위는 상기 고전원전압과 저전원전압의 중간값에서 상기 고전원전압까지로 하는 것을 특징으로 하는 LVDS 입력 버퍼.
  4. 제 1 항에 있어서, 상기 P 타입 차동 증폭부는,
    고전원전압으로 부터 전류를 공급하는 전류원;
    소스 전극에 상기 전류원이 연결된 제 1,2 입력 PMOS 트랜지스터를 포함한 입력부;
    소스 전극에 저전원전압이 연결되고 드레인 전극에 제 1,2 입력 PMOS 트랜지스터의 드레인 전극이 연결된 제 1,2 부하 NMOS 트랜지스터를 구비한 것을 특징으로 하는 LVDS 입력 버퍼.
  5. 제 4 항에 있어서, 상기 P 타입 차동 증폭부가 동작하는 입력 전압 범위내의 전압 범위는 상기 저전원전압에서 상기 저전원전압과 고전원전압의 중간값까지로 하는 것을 특징으로 하는 LVDS 입력 버퍼.
  6. 제 2 항에 있어서, 상기 제 1 레벨 쉬프터부는,
    고전원전압으로 부터 전류를 공급하는 전류원; 및
    상기 전류원과 직렬 연결된 가변 부하 소자부를 구비하고,
    상기 가변 부하 소자부는 상기 차동 입력 신호의 레벨에 의해 부하가 가변되어, 상기 전류원과 가변 부하 소자부가 접속하는 지점에서 상기 N 타입 차동 증폭부에 대한 입력 신호를 발생하는 것을 특징으로 하는 LVDS 입력 버퍼.
  7. 제 4 항에 있어서, 상기 제 2 레벨 쉬프터부는,
    저전원전압으로 부터 전류를 공급하는 전류원; 및
    상기 전류원과 직렬 연결된 가변 부하 소자부를 구비하고,
    상기 가변 부하 소자부는 상기 차동 입력 신호의 레벨에 의해 부하가 가변되어, 상기 전류원과 가변 부하 소자부가 접속하는 지점에서 상기 P 타입 증폭부에 대한 입력 신호를 발생하는 것을 특징으로 하는 LVDS 입력 버퍼.
  8. 제 1 항에 있어서, 상기 제 3 차동 출력 신호를 구성하는 양 신호를 비교하여 논리신호를 발생시키는 비교부를 더 포함한 것을 특징으로 하는 LVDS 입력 버퍼.
  9. 제 2 항에 있어서, 상기 N 타입 차동 증폭부의 제 1 차동 출력 신호와 상기 P 타입 차동 증폭부의 제 2 차동 출력 신호를 결합한 제 3 차동 출력 신호를 발생시키는 회로는, 상기 N 타입 차동 증폭부의 상기 제 1 부하 PMOS 트랜지스터로부터 미러링된 전류가 흐르는 제 3 PMOS 트랜지스터를 구비하고, 상기 제 3 PMOS 트랜지스터에 흐르는 전류를 상기 제 2 차동 출력 신호 발생지점중의 하나에 흐르는 전류와 합치고, 상기 제 2 부하 PMOS 트랜지스터로부터 미러링된 전류가 흐르는 제 4 PMOS 트랜지스터를 구비하고, 상기 제 4 PMOS 트랜지스터에 흐르는 전류를 상기 제 2 차동 출력 신호 발생지점중의 다른 하나에 흐르는 전류와 합치는 방식으로 상기 제 3 출력 신호를 발생시키는 것을 특징으로 하는 LVDS 입력 버퍼.
  10. 제 4 항에 있어서, 상기 N 타입 차동 증폭부의 제 1 차동 출력 신호와 상기 P 타입 차동 증폭부의 제 2 차동 출력 신호를 결합한 제 3 차동 출력 신호를 발생시키는 회로는, 상기 P 타입 차동 증폭부의 상기 제 1 부하 NMOS 트랜지스터로부터 미러링된 전류가 흐르는 제 3 NMOS 트랜지스터를 구비하고, 상기 제 3 NMOS 트랜지스터에 흐르는 전류를 상기 제 1 차동 출력 신호 발생지점중의 하나에 흐르는 전류와 합치고, 상기 제 2 부하 NMOS 트랜지스터로부터 미러링된 전류가 흐르는 제 4 NMOS 트랜지스터를 구비하고, 상기 제 4 NMOS 트랜지스터에 흐르는 전류를 상기 제 1 차동 출력 신호 발생지점중의 다른 하나에 흐르는 전류와 합치는 방식으로 상기 제 3 출력 신호를 발생시키는 것을 특징으로 하는 LVDS 입력 버퍼.
  11. 차동 입력 신호가 제 1 레벨 쉬프터부로 입력되는 단계;
    상기 차동 입력 신호가 제 2 레벨 쉬프터부로 입력되는 단계;
    상기 제 1 레벨 쉬프터부에서 입력된 상기 차동 입력 신호의 전압 레벨을 N 타입 차동 증폭부가 동작하는 입력 전압 범위내의 전압 범위로 올리는 단계;
    상기 제 2 레벨 쉬프터부에서 입력된 상기 차동 입력 신호의 전압 레벨을 P 타입 차동 증폭부가 동작하는 입력 전압 범위내의 전압 범위로 내리는 단계;
    상기 제 1 레벨 쉬프터부의 출력 신호를 상기 N 타입 차동 증폭부에 입력하는 단계;
    상기 제 2 레벨 쉬프터부의 출력 신호를 상기 P 타입 차동 증폭부에 입력하는 단계; 및
    상기 N 타입 차동 증폭부의 출력과 상기 P 타입 차동 증폭부의 출력을 결합하여 결합 출력 신호를 생성하는 단계를 포함한 것을 특징으로 하는 레일-투-레일 구조의 LVDS 입력 버퍼 동작 방법.
  12. 제 11 항에 있어서, 상기 제 1 레벨 쉬프터부에서 입력된 상기 차동 입력 신호의 전압 레벨을 N 타입 차동 증폭부가 동작하는 입력 전압 범위내의 전압 범위로 올리는 단계는 상기 차동 입력 신호의 전압 레벨을 상기 N 타입 차동 증폭부가 연결된 저전원전압과 고전원전압의 중간값에서 고전원전압까지의 범위로 올리는 단계인 것을 특징으로 하는 레일-투-레일 구조의 LVDS의 입력 버퍼 동작 방법.
  13. 제 11 항에 있어서, 상기 제 2 레벨 쉬프터부에서 입력된 상기 차동 입력 신호의 전압 레벨을 P 타입 차동 증폭부가 동작하는 입력 전압 범위내의 전압 범위로 내리는 단계는 상기 차동 입력 신호의 전압 레벨을 상기 P 타입 차동 증폭부가 연결된 저전원전압에서 저전원전압과 고전원전압의 중간값까지의 범위로 내리는 단계인 것을 특징으로 하는 레일-투-레일 구조의 LVDS의 입력 버퍼 동작 방법.
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