KR102665086B1 - 저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로 - Google Patents

저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로 Download PDF

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Abstract

저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로가 게시된다. 본 발명의 입력 버퍼 회로에서는, 낮은 레벨에서 스윙되는 입력 신호쌍에 의해 게이팅되는 수신 센싱부의 트랜지스터들은 피모스 타입으로 구현되며, 높은 레벨에서 스윙되는 중간 신호쌍에 의하여 게이팅되는 비교 버퍼링부의 트랜지스터들은 앤모스 타입으로 구현된다. 그리고, 수신 센싱부의 전류 패싱 유닛은 수신 센싱부에서 출력되는 진성 중간 신호와 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동된다. 이에 따라, 본 발명의 입력 버퍼 회로에 의하면, 2단으로 구성되어 지연시간이 최소화되며, 저전압 레벨의 입력 신호쌍에 대해 고속 동작이 가능하다.

Description

저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로{INPUT BUFFER CIRCUIT WITH HIGH OPERATING SPEED TO LOW VOLTAGE LEVEL INPUT SIGNAL}
본 발명은 입력 버퍼 회로에 관한 것으로서, 특히, 저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로에 관한 것이다.
입력 버퍼 회로는 반도체 메모리 장치 등에서 외부의 시스템으로부터 수신되는 입력 신호쌍을 내부의 전압 준위에 맞도록 조정하여 버퍼링 신호쌍으로 제공하는 인터페이스 회로로 작용한다. 그리고, 입력 버퍼 회로는 지연시간이 최소화되는 고속 동작을 위하여 2단으로 구성되는 것이 효과적이다.
즉, 입력 버퍼 회로는 수신되는 입력 신호쌍의 전위차를 센싱하는 수신 센싱부와 상기 수신 센싱부이 출력 신호쌍을 버퍼링하여 제공하는 비교 버퍼링부로 구성되는 것이 바람직하다.
이때, 상기 수신 센싱부는 입력 신호쌍에 신속히 응답할 필요가 있으며, 상기 비교 버퍼링부 역시 상기 수신 센싱부의 출력 신호쌍의 전압 레벨에 신속히 응답하도록 설계되는 것이 필요하다.
한편, 외부의 시스템으로부터 제공되는 입력 신호는 접지 전압에 가까운 저전압 레벨에서 스윙하는 고주파 신호일 수 있다.
이 경우, 저전압 레벨의 입력 신호쌍에 대해 고속 동작이 가능한 입력 버퍼 회로가 요구된다.
본 발명의 목적은 2단으로 구성되어 지연시간이 최소화되며, 저전압 레벨의 입력 신호에 대해 고속 동작이 가능한 입력 버퍼 회로를 제공하는 데 있다.
상기의 목적을 달성하기 위한 본 발명의 일면은 외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 서로 반대의 위상을 가지는 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 관한 것이다. 본 발명의 일면에 따른 입력 버퍼 회로는 상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 진성 수신 트랜지스터, 상보 수신 트랜지스터 및 전류 패싱 유닛을 포함하는 수신 센싱부로서, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되며, 상기 진성 수신 트랜지스터는 상기 진성 입력 신호에 게이팅되어 상기 진성 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 상보 수신 트랜지스터는 상기 상보 입력 신호에 게이팅되어 상기 상보 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 전류 패싱 유닛은 상기 진성 중간 신호와 상기 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동되는 상기 수신 센싱부; 및 상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하며, 제1 진성 버퍼링 트랜지스터, 제1 상보 버퍼링 트랜지스터, 제2 진성 버퍼링 트랜지스터 및 제2 상보 버퍼링 트랜지스터를 포함하는 비교 버퍼링부로서, 상기 제1 진성 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제1 상보 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 진성 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 상보 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 진성 버퍼링 신호는 상기 제1 상보 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제1 진성 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 제2 진성 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제2 상보 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되는 상기 비교 버퍼링부를 구비한다.
상기와 같은 구성의 본 발명의 입력 버퍼 회로에서는, 낮은 레벨에서 스윙되는 입력 신호쌍에 의해 게이팅되는 수신 센싱부의 트랜지스터들은 피모스 타입으로 구현되며, 높은 레벨에서 스윙되는 중간 신호쌍에 의하여 게이팅되는 비교 버퍼링부의 트랜지스터들은 앤모스 타입으로 구현된다. 그리고, 수신 센싱부의 전류 패싱 유닛은 수신 센싱부에서 출력되는 진성 중간 신호와 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동된다. 이에 따라, 본 발명의 입력 버퍼 회로에 의하면, 2단으로 구성되어 지연시간이 최소화되며, 저전압 레벨의 입력 신호쌍에 대해 고속 동작이 가능하다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 입력 버퍼 회로를 나타내는 도면이다.
도 2a는 도 1의 상기 수신 센싱부를 구현한 일예를 나타내는 도면이다.
도 2b는 도 1의 상기 수신 센싱부를 구현한 다른 일예를 나타내는 도면이다.
도 3은 도 1의 비교 버퍼링부를 나타내는 도면이다.
도 4는 도 1의 입력 버퍼 회로에서의 주요 신호쌍의 전압 레벨을 설명하기 위한 도면이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
한편, 본 명세서에서는 각 구성요소에 대한 복수의 표현도 생략될 수도 있다. 예컨대 복수 개의 신호선으로 이루어진 구성일지라도 '신호선들'과 같이 표현할 수도 있고, '신호선'과 같이 단수로 표현할 수도 있다. 이는 신호선이 동일한 속성을 가지는 여러 신호선들, 예컨대 데이터 신호들과 같이 다발로 이루어진 경우에 이를 굳이 단수와 복수로 구분할 필요가 없기 때문이기도 하다. 이런 점에서 이러한 기재는 타당하다. 따라서 이와 유사한 표현들 역시 명세서 전반에 걸쳐 모두 이와 같은 의미로 해석되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 입력 버퍼 회로를 나타내는 도면이다. 여기서, 본 발명의 입력 버퍼 회로는 외부 시스템으로부터 수신되는 입력 신호쌍(PXIN)을 버퍼링하여 버퍼링 신호쌍(PXBF)으로 제공하는 회로로서, 상기 입력 신호쌍(PXIN)이 접지 전압(VSS)에 가까운 낮은 전압 레벨에서 스윙할 때 매우 효과적으로 동작한다.
여기서, '외부 시스템으로부터 수신된다'는 것은, 본 발명의 입력 버퍼 회로가 구현되는 반도체 메모리 장치 등에서, 직접 수신되는 경우 및 패드(미도시)를 통하여 수신되는 경우를 포함한다.
도 1을 참조하면, 본 발명의 입력 버퍼 회로는 상기 입력 신호쌍(PXIN)을 수신하여 중간 신호쌍(PXMD)을 발생하는 수신 센싱부(100)와 상기 중간 신호쌍(PXMD)을 버퍼링하여 상기 버퍼링 신호쌍(PXBF)을 발생하는 비교 버퍼링부(200)를 구비한다.
다시 기술하자면, 본 발명의 입력 버퍼 회로는 지연시간을 최소화하기 위하여, 2단으로 구성된다.
이때, 상기 입력 신호쌍(PXIN)은 서로 반대의 위상을 가지는 진성 입력 신호(XINT)와 상보 입력 신호(XINB)로 구성되며, 상기 버퍼링 신호쌍(PXBF)은 진성 버퍼링 신호(XBFT)와 상보 버퍼링 신호(XBFB)로 구성된다. 그리고, 상기 중간 신호쌍(PXMD)은 진성 중간 신호(XMDT)와 상보 중간 신호(XMDB)로 구성된다.
상기 수신 센싱부(100)는 진성 수신 트랜지스터(TRR), 상보 수신 트랜지스터(TRC) 및 전류 패싱 유닛(UIP)을 포함한다.
상기 진성 수신 트랜지스터(TRR)는 상기 진성 입력 신호(XINT)에 게이팅되어 상기 진성 중간 신호(XMDT)의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 상보 수신 트랜지스터(TRC)는 상기 상보 입력 신호(XINB)에 게이팅되어 상기 상보 중간 신호(XMDB)의 전압을 상승시키는 피모스 타입의 트랜지스터이다.
상기 전류 패싱 유닛(UIP)은 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB) 사이에 형성되어 전류가 흐르도록 구동된다.
계속하여, 상기 수신 센싱부(100)의 예들이 자세히 기술된다.
도 2a는 도 1의 상기 수신 센싱부(100)를 구현한 일예를 나타내는 도면이다. 도 2a를 참조하면, 일예에 따른 상기 수신 센싱부(100)는 수신 공통 단자(NRCM), 수신 바이어싱 유닛(110), 입력 수신 유닛(120), 상기 전류 패싱 유닛(UIP) 및 풀다운 쉬프팅 유닛(140)을 구비한다.
상기 수신 바이어싱 유닛(110)은 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 형성된다.
상기 수신 바이어싱 유닛(110)은 구체적으로 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 직렬로 형성되는 바이어싱 저항(111) 및 바이어싱 트랜지스터(112)를 구비한다.
이때, 상기 바이어싱 트랜지스터(112)는 인에이블 신호(XENB)에 응답하여 상기 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 전류가 흐르도록 구동되는 피모스 타입의 트랜지스터이다.
이에 따라, 인에이블 신호(XENB)가 "L"로 활성화될 때, 상기 수신 공통 단자(NRCM)의 전압 레벨을 상기 전원 전압(VDD)쪽으로 풀업된다.
상기 입력 수신 유닛(120)은, 전술한 바와 같이, 상기 진성 수신 트랜지스터(TRR) 및 상기 상보 수신 트랜지스터(TRC)를 포함한다.
이때, 상기 진성 수신 트랜지스터(TRR)는 상기 수신 공통 단자(NRCM)와 상기 진성 중간 신호(XMDT) 사이에 형성되며, 상기 진성 입력 신호(XINT)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다. 그리고, 상기 상보 수신 트랜지스터(TRC)는 상기 수신 공통 단자(NRCM)와 상기 상보 중간 신호(XMDB) 사이에 형성되며, 상기 상보 입력 신호(XINC)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다.
이에 따라, 상기 중간 신호쌍(PXMD)은 낮은 레벨의 상기 입력 신호쌍(PXIN)의 레벨 변화에 신속히 응답될 수 있다.
상기 전류 패싱 유닛(UIP)은 전류 패싱 저항(RIP)을 구비한다. 이때, 상기 전류 패싱 저항(RIP)은 일단이 상기 진성 중간 신호(XMDT)에 연결되고, 다른 일단이 상기 상보 중간 신호(XMDB)에 연결된다.
이에 따라, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압차는 제한된다.
상기 풀다운 쉬프팅 유닛(140)은 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 풀다운 전압 레벨을 상승 쉬프팅한다.
상기 풀다운 쉬프팅 유닛(140)은 구체적으로 진성 쉬프팅 트랜지스터(141), 상보 쉬프팅 트랜지스터(142), 진성 쉬프팅 저항(143) 및 상보 쉬프팅 저항(144)를 구비한다.
상기 진성 쉬프팅 트랜지스터(141)는 일접합이 상기 진성 중간 신호(XMDT)에 연결되는 앤모스 타입의 트랜지스터이며, 상기 상보 쉬프팅 트랜지스터(142)는 일접합이 상기 상보 중간 신호(XMDB)에 연결되는 앤모스 타입의 트랜지스터이다.
이때, 상기 진성 쉬프팅 트랜지스터(141)는 상기 상보 중간 신호(XMDB)에 게이팅되며, 상기 상보 쉬프팅 트랜지스터(142)는 상기 진성 중간 신호(XMDT)에 게이팅된다.
이에 따라, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압의 변화가 가속된다.
그리고, 상기 진성 쉬프팅 저항(143)는 상기 진성 쉬프팅 트랜지스터(141)의 다른 일접합과 접지 전압(VSS) 사이에 형성되며, 상기 상보 쉬프팅 저항(144)는 상기 상보 쉬프팅 트랜지스터(143)의 다른 일접합과 접지 전압(VSS) 사이에 형성된다. 이에 따라, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압은 높은 레벨로 쉬프팅된다.
즉, 상기 풀다운 쉬프팅 유닛(140)에 의하면, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압은 높은 레벨로 쉬프팅되고, 또한, 상기 입력 신호쌍(PXIN)의 레벨 변화에 따라 신속히 변화된다.
계속하여, 도 1의 상기 수신 센싱부(100)를 구현한 다른 예가 기술된다.
도 2b는 도 1의 상기 수신 센싱부(100)를 구현한 다른 일예를 나타내는 도면이다. 도 2b를 참조하면, 다른 일예에 따른 상기 수신 센싱부(100)는 수신 공통 단자(NRCM), 수신 바이어싱 유닛(160), 입력 수신 유닛(170), 상기 전류 패싱 유닛(UIP) 및 풀다운 쉬프팅 유닛(190)을 구비한다.
상기 수신 바이어싱 유닛(160)은 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 형성된다.
상기 수신 바이어싱 유닛(160)은 구체적으로 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 직렬로 형성되는 바이어싱 저항(161) 및 바이어싱 트랜지스터(162)를 구비한다.
이때, 상기 바이어싱 트랜지스터(162)는 인에이블 신호(XENB)에 응답하여 상기 전원 전압(VDD)과 상기 수신 공통 단자(NRCM) 사이에 전류가 흐르도록 구동되는 피모스 타입의 트랜지스터이다.
이에 따라, 인에이블 신호(XENB)가 "L"로 활성화될 때, 상기 수신 공통 단자(NRCM)의 전압 레벨을 상기 전원 전압(VDD)쪽으로 풀업된다.
상기 입력 수신 유닛(170)은, 전술한 바와 같이, 상기 진성 수신 트랜지스터(TRR) 및 상기 상보 수신 트랜지스터(TRC)를 포함한다.
이때, 상기 진성 수신 트랜지스터(TRR)는 상기 수신 공통 단자(NRCM)와 상기 진성 중간 신호(XMDT) 사이에 형성되며, 상기 진성 입력 신호(XINT)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다. 그리고, 상기 상보 수신 트랜지스터(TRC)는 상기 수신 공통 단자(NRCM)와 상기 상보 중간 신호(XMDC) 사이에 형성되며, 상기 상보 입력 신호(XINC)에 의하여 게이팅되는 피모스 타입의 트랜지스터이다.
이에 따라, 상기 중간 신호쌍(PXMD)은 낮은 레벨의 상기 입력 신호쌍(PXIN)에 신속히 응답될 수 있다.
상기 전류 패싱 유닛(UIP)은 패싱 중간 단자(NPS), 제1 전류 패싱 저항(RIP1) 및 제1 전류 패싱 저항(RIP2)을 구비한다. 이때, 상기 제1 전류 패싱 저항(RIP1)은 일단이 상기 진성 중간 신호(XMDT)에 연결되고, 다른 일단이 상기 패싱 중간 단자(NPS)에 연결된다. 그리고, 상기 제2 전류 패싱 저항(RIP2)은 일단이 상기 상보 중간 신호(XMDB)에 연결되고, 다른 일단이 상기 패싱 중간 단자(NPS)에 연결된다.
이에 따라, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압차는 제한된다.
상기 풀다운 쉬프팅 유닛(190)은 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 풀다운을 완화한다.
상기 풀다운 쉬프팅 유닛(190)은 구체적으로 진성 쉬프팅 트랜지스터(191), 상보 쉬프팅 트랜지스터(192), 진성 쉬프팅 저항(193) 및 상보 쉬프팅 저항(194)를 구비한다.
상기 진성 쉬프팅 트랜지스터(191)는 일접합이 상기 진성 중간 신호(XMDT)에 연결되는 앤모스 타입의 트랜지스터이며, 상기 상보 쉬프팅 트랜지스터(192)는 일접합이 상기 상보 중간 신호(XMDB)에 연결되는 앤모스 타입의 트랜지스터이다.
그리고, 상기 진성 쉬프팅 트랜지스터(191) 및 상기 상보 쉬프팅 트랜지스터(192)는 상기 패싱 중간 단자(NPS)에 의해 게이팅된다.
상기 진성 쉬프팅 저항(193)는 상기 진성 쉬프팅 트랜지스터(191)의 다른 일접합과 접지 전압(VSS) 사이에 형성되며, 상기 상보 쉬프팅 저항(194)는 상기 상보 쉬프팅 트랜지스터(193)의 다른 일접합과 접지 전압(VSS) 사이에 형성된다.
즉, 상기 풀다운 쉬프팅 유닛(190)에 의하면, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압은 높은 레벨로 쉬프팅된다.
상기와 같은 상기 수신 센싱부(100)에서 상기 진성 수신 트랜지스터(TRR)와 상기 상보 수신 트랜지스터(TRC)가 모두 피모스 타입의 트랜지스터로 구현됨으로써, 상기 중간 신호쌍(PXMD)의 레벨은 저전압 레벨의 상기 입력 신호쌍(PXIN)에 신속히 응답하여 변화된다.
그리고, 상기 전류 패싱 유닛(UIP)에 의하여, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB) 사이에 전류가 흐르게 됨으로써, 상기 진성 중간 신호(XMDT)와 상기 상보 중간 신호(XMDB)의 전압차는 제한된다.
즉, 상기 풀다운 쉬프팅 유닛(190) 및 상기 전류 패싱 유닛(UIP)에 의하여, 상기 중간 신호쌍(PXMD)은 전원 전압(VDD)에 가까운 높은 레벨에서 빠르게 스윙하게 된다.
결과적으로, 상기 수신 센싱부(100)에서 제공되는 상기 중간 신호쌍(PXMD)은 낮은 레벨에서 스윙되는 상기 입력 신호쌍(PXIN)에 대하여 높은 레벨에서 신속히 응답하여 변화된다.
다시 도 1을 참조하면, 상기 비교 버퍼링부(200)는 제1 비교 버퍼링 유닛(210) 및 제2 비교 버퍼링 유닛(230)을 구비한다.
상기 제1 비교 버퍼링 유닛(210)은 제1 진성 버퍼링 트랜지스터(TMR1) 및 제1 상보 버퍼링 트랜지스터(TMC1)를 포함하며, 상기 진성 버퍼링 신호(XBFT)를 발생한다.
이때, 상기 제1 진성 버퍼링 트랜지스터(TMR1)는 상기 상보 중간 신호(XMDB)에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제1 상보 버퍼링 트랜지스터(TMC1)는 상기 진성 중간 신호(XMDT)에 게이팅되는 앤모스 타입의 트랜지스터이다.
그리고, 상기 진성 버퍼링 신호(XBFT)는 상기 제1 상보 버퍼링 트랜지스터(TMC1)를 게이팅하는 상기 진성 중간 신호(XMDT)의 전압 레벨이 상기 제1 진성 버퍼링 트랜지스터(TMR1)를 게이팅하는 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어된다.
본 실시예에서, 상기 제1 논리 상태는 "H"이다.
상기 제2 비교 버퍼링 유닛(230)은 제2 진성 버퍼링 트랜지스터(TMR2) 및 제2 상보 버퍼링 트랜지스터(TMC2)를 포함하며, 상기 상보 버퍼링 신호(XBFB)를 발생한다.
이때, 상기 제2 진성 버퍼링 트랜지스터(TMR2)는 상기 진성 중간 신호(XMDT)에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 상보 버퍼링 트랜지스터(TMC2)는 상기 상보 중간 신호(XMDB)에 게이팅되는 앤모스 타입의 트랜지스터이다.
그리고, 상기 상보 버퍼링 신호(XBFB)는 상기 제2 진성 버퍼링 트랜지스터(TMR2)를 게이팅하는 상기 진성 중간 신호(XMDT)의 전압 레벨이 상기 제2 상보 버퍼링 트랜지스터(TMC2)를 게이팅하는 상기 상보 중간 신호(XMDB)의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어된다.
본 실시예에서, 상기 제2 논리 상태는 "L"이다.
계속하여, 상기 비교 버퍼링부(200)가 구체적으로 기술된다.
도 3은 도 1의 비교 버퍼링부(200)를 나타내는 도면으로서, 제1 비교 버퍼링 유닛(210) 및 제2 비교 버퍼링 유닛(230)가 구체적으로 도시된다.
도 3을 참조하면, 상기 제1 비교 버퍼링 유닛(210)은 제1 버퍼링 공통 단자(NBCM1), 제1 진성 예비 단자(NRPR1), 제1 상보 예비 단자(NCPR1), 제1 소싱 트랜지스터(211), 상기 제1 진성 버퍼링 트랜지스터(TMR1), 상기 제1 상보 버퍼링 트랜지스터(TMC1), 제1 진성 풀업 트랜지스터(213), 제1 상보 풀업 트랜지스터(214) 및 제1 반전 드라이빙 수단(215)을 구비한다.
상기 제1 소싱 트랜지스터(211)는 접지 전압(VSS)과 상기 제1 버퍼링 공통 단자(NBCM1) 사이에 형성되며, 인에이블 신호(XENB)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다. 이때, 상기 제1 소싱 트랜지스터(211)는 상기 인에이블 신호(XENB)의 "L"로의 활성화에 응답하여 턴온되며, 상기 제1 버퍼링 공통 단자(NBCM1)는 접지 전압(VSS) 쪽으로 하강된다.
상기 제1 진성 버퍼링 트랜지스터(TMR1)는 일접합이 상기 제1 버퍼링 공통 단자(NBCM1)에 연결되고, 다른 일접합은 상기 제1 진성 예비 단자(NRPR1)와 전류 패스를 형성한다. 그리고, 상기 제1 진성 버퍼링 트랜지스터(TMR1)는 상기 상보 중간 신호(XMDB)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.
상기 제1 상보 버퍼링 트랜지스터(TMC1)는 일접합이 상기 제1 버퍼링 공통 단자(NBCM1)에 연결되고, 다른 일접합은 상기 제1 상보 예비 단자(NCPR1)와 전류 패스를 형성한다. 그리고, 상기 제1 상보 버퍼링 트랜지스터(TMC1)는 상기 진성 중간 신호(XMDT)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.
상기 제1 진성 풀업 트랜지스터(213)는 전원 전압(VDD)과 상기 제1 진성 예비 단자(NRPR1) 사이에 형성되며, 상기 제1 진성 버퍼링 트랜지스터(TMR1)의 다른 일접합에 의하여 게이팅되는 피모스 타입의 트랜지스터로 구현된다.
상기 제1 상보 풀업 트랜지스터(214)는 전원 전압(VDD)과 상기 제1 상보 예비 단자(NCPR1) 사이에 형성되며, 상기 제1 진성 버퍼링 트랜지스터(TMR1)의 다른 일접합에 의하여 게이팅되는 피모스 타입의 트랜지스터로 구현된다.
그리고, 상기 제1 반전 드라이빙 수단(215)는 상기 제1 상보 예비 단자(NCPR1)의 전압을 반전 드라이빙하여 상기 진성 버퍼링 신호(XBFT)로 발생하며,인버터로 구성될 수 있다.
이와 같이, 상기 제1 진성 버퍼링 트랜지스터(TMR1)와 상기 제1 상보 버퍼링 트랜지스터(TMC1)가 모두 앤모스 타입으로 구현됨으로써, 높은 레벨에서 스윙되는 상기 중간 신호쌍(PXMD)에 대한 상기 진성 버퍼링 신호(XBFT)의 응답 속도는 매우 빠르다.
바람직하기로는, 상기 제1 비교 버퍼링 유닛(210)은 제1 진성 버퍼링 저항(217) 및 제1 상보 버퍼링 저항(218)을 더 구비한다.
상기 제1 진성 버퍼링 저항(217)은 상기 제1 진성 예비 단자(NRPR1)와 상기 제1 진성 버퍼링 트랜지스터(TMR1)의 다른 일접합 사이에 형성된다. 그리고, 상기 제1 상보 버퍼링 저항(218)은 상기 제1 상보 예비 단자(NCPR1)와 상기 제1 상보 버퍼링 트랜지스터(TMC1)의 다른 일접합 사이에 형성된다.
이러한 상기 제1 진성 버퍼링 저항(217) 및 상기 제1 상보 버퍼링 저항(218)에 의하여, 상기 제1 진성 예비 단자(NRPR1) 및 상기 제1 상보 예비 단자(NCPR1)의 전압 레벨은 상기 제1 진성 버퍼링 트랜지스터(TMR1)의 다른 일접합 및 상기 제1 상보 버퍼링 트랜지스터(TMC1)의 다른 일접합의 레벨에 비해 높아진다.
이 경우, 상기 제1 진성 예비 단자(NRPR1) 및 상기 제1 상보 예비 단자(NCPR1)의 전압 레벨이 상기 진성 버퍼링 신호(XBFT)의 천이를 발생시키는 레벨 즉, 천이 레벨로 된다.
이에 따라, 상기 제1 반전 드라이빙 수단(215)에서 출력되는 상기 진성 버퍼링 신호(XBFT)의 응답 속도가 향상되게 된다.
또한 바람직하기로는, 상기 제1 비교 버퍼링 유닛(210)은 제1 레벨 제한 수단(219)을 더 구비한다. 이때, 상기 제1 레벨 제한 수단(219)은 상기 제1 상보 예비 단자(NCPR1)의 전압 레벨의 변화를 제한한다.
상기 제1 레벨 제한 수단(219)은 더욱 구체적으로 제1 인버터(219a), 제1 레벨 제한 저항(219b) 및 제1 전송 트랜지스터(219c)를 구비한다.
상기 제1 인버터(219a)는 상기 제1 상보 예비 단자(NCPR1)의 레벨을 반전 드라이빙하여 출력한다. 이때, 상기 제1 인버터(219a)의 스위칭 레벨은 상기 제1 반전 드라이빙 수단(215)의 스위칭 레벨과 동일한 것이 바람직하다.
상기 제1 레벨 제한 저항(219b)은 일단이 상기 제1 인버터(219a)의 출력에 연결된다.
그리고, 상기 제1 전송 트랜지스터(219c)는 상기 인에이블 신호(XENB)의 "L"로의 활성화에 응답하여, 상기 제1 레벨 제한 저항(219b)의 다른 일단의 전압을 상기 제1 상보 예비 단자(NCPR1)로 전송한다.
이 경우, 상기 인에이블 신호(XENB)가 활성화될 때, 상기 제1 상보 예비 단자(NCPR1)의 전압 레벨 변화는 천이 레벨에서 일정한 범위로 제한될 수 있다.
이에 따라, 상기 제1 반전 드라이빙 수단(215)에서 출력되는 상기 진성 버퍼링 신호(XBFT)의 응답 속도가 향상되게 된다.
계속 도 3을 참조하면, 상기 제2 비교 버퍼링 유닛(230)은 제2 버퍼링 공통 단자(NBCM2), 제2 진성 예비 단자(NRPR2), 제2 상보 예비 단자(NCPR2), 제2 소싱 트랜지스터(231), 상기 제2 진성 버퍼링 트랜지스터(TMR2), 상기 제2 상보 버퍼링 트랜지스터(TMC2), 제2 진성 풀업 트랜지스터(233), 제2 상보 풀업 트랜지스터(234) 및 제2 반전 드라이빙 수단(235)을 구비한다.
상기 제2 소싱 트랜지스터(231)는 접지 전압(VSS)과 상기 제2 버퍼링 공통 단자(NBCM2) 사이에 형성되며, 인에이블 신호(XENB)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다. 이때, 상기 제2 소싱 트랜지스터(231)는 상기 인에이블 신호(XENB)의 "L"로의 활성화에 응답하여 턴온되며, 상기 제2 버퍼링 공통 단자(NBCM2)는 접지 전압(VSS) 쪽으로 하강된다.
상기 제2 진성 버퍼링 트랜지스터(TMR2)는 일접합이 상기 제2 버퍼링 공통 단자(NBCM2)에 연결되고, 다른 일접합은 상기 제2 진성 예비 단자(NRPR2)와 전류 패스를 형성한다. 그리고, 상기 제2 진성 버퍼링 트랜지스터(TMR2)는 상기 진성 중간 신호(XMDT)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.
상기 제2 상보 버퍼링 트랜지스터(TMC2)는 일접합이 상기 제2 버퍼링 공통 단자(NBCM2)에 연결되고, 다른 일접합은 상기 제2 상보 예비 단자(NCPR2)와 전류 패스를 형성한다. 그리고, 상기 제2 상보 버퍼링 트랜지스터(TMC2)는 상기 상보 중간 신호(XMDB)에 의하여 게이팅되는 앤모스 타입의 트랜지스터이다.
상기 제2 진성 풀업 트랜지스터(233)는 전원 전압(VDD)과 상기 제2 진성 예비 단자(NRPR2) 사이에 형성되며, 상기 제2 진성 버퍼링 트랜지스터(TMR2)의 다른 일접합에 의하여 게이팅되는 피모스 타입의 트랜지스터로 구현된다.
상기 제2 상보 풀업 트랜지스터(234)는 전원 전압(VDD)과 상기 제2 상보 예비 단자(NCPR2) 사이에 형성되며, 상기 제2 진성 버퍼링 트랜지스터(TMR2)의 다른 일접합에 의하여 게이팅되는 피모스 타입의 트랜지스터로 구현된다.
그리고, 상기 제2 반전 드라이빙 수단(235)는 상기 제2 상보 예비 단자(NCPR2)의 전압을 반전 드라이빙하여 상기 상보 버퍼링 신호(XBFB)로 발생하며,인버터로 구성될 수 있다.
이와 같이, 상기 제2 진성 버퍼링 트랜지스터(TMR2)와 상기 제2 상보 버퍼링 트랜지스터(TMC2)가 모두 앤모스 타입으로 구현됨으로써, 높은 레벨에서 스윙되는 상기 중간 신호쌍(PXMD)에 대한 상기 상보 버퍼링 신호(XBFB)의 응답 속도는 매우 빠르다.
바람직하기로는, 상기 제2 비교 버퍼링 유닛(230)은 제2 진성 버퍼링 저항(237) 및 제2 상보 버퍼링 저항(238)을 더 구비한다.
상기 제2 진성 버퍼링 저항(237)은 상기 제2 진성 예비 단자(NRPR2)와 상기 제2 진성 버퍼링 트랜지스터(TMR2)의 다른 일접합 사이에 형성된다. 그리고, 상기 제2 상보 버퍼링 저항(238)은 상기 제2 상보 예비 단자(NCPR2)와 상기 제2 상보 버퍼링 트랜지스터(TMC2)의 다른 일접합 사이에 형성된다.
이러한 상기 제2 진성 버퍼링 저항(237) 및 상기 제2 상보 버퍼링 저항(238)에 의하여, 상기 제2 진성 예비 단자(NRPR2) 및 상기 제2 상보 예비 단자(NCPR2)의 전압 레벨은 상기 제2 진성 버퍼링 트랜지스터(TMR2)의 다른 일접합 및 상기 제2 상보 버퍼링 트랜지스터(TMC2)의 다른 일접합의 레벨에 비해 높아진다.
이 경우, 상기 제2 진성 예비 단자(NRPR2) 및 상기 제2 상보 예비 단자(NCPR2)의 전압 레벨이 상기 상보 버퍼링 신호(XBFB)의 천이를 발생시키는 레벨 즉, 천이 레벨로 된다.
이에 따라, 상기 제2 반전 드라이빙 수단(235)에서 출력되는 상기 상보 버퍼링 신호(XBFB)의 응답 속도가 향상되게 된다.
또한 바람직하기로는, 상기 제2 비교 버퍼링 유닛(230)은 제2 레벨 제한 수단(239)을 더 구비한다. 이때, 상기 제2 레벨 제한 수단(239)은 상기 제2 상보 예비 단자(NCPR2)의 전압 레벨의 변화를 제한한다.
상기 제2 레벨 제한 수단(239)은 더욱 구체적으로 제2 인버터(239a), 제2 레벨 제한 저항(239b) 및 제2 전송 트랜지스터(239c)를 구비한다.
상기 제2 인버터(239a)는 상기 제2 상보 예비 단자(NCPR2)의 레벨을 반전 드라이빙하여 출력한다. 이때, 상기 제2 인버터(239a)의 스위칭 레벨은 상기 제2 반전 드라이빙 수단(235)의 스위칭 레벨과 동일한 것이 바람직하다.
상기 제2 레벨 제한 저항(239b)은 일단이 상기 제2 인버터(239a)의 출력에 연결된다.
그리고, 상기 제2 전송 트랜지스터(239c)는 상기 인에이블 신호(XENB)의 "L"로의 활성화에 응답하여, 상기 제2 레벨 제한 저항(239b)의 다른 일단의 전압을 상기 제2 상보 예비 단자(NCPR2)로 전송한다.
이 경우, 상기 인에이블 신호(XENB)가 활성화될 때, 상기 제2 상보 예비 단자(NCPR2)의 전압 레벨 변화는 천이 레벨에서 일정한 범위로 제한될 수 있다.
이에 따라, 상기 제2 반전 드라이빙 수단(235)에서 출력되는 상기 상보 버퍼링 신호(XBFB)의 응답 속도가 향상되게 된다.
상기와 같은 구성의 상기 비교 버퍼링부(200)에서, 제1 진성 버퍼링 트랜지스터(TMR1), 제1 상보 버퍼링 트랜지스터(TMC1), 제2 진성 버퍼링 트랜지스터(TMR2) 및 제2 상보 버퍼링 트랜지스터(TMC2)는 모두 앤모스 타입의 트랜지스터이다. 즉, 상기 비교 버퍼링부(200)가 앤모스 타입의 차동 증폭기로 구현된다.
이에 따라, 제1 진성 버퍼링 트랜지스터(TMR1), 제1 상보 버퍼링 트랜지스터(TMC1), 제2 진성 버퍼링 트랜지스터(TMR2) 및 제2 상보 버퍼링 트랜지스터(TMC2)는 높은 레벨에서 스윙되는 상기 중간 신호쌍(PXMD)에 대한 응답 속도가 매우 빠르다.
다시 기술하자면, 앤모스 타입의 차동 증폭기로 구현되는 상기 비교 버퍼링부(200)는, 피모스 타입의 차동 증폭기로 구현되는 경우에 비하여, 빠른 응답 속도를 가진다.
계속하여, 도 4를 참조하여, 본 발명의 입력 버퍼 회로에서의 주요 신호쌍의 전압 레벨을 살펴본다.
도 4에서는, 전원 전압(VDD)의 레벨은 1.1V로 한다.
이때, 입력 신호쌍(PXIN)은 0V 내지 0.3V의 낮은 전압 레벨에서 스윙한다. 이에 따라, 피모스 타입으로 구현되는 진성 수신 트랜지스터(TRR) 및 상보 수신 트랜지스터(TRC)의 응답 속도는 매우 빠르다.
상기 수신 센싱부(100)에서 제공되는 중간 신호쌍(PXMD)는 0.5V 내지 1.1V의 높은 전압 레벨에서 스윙한다. 이에 따라, 앤모스 타입으로 구현되는 상기 비교 버퍼링부(200)의 제1 진성 버퍼링 트랜지스터(TMR1), 제1 상보 버퍼링 트랜지스터(TMC1), 제2 진성 버퍼링 트랜지스터(TMR2) 및 제2 상보 버퍼링 트랜지스터(TMC2)의 응답 속도는 매우 빠르게 된다.
이때, 상기 비교 버퍼링부(200)의 제1 상보 예비 단자(NCPR1)와 제2 상보 예비 단자(NCPR2)는 0.2V 내지 0.9V의 레벨 범위에서 스윙하게 된다.
그리고, 제1 상보 예비 단자(NCPR1) 및 제2 상보 예비 단자(NCPR2)의 전압에 의하여 드라이빙되는 상기 버퍼링 신호쌍(PXBF)는 접지 전압(VSS)과 전원 전압(VDD) 사이를 스윙하게 된다.
정리하면, 본 발명의 입력 버퍼 회로에서는, 낮은 레벨에서 스윙되는 입력 신호쌍(PXIN)에 의해 게이팅되는 수신 센싱부(100)의 트랜지스터들(TRR, TRC)은 피모스 타입으로 구현되며, 높은 레벨에서 스윙되는 중간 신호쌍(PXMD)에 의하여 게이팅되는 비교 버퍼링부(200)의 트랜지스터들(TMR1, TMC1, TMR2, TMC2)은 앤모스 타입으로 구현된다. 그리고, 수신 센싱부(100)의 전류 패싱 유닛(UIP)은 수신 센싱부(100)에서 출력되는 진성 중간 신호(XMDT)와 상보 중간 신호(XMDB) 사이에 형성되어 전류가 흐르도록 구동된다. 이에 따라, 본 발명의 입력 버퍼 회로에 의하면, 2단으로 구성되어 지연시간이 최소화되며, 저전압 레벨의 입력 신호쌍(PXIN)에 대해 고속 동작이 가능하다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (12)

  1. 외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 서로 반대의 위상을 가지는 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 있어서,
    상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 진성 수신 트랜지스터, 상보 수신 트랜지스터 및 전류 패싱 유닛을 포함하는 수신 센싱부로서, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되며, 상기 진성 수신 트랜지스터는 상기 진성 입력 신호에 게이팅되어 상기 진성 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 상보 수신 트랜지스터는 상기 상보 입력 신호에 게이팅되어 상기 상보 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 전류 패싱 유닛은 상기 진성 중간 신호와 상기 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동되는 상기 수신 센싱부; 및
    상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하며, 제1 진성 버퍼링 트랜지스터, 제1 상보 버퍼링 트랜지스터, 제2 진성 버퍼링 트랜지스터 및 제2 상보 버퍼링 트랜지스터를 포함하는 비교 버퍼링부로서, 상기 제1 진성 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제1 상보 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 진성 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 상보 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 진성 버퍼링 신호는 상기 제1 상보 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제1 진성 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 제2 진성 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제2 상보 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되는 상기 비교 버퍼링부를 구비하며,
    상기 수신 센싱부는
    수신 공통 단자;
    전원 전압과 상기 수신 공통 단자 사이에 형성되어, 상기 수신 공통 단자의 전압 레벨을 풀업시키도록 구동되는 수신 바이어싱 유닛;
    상기 진성 수신 트랜지스터 및 상기 상보 수신 트랜지스터를 포함하는 입력 수신 유닛으로서, 상기 진성 수신 트랜지스터는 상기 수신 공통 단자와 상기 진성 중간 신호 사이에 형성되며, 상기 상보 수신 트랜지스터는 상기 수신 공통 단자와 상기 상보 중간 신호 사이에 형성되는 상기 입력 수신 유닛;
    상기 전류 패싱 유닛; 및
    상기 진성 중간 신호와 상기 상보 중간 신호의 풀다운 레벨을 쉬프팅하는 풀다운 쉬프팅 유닛을 구비하며,
    상기 풀다운 쉬프팅 유닛은
    일접합이 상기 진성 중간 신호에 연결되는 앤모스 타입의 진성 쉬프팅 트랜지스터로서, 상기 상보 중간 신호에 의하여 게이팅되는 상기 진성 쉬프팅 트랜지스터;
    일접합이 상기 상보 중간 신호에 연결되는 앤모스 타입의 상보 쉬프팅 트랜지스터로서, 상기 진성 중간 신호에 의하여 게이팅되는 상기 상보 쉬프팅 트랜지스터;
    상기 진성 쉬프팅 트랜지스터의 다른 일접합과 접지 전압 사이에 형성되는 진성 쉬프팅 저항; 및
    상기 상보 쉬프팅 트랜지스터의 다른 일접합과 상기 접지 전압 사이에 형성되는 상보 쉬프팅 저항를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 수신 바이어싱 유닛은
    상기 전원 전압과 상기 수신 공통 단자 사이에 직렬로 형성되는 바이어싱 저항 및 바이어싱 트랜지스터를 구비하며,
    상기 바이어싱 트랜지스터는
    인에이블 신호에 응답하여 상기 전원 전압과 상기 수신 공통 단자 사이에 전류가 흐르도록 구동되는 피모스 타입의 트랜지스터인 것을 특징으로 하는 입력 버퍼 회로.
  4. 제1항에 있어서, 상기 전류 패싱 유닛은
    일단이 상기 진성 중간 신호에 연결되고, 다른 일단이 상기 상보 중간 신호에 연결되는 전류 패싱 저항을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  5. 삭제
  6. 제1항에 있어서, 상기 전류 패싱 유닛은
    패싱 중간 단자;
    일단이 상기 진성 중간 신호에 연결되고, 다른 일단이 상기 패싱 중간 단자에 연결되는 제1 전류 패싱 저항; 및
    일단이 상기 상보 중간 신호에 연결되고, 다른 일단이 상기 패싱 중간 단자에 연결되는 제2 전류 패싱 저항을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  7. 삭제
  8. 삭제
  9. 외부 시스템으로부터 수신되는 입력 신호쌍을 버퍼링하여 버퍼링 신호쌍으로 제공하는 입력 버퍼 회로로서, 상기 입력 신호쌍은 서로 반대의 위상을 가지는 진성 입력 신호와 상보 입력 신호로 구성되며, 상기 버퍼링 신호쌍은 진성 버퍼링 신호와 상보 버퍼링 신호로 구성되는 상기 입력 버퍼 회로에 있어서,
    상기 입력 신호쌍을 수신하여 중간 신호쌍을 발생하되, 진성 수신 트랜지스터, 상보 수신 트랜지스터 및 전류 패싱 유닛을 포함하는 수신 센싱부로서, 상기 중간 신호쌍은 진성 중간 신호와 상보 중간 신호로 구성되며, 상기 진성 수신 트랜지스터는 상기 진성 입력 신호에 게이팅되어 상기 진성 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 상보 수신 트랜지스터는 상기 상보 입력 신호에 게이팅되어 상기 상보 중간 신호의 전압을 상승시키는 피모스 타입의 트랜지스터이며, 상기 전류 패싱 유닛은 상기 진성 중간 신호와 상기 상보 중간 신호 사이에 형성되어 전류가 흐르도록 구동되는 상기 수신 센싱부; 및
    상기 중간 신호쌍을 버퍼링하여 상기 버퍼링 신호쌍을 발생하며, 제1 진성 버퍼링 트랜지스터, 제1 상보 버퍼링 트랜지스터, 제2 진성 버퍼링 트랜지스터 및 제2 상보 버퍼링 트랜지스터를 포함하는 비교 버퍼링부로서, 상기 제1 진성 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제1 상보 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 진성 버퍼링 트랜지스터는 상기 진성 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 제2 상보 버퍼링 트랜지스터는 상기 상보 중간 신호에 게이팅되는 앤모스 타입의 트랜지스터이며, 상기 진성 버퍼링 신호는 상기 제1 상보 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제1 진성 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제1 논리 상태로 제어되며, 상기 상보 버퍼링 신호는 상기 제2 진성 버퍼링 트랜지스터를 게이팅하는 상기 진성 중간 신호의 전압 레벨이 상기 제2 상보 버퍼링 트랜지스터를 게이팅하는 상기 상보 중간 신호의 전압 레벨보다 높음에 따라 제2 논리 상태로 제어되는 상기 비교 버퍼링부를 구비하며,
    상기 비교 버퍼링부는
    상기 제1 진성 버퍼링 트랜지스터와 제1 상보 버퍼링 트랜지스터를 포함하여 상기 진성 버퍼링 신호를 발생하는 제1 비교 버퍼링 유닛; 및
    상기 제2 진성 버퍼링 트랜지스터와 제2 상보 버퍼링 트랜지스터를 포함하여 상기 상보 버퍼링 신호를 발생하는 제2 비교 버퍼링 유닛을 구비하며,
    상기 제1 비교 버퍼링 유닛은
    제1 버퍼링 공통 단자;
    제1 진성 예비 단자;
    제1 상보 예비 단자;
    접지 전압과 상기 제1 버퍼링 공통 단자 사이에 형성되며, 인에이블 신호에 의하여 게이팅되는 앤모스 타입의 제1 소싱 트랜지스터;
    일접합이 상기 제1 버퍼링 공통 단자에 연결되고, 다른 일접합은 상기 제1 진성 예비 단자와 전류 패스를 형성하며, 상기 상보 중간 신호에 의하여 게이팅되는 앤모스 타입의 상기 제1 진성 버퍼링 트랜지스터;
    일접합이 상기 제1 버퍼링 공통 단자에 연결되고, 다른 일접합은 상기 제1 상보 예비 단자와 전류 패스를 형성하며, 상기 진성 중간 신호에 의하여 게이팅되는 앤모스 타입의 상기 제1 상보 버퍼링 트랜지스터;
    전원 전압과 상기 제1 진성 예비 단자 사이에 형성되며, 상기 제1 진성 버퍼링 트랜지스터의 다른 일접합에 의하여 게이팅되는 피모스 타입의 제1 진성 풀업 트랜지스터;
    상기 전원 전압과 상기 제1 상보 예비 단자 사이에 형성되며, 상기 제1 진성 버퍼링 트랜지스터의 다른 일접합에 의하여 게이팅되는 피모스 타입의 제1 상보 풀업 트랜지스터; 및
    상기 제1 상보 예비 단자의 전압을 반전 드라이빙하여 상기 진성 버퍼링 신호로 발생하는 제1 반전 드라이빙 수단을 구비하며,
    상기 제2 비교 버퍼링 유닛은
    제2 버퍼링 공통 단자;
    제2 진성 예비 단자;
    제2 상보 예비 단자;
    상기 접지 전압과 상기 제2 버퍼링 공통 단자 사이에 형성되며, 상기 인에이블 신호에 의하여 게이팅되는 앤모스 타입의 제2 소싱 트랜지스터;
    일접합이 상기 제2 버퍼링 공통 단자에 연결되고, 다른 일접합은 상기 제2 진성 예비 단자와 전류 패스를 형성하며, 상기 진성 중간 신호에 의하여 게이팅되는 앤모스 타입의 상기 제2 진성 버퍼링 트랜지스터;
    일접합이 상기 제2 버퍼링 공통 단자에 연결되고, 다른 일접합은 상기 제2 상보 예비 단자와 전류 패스를 형성하며, 상기 상보 중간 신호에 의하여 게이팅되는 앤모스 타입의 상기 제2 상보 버퍼링 트랜지스터;
    상기 전원 전압과 상기 제2 진성 예비 단자 사이에 형성되며, 상기 제2 진성 버퍼링 트랜지스터의 다른 일접합에 의하여 게이팅되는 피모스 타입의 제2 진성 풀업 트랜지스터;
    상기 전원 전압과 상기 제2 상보 예비 단자 사이에 형성되며, 상기 제2 진성 버퍼링 트랜지스터의 다른 일접합에 의하여 게이팅되는 피모스 타입의 제2 상보 풀업 트랜지스터; 및
    상기 제2 상보 예비 단자의 전압을 반전 드라이빙하여 상기 상보 버퍼링 신호로 발생하는 제2 반전 드라이빙 수단을 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  10. 제9항에 있어서, 상기 제1 비교 버퍼링 유닛은
    상기 제1 진성 예비 단자와 상기 제1 진성 버퍼링 트랜지스터의 다른 일접합 사이에 형성되는 제1 진성 버퍼링 저항; 및
    상기 제1 상보 예비 단자와 상기 제1 상보 버퍼링 트랜지스터의 다른 일접합 사이에 형성되는 제1 상보 버퍼링 저항을 더 구비하며,
    상기 제2 비교 버퍼링 유닛은
    상기 제2 진성 예비 단자와 상기 제2 진성 버퍼링 트랜지스터의 다른 일접합 사이에 형성되는 제2 진성 버퍼링 저항; 및
    상기 제2 상보 예비 단자와 상기 제2 상보 버퍼링 트랜지스터의 다른 일접합 사이에 형성되는 제2 상보 버퍼링 저항을 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  11. 제9항에 있어서, 상기 제1 비교 버퍼링 유닛은
    상기 제1 상보 예비 단자의 전압 레벨의 변화를 완화하는 제1 레벨 제한 수단을 더 구비하며,
    상기 제2 비교 버퍼링 유닛은
    상기 제2 상보 예비 단자의 전압 레벨의 변화를 완화하는 제2 레벨 제한 수단을 더 구비하는 것을 특징으로 하는 입력 버퍼 회로.
  12. 제11항에 있어서, 상기 제1 레벨 제한 수단은
    상기 제1 상보 예비 단자의 레벨을 반전 드라이빙하여 출력하는 제1 인버터;
    일단이 상기 제1 인버터의 출력에 연결되는 제1 레벨 제한 저항; 및
    상기 인에이블 신호에 응답하여 상기 제1 레벨 제한 저항의 다른 일단의 전압을 상기 제1 상보 예비 단자로 전송하는 제1 전송 트랜지스터를 구비하며,
    상기 제2 레벨 제한 수단은
    상기 제2 상보 예비 단자의 신호를 반전 드라이빙하여 출력하는 제2 인버터;
    일단이 상기 제2 인버터의 출력에 연결되는 제2 레벨 제한 저항; 및
    상기 인에이블 신호에 응답하여 상기 제2 레벨 제한 저항의 다른 일단의 전압을 상기 제2 상보 예비 단자로 전송하는 제2 전송 트랜지스터를 구비하는 것을 특징으로 하는 입력 버퍼 회로.
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