JP4397697B2

JP4397697B2 - 出力回路

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Publication number: JP4397697B2
Application number: JP2004007977A
Authority: JP
Inventors: 仁牧島
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-01-15
Filing date: 2004-01-15
Publication date: 2010-01-13
Anticipated expiration: 2024-01-15
Also published as: US7408389B2; DE102004055452A1; DE102004055452B4; US20050156636A1; JP2005202658A

Description

この発明は出力回路に関し、例えば信号レベルをシフトする技術に適用することができる。

信号レベルをシフトする回路、いわゆるレベルシフト回路や逆レベルシフト回路と呼ばれる回路については例えば下記文献があり、特に特許文献１，２ではミラー回路を用いた技術が紹介されている。

特開平５−３１６７５５号公報特開２００３−３２１０２号公報特開２００２−２６７１４号公報特開２００１−１４７２４３号公報

本発明ではミラー回路の部分に採用される高耐圧のスイッチング素子の数を低減し、又は省略し、以て回路構成を簡単にすることができる技術を提供することを目的としている。

この発明にかかる出力回路は、第１電流ミラー回路と、第１ＰＭＯＳトランジスタと、第１ゲート抵抗と、出力抵抗とを備える。

前記第１電流ミラー回路は第１及び第２電流経路を有する。前記第１及び第２電流経路高電位側電位点に共通に接続される。

前記第１ＰＭＯＳトランジスタのソースは、前記第１電流ミラー回路の前記第２電流経路を介して前記高電位側電位点に接続される。前記第１ＰＭＯＳトランジスタのバックゲートは、前記高電位側電位点に接続される。前記第１ＰＭＯＳトランジスタはドレイン及びゲートをも有する。

前記第１ゲート抵抗は、前記第１ＰＭＯＳトランジスタの前記ゲートに接続される。

前記出力抵抗は、前記第１ＰＭＯＳトランジスタの前記ドレインと低電位側電位点に接続される。

前記第１ゲート抵抗に流れる電流に対応して前記第１電流ミラー回路の前記第１電流経路に電流が流れる。

前記出力抵抗における電圧降下に基づいて出力電圧が決定される。

この発明にかかる出力回路によれば、第１ゲート抵抗に電流を流すことにより、第１ＰＭＯＳトランジスタのゲートにバイアスが印加され、かつ第１電流ミラー回路の機能によってこれに対応する電流が第１ＰＭＯＳトランジスタのソースに供給される。

よって出力抵抗に対して、第１ゲート抵抗に流れた電流に対応する電流を供給し、これに相当する電圧降下に応じた電圧を出力することができる。

しかも第１ゲート抵抗のそれぞれの電圧が低電位点より相当に高いような使用状態であっても、第１ＰＭＯＳトランジスタの耐圧さえ高めれば、第１電流ミラー回路の耐圧を高めることなく、上記機能を得ることができる。

実施の形態１．
図１は本発明の実施の形態１にかかるレベルシフト回路１０１を例示する回路図である。本回路は例えばインバータ回路のハイアーム側の故障を、低電圧で動作する論理回路に伝達する際に採用することができる。

レベルシフト回路１０１には高電位側電位点ＶＢに共通に接続された第１及び第２電流経路を有する第１電流ミラー回路Ｍ１が備えられる。第１及び第２電流経路はここでは例えばそれぞれ、トランジスタＱ１３，Ｑ１４を含んでおり、トランジスタＱ１３に流れる電流に対応した電流がトランジスタＱ１４に流れる。高電位側電位点ＶＢには例えば電源ＶＢＳの正極が接続される。

レベルシフト回路１０１には高耐圧ＰＭＯＳ（図中ではＨＶＰＭＯＳとして表記）トランジスタＱ１５も備えられる。トランジスタＱ１５のソースは電流ミラー回路Ｍ１の第２電流経路（ここでは具体的にはトランジスタＱ１４）を介して高電位側電位点ＶＢに接続される。トランジスタＱ１５のバックゲートは高電位側電位点ＶＢに接続される。トランジスタＱ１５はドレイン及びゲートをも有している。

レベルシフト回路１０１にはゲート抵抗Ｒ４が備えられており、その一端はトランジスタＱ１５のゲートに接続されている。

レベルシフト回路１０１にはＮＭＯＳトランジスタであるトランジスタＱ１２も備えられている。トランジスタＱ１２のソースは中間電位点ＶＳに接続される。中間電位点ＶＳには例えば電源ＶＢＳの負極が接続される。

中間電位点ＶＳは高電位側電位点ＶＢと低電位側電位点ＧＮＤとの間の電位を供給する。高電位側電位点ＶＢは例えば数十Ｖを、低電位側電位点ＧＮＤは例えば０Ｖを、それぞれ供給する。

トランジスタＱ１２のドレインは、ゲート抵抗Ｒ４を介してＰＭＯＳトランジスタＱ１５のゲートに接続される。そして、トランジスタＱ１２のゲートには入力信号Ｖｉｎが与えられる。

入力信号Ｖｉｎとしては、インバータのハイアーム側における短絡を検出する信号、制御電源の電圧低下を検出する信号、過電流を検出する信号を採用することができる。

レベルシフト回路１０１にはＰＭＯＳトランジスタであるトランジスタＱ１１も備えられている。トランジスタＱ１１のソースは高電位側電位点ＶＢに接続され、そのドレインはゲート抵抗Ｒ４及びトランジスタＱ１５のゲートに接続され、そのゲートはトランジスタＱ１２のゲートに接続される。

レベルシフト回路１０１には出力抵抗Ｒ５も備えられており、これはトランジスタＱ１５のドレインと低電位側電位点ＧＮＤとの間に接続される。

レベルシフト回路１０１には、出力抵抗Ｒ５における電圧降下を入力して二値論理を出力するバッファ（本件において「論理バッファ」と称する）、例えばここではインバータＩ３が設けられている。

レベルシフト回路１０１において、ゲート抵抗Ｒ４に電流を流すことにより、トランジスタＱ１５のゲートにバイアスが印加される。しかもゲート抵抗Ｒ４に流れた電流に対応した電流が電流ミラー回路Ｍ１の第１電流経路（ここでは具体的にはトランジスタＱ１３）に流れ、電流ミラー回路Ｍ１の機能によって第２電流経路（ここでは具体的にはトランジスタＱ１４）にも、ひいてはトランジスタＱ１５のソースにも、ゲート抵抗Ｒ４に流れた電流に対応した電流が供給される。

例えばトランジスタＱ１５のゲートは電流ミラー回路Ｍ１の第１電流経路（トランジスタＱ１３）を介して高電位側電位点ＶＢに接続されることにより、ゲート抵抗Ｒ４に流れる電流に対応した電流が電流ミラー回路Ｍ１の第１電流経路（トランジスタＱ１３）に流れる。

よって出力抵抗Ｒ５に対して、ゲート抵抗Ｒ４に流れた電流に対応する電流を供給し、これに相当する電圧降下に応じた電圧を出力することができる。よって入力信号Ｖｉｎについてレベルシフトを行って出力することができる。インバータＩ３はこの電圧を整形（ここでは更に反転して）する機能を果たしている。

しかもゲート抵抗Ｒ４の両端のそれぞれの電圧が低電位側電位ＧＮＤより相当に高いような使用状態であっても、トランジスタＱ１５の耐圧さえ高ければ、電流ミラー回路Ｍ１の耐圧を高める必要なく、上記機能を得ることができる。

特にレベルシフト回路１０１では、入力信号ＶｉｎがトランジスタＱ１２をオンさせることにより（このときトランジスタＱ１１はオフする）、ゲート抵抗Ｒ４、電流ミラー回路Ｍ１の第１、第２電流経路（ここでは具体的にはトランジスタＱ１３，Ｑ１４）、出力抵抗Ｒ５にそれぞれ電流が流れる。一方、入力信号ＶｉｎがＮＭＯＳトランジスタＱ１２をオフさせることにより（このときトランジスタＱ１１はオンする）、ゲート抵抗Ｒ４には電流が流れない。よって電流ミラー回路Ｍ１の第１、第２電流経路（トランジスタＱ１３，Ｑ１４）、出力抵抗Ｒ５にも、ゲート抵抗Ｒ４に流れる電流に対応した電流は流れない。従って入力信号Ｖｉｎの値に応じて出力抵抗Ｒ５から電圧降下を得ることができる。これにより入力信号Ｖｉｎのレベルシフトを行って出力することができる。

実施の形態２．
図２は本発明の実施の形態２にかかるレベルシフト回路１０２を例示する回路図である。本回路もレベルシフト回路１０１と同様、例えばインバータ回路のハイアーム側の故障を、低電圧で動作する論理回路に伝達する際に採用することができる。

レベルシフト回路１０２は、実施の形態１で示されたレベルシフト回路１０１の入力部分を並列に複数設けた構成を有している。

具体的には、トランジスタＱ１５のゲートには、レベルシフト回路１０１において採用されていたゲート抵抗Ｒ４に替え、ゲート抵抗Ｒ４１，Ｒ４２，Ｒ４３が接続されている。そしてレベルシフト回路１０２は、レベルシフト回路１０１において採用されていたトランジスタＱ１２に替え、いずれもＮＭＯＳトランジスタであるトランジスタＱ１２１，Ｑ１２２，Ｑ１２３が備えられている。またレベルシフト回路１０２は、レベルシフト回路１０１において採用されていたトランジスタＱ１１に替え、いずれもＰＭＯＳトランジスタであるトランジスタＱ１１１，Ｑ１１２，Ｑ１１３が備えられている。

トランジスタＱ１２３は、中間電位点ＶＳに接続されるソースと、ゲート抵抗Ｒ４１を介してトランジスタＱ１５のゲートに接続されるドレインと、第１入力信号Ｖｉｎ１が与えられるゲートとを有する。

トランジスタＱ１２２は、中間電位点ＶＳに接続されるソースと、ゲート抵抗Ｒ４２を介してトランジスタＱ１５のゲートに接続されるドレインと、第２入力信号Ｖｉｎ２が与えられるゲートとを有する。

トランジスタＱ１２１は、中間電位点ＶＳに接続されるソースと、ゲート抵抗Ｒ４３を介してトランジスタＱ１５のゲートに接続されるドレインと、第３入力信号Ｖｉｎ３が与えられるゲートとを有する。

入力信号Ｖｉｎ１．Ｖｉｎ２．Ｖｉｎ３としては、それぞれインバータのハイアーム側における短絡を検出する信号、制御電源の電圧低下を検出する信号、過電流を検出する信号を採用することができる。

トランジスタＱ１１１のソースは高電位側電位点ＶＢに接続され、そのドレインはゲート抵抗Ｒ４１及びトランジスタＱ１５のゲートに接続され、そのゲートはトランジスタＱ１２１のゲートに接続される。

トランジスタＱ１１２のソースは高電位側電位点ＶＢに接続され、そのドレインはゲート抵抗Ｒ４２及びトランジスタＱ１５のゲートに接続され、そのゲートはトランジスタＱ１２２のゲートに接続される。

トランジスタＱ１１３のソースは高電位側電位点ＶＢに接続され、そのドレインはゲート抵抗Ｒ４３及びトランジスタＱ１５のゲートに接続され、そのゲートはトランジスタＱ１２３のゲートに接続される。

レベルシフト回路１０２においても、ゲート抵抗Ｒ４１，Ｒ４２，Ｒ４３に電流を流すことにより、トランジスタＱ１５のゲートにバイアスが印加される。しかもゲート抵抗Ｒ４１，Ｒ４２，Ｒ４３に流れた電流が電流ミラー回路Ｍ１の第１電流経路（トランジスタＱ１３）に流れ、電流ミラー回路Ｍ１の機能によって第２電流経路トランジスタのソースにはゲート抵抗Ｒ４１，Ｒ４２，Ｒ４３に流れた電流に対応した電流が供給される。

よって出力抵抗Ｒ５に対して、ゲート抵抗Ｒ４１，Ｒ４２，Ｒ４３に流れた電流に対応する電流を供給し、これに相当する電圧降下に応じた電圧を出力することができる。よって入力信号Ｖｉｎ１，Ｖｉｎ２．Ｖｉｎ３についてレベルシフトを行って出力することができる。インバータＩ３はこの電圧を整形（ここでは更に反転して）する機能を果たしている。

しかもゲート抵抗Ｒ４１，Ｒ４２，Ｒ４３のそれぞれの両端の電圧のいずれもが低電位側電位ＧＮＤより相当に高いような使用状態であっても、トランジスタＱ１５の耐圧さえ高ければ、電流ミラー回路Ｍ１の耐圧を高める必要なく、上記機能を得ることができる。

レベルシフト回路１０２によれば、複数の入力信号のそれぞれに応じて出力抵抗Ｒ５から電圧降下を得ることができる。これにより複数の入力信号のレベルシフトを行って出力することができる。

実施の形態３．
図３は本発明の実施の形態３にかかる出力回路１０３を例示する回路図である。本回路は例えば自動車用バッテリのセル電圧をモニタする場合に適用することができる。

出力回路１０３はレベルシフト回路１０１に対して、トランジスタＱ１１，Ｑ１２が省略され、ゲート抵抗Ｒ４の接続関係が変更されている。ゲート抵抗Ｒ４がトランジスタＱ１５のゲート及び電流ミラー回路Ｍ１の第１電流経路に接続されている観点からはレベルシフト回路１０１と共通するが、両者の間に電流ミラー回路Ｍ２が介在する点で異なっている。

電流ミラー回路Ｍ２は、中間電位点ＶＳに共通に接続された第１電流経路と第２電流経路とを有している。第１及び第２電流経路はここでは例えばそれぞれ、トランジスタＱ５，Ｑ６を含んでおり、トランジスタＱ５に流れる電流に対応してトランジスタＱ６に電流が流れる。そしてゲート抵抗Ｒ４に流れた電流に対応して、電流ミラー回路Ｍ２の第１電流経路（具体的にはここではトランジスタＱ５）と第２電流経路（具体的にはここではトランジスタＱ６）とに電流が流れ、更に電流ミラー回路Ｍ１の第１電流経路（具体的にはここではトランジスタＱ１３）と第２電流経路（具体的にはここではトランジスタＱ１４）とに電流が流れ、トランジスタＱ１５を介して出力抵抗Ｒ５においても電流が流れる。

よって出力回路１０３においても、ゲート抵抗Ｒ４の両端のそれぞれの電圧が低電位側電位ＧＮＤより相当に高いような使用状態であっても、トランジスタＱ１５の耐圧さえ高ければ、電流ミラー回路Ｍ１，Ｍ２の耐圧を高める必要はない。

さて、出力回路１０３では、レベルシフト回路１０１のトランジスタＱ１１，Ｑ１２に替え、ＰＭＯＳトランジスタであるトランジスタＱ４及びそのゲート抵抗Ｒ１、並びに電流ミラー回路Ｍ３を備える。

トランジスタＱ４のゲートはゲート抵抗Ｒ１を介して高電位側電位点ＶＢに接続されている。トランジスタＱ４のドレインはゲート抵抗Ｒ４を介して電流ミラー回路Ｍ２に接続されている。またトランジスタＱ４のソースは高電位側電位点ＶＢに接続されている。

電流ミラー回路Ｍ３はいわゆるウイルソン型の構成を有しており、ＮＭＯＳトランジスタであるトランジスタＱ２を有する第１電流経路と、トランジスタＱ４のゲートに接続された第２電流経路とを有している。第２電流経路はいずれもＮＭＯＳトランジスタであるトランジスタＱ１，Ｑ３を有している。電流ミラー回路Ｍ３の第１及び第２電流経路は低電位側電位点ＧＮＤに共通に接続される。

電流ミラー回路Ｍ３について例示された構成をより詳細に述べれば、トランジスタＱ１のソースとトランジスタＱ２のソースとは共通に低電位側電位点ＧＮＤに接続されている。トランジスタＱ１のドレイン及びゲート、トランジスタＱ２のゲート、並びにトランジスタＱ３のソースは共通に接続されている。トランジスタＱ２のドレイン及びトランジスタＱ３のゲートは共通に接続されている。トランジスタＱ３のドレインはゲート抵抗Ｒ１及びトランジスタＱ４のゲートに共通に接続されている。トランジスタＱ３のバックゲートは低電位側電位点ＧＮＤに接続されている。

トランジスタＱ２のドレイン及びトランジスタＱ３のゲートには入力信号が共通に与えられる。例えばここではインバータＩ１を介して（即ち反転されて）入力信号Ｖｉｎが入力する場合が例示されている。

入力信号ＶｉｎによってトランジスタＱ３のゲート及びトランジスタＱ２のドレインに“Ｈ”レベルの電位が与えられると、トランジスタＱ１，Ｑ２，Ｑ３がオンする。これにより（トランジスタＱ４にとっての）ゲート抵抗Ｒ１には電流が流れ、その電圧降下によってトランジスタＱ４にはゲートバイアスが与えられ、トランジスタＱ４にはこのゲートバイアスに依存した電流が流れる。

トランジスタＱ４に流れる電流は（トランジスタＱ１５にとっての）ゲート抵抗Ｒ４に流れ、これに起因して上述のように出力抵抗Ｒ５において電圧降下を得ることができる。

出力回路１０３は以上のように動作するので、電源ＶＢＳが与える電位差に基づいてゲート抵抗Ｒ４に流れる電流量が変動する。ゲート抵抗Ｒ１及び出力抵抗Ｒ５の値を予め設定することにより、出力抵抗Ｒ５における電圧降下を電源ＶＢＳが与える電位差に比例した比較的に小さな電圧にすることができる。よって電源ＶＢＳが与える電位差の許容下限値をインバータＩ３のしきい値に設定することにより、電源ＶＢＳが与える電位差が許容下限値を下回った場合にはインバータＩ３の出力を“Ｈ”にし、許容下限値を上回っている場合にはインバータＩ３の出力を“Ｌ”にすることができる。例えば入力信号Ｖｉｎとしては電源ＶＢＳをモニタする指令を採用することができる。

このようにして、入力信号Ｖｉｎが“Ｌ”レベルになると、高電位側電位点ＶＢと中間電位点ＶＳとの間の電位差の変動を、レベルシフトしつつ出力抵抗Ｒ５の電圧降下に反映させることができ、その結果を低電圧で動作する論理回路に伝達することができる。しかも電流ミラー回路Ｍ３を構成するトランジスタのうち、ゲート抵抗Ｒ１に最も近いトランジスタＱ３の耐圧を高めれば足り、トランジスタＱ１，Ｑ２の耐圧を高める必要はない。

なお、出力抵抗Ｒ５と低電位側電位ＧＮＤとの間にダイオードを接続すれば、電流の逆流防止の観点から望ましい。例えばＮＭＯＳトランジスタであるトランジスタＱ０のドレインとゲートとを共通に出力抵抗Ｒ５に接続し、ソースを低電位側電位ＧＮＤに接続してもよい。

実施の形態４．
実施の形態１〜３では出力抵抗Ｒ５における電圧降下を論理バッファ、例えばインバータＩ３の入力レベルとした場合について説明した。この場合、実施の形態１，２については入力信号Ｖｉｎ，Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のレベルシフトを行うことになり、実施の形態３については高電位側電位点ＶＢと中間電位点ＶＳとの間の電位差の変動をレベルシフトしつつ論理信号として出力することになる。

しかし、本発明は必ずしも論理信号を出力することを前提とするものではなく、アナログ電圧を出力してもよい。図４乃至図６は本実施の形態にかかる出力回路の構成を例示する回路図であり、それぞれ図１乃至図３に対応している。

図４は出力回路２０１の構成を例示しており、図１に示されたレベルシフト回路１０１のインバータＩ３をボルテージフォロワＦに置換した構成を有している。これにより所望の電位を出力回路２０１の出力として得ることが容易となる。

図５は出力回路２０２の構成を例示しており、図２に示されたレベルシフト回路１０２のインバータＩ３をボルテージフォロワＦに置換した構成を有している。これにより所望の電位を出力回路２０２の出力として得ることが容易となる。更にゲート抵抗Ｒ４１，Ｒ４２，Ｒ４３の値を相互に異ならせることにより、入力信号Ｖｉｎ１，Ｖｉｎ２．Ｖｉｎ３の値に応じて、出力電圧を異ならせることができる。よって入力信号Ｖｉｎ１，Ｖｉｎ２．Ｖｉｎ３を相互に区別して、それらの活性／非活性を検出することができる。

例えば入力信号Ｖｉｎ１，Ｖｉｎ２．Ｖｉｎ３の活性に応じてそれぞれ出力電圧を１Ｖ，２Ｖ，４Ｖとすることにより、入力信号Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３のそれぞれの区別はもちろん可能である。更に入力信号Ｖｉｎ１，Ｖｉｎ２，Ｖｉｎ３がそれぞれ活性、活性、非活性の場合には出力電圧が３Ｖとなり、これらの活性／非活性を検出することができる。

図６は出力回路２０３の構成を例示しており、図３に示された出力回路１０３のインバータＩ３をボルテージフォロワＦに置換した構成を有している。これにより、高電位側電位点ＶＢと中間電位点ＶＳとの間の電位差の変動を比較的に低い電圧のレンジにおいて観測することができる。

上記のいずれのボルテージフォロワＦにおいても、オペアンプＰを用いた回路を採用することができる。即ち、オペアンプＰの非反転入力端には出力抵抗Ｒ５における電圧降下を入力し、反転入力端と出力端とを相互に接続することで、ボルテージフォロワＦを構成することができる。

本発明の実施の形態１にかかるレベルシフト回路を例示する回路図である。本発明の実施の形態２にかかるレベルシフト回路を例示する回路図である。本発明の実施の形態３にかかる出力回路を例示する回路図である。本発明の実施の形態４にかかる出力回路の構成を例示する回路図である。本発明の実施の形態４にかかる出力回路の構成を例示する回路図である。本発明の実施の形態４にかかる出力回路の構成を例示する回路図である。

符号の説明

Ｆボルテージフォロワ、ＧＮＤ低電位側電位点、Ｉ３インバータ、Ｍ１〜Ｍ３電流ミラー回路、Ｑ１〜Ｑ６，Ｑ１１〜Ｑ１５，Ｑ１２１〜Ｑ１２３トランジスタ、Ｒ１，Ｒ４，Ｒ４１〜Ｒ４３ゲート抵抗、Ｒ５出力抵抗、ＶＢ高電位側電位点、Ｖｉｎ，Ｖｉｎ１〜Ｖｉｎ３入力信号、ＶＳ中間電位点。

Claims

高電位側電位点に共通に接続された第１及び第２電流経路を有する第１電流ミラー回路と、
ドレイン、ゲート、前記第１電流ミラー回路の前記第２電流経路を介して前記高電位側電位点に接続されたソース、及び前記高電位側電位点に接続されたバックゲートを有する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタの前記ゲートに接続された第１ゲート抵抗と、
前記第１ＰＭＯＳトランジスタの前記ドレインと低電位側電位点に接続された出力抵抗と
を備え、
前記第１ゲート抵抗に流れる電流に対応して前記第１電流ミラー回路の前記第１電流経路に電流が流れ、
前記出力抵抗における電圧降下に基づいて出力電圧が決定される、出力回路。
前記高電位側電位点と前記低電位側電位点との間の電位を供給する中間電位点に接続されるソースと、前記第１ゲート抵抗を介して前記第１ＰＭＯＳトランジスタの前記ゲートに接続されるドレインと、入力信号が与えられるゲートとを有する第１ＮＭＯＳトランジスタ
を更に備える、請求項１記載の出力回路。
第２ゲート抵抗と、
前記中間電位点に接続されるソースと、前記第２ゲート抵抗を介して前記第１ＰＭＯＳトランジスタの前記ゲートに接続されるドレインと、他の入力信号が与えられるゲートとを有する第２ＮＭＯＳトランジスタ
を更に備える、請求項２記載の出力回路。
前記高電位側電位点と前記低電位側電位点との間の電位を供給する中間電位点に共通に接続され、前記第１ゲート抵抗と前記第１ＰＭＯＳトランジスタの前記ゲート及び前記第１電流ミラー回路の前記第１電流経路との間に介在する第１及び第２電流経路を有する第２電流ミラー回路と、
前記高電位側電位点に接続される第２ゲート抵抗と、
前記第２ゲート抵抗を介して前記高電位側電位点に接続されるゲートと、前記第１ゲート抵抗を介して前記第２電流ミラー回路に接続されるドレインと、前記高電位側電位点に接続されるソースとを有する第２ＰＭＯＳトランジスタと、
第１電流経路と、前記第２ＰＭＯＳトランジスタの前記ゲートに接続された第２電流経路とを有するウイルソン型の第３電流ミラー回路と
を更に備え、
前記第３電流ミラー回路の前記第１及び第２電流経路は前記低電位側電位点に共通に接続される、請求項１記載の出力回路。
前記出力抵抗における電圧降下を入力する論理バッファ
を更に有する、請求項１乃至請求項４のいずれか一つに記載の出力回路。
前記出力抵抗における電圧降下を入力するボルテージフォロワ
を更に有する、請求項１乃至請求項４のいずれか一つに記載の出力回路。