JPH0974340A - コンパレータ回路 - Google Patents
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- JPH0974340A JPH0974340A JP7226571A JP22657195A JPH0974340A JP H0974340 A JPH0974340 A JP H0974340A JP 7226571 A JP7226571 A JP 7226571A JP 22657195 A JP22657195 A JP 22657195A JP H0974340 A JPH0974340 A JP H0974340A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
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Abstract
(57)【要約】
【課題】 この発明は、低電源電圧であっても、接地電
位から電源電位の範囲の差動入力信号を受信可能とし、
ＬＶＤＳの規格を満足させる差動入力信号を受信可能と
するコンパレータ回路を提供することを課題とする。 【解決手段】 この発明は、差動入力信号の電位に応じ
て、差動入力信号をＰチャネルのＦＥＴＰ１，Ｐ２で受
ける第１のコンパレータ回路Ｃ１又は／及び差動入力信
号をＮチャネルのＦＥＴＮ８，Ｎ９で受ける第２のコン
パレータ回路Ｃ２で差動入力信号を受信可能とし、受信
不可能なコンパレータ回路の出力をプルアップ用の抵抗
２又はプルダウン用の抵抗３でハイレベル又はロウレベ
ルに固定し、それぞれのコンパレータ回路の比較結果を
遅延回路４，６により適宜遅延させて、両比較結果の論
理演算をコンパレータ回路の比較結果とするように構成
される。
位から電源電位の範囲の差動入力信号を受信可能とし、
ＬＶＤＳの規格を満足させる差動入力信号を受信可能と
するコンパレータ回路を提供することを課題とする。 【解決手段】 この発明は、差動入力信号の電位に応じ
て、差動入力信号をＰチャネルのＦＥＴＰ１，Ｐ２で受
ける第１のコンパレータ回路Ｃ１又は／及び差動入力信
号をＮチャネルのＦＥＴＮ８，Ｎ９で受ける第２のコン
パレータ回路Ｃ２で差動入力信号を受信可能とし、受信
不可能なコンパレータ回路の出力をプルアップ用の抵抗
２又はプルダウン用の抵抗３でハイレベル又はロウレベ
ルに固定し、それぞれのコンパレータ回路の比較結果を
遅延回路４，６により適宜遅延させて、両比較結果の論
理演算をコンパレータ回路の比較結果とするように構成
される。
Description
【０００１】
【発明の属する技術分野】この発明は、ＬＶＤＳの高速
インターフェース規格を満足させるダイナミクレンジの
広いコンパレータ回路に関する。
インターフェース規格を満足させるダイナミクレンジの
広いコンパレータ回路に関する。
【０００２】
【従来の技術】ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄ
ｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）は、ＩＥＥ
Ｅにおいて標準化が進められている高速インターフェー
スの規格である（参考文献「ＩＥＥＥ Ｓｔａｎｄａｒ
ｄ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅ
ｎｔｉａｌ Ｓｉｇｎａｌｓ ｆｏｒ ＳＣＩ，ＬＶＤ
Ｓ Ｐ１５９６ ３ Ｄｅｃｅｍｂｅｒ １９９
３」）。このＬＶＤＳの高速インターフェース規格で
は、ドライバ回路の出力信号は、ドライバ回路の接地電
位を基準にして１．０Ｖ〜１．４Ｖ程度の差動小振幅の
信号である。この出力信号を受けるレシーバ回路には、
入力段がＰチャネルのＦＥＴ（電界効果トランジスタ）
で構成された差動コンパレータ回路が一般に用いられて
いる。
ｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｓ）は、ＩＥＥ
Ｅにおいて標準化が進められている高速インターフェー
スの規格である（参考文献「ＩＥＥＥ Ｓｔａｎｄａｒ
ｄ ｆｏｒ Ｌｏｗ−Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅ
ｎｔｉａｌ Ｓｉｇｎａｌｓ ｆｏｒ ＳＣＩ，ＬＶＤ
Ｓ Ｐ１５９６ ３ Ｄｅｃｅｍｂｅｒ １９９
３」）。このＬＶＤＳの高速インターフェース規格で
は、ドライバ回路の出力信号は、ドライバ回路の接地電
位を基準にして１．０Ｖ〜１．４Ｖ程度の差動小振幅の
信号である。この出力信号を受けるレシーバ回路には、
入力段がＰチャネルのＦＥＴ（電界効果トランジスタ）
で構成された差動コンパレータ回路が一般に用いられて
いる。
【０００３】図５は上記差動コンパレータ回路の一従来
構成を示す回路図である。
構成を示す回路図である。
【０００４】図５において、差動入力信号の一方が差動
入力端子ＩＮ＋に与えられ、差動入力信号の他方が差動
入力端子ＩＮ−に与えられる。
入力端子ＩＮ＋に与えられ、差動入力信号の他方が差動
入力端子ＩＮ−に与えられる。
【０００５】ＬＶＤＳの高速インターフェース規格で使
用されるドライバ回路では、一定の信号電流の電流経路
を切り換えることにより信号を伝達しており、伝送路を
流れる信号電流が、伝送路とのインピーダンス整合を取
るためにレシーバ回路となるコンパレータ回路の差動入
力端子間ＩＮ＋，ＩＮ−に接続された終端抵抗１を流れ
ることによって生じる電圧降下により差動入力信号が差
動入力端子ＩＮ＋，ＩＮ−に与えられる。
用されるドライバ回路では、一定の信号電流の電流経路
を切り換えることにより信号を伝達しており、伝送路を
流れる信号電流が、伝送路とのインピーダンス整合を取
るためにレシーバ回路となるコンパレータ回路の差動入
力端子間ＩＮ＋，ＩＮ−に接続された終端抵抗１を流れ
ることによって生じる電圧降下により差動入力信号が差
動入力端子ＩＮ＋，ＩＮ−に与えられる。
【０００６】このようにして差動入力端子ＩＮ＋，ＩＮ
−に与えられた差動入力信号は、その一方が入力段を構
成するＰチャネルのＦＥＴＰ１のゲート端子に与えら
れ、他方がＦＥＴＰ１と差動対の入力段を構成するＰチ
ャネルのＦＥＴＰ２のゲート端子に与えられる。差動入
力信号の内、電位の高い差動入力信号が与えられたＦＥ
ＴＰ１又はＰ２の相互コンダクタンス（ｇｍ）は、電位
の低い差動入力信号が与えられたＦＥＴＰ１又はＰ２の
相互コンダクタンスよりも小さくなる。これにより、定
電流源として機能するＰチャネルのＦＥＴＰ３から与え
られている定電流は相互コンダクタンスの大きいＦＥＴ
Ｐ１又はＰ２を介して流れる。
−に与えられた差動入力信号は、その一方が入力段を構
成するＰチャネルのＦＥＴＰ１のゲート端子に与えら
れ、他方がＦＥＴＰ１と差動対の入力段を構成するＰチ
ャネルのＦＥＴＰ２のゲート端子に与えられる。差動入
力信号の内、電位の高い差動入力信号が与えられたＦＥ
ＴＰ１又はＰ２の相互コンダクタンス（ｇｍ）は、電位
の低い差動入力信号が与えられたＦＥＴＰ１又はＰ２の
相互コンダクタンスよりも小さくなる。これにより、定
電流源として機能するＰチャネルのＦＥＴＰ３から与え
られている定電流は相互コンダクタンスの大きいＦＥＴ
Ｐ１又はＰ２を介して流れる。
【０００７】差動対のＦＥＴＰ１又はＰ２を流れる電流
は、ＦＥＴＰ１のドレイン端子が接続された第１の接続
点Ｓ１とＦＥＴＰ２のドレイン端子が接続された第２の
接続点Ｓ２にクロスカップルされて接続され、差動対の
ＦＥＴＰ１，Ｐ２の負荷回路となるカレントミラー回路
のＮチャネルのＦＥＴＮ１，Ｎ２の共通接続されたゲー
ト端子又はＮチャネルのＦＥＴＮ３，Ｎ４の共通接続さ
れたゲート端子に与えられ、電流が流れ込むゲート端子
が接続された第１の接続点Ｓ１又は第２の接続点Ｓ２の
電位がハイレベルとなり、電流が流れ込まないゲート端
子が接続された第１の接続点Ｓ１又は第２の接続点Ｓ２
の電位がロウレベルとなる。この電位差は、入力された
差動入力信号の電位差よりも大きくなる。
は、ＦＥＴＰ１のドレイン端子が接続された第１の接続
点Ｓ１とＦＥＴＰ２のドレイン端子が接続された第２の
接続点Ｓ２にクロスカップルされて接続され、差動対の
ＦＥＴＰ１，Ｐ２の負荷回路となるカレントミラー回路
のＮチャネルのＦＥＴＮ１，Ｎ２の共通接続されたゲー
ト端子又はＮチャネルのＦＥＴＮ３，Ｎ４の共通接続さ
れたゲート端子に与えられ、電流が流れ込むゲート端子
が接続された第１の接続点Ｓ１又は第２の接続点Ｓ２の
電位がハイレベルとなり、電流が流れ込まないゲート端
子が接続された第１の接続点Ｓ１又は第２の接続点Ｓ２
の電位がロウレベルとなる。この電位差は、入力された
差動入力信号の電位差よりも大きくなる。
【０００８】この電位差は、ゲート端子とドレイン端子
が接続されたＰチャネルのＦＥＴＰ４とゲート端子が第
１の接続点Ｓ１に接続されたＮチャネルのＦＥＴＮ５が
高位電源と低位電源との間に直列接続され、ゲート端子
がＰチャネルのＦＥＴＰ４に接続されたＰチャネルのＦ
ＥＴＰ５とゲート端子が第２の接続点に接続されたＮチ
ャネルのＦＥＴＮ６が高位電源と低位電源との間に直列
接続されて直列接続点を差動コンパレータ回路の出力端
子とするプッシュプル方式の出力回路によって電源電位
と接地電位の振幅の出力信号に増幅される。
が接続されたＰチャネルのＦＥＴＰ４とゲート端子が第
１の接続点Ｓ１に接続されたＮチャネルのＦＥＴＮ５が
高位電源と低位電源との間に直列接続され、ゲート端子
がＰチャネルのＦＥＴＰ４に接続されたＰチャネルのＦ
ＥＴＰ５とゲート端子が第２の接続点に接続されたＮチ
ャネルのＦＥＴＮ６が高位電源と低位電源との間に直列
接続されて直列接続点を差動コンパレータ回路の出力端
子とするプッシュプル方式の出力回路によって電源電位
と接地電位の振幅の出力信号に増幅される。
【０００９】すなわち、差動入力端子ＩＮ＋に与えられ
た差動入力信号の電位＞差動入力端子ＩＮ−に与えられ
た差動入力信号の電位である場合には、第１の接続点Ｓ
１の電位がハイレベル、第２の接続点Ｓ２の電位がロウ
レベルとなり、出力回路の出力端子には電源電位をハイ
レベルとする差動コンパレータ回路の出力信号が得ら
れ、差動入力端子ＩＮ＋に与えられた差動入力信号の電
位＜差動入力端子ＩＮ−に与えられた差動入力信号の電
位である場合には、第１の接続点Ｓ１の電位がロウレベ
ル、第２の接続点Ｓ２の電位がハイレベルとなり、出力
回路の出力端子には接地電位をロウレベルとする差動コ
ンパレータ回路の出力信号が得られる。
た差動入力信号の電位＞差動入力端子ＩＮ−に与えられ
た差動入力信号の電位である場合には、第１の接続点Ｓ
１の電位がハイレベル、第２の接続点Ｓ２の電位がロウ
レベルとなり、出力回路の出力端子には電源電位をハイ
レベルとする差動コンパレータ回路の出力信号が得ら
れ、差動入力端子ＩＮ＋に与えられた差動入力信号の電
位＜差動入力端子ＩＮ−に与えられた差動入力信号の電
位である場合には、第１の接続点Ｓ１の電位がロウレベ
ル、第２の接続点Ｓ２の電位がハイレベルとなり、出力
回路の出力端子には接地電位をロウレベルとする差動コ
ンパレータ回路の出力信号が得られる。
【００１０】図５に示す差動コンパレータ回路では、差
動入力信号に対する出力信号にヒステリシス特性を持た
せるために、負荷回路に２つのカレントミラー回路をク
ロスカップルさせた構成のものを採用している。
動入力信号に対する出力信号にヒステリシス特性を持た
せるために、負荷回路に２つのカレントミラー回路をク
ロスカップルさせた構成のものを採用している。
【００１１】一般的に負荷回路は、図５に示すトランジ
スタサイズの等しいＦＥＴＮ１，ＦＥＴＮ２からなるカ
レントミラー回路又はトランジスタサイズの等しいＦＥ
ＴＮ３，ＦＥＴＮ４からなるカレントミラー回路のいず
れか一方により構成されるため、差動入力信号の電位が
等しい場合には、出力信号は不定領域となり、差動入力
信号の変化する方向によって出力信号が変化する入力信
号点は「０」であり、出力信号の変化は常に同一の差動
入力電圧（例えば０）で変化する。
スタサイズの等しいＦＥＴＮ１，ＦＥＴＮ２からなるカ
レントミラー回路又はトランジスタサイズの等しいＦＥ
ＴＮ３，ＦＥＴＮ４からなるカレントミラー回路のいず
れか一方により構成されるため、差動入力信号の電位が
等しい場合には、出力信号は不定領域となり、差動入力
信号の変化する方向によって出力信号が変化する入力信
号点は「０」であり、出力信号の変化は常に同一の差動
入力電圧（例えば０）で変化する。
【００１２】しかしながら、ドライバ側のパワーダウン
を想定した場合に、差動コンパレータ回路の差動入力信
号が「０」になると、出力信号は論理しきい値付近のレ
ベルで不定状態となり、誤動作の原因となる。
を想定した場合に、差動コンパレータ回路の差動入力信
号が「０」になると、出力信号は論理しきい値付近のレ
ベルで不定状態となり、誤動作の原因となる。
【００１３】これを防止するために、図５に示すヒステ
リシス特性を有する負荷回路を採用している。この負荷
回路では、ＦＥＴＮ１のトランジスタサイズ＜ＦＥＴＮ
２のトランジスタサイズに設定され、かつＦＥＴＮ４の
トランジスタサイズ＜ＦＥＴＮ３のトランジスタサイズ
に設定されている。このような構成では、差動入力信号
の電位差が僅かな場合に出力信号の切り替わる方向によ
り動作を決めるカレントミラー回路が異なる。このよう
に、カレントミラー回路を構成するＦＥＴのトランジス
タサイズをアンバランスに設定することにより、差動入
力信号の電位差が「０」では出力信号は切り替わらず、
前の論理状態が保持される。
リシス特性を有する負荷回路を採用している。この負荷
回路では、ＦＥＴＮ１のトランジスタサイズ＜ＦＥＴＮ
２のトランジスタサイズに設定され、かつＦＥＴＮ４の
トランジスタサイズ＜ＦＥＴＮ３のトランジスタサイズ
に設定されている。このような構成では、差動入力信号
の電位差が僅かな場合に出力信号の切り替わる方向によ
り動作を決めるカレントミラー回路が異なる。このよう
に、カレントミラー回路を構成するＦＥＴのトランジス
タサイズをアンバランスに設定することにより、差動入
力信号の電位差が「０」では出力信号は切り替わらず、
前の論理状態が保持される。
【００１４】このように構成された差動コンパレータ回
路が用いられる、上述したＬＶＤＳの高速インターフェ
ース規格では、ドライバ側の信号レベルはドライバ側の
接地電位からみて１．０Ｖ〜１．４Ｖの範囲に規定され
ている。さらに、同規格において、ドライバ側の接地電
位とレシーバ側の接地電位に±１Ｖの許容範囲が設けら
れている。これらのことから、レシーバ側の接地電位か
らみたレシーバ回路への差動入力信号の電位範囲は０Ｖ
〜２．４Ｖとなり、１．０Ｖ〜１．４Ｖに比べて広範囲
の差動入力信号を受けることになる。
路が用いられる、上述したＬＶＤＳの高速インターフェ
ース規格では、ドライバ側の信号レベルはドライバ側の
接地電位からみて１．０Ｖ〜１．４Ｖの範囲に規定され
ている。さらに、同規格において、ドライバ側の接地電
位とレシーバ側の接地電位に±１Ｖの許容範囲が設けら
れている。これらのことから、レシーバ側の接地電位か
らみたレシーバ回路への差動入力信号の電位範囲は０Ｖ
〜２．４Ｖとなり、１．０Ｖ〜１．４Ｖに比べて広範囲
の差動入力信号を受けることになる。
【００１５】このような広範囲の差動入力信号を受ける
上述した差動コンパレータを、５Ｖ程度の比較的高い電
源電圧で動作させる場合には、差動入力段を構成するＰ
チャネルのＦＥＴのしきい値電位に制約されることなく
上記信号範囲の差動入力信号が受信可能となる。
上述した差動コンパレータを、５Ｖ程度の比較的高い電
源電圧で動作させる場合には、差動入力段を構成するＰ
チャネルのＦＥＴのしきい値電位に制約されることなく
上記信号範囲の差動入力信号が受信可能となる。
【００１６】しかしながら、近年の電子機器の低電源電
圧動作の傾向において、電源電圧が３Ｖ程度あるいはそ
れ以下といった低電源電圧の場合に、入力段を構成する
ＰチャネルのＦＥＴのしきい値により入力段の動作範囲
に制約を受け、例えば電源電圧が３Ｖ程度では受信可能
な差動入力信号の上限が２Ｖ程度に制限されてしまい、
上述した０Ｖ〜２．４Ｖの範囲の差動入力信号が受信で
きなくなる。
圧動作の傾向において、電源電圧が３Ｖ程度あるいはそ
れ以下といった低電源電圧の場合に、入力段を構成する
ＰチャネルのＦＥＴのしきい値により入力段の動作範囲
に制約を受け、例えば電源電圧が３Ｖ程度では受信可能
な差動入力信号の上限が２Ｖ程度に制限されてしまい、
上述した０Ｖ〜２．４Ｖの範囲の差動入力信号が受信で
きなくなる。
【００１７】差動入力信号を処理する従来の装置とし
て、例えば特開平６−８５５７０号公報に記載された発
明が知られている。この発明には、入力信号電圧のレベ
ルがＰトップ型演算増幅回路の動作範囲にある場合には
Ｐトップ型演算増幅回路が動作し、Ｎトップ型演算増幅
回路の動作範囲にある場合にはＮトップ型演算増幅回路
が動作し、Ｐトップ型演算増幅回路及びＮトップ型演算
増幅回路の動作範囲にある場合には、両回路の信号出力
電圧の合成出力が得られ、低電圧動作が可能な演算増幅
回路が記載されている。この演算増幅回路は、アナログ
信号を増幅出力するものであり、上述した差動コンパレ
ータ回路のように、差動入力信号の比較結果をデジタル
信号として出力する回路とは本質的に異なるものであ
る。
て、例えば特開平６−８５５７０号公報に記載された発
明が知られている。この発明には、入力信号電圧のレベ
ルがＰトップ型演算増幅回路の動作範囲にある場合には
Ｐトップ型演算増幅回路が動作し、Ｎトップ型演算増幅
回路の動作範囲にある場合にはＮトップ型演算増幅回路
が動作し、Ｐトップ型演算増幅回路及びＮトップ型演算
増幅回路の動作範囲にある場合には、両回路の信号出力
電圧の合成出力が得られ、低電圧動作が可能な演算増幅
回路が記載されている。この演算増幅回路は、アナログ
信号を増幅出力するものであり、上述した差動コンパレ
ータ回路のように、差動入力信号の比較結果をデジタル
信号として出力する回路とは本質的に異なるものであ
る。
【００１８】また、差動コンパレータ回路の技術に関す
る他の従来例としては、Ｕ．Ｓ．ＰＡＴＥＮＴ ＤＯＣ
ＵＭＥＮＮＴのＵＳＰ５，２４５，２２３に記載されて
いる入力ステージとラッチステージを備えたＣＭＯＳコ
ンパレータや、ＩＳＳＣＣ９４／ＳＥＳＳＩＯＮ１４／
ＡＭＰＬＩＦＩＥＲＳ／ＰＡＰＥＲ ＦＡ１４．１に記
載されているＣＭＯＳ Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の
演算増幅器、特開平５−９５２３１号公報に記載されて
いる差動増幅回路とカレントミラー回路を備えた演算増
幅器、特開平４−３０６９１５号公報に記載されている
相補型差動増幅回路と緩衝増幅回路を備えたレベル変換
回路、Ｕ．Ｓ．ＰＡＴＥＮＴ ＤＯＣＵＭＥＮＮＴのＵ
ＳＰ５，３５５，３９１に記載されている差動カスコー
ドアンプと正帰還型の負荷となるラッチ回路を有するバ
スシステム等が知られている。
る他の従来例としては、Ｕ．Ｓ．ＰＡＴＥＮＴ ＤＯＣ
ＵＭＥＮＮＴのＵＳＰ５，２４５，２２３に記載されて
いる入力ステージとラッチステージを備えたＣＭＯＳコ
ンパレータや、ＩＳＳＣＣ９４／ＳＥＳＳＩＯＮ１４／
ＡＭＰＬＩＦＩＥＲＳ／ＰＡＰＥＲ ＦＡ１４．１に記
載されているＣＭＯＳ Ｒａｉｌ−ｔｏ−Ｒａｉｌ型の
演算増幅器、特開平５−９５２３１号公報に記載されて
いる差動増幅回路とカレントミラー回路を備えた演算増
幅器、特開平４−３０６９１５号公報に記載されている
相補型差動増幅回路と緩衝増幅回路を備えたレベル変換
回路、Ｕ．Ｓ．ＰＡＴＥＮＴ ＤＯＣＵＭＥＮＮＴのＵ
ＳＰ５，３５５，３９１に記載されている差動カスコー
ドアンプと正帰還型の負荷となるラッチ回路を有するバ
スシステム等が知られている。
【００１９】
【発明が解決しようとする課題】以上説明したように、
ＬＶＤＳ規格の高速インターフェースに用いられて、Ｐ
チャネルのＦＥＴで差動入力信号を受ける従来の差動コ
ンパレータ回路にあっては、電源電圧が３Ｖ程度の低電
圧の場合には、Ｐチャネルのしきい値電位により受信可
能な差動入力信号の上限の電位に制約を受け、ＬＶＤＳ
の規格を満足させる差動入力信号を受信できないという
不具合を招いていた。
ＬＶＤＳ規格の高速インターフェースに用いられて、Ｐ
チャネルのＦＥＴで差動入力信号を受ける従来の差動コ
ンパレータ回路にあっては、電源電圧が３Ｖ程度の低電
圧の場合には、Ｐチャネルのしきい値電位により受信可
能な差動入力信号の上限の電位に制約を受け、ＬＶＤＳ
の規格を満足させる差動入力信号を受信できないという
不具合を招いていた。
【００２０】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、低電源電圧で
あっても、接地電位から電源電位の範囲の差動入力信号
を受信可能とし、ＬＶＤＳの規格を満足させる差動入力
信号を受信可能とするコンパレータ回路を提供すること
にある。
たものであり、その目的とするところは、低電源電圧で
あっても、接地電位から電源電位の範囲の差動入力信号
を受信可能とし、ＬＶＤＳの規格を満足させる差動入力
信号を受信可能とするコンパレータ回路を提供すること
にある。
【００２１】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、差動入力信号をゲート端子
で受ける第１導電型の差動対ＦＥＴ（電界効果トランジ
スタ）と、第２導電型のＦＥＴからなる２つのカレント
ミラー回路が前記第１導電型の差動対ＦＥＴにクロスカ
ップルされてなる第１の負荷回路と、前記第１導電型の
差動対ＦＥＴの差動出力をプッシュプル増幅して出力す
る第１の出力回路とを備えた第１のコンパレータ回路
と、差動入力信号をゲート端子で受ける第２導電型の差
動対ＦＥＴと、第１導電型のＦＥＴからなる２つのカレ
ントミラー回路が前記第２導電型の差動対ＦＥＴにクロ
スカップルされてなる第２の負荷回路と、前記第２導電
型の差動対ＦＥＴの差動出力をプッシュプル増幅して出
力する第２の出力回路とを備えた第２のコンパレータ回
路と、前記両コンパレータ回路の出力端子に接続され
て、前記コンパレータ回路の出力端子がハイインピーダ
ンス状態時に前記出力端子をハイレベル又はロウレベル
に固定するプルアップ用又はプルダウン用抵抗と、前記
両コンパレータ回路の動作時に前記両コンパレータ回路
の出力信号のスキューを調整する調整回路と、前記調整
回路によってスキューが調整された前記両コンパレータ
回路の出力信号の論理をとり、前記両コンパレータ回路
における差動入力信号の比較結果に応じてハイレベル又
はロウレベルの比較結果信号を出力する論理ゲートとか
ら構成される。
に、請求項１記載の発明は、差動入力信号をゲート端子
で受ける第１導電型の差動対ＦＥＴ（電界効果トランジ
スタ）と、第２導電型のＦＥＴからなる２つのカレント
ミラー回路が前記第１導電型の差動対ＦＥＴにクロスカ
ップルされてなる第１の負荷回路と、前記第１導電型の
差動対ＦＥＴの差動出力をプッシュプル増幅して出力す
る第１の出力回路とを備えた第１のコンパレータ回路
と、差動入力信号をゲート端子で受ける第２導電型の差
動対ＦＥＴと、第１導電型のＦＥＴからなる２つのカレ
ントミラー回路が前記第２導電型の差動対ＦＥＴにクロ
スカップルされてなる第２の負荷回路と、前記第２導電
型の差動対ＦＥＴの差動出力をプッシュプル増幅して出
力する第２の出力回路とを備えた第２のコンパレータ回
路と、前記両コンパレータ回路の出力端子に接続され
て、前記コンパレータ回路の出力端子がハイインピーダ
ンス状態時に前記出力端子をハイレベル又はロウレベル
に固定するプルアップ用又はプルダウン用抵抗と、前記
両コンパレータ回路の動作時に前記両コンパレータ回路
の出力信号のスキューを調整する調整回路と、前記調整
回路によってスキューが調整された前記両コンパレータ
回路の出力信号の論理をとり、前記両コンパレータ回路
における差動入力信号の比較結果に応じてハイレベル又
はロウレベルの比較結果信号を出力する論理ゲートとか
ら構成される。
【００２２】請求項３記載の発明は、一方のＦＥＴが、
ゲート端子に差動入力信号の一方の入力信号が与えら
れ、ソース端子が電流源となるＰチャネルＦＥＴを介し
て高位電源に接続され、ドレイン端子が第１の接続点に
接続された第１のＰチャネルＦＥＴからなり、他方のＦ
ＥＴが、ゲート端子に差動入力信号の他方の入力信号が
与えられ、ソース端子が前記第１のＰチャネルＦＥＴの
ソース端子に共通接続されて前記電流源となるＰチャネ
ルＦＥＴを介して高位電源に接続され、ドレイン端子が
第２の接続点に接続された第２のＰチャネルＦＥＴから
なる差動対ＦＥＴと、ゲート端子が共通接続され、ソー
ス端子が低位電源に接続され、一方のドレイン端子が共
通接続されたゲート端子に接続されるとともに前記第１
の接続点に接続され、他方のドレイン端子が前記第２の
接続点に接続された２つのＮチャネルＦＥＴからなる第
１のカレントミラー回路と、ゲート端子が共通接続さ
れ、ソース端子が低位電源に接続され、一方のドレイン
端子が共通接続されたゲート端子に接続されるとともに
前記第２の接続点に接続され、他方のドレイン端子が前
記第１の接続点に接続された２つのＮチャネルＦＥＴか
らなる第２のカレントミラー回路を備えた第１の負荷回
路と、ゲート端子とドレイン端子が接続された第３のＰ
チャネルＦＥＴとゲート端子が前記第１の接続点に接続
されたＮチャネルＦＥＴが高位電源と低位電源との間に
直列接続され、ゲート端子が前記第３のＰチャネルＦＥ
Ｔに接続された第４のＰチャネルＦＥＴとゲート端子が
前記第２の接続点に接続されたＮチャネルＦＥＴが高位
電源と低位電源との間に直列接続されて直列接続点を前
記第１のコンパレータ回路の出力端子とする第１の出力
回路と、一方のＦＥＴが、ゲート端子に差動入力信号の
一方の入力信号が与えられ、ソース端子が電流源となる
ＮチャネルＦＥＴを介して低位電源に接続され、ドレイ
ン端子が前記第３の接続点に接続された第１のＮチャネ
ルＦＥＴからなり、他方のＦＥＴが、ゲート端子に差動
入力信号の他方の入力信号が与えられ、ソース端子が前
記第１のＮチャネルＦＥＴのソース端子に共通接続され
て前記電流源となるＮチャネルＦＥＴを介して低位電源
に接続され、ドレイン端子が第４の接続点に接続された
第２のＮチャネルＦＥＴからなる差動対ＦＥＴと、ゲー
ト端子が共通接続され、ソース端子が高位電源に接続さ
れ、一方のドレイン端子が共通接続されたゲート端子に
接続されるとともに前記第３の接続点に接続され、他方
のドレイン端子が前記第４の接続点に接続された２つの
ＰチャネルＦＥＴからなる第３のカレントミラー回路
と、ゲート端子が共通接続され、ソース端子が高位電源
に接続され、一方のドレイン端子が共通接続されたゲー
ト端子に接続されるとともに前記第４の接続点に接続さ
れ、他方のドレイン端子が前記第３の接続点に接続され
た２つのＰチャネルＦＥＴからなる第４のカレントミラ
ー回路を備えた第２の負荷回路と、ゲート端子とドレイ
ン端子が接続された第３のＮチャネルＦＥＴとゲート端
子が前記第３の接続点に接続されたＰチャネルＦＥＴが
高位電源と低位電源との間に直列接続され、ゲート端子
が前記第３のＮチャネルＦＥＴのゲート端子及びドレイ
ン端子に接続された第４のＮチャネルＦＥＴとゲート端
子が前記第４の接続点に接続されたＰチャネルＦＥＴが
高位電源と低位電源との間に直列接続されて直列接続点
を前記第２のコンパレータ回路の出力端子とする第２の
出力回路と、前記第１の出力回路の出力信号又は前記第
２の出力回路の出力信号を反転した出力信号を入力し、
縦続接続されたバッファ回路により前記出力信号を遅延
させて遅延時間の異なる複数の出力信号を生成する遅延
部と、外部から与えられる選択信号にしたがって、入力
された前記出力信号又は前記遅延部によって遅延された
出力信号を択一的に選択するセレクタとからなる調整回
路と、論理積ゲート又は論理和ゲートからなる論理ゲー
トとから構成される。
ゲート端子に差動入力信号の一方の入力信号が与えら
れ、ソース端子が電流源となるＰチャネルＦＥＴを介し
て高位電源に接続され、ドレイン端子が第１の接続点に
接続された第１のＰチャネルＦＥＴからなり、他方のＦ
ＥＴが、ゲート端子に差動入力信号の他方の入力信号が
与えられ、ソース端子が前記第１のＰチャネルＦＥＴの
ソース端子に共通接続されて前記電流源となるＰチャネ
ルＦＥＴを介して高位電源に接続され、ドレイン端子が
第２の接続点に接続された第２のＰチャネルＦＥＴから
なる差動対ＦＥＴと、ゲート端子が共通接続され、ソー
ス端子が低位電源に接続され、一方のドレイン端子が共
通接続されたゲート端子に接続されるとともに前記第１
の接続点に接続され、他方のドレイン端子が前記第２の
接続点に接続された２つのＮチャネルＦＥＴからなる第
１のカレントミラー回路と、ゲート端子が共通接続さ
れ、ソース端子が低位電源に接続され、一方のドレイン
端子が共通接続されたゲート端子に接続されるとともに
前記第２の接続点に接続され、他方のドレイン端子が前
記第１の接続点に接続された２つのＮチャネルＦＥＴか
らなる第２のカレントミラー回路を備えた第１の負荷回
路と、ゲート端子とドレイン端子が接続された第３のＰ
チャネルＦＥＴとゲート端子が前記第１の接続点に接続
されたＮチャネルＦＥＴが高位電源と低位電源との間に
直列接続され、ゲート端子が前記第３のＰチャネルＦＥ
Ｔに接続された第４のＰチャネルＦＥＴとゲート端子が
前記第２の接続点に接続されたＮチャネルＦＥＴが高位
電源と低位電源との間に直列接続されて直列接続点を前
記第１のコンパレータ回路の出力端子とする第１の出力
回路と、一方のＦＥＴが、ゲート端子に差動入力信号の
一方の入力信号が与えられ、ソース端子が電流源となる
ＮチャネルＦＥＴを介して低位電源に接続され、ドレイ
ン端子が前記第３の接続点に接続された第１のＮチャネ
ルＦＥＴからなり、他方のＦＥＴが、ゲート端子に差動
入力信号の他方の入力信号が与えられ、ソース端子が前
記第１のＮチャネルＦＥＴのソース端子に共通接続され
て前記電流源となるＮチャネルＦＥＴを介して低位電源
に接続され、ドレイン端子が第４の接続点に接続された
第２のＮチャネルＦＥＴからなる差動対ＦＥＴと、ゲー
ト端子が共通接続され、ソース端子が高位電源に接続さ
れ、一方のドレイン端子が共通接続されたゲート端子に
接続されるとともに前記第３の接続点に接続され、他方
のドレイン端子が前記第４の接続点に接続された２つの
ＰチャネルＦＥＴからなる第３のカレントミラー回路
と、ゲート端子が共通接続され、ソース端子が高位電源
に接続され、一方のドレイン端子が共通接続されたゲー
ト端子に接続されるとともに前記第４の接続点に接続さ
れ、他方のドレイン端子が前記第３の接続点に接続され
た２つのＰチャネルＦＥＴからなる第４のカレントミラ
ー回路を備えた第２の負荷回路と、ゲート端子とドレイ
ン端子が接続された第３のＮチャネルＦＥＴとゲート端
子が前記第３の接続点に接続されたＰチャネルＦＥＴが
高位電源と低位電源との間に直列接続され、ゲート端子
が前記第３のＮチャネルＦＥＴのゲート端子及びドレイ
ン端子に接続された第４のＮチャネルＦＥＴとゲート端
子が前記第４の接続点に接続されたＰチャネルＦＥＴが
高位電源と低位電源との間に直列接続されて直列接続点
を前記第２のコンパレータ回路の出力端子とする第２の
出力回路と、前記第１の出力回路の出力信号又は前記第
２の出力回路の出力信号を反転した出力信号を入力し、
縦続接続されたバッファ回路により前記出力信号を遅延
させて遅延時間の異なる複数の出力信号を生成する遅延
部と、外部から与えられる選択信号にしたがって、入力
された前記出力信号又は前記遅延部によって遅延された
出力信号を択一的に選択するセレクタとからなる調整回
路と、論理積ゲート又は論理和ゲートからなる論理ゲー
トとから構成される。
【００２３】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００２４】図１は請求項１又は２記載の発明の一実施
形態に係わるコンパレータ回路の構成を示す図である。
形態に係わるコンパレータ回路の構成を示す図である。
【００２５】図１において、コンパレータ回路は、図５
に示す差動入力段がＰチャネルのＦＥＴで構成された第
１のコンパレータ回路Ｃ１と、差動入力段がＮチャネル
のＦＥＴで構成された第２のコンパレータ回路Ｃ２を備
えて構成され、差動入力信号が接地電位から（ＶCC−｜
ＶTP｜）（ＶCCは電源電位、ＶTPはＰチャネルＦＥＴの
しきい値電位）の範囲では第１のコンパレータ回路Ｃ１
で差動入力信号を受信して処理し、差動入力信号がＶTN
からＶCC（ＶTNはＮチャネルＦＥＴのしきい値電位）の
範囲では第２のコンパレータ回路Ｃ２で差動入力信号を
受信して処理、第１及び第２のコンパレータ回路Ｃ１，
Ｃ２の双方で受信可能な場合には、双方のコンパレータ
回路で一致した出力が得られるようにしている。
に示す差動入力段がＰチャネルのＦＥＴで構成された第
１のコンパレータ回路Ｃ１と、差動入力段がＮチャネル
のＦＥＴで構成された第２のコンパレータ回路Ｃ２を備
えて構成され、差動入力信号が接地電位から（ＶCC−｜
ＶTP｜）（ＶCCは電源電位、ＶTPはＰチャネルＦＥＴの
しきい値電位）の範囲では第１のコンパレータ回路Ｃ１
で差動入力信号を受信して処理し、差動入力信号がＶTN
からＶCC（ＶTNはＮチャネルＦＥＴのしきい値電位）の
範囲では第２のコンパレータ回路Ｃ２で差動入力信号を
受信して処理、第１及び第２のコンパレータ回路Ｃ１，
Ｃ２の双方で受信可能な場合には、双方のコンパレータ
回路で一致した出力が得られるようにしている。
【００２６】なお、図１において、図５に示すものと同
一物には同一の符号を付し、その説明は省略する。
一物には同一の符号を付し、その説明は省略する。
【００２７】図１において、第２のコンパレータ回路Ｃ
２は、差動入力端子ＩＮ−に与えられた差動入力信号を
ゲート端子で受け、ソース端子が定電流源となるＮチャ
ネルのＦＥＴＮ９を介して接地電位に接続されたＮチャ
ネルのＦＥＴＮ７と、差動入力端子ＩＮ＋に与えられた
差動入力信号をゲート端子で受け、ソース端子が定電流
源となるＮチャネルのＦＥＴＮ９を介して接地電位に接
続されたＮチャネルのＦＥＴＮ８からなる差動入力段
と、ゲート端子が共通接続され、ソース端子が高位電源
に接続され、ドレイン端子が共通接続されたゲート端子
に接続されるとともに第３の接続点Ｓ３に接続されたＰ
チャネルのＦＥＴＰ６とドレイン端子が第４の接続点Ｓ
４に接続されたＰチャネルのＦＥＴＰ７を有するカレン
トミラー回路と、ゲート端子が共通接続され、ソース端
子が高位電源に接続され、ドレイン端子が第３の接続点
Ｓ３に接続されたＰチャネルのＦＥＴＰ８とドレイン端
子が共通接続されたゲート端子に接続されるとともに第
４の接続点Ｓ４に接続されたＰチャネルのＦＥＴＰ９を
有するカレントミラー回路からなる差動入力段の負荷回
路と、ゲート端子とドレイン端子が接続されたＮチャネ
ルのＦＥＴＮ１０とゲート端子が第３の接続点Ｓ３に接
続されたＰチャネルのＦＥＴＰ１０が電源電位と接地電
位との間に直列接続され、ゲート端子がＮチャネルのＦ
ＥＴＮ１０のゲート端子及びドレイン端子に接続された
ＮチャネルのＦＥＴＮ１１とゲート端子が第４の接続点
Ｓ４に接続されたＰチャネルのＦＥＴＰ１１が電源電位
と接地電位との間に直列接続されて直列接続点を第２の
コンパレータ回路の出力端子とする出力回路を備えて構
成されている。
２は、差動入力端子ＩＮ−に与えられた差動入力信号を
ゲート端子で受け、ソース端子が定電流源となるＮチャ
ネルのＦＥＴＮ９を介して接地電位に接続されたＮチャ
ネルのＦＥＴＮ７と、差動入力端子ＩＮ＋に与えられた
差動入力信号をゲート端子で受け、ソース端子が定電流
源となるＮチャネルのＦＥＴＮ９を介して接地電位に接
続されたＮチャネルのＦＥＴＮ８からなる差動入力段
と、ゲート端子が共通接続され、ソース端子が高位電源
に接続され、ドレイン端子が共通接続されたゲート端子
に接続されるとともに第３の接続点Ｓ３に接続されたＰ
チャネルのＦＥＴＰ６とドレイン端子が第４の接続点Ｓ
４に接続されたＰチャネルのＦＥＴＰ７を有するカレン
トミラー回路と、ゲート端子が共通接続され、ソース端
子が高位電源に接続され、ドレイン端子が第３の接続点
Ｓ３に接続されたＰチャネルのＦＥＴＰ８とドレイン端
子が共通接続されたゲート端子に接続されるとともに第
４の接続点Ｓ４に接続されたＰチャネルのＦＥＴＰ９を
有するカレントミラー回路からなる差動入力段の負荷回
路と、ゲート端子とドレイン端子が接続されたＮチャネ
ルのＦＥＴＮ１０とゲート端子が第３の接続点Ｓ３に接
続されたＰチャネルのＦＥＴＰ１０が電源電位と接地電
位との間に直列接続され、ゲート端子がＮチャネルのＦ
ＥＴＮ１０のゲート端子及びドレイン端子に接続された
ＮチャネルのＦＥＴＮ１１とゲート端子が第４の接続点
Ｓ４に接続されたＰチャネルのＦＥＴＰ１１が電源電位
と接地電位との間に直列接続されて直列接続点を第２の
コンパレータ回路の出力端子とする出力回路を備えて構
成されている。
【００２８】第１のコンパレータ回路Ｃ１の出力端子Ｓ
５には、差動入力信号が第１のコンパレータ回路Ｃ１で
受信できない場合、すなわち出力が不定状態になる場合
に、出力をハイレベル状態に固定するプルアップ用の抵
抗２が接続され、第２のコンパレータ回路Ｃ２の出力端
子Ｓ６には、差動入力信号が第２のコンパレータ回路Ｃ
２で受信できない場合、すなわち出力が不定状態になる
場合に、出力をロウレベル状態に固定するプルダウン用
の抵抗３が接続されている。
５には、差動入力信号が第１のコンパレータ回路Ｃ１で
受信できない場合、すなわち出力が不定状態になる場合
に、出力をハイレベル状態に固定するプルアップ用の抵
抗２が接続され、第２のコンパレータ回路Ｃ２の出力端
子Ｓ６には、差動入力信号が第２のコンパレータ回路Ｃ
２で受信できない場合、すなわち出力が不定状態になる
場合に、出力をロウレベル状態に固定するプルダウン用
の抵抗３が接続されている。
【００２９】第１のコンパレータ回路Ｃ１の出力は遅延
回路４に与えられ、第２のコンパレータ回路Ｃ２の出力
は反転ゲート５を介して遅延回路６に与えられ、それぞ
れ対応する遅延回路４，６で遅延されたそれぞれのコン
パレータ回路Ｃ１，Ｃ２の出力は論理積ゲート７に与え
られて、両出力の論理積がコンパレータ回路の出力とし
て得られる。
回路４に与えられ、第２のコンパレータ回路Ｃ２の出力
は反転ゲート５を介して遅延回路６に与えられ、それぞ
れ対応する遅延回路４，６で遅延されたそれぞれのコン
パレータ回路Ｃ１，Ｃ２の出力は論理積ゲート７に与え
られて、両出力の論理積がコンパレータ回路の出力とし
て得られる。
【００３０】差動入力信号の電位が第１及び第２のコン
パレータ回路Ｃ１，Ｃ２の双方で受信可能である場合に
は、双方のコンパレータ回路Ｃ１，Ｃ２がともに動作し
てそれぞれ対応する出力端子Ｓ５，Ｓ６に出力信号が出
力される。このような場合に、それぞれのコンパレータ
回路Ｃ１，Ｃ２の構成上の相違から、出力端子Ｓ５と反
転ゲート５の双方の出力信号には、図２（ｂ），（ｃ）
に示すように、例えばクロック信号に対して半サイクル
程度のスキューが生じることがある。このようなスキュ
ーは、差動入力信号が２００ＭＨｚ〜１ＧＨｚといった
高周波になると生じ易くなる。また、このようなスキュ
ーは差動入力信号のレベルによっても変化する。このよ
うに、スキューがある出力信号が直接論理積ゲート７に
与えられると、図２（ｄ）に示すように、本来位相の揃
った出力端子５と反転ゲート５の出力信号の論理積とは
異なる誤った出力が論理積ゲート７から出力され、誤動
作の原因となる。
パレータ回路Ｃ１，Ｃ２の双方で受信可能である場合に
は、双方のコンパレータ回路Ｃ１，Ｃ２がともに動作し
てそれぞれ対応する出力端子Ｓ５，Ｓ６に出力信号が出
力される。このような場合に、それぞれのコンパレータ
回路Ｃ１，Ｃ２の構成上の相違から、出力端子Ｓ５と反
転ゲート５の双方の出力信号には、図２（ｂ），（ｃ）
に示すように、例えばクロック信号に対して半サイクル
程度のスキューが生じることがある。このようなスキュ
ーは、差動入力信号が２００ＭＨｚ〜１ＧＨｚといった
高周波になると生じ易くなる。また、このようなスキュ
ーは差動入力信号のレベルによっても変化する。このよ
うに、スキューがある出力信号が直接論理積ゲート７に
与えられると、図２（ｄ）に示すように、本来位相の揃
った出力端子５と反転ゲート５の出力信号の論理積とは
異なる誤った出力が論理積ゲート７から出力され、誤動
作の原因となる。
【００３１】これを防止するために、遅延回路４は第１
のコンパレータ回路Ｃ１の出力信号を適宜遅延させ、遅
延回路６は第２のコンパレータ回路Ｃ２の出力信号を反
転ゲート５を介した反転出力を適宜遅延させて、両遅延
回路４，６は第１のコンパレータ回路Ｃ１の出力と第２
のコンパレータ回路Ｃ２の反転出力のスキューを予め調
整する。
のコンパレータ回路Ｃ１の出力信号を適宜遅延させ、遅
延回路６は第２のコンパレータ回路Ｃ２の出力信号を反
転ゲート５を介した反転出力を適宜遅延させて、両遅延
回路４，６は第１のコンパレータ回路Ｃ１の出力と第２
のコンパレータ回路Ｃ２の反転出力のスキューを予め調
整する。
【００３２】図３は反転出力のスキューを予め調整する
遅延回路４，６の具体的な一構成を示す図である。
遅延回路４，６の具体的な一構成を示す図である。
【００３３】図３において、遅延回路４，６のそれぞれ
は、出力端子Ｓ５又は反転ゲート５から与えられるディ
ジタル信号を受ける１〜３段程度の縦続接続されたバッ
ファ回路８からなる複数の遅延路と、それぞれの遅延路
の遅延出力、又は出力端子Ｓ５あるいは反転ゲート５か
ら与えられるディジタル信号を択一的に選択するセレク
タ９を備えて構成されている。出力端子Ｓ５又は反転ゲ
ート５から与えられる電源電位をハイレベルとし接地電
位をロウレベルとするディジタル信号は、バッファ回路
８の１段分、２段分又は３段分あるいはそれ以上遅延さ
れてセレクタ９に与えられ、あるいは遅延されずに直接
セレクタ９に与えられ、外部からセレクタ９に与えられ
る２ビットの選択信号にしたがって択一的に選択され
る。なお、セレクタ９の選択信号は、論理積ゲート７の
出力に基づいて生成するようにしてもよい。
は、出力端子Ｓ５又は反転ゲート５から与えられるディ
ジタル信号を受ける１〜３段程度の縦続接続されたバッ
ファ回路８からなる複数の遅延路と、それぞれの遅延路
の遅延出力、又は出力端子Ｓ５あるいは反転ゲート５か
ら与えられるディジタル信号を択一的に選択するセレク
タ９を備えて構成されている。出力端子Ｓ５又は反転ゲ
ート５から与えられる電源電位をハイレベルとし接地電
位をロウレベルとするディジタル信号は、バッファ回路
８の１段分、２段分又は３段分あるいはそれ以上遅延さ
れてセレクタ９に与えられ、あるいは遅延されずに直接
セレクタ９に与えられ、外部からセレクタ９に与えられ
る２ビットの選択信号にしたがって択一的に選択され
る。なお、セレクタ９の選択信号は、論理積ゲート７の
出力に基づいて生成するようにしてもよい。
【００３４】このような構成において、まずはじめに、
差動入力信号が一方のコンパレータ回路の受信可能範囲
からはずれた場合の動作について説明する。第１のコン
パレータ回路Ｃ１が差動入力信号を受信できない場合、
例えば電源電圧を３．３Ｖ程度とし、第１のコンパレー
タ回路Ｃ１における差動入力信号の受信可能範囲を０Ｖ
〜２Ｖ程度、第２のコンパレータ回路Ｃ２における差動
入力信号の受信可能範囲を１Ｖ〜２．４Ｖ程度とする
と、差動入力信号が２Ｖ以上である場合には、第２のコ
ンパレータ回路Ｃ２が受信可能状態となり、差動入力信
号は第２のコンパレータ回路Ｃ２により比較され、差動
入力信号に応じたディジタル信号の比較結果が第２のコ
ンパレータ回路Ｃ２の出力端子Ｓ６に出力される。
差動入力信号が一方のコンパレータ回路の受信可能範囲
からはずれた場合の動作について説明する。第１のコン
パレータ回路Ｃ１が差動入力信号を受信できない場合、
例えば電源電圧を３．３Ｖ程度とし、第１のコンパレー
タ回路Ｃ１における差動入力信号の受信可能範囲を０Ｖ
〜２Ｖ程度、第２のコンパレータ回路Ｃ２における差動
入力信号の受信可能範囲を１Ｖ〜２．４Ｖ程度とする
と、差動入力信号が２Ｖ以上である場合には、第２のコ
ンパレータ回路Ｃ２が受信可能状態となり、差動入力信
号は第２のコンパレータ回路Ｃ２により比較され、差動
入力信号に応じたディジタル信号の比較結果が第２のコ
ンパレータ回路Ｃ２の出力端子Ｓ６に出力される。
【００３５】なお、電源電圧の値、ならびに第１のコン
パレータ回路Ｃ１及び第２のコンパレータ回路Ｃ２の受
信可能な差動入力信号の電位範囲は、上記値に限定され
ることはなく、また、使用するＦＥＴのしきい値電位に
左右されることはなく、３Ｖ以上の電源電圧あるいは３
Ｖ以下の電源電圧であっても動作可能である。
パレータ回路Ｃ１及び第２のコンパレータ回路Ｃ２の受
信可能な差動入力信号の電位範囲は、上記値に限定され
ることはなく、また、使用するＦＥＴのしきい値電位に
左右されることはなく、３Ｖ以上の電源電圧あるいは３
Ｖ以下の電源電圧であっても動作可能である。
【００３６】一方、第１のコンパレータ回路Ｃ１では、
差動入力段のＦＥＴＰ１，Ｐ２はカットオフし、接続点
Ｓ１，Ｓ２の電位は｜ＶTP｜の付近の電位となり、ＦＥ
ＴＰ５ならびにＦＥＴＮ６はともにカットオフする。こ
れにより、第１のコンパレータ回路Ｃ１の出力端子Ｓ１
はフローティング状態となるが、プルアップ用の抵抗２
によりハイレベルに固定される。
差動入力段のＦＥＴＰ１，Ｐ２はカットオフし、接続点
Ｓ１，Ｓ２の電位は｜ＶTP｜の付近の電位となり、ＦＥ
ＴＰ５ならびにＦＥＴＮ６はともにカットオフする。こ
れにより、第１のコンパレータ回路Ｃ１の出力端子Ｓ１
はフローティング状態となるが、プルアップ用の抵抗２
によりハイレベルに固定される。
【００３７】したがって、第２のコンパレータ回路Ｃ２
の出力信号の反転出力が遅延回路６により遅延されるこ
となく論理積ゲート７を介して出力される。すなわち、
差動入力信号が２Ｖ以上で、差動入力端子ＩＮ＋に与え
られた差動入力信号の電位＞差動入力端子ＩＮ−に与え
られた差動入力信号の電位である場合は、第２のコンパ
レータ回路Ｃ２の出力端子Ｓ６はハイレベルとなり、ロ
ウレベルの比較結果が論理積ゲート７から出力され、差
動入力端子ＩＮ−に与えられた差動入力信号の電位＜差
動入力端子ＩＮ−に与えられた差動入力信号の電位であ
る場合は、第２のコンパレータ回路Ｃ２の出力端子Ｓ６
はロウレベルとなり、ハイレベルの比較結果が論理積ゲ
ート７から出力される。
の出力信号の反転出力が遅延回路６により遅延されるこ
となく論理積ゲート７を介して出力される。すなわち、
差動入力信号が２Ｖ以上で、差動入力端子ＩＮ＋に与え
られた差動入力信号の電位＞差動入力端子ＩＮ−に与え
られた差動入力信号の電位である場合は、第２のコンパ
レータ回路Ｃ２の出力端子Ｓ６はハイレベルとなり、ロ
ウレベルの比較結果が論理積ゲート７から出力され、差
動入力端子ＩＮ−に与えられた差動入力信号の電位＜差
動入力端子ＩＮ−に与えられた差動入力信号の電位であ
る場合は、第２のコンパレータ回路Ｃ２の出力端子Ｓ６
はロウレベルとなり、ハイレベルの比較結果が論理積ゲ
ート７から出力される。
【００３８】次に、１Ｖ以下の差動入力信号が差動入力
端子ＩＮ＋，ＩＮ−に与えられると、第１のコンパレー
タ回路Ｃ１が受信可能状態となり、差動入力信号は第１
のコンパレータ回路Ｃ１により比較され、差動入力信号
に応じたディジタル信号の比較結果が第１のコンパレー
タ回路Ｃ１の出力端子Ｓ５に出力される。
端子ＩＮ＋，ＩＮ−に与えられると、第１のコンパレー
タ回路Ｃ１が受信可能状態となり、差動入力信号は第１
のコンパレータ回路Ｃ１により比較され、差動入力信号
に応じたディジタル信号の比較結果が第１のコンパレー
タ回路Ｃ１の出力端子Ｓ５に出力される。
【００３９】一方、第２のコンパレータ回路Ｃ２では、
差動入力段のＦＥＴＮ７，Ｎ８はカットオフし、接続点
Ｓ３，Ｓ４の電位はＦＥＴＰ６，Ｐ７，Ｐ８，Ｐ９がカ
ットオフする程度の電位となり、ＦＥＴＰ１１ならびに
ＦＥＴＮ１１はともにカットオフする。これにより、第
２のコンパレータ回路Ｃ２の出力端子Ｓ６はフローティ
ング状態となるが、プルダウン用の抵抗３によりロウレ
ベルに固定される。
差動入力段のＦＥＴＮ７，Ｎ８はカットオフし、接続点
Ｓ３，Ｓ４の電位はＦＥＴＰ６，Ｐ７，Ｐ８，Ｐ９がカ
ットオフする程度の電位となり、ＦＥＴＰ１１ならびに
ＦＥＴＮ１１はともにカットオフする。これにより、第
２のコンパレータ回路Ｃ２の出力端子Ｓ６はフローティ
ング状態となるが、プルダウン用の抵抗３によりロウレ
ベルに固定される。
【００４０】したがって、第１のコンパレータ回路Ｃ１
の出力信号が遅延回路４により遅延されることなく論理
積ゲート７を介して出力される。すなわち、差動入力信
号が１Ｖ以下で、差動入力端子ＩＮ＋に与えられた差動
入力信号の電位＞差動入力端子ＩＮ−に与えられた差動
入力信号の電位である場合は、第１のコンパレータ回路
Ｃ１の出力端子Ｓ５はロウレベルとなり、ロウレベルの
比較結果が論理積ゲート７から出力され、差動入力端子
ＩＮ−に与えられた差動入力信号の電位＜差動入力端子
ＩＮ−に与えられた差動入力信号の電位である場合に
は、第１のコンパレータ回路Ｃ１の出力端子Ｓ５はハイ
レベルとなり、ハイレベルの比較結果が論理積ゲート７
から出力される。
の出力信号が遅延回路４により遅延されることなく論理
積ゲート７を介して出力される。すなわち、差動入力信
号が１Ｖ以下で、差動入力端子ＩＮ＋に与えられた差動
入力信号の電位＞差動入力端子ＩＮ−に与えられた差動
入力信号の電位である場合は、第１のコンパレータ回路
Ｃ１の出力端子Ｓ５はロウレベルとなり、ロウレベルの
比較結果が論理積ゲート７から出力され、差動入力端子
ＩＮ−に与えられた差動入力信号の電位＜差動入力端子
ＩＮ−に与えられた差動入力信号の電位である場合に
は、第１のコンパレータ回路Ｃ１の出力端子Ｓ５はハイ
レベルとなり、ハイレベルの比較結果が論理積ゲート７
から出力される。
【００４１】この結果、差動入力信号が２Ｖ以上又は１
Ｖ以下の範囲にあっては、第１又は第２のコンパレータ
Ｃ１，Ｃ２のいずれか一方のコンパレータ回路により比
較動作が行われ、いずれのコンパレータ回路で比較動作
が行われても同様の比較結果が得られる。
Ｖ以下の範囲にあっては、第１又は第２のコンパレータ
Ｃ１，Ｃ２のいずれか一方のコンパレータ回路により比
較動作が行われ、いずれのコンパレータ回路で比較動作
が行われても同様の比較結果が得られる。
【００４２】次に、差動入力信号が１Ｖ〜２Ｖ程度の範
囲で、第１及び第２のコンパレータ回路Ｃ１，Ｃ２の双
方が差動入力信号を受信可能な場合には、上述したよう
に、それぞれのコンパレータ回路が動作して差動入力信
号の比較動作が行われ、それぞれの比較結果がそれぞれ
のコンパレータ回路Ｃ１，Ｃ２の出力端子Ｓ５，Ｓ６に
得られる。
囲で、第１及び第２のコンパレータ回路Ｃ１，Ｃ２の双
方が差動入力信号を受信可能な場合には、上述したよう
に、それぞれのコンパレータ回路が動作して差動入力信
号の比較動作が行われ、それぞれの比較結果がそれぞれ
のコンパレータ回路Ｃ１，Ｃ２の出力端子Ｓ５，Ｓ６に
得られる。
【００４３】一方のコンパレータ回路が受信可能な場合
に比べて、差動入力信号の電位は異なるが、双方のコン
パレータ回路が比較動作を行った場合の比較結果は一方
のコンパレータ回路が比較動作を行った場合と同様とな
り、第１のコンパレータ回路Ｃ１の出力端子Ｓ５に得ら
れる比較結果と第２のコンパレータ回路Ｃ２の出力端子
Ｓ６に得られる比較結果を反転ゲート７により反転した
反転出力とは、ハイレベル又はロウレベルの同一のレベ
ルとなる。
に比べて、差動入力信号の電位は異なるが、双方のコン
パレータ回路が比較動作を行った場合の比較結果は一方
のコンパレータ回路が比較動作を行った場合と同様とな
り、第１のコンパレータ回路Ｃ１の出力端子Ｓ５に得ら
れる比較結果と第２のコンパレータ回路Ｃ２の出力端子
Ｓ６に得られる比較結果を反転ゲート７により反転した
反転出力とは、ハイレベル又はロウレベルの同一のレベ
ルとなる。
【００４４】これらの比較結果は、それぞれ対応する遅
延回路４，６で予め設定された遅延時間だけ遅延され
る。これにより、第１のコンパレータ回路Ｃ１の出力信
号と反転ゲート７の出力信号は、両出力信号のスキュー
が取り除かれて論理積ゲート７に与えられ、論理積ゲー
ト７の出力として差動入力信号の比較結果が得られる。
このように、電源電圧が低い場合であっても、差動入力
信号の低い電圧範囲では差動入力段がＰチャネルのＦＥ
Ｔで構成された第１のコンパレータ回路Ｃ１が受信可能
となり、差動入力信号の高い電圧範囲では差動入力段が
ＮチャネルのＦＥＴで構成された第２のコンパレータ回
路Ｃ２が受信可能となり、双方のコンパレータ回路Ｃ
１，Ｃ２が受信可能な場合には、双方のコンパレータ回
路Ｃ１，Ｃ２の比較結果が同一となるように構成したの
で、接地電位から電源電位までのレベルの差動入力信号
を受信可能とするダイナミックレンジの広いコンパレー
タ回路を実現することができる。
延回路４，６で予め設定された遅延時間だけ遅延され
る。これにより、第１のコンパレータ回路Ｃ１の出力信
号と反転ゲート７の出力信号は、両出力信号のスキュー
が取り除かれて論理積ゲート７に与えられ、論理積ゲー
ト７の出力として差動入力信号の比較結果が得られる。
このように、電源電圧が低い場合であっても、差動入力
信号の低い電圧範囲では差動入力段がＰチャネルのＦＥ
Ｔで構成された第１のコンパレータ回路Ｃ１が受信可能
となり、差動入力信号の高い電圧範囲では差動入力段が
ＮチャネルのＦＥＴで構成された第２のコンパレータ回
路Ｃ２が受信可能となり、双方のコンパレータ回路Ｃ
１，Ｃ２が受信可能な場合には、双方のコンパレータ回
路Ｃ１，Ｃ２の比較結果が同一となるように構成したの
で、接地電位から電源電位までのレベルの差動入力信号
を受信可能とするダイナミックレンジの広いコンパレー
タ回路を実現することができる。
【００４５】これにより、低電源電圧、例えば３Ｖ以下
の電源電圧でＬＶＤＳ規格を満足させる高速のインター
フェース回路を提供することができる。
の電源電圧でＬＶＤＳ規格を満足させる高速のインター
フェース回路を提供することができる。
【００４６】また、上記構成では、第１及び第２のコン
パレータ回路Ｃ１，Ｃ２の双方が受信可能である場合
に、第１のコンパレータ回路Ｃ１の比較結果のディジタ
ル信号と、第２のコンパレータ回路Ｃ２の比較結果を反
転したディジタル信号の論理積をとる際に、両ディジタ
ル信号のスキューを取り除く構成を採用しているので、
両ディジタル信号のスキューに起因する誤った比較結果
が論理積ゲート７から出力されることは防止される。
パレータ回路Ｃ１，Ｃ２の双方が受信可能である場合
に、第１のコンパレータ回路Ｃ１の比較結果のディジタ
ル信号と、第２のコンパレータ回路Ｃ２の比較結果を反
転したディジタル信号の論理積をとる際に、両ディジタ
ル信号のスキューを取り除く構成を採用しているので、
両ディジタル信号のスキューに起因する誤った比較結果
が論理積ゲート７から出力されることは防止される。
【００４７】第４図は請求項１又は２記載の発明の他の
実施形態に係わるコンパレータ回路の構成を示す図であ
る。なお、図４において、図１に示す構成と同符号のも
のは同一物を示し、その説明は省略する。
実施形態に係わるコンパレータ回路の構成を示す図であ
る。なお、図４において、図１に示す構成と同符号のも
のは同一物を示し、その説明は省略する。
【００４８】この実施形態の特徴とするところは、図１
に示す構成に比べて、第１のコンパレータ回路Ｃ１の出
力端子Ｓ５にプルアップ用の抵抗２に代えてプルダウン
用の抵抗１０を接続し、第２のコンパレータ回路Ｃ２の
出力端子Ｓ６にプルダウン用の抵抗３に代えてプルアッ
プ用の抵抗１１を接続し、論理積ゲート７に代えて論理
和ゲート１２を設けて構成したことにあり、他の構成は
図１に示す構成と同様である。このような実施形態にあ
っても、図１に示す実施形態と同様に動作して、同様の
効果を得ることができる。
に示す構成に比べて、第１のコンパレータ回路Ｃ１の出
力端子Ｓ５にプルアップ用の抵抗２に代えてプルダウン
用の抵抗１０を接続し、第２のコンパレータ回路Ｃ２の
出力端子Ｓ６にプルダウン用の抵抗３に代えてプルアッ
プ用の抵抗１１を接続し、論理積ゲート７に代えて論理
和ゲート１２を設けて構成したことにあり、他の構成は
図１に示す構成と同様である。このような実施形態にあ
っても、図１に示す実施形態と同様に動作して、同様の
効果を得ることができる。
【００４９】なお、第１のコンパレータ回路Ｃ１又は第
２のコンパレータ回路Ｃ２が受信不可能な場合に、出力
端子Ｓ５又はＳ６をハイレベル又はロウレベルに固定す
る電位の組み合わせは、出力端子Ｓ５，Ｓ６がハイレベ
ル，ハイレベル、ハイレベル，ロウレベル、ロウレベ
ル，ハイレベル、ロウレベル，ロウレベルの４通りある
が、コンパレータ回路全体としての出力に矛盾をきたさ
ないようにすれば、どのような組み合わせを用いてもよ
い。
２のコンパレータ回路Ｃ２が受信不可能な場合に、出力
端子Ｓ５又はＳ６をハイレベル又はロウレベルに固定す
る電位の組み合わせは、出力端子Ｓ５，Ｓ６がハイレベ
ル，ハイレベル、ハイレベル，ロウレベル、ロウレベ
ル，ハイレベル、ロウレベル，ロウレベルの４通りある
が、コンパレータ回路全体としての出力に矛盾をきたさ
ないようにすれば、どのような組み合わせを用いてもよ
い。
【００５０】
【発明の効果】以上説明したように、この発明によれ
ば、差動入力信号の電位に応じて、差動入力信号をＰチ
ャネルのＦＥＴＰ１，Ｐ２で受ける第１のコンパレータ
回路Ｃ１又は／及び差動入力信号をＮチャネルのＦＥＴ
Ｎ８，Ｎ９で受ける第２のコンパレータ回路Ｃ２で差動
入力信号を受信可能とするようにしたので、低電源電圧
において接地電位から電源電位の範囲の差動入力信号の
比較動作が可能となり、低電源電圧であってもＬＶＤＳ
規格を満足させる高速なインターフェース回路を提供す
ることができる。
ば、差動入力信号の電位に応じて、差動入力信号をＰチ
ャネルのＦＥＴＰ１，Ｐ２で受ける第１のコンパレータ
回路Ｃ１又は／及び差動入力信号をＮチャネルのＦＥＴ
Ｎ８，Ｎ９で受ける第２のコンパレータ回路Ｃ２で差動
入力信号を受信可能とするようにしたので、低電源電圧
において接地電位から電源電位の範囲の差動入力信号の
比較動作が可能となり、低電源電圧であってもＬＶＤＳ
規格を満足させる高速なインターフェース回路を提供す
ることができる。
【図１】請求項１又は２記載の発明の一実施形態に係わ
るコンパレータ回路の構成を示す図である。
るコンパレータ回路の構成を示す図である。
【図２】差動入力信号と図１に示す第１及び第２のコン
パレータの出力ならびにコンパレタ回路の出力の位相関
係を示す図である。
パレータの出力ならびにコンパレタ回路の出力の位相関
係を示す図である。
【図３】図１に示す遅延回路の具体的な一構成を示す図
である。
である。
【図４】請求項１又は２記載の発明の他の実施形態に係
わるコンパレータ回路の構成を示す図である。
わるコンパレータ回路の構成を示す図である。
【図５】従来のコンパレータ回路の構成を示す図であ
る。
る。
１，２，３，１０，１１ 抵抗 ４，６ 遅延回路 ５ 反転ゲート ７，１２ 論理ゲート ８ バッファ回路 ９ セレクタ Ｐ１〜Ｐ１１ ＰチャネルのＦＥＴ Ｎ１〜Ｎ１１ ＮチャネルのＦＥＴ Ｓ１〜Ｓ４ 接続点 Ｓ５，Ｓ６ 出力端子
Claims (3)
- 【請求項１】 差動入力信号をゲート端子で受ける第１
導電型の差動対ＦＥＴ（電界効果トランジスタ）と、 第２導電型のＦＥＴからなる２つのカレントミラー回路
が前記第１導電型の差動対ＦＥＴにクロスカップルされ
てなる第１の負荷回路と、 前記第１導電型の差動対ＦＥＴの差動出力をプッシュプ
ル増幅して出力する第１の出力回路とを備えた第１のコ
ンパレータ回路と、 差動入力信号をゲート端子で受ける第２導電型の差動対
ＦＥＴと、 第１導電型のＦＥＴからなる２つのカレントミラー回路
が前記第２導電型の差動対ＦＥＴにクロスカップルされ
てなる第２の負荷回路と、 前記第２導電型の差動対ＦＥＴの差動出力をプッシュプ
ル増幅して出力する第２の出力回路とを備えた第２のコ
ンパレータ回路と、 前記両コンパレータ回路の出力端子に接続されて、前記
コンパレータ回路の出力端子がハイインピーダンス状態
時に前記出力端子をハイレベル又はロウレベルに固定す
るプルアップ用又はプルダウン用抵抗と、 前記両コンパレータ回路の動作時に前記両コンパレータ
回路の出力信号のスキューを調整する調整回路と、 前記調整回路によってスキューが調整された前記両コン
パレータ回路の出力信号の論理をとり、前記両コンパレ
ータ回路における差動入力信号の比較結果に応じてハイ
レベル又はロウレベルの比較結果信号を出力する論理ゲ
ートとを有することを特徴とするコンパレータ回路。 - 【請求項２】 前記調整回路は、前記両コンパレータ回
路の出力信号を遅延させて遅延時間の異なる複数の出力
信号を生成する縦続接続されたバッファ回路を備えてな
り、 前記論理ゲートは、第１のコンパレータ回路の出力端子
にプルアップ用抵抗が接続され、かつ第２のコンパレー
タ回路の出力端子にプルダウン用抵抗が接続された場合
は、論理積演算を行い、第１のコンパレータ回路の出力
端子にプルダウン用抵抗が接続され、かつ第２のコンパ
レータ回路の出力端子にプルアップ用抵抗が接続された
場合には、論理和演算を行うことを特徴とする請求項２
記載のコンパレータ回路。 - 【請求項３】 一方のＦＥＴが、ゲート端子に差動入力
信号の一方の入力信号が与えられ、ソース端子が電流源
となるＰチャネルＦＥＴを介して高位電源に接続され、
ドレイン端子が第１の接続点に接続された第１のＰチャ
ネルＦＥＴからなり、他方のＦＥＴが、ゲート端子に差
動入力信号の他方の入力信号が与えられ、ソース端子が
前記第１のＰチャネルＦＥＴのソース端子に共通接続さ
れて前記電流源となるＰチャネルＦＥＴを介して高位電
源に接続され、ドレイン端子が第２の接続点に接続され
た第２のＰチャネルＦＥＴからなる差動対ＦＥＴと、 ゲート端子が共通接続され、ソース端子が低位電源に接
続され、一方のドレイン端子が共通接続されたゲート端
子に接続されるとともに前記第１の接続点に接続され、
他方のドレイン端子が前記第２の接続点に接続された２
つのＮチャネルＦＥＴからなる第１のカレントミラー回
路と、ゲート端子が共通接続され、ソース端子が低位電
源に接続され、一方のドレイン端子が共通接続されたゲ
ート端子に接続されるとともに前記第２の接続点に接続
され、他方のドレイン端子が前記第１の接続点に接続さ
れた２つのＮチャネルＦＥＴからなる第２のカレントミ
ラー回路を備えた第１の負荷回路と、 ゲート端子とドレイン端子が接続された第３のＰチャネ
ルＦＥＴとゲート端子が前記第１の接続点に接続された
ＮチャネルＦＥＴが高位電源と低位電源との間に直列接
続され、ゲート端子が前記第３のＰチャネルＦＥＴに接
続された第４のＰチャネルＦＥＴとゲート端子が前記第
２の接続点に接続されたＮチャネルＦＥＴが高位電源と
低位電源との間に直列接続されて直列接続点を前記第１
のコンパレータ回路の出力端子とする第１の出力回路
と、 一方のＦＥＴが、ゲート端子に差動入力信号の一方の入
力信号が与えられ、ソース端子が電流源となるＮチャネ
ルＦＥＴを介して低位電源に接続され、ドレイン端子が
前記第３の接続点に接続された第１のＮチャネルＦＥＴ
からなり、他方のＦＥＴが、ゲート端子に差動入力信号
の他方の入力信号が与えられ、ソース端子が前記第１の
ＮチャネルＦＥＴのソース端子に共通接続されて前記電
流源となるＮチャネルＦＥＴを介して低位電源に接続さ
れ、ドレイン端子が第４の接続点に接続された第２のＮ
チャネルＦＥＴからなる差動対ＦＥＴと、 ゲート端子が共通接続され、ソース端子が高位電源に接
続され、一方のドレイン端子が共通接続されたゲート端
子に接続されるとともに前記第３の接続点に接続され、
他方のドレイン端子が前記第４の接続点に接続された２
つのＰチャネルＦＥＴからなる第３のカレントミラー回
路と、ゲート端子が共通接続され、ソース端子が高位電
源に接続され、一方のドレイン端子が共通接続されたゲ
ート端子に接続されるとともに前記第４の接続点に接続
され、他方のドレイン端子が前記第３の接続点に接続さ
れた２つのＰチャネルＦＥＴからなる第４のカレントミ
ラー回路を備えた第２の負荷回路と、 ゲート端子とドレイン端子が接続された第３のＮチャネ
ルＦＥＴとゲート端子が前記第３の接続点に接続された
ＰチャネルＦＥＴが高位電源と低位電源との間に直列接
続され、ゲート端子が前記第３のＮチャネルＦＥＴのゲ
ート端子及びドレイン端子に接続された第４のＮチャネ
ルＦＥＴとゲート端子が前記第４の接続点に接続された
ＰチャネルＦＥＴが高位電源と低位電源との間に直列接
続されて直列接続点を前記第２のコンパレータ回路の出
力端子とする第２の出力回路と、 前記第１の出力回路の出力信号又は前記第２の出力回路
の出力信号を反転した出力信号を入力し、縦続接続され
たバッファ回路により前記出力信号を遅延させて遅延時
間の異なる複数の出力信号を生成する遅延部と、外部か
ら与えられる選択信号にしたがって、入力された前記出
力信号又は前記遅延部によって遅延された出力信号を択
一的に選択するセレクタとからなる調整回路と、 論理積ゲート又は論理和ゲートからなる論理ゲートとを
有することを特徴とするコンパレータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226571A JPH0974340A (ja) | 1995-09-04 | 1995-09-04 | コンパレータ回路 |
| US08/707,661 US5764086A (en) | 1995-09-04 | 1996-09-04 | Comparator circuit with wide dynamic range |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7226571A JPH0974340A (ja) | 1995-09-04 | 1995-09-04 | コンパレータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974340A true JPH0974340A (ja) | 1997-03-18 |
Family
ID=16847259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7226571A Pending JPH0974340A (ja) | 1995-09-04 | 1995-09-04 | コンパレータ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5764086A (ja) |
| JP (1) | JPH0974340A (ja) |
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