KR100489531B1 - 캐패시터의 제조 방법 - Google Patents

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Abstract

본 발명은 MIM 캐패시터(Metal-Insulator-Metal capacitor)를 제조하는 방법에 관한 것이다. 종래의 기술에 있어서는 MIM 캐패시터의 유전체로서 PE-Si3N4의 장점을 극대화 할 수 없었다. 본 발명은 MIM 캐패시터에 7.0 이상의 고유전율을 갖는 PE-Si3N4 유전체를 적용하여 PE-Si3N4 막을 제조하는 경우 NH3 플라즈마(plasma) 열처리를 적용해서 Si-H의 질화 반응을 유도하여 Si-H 결합을 제거한다. 따라서, PE-Si3N4 막의 절연 특성이 향상되는 효과가 있다.

Description

캐패시터의 제조 방법{METHOD FOR MANUFACTURING CAPACITOR}
본 발명은 캐패시터(capacitor)의 제조 방법에 관한 것으로, 특히, MIM 캐패시터(Metal-Insulator-Metal capacitor)를 제조하는 방법에 관한 것이다.
최근들어 반도체장치(semiconductor device)는 멀티미디어 기능의 향상을 위하여 칩내에 메모리 셀 어레이부 및 주변회로가 함께 장착된 형태로 개발되고 있으며, 고용량 정보의 고속 처리에 적합한 캐패시터의 구현이 핵심 기술로서 대두되고 있다.
한편, PIP 캐패시터(Polysilicon-Insulator-Polysilicon capacitor)의 경우 상, 하부전극을 폴리실리콘(polysilicon)으로 사용하기 때문에 비저항이 크고 디플리션(depletion) 현상에 의한 기생 캐패시턴스가 작용하는 문제점이 있는 반면 MIM 캐패시터의 경우에는 상기의 문제점을 유발하지 않으므로 고속, 고집적 복합반도체의 구현에 매우 적합한 것으로 평가되고 있다.
MIM 캐패시터에서 유전막은 전하 저장의 역할을 담당하는 부분으로서 소자 특성에 부합하기 위해서는 일정 수준 이상의 유전률 및 절연성의 확보가 필수적이다. 특히, 절연성의 경우 막질의 결함에 크게 영향을 받으므로, 절연성의 향상을 위해서는 막의 제조 및 후처리 시 결함을 최소화하기 위한 공정 조건의 적용이 고려되어야 한다.
아날로그 복합 반도체소자의 MIM용 유전체는 PECVD 방법을 이용한 SiO2, Si3N4 등이 혼용되고 있으나 1.0fF/μm2 이상의 고 유전밀도 구현을 위해서는 7.0 이상의 유전률을 갖는 PE-Si3N4의 적용이 바람직하다.
한편, MIM 캐패시터용 유전체로 적용되기 위해서는 고유전률 뿐 아니라 소자 특성에 부합하는 절연성이 확보되어야 하는데, PE-Si3N4의 경우 막질 내의 높은 결함 밀도로 인하여 절연성이 취약하므로 적용에 많은 어려움이 있다.
종래의 PE-Si3N4의 절연성 개선을 위한 기술로는 PE-SiO2와 PE-Si3N4의 적층형 유전체를 형성하는 방법 및 PE-Si3N4를 O3 등의 산화 분위기에서 열처리하여 표면 산화를 유도하는 방법 등이 개발되어 왔다. MIM 캐패시터로서 PE-SiO2 및 PE-Si3N4의 적층형 유전체를 적용할 경우 절연성의 개선이 가능하나 단일 PE-Si3N4 막을 적용하는 경우에 비하여 상대적으로 낮은 유전 밀도를 나타내는 단점이 있다. PE-Si3N4의 표면 산화를 유도하는 방법을 적용하는 경우 전하의 계면 트랩(trap) 억제를 통하여 유전 밀도의 감소 없이 절연성 향상이 가능하나 막질 자체 결함을 완화시킨 것이 아니므로 부분적 개선 효과만을 기대할 수 있다.
따라서, 이와 같은 종래의 기술에 있어서는 MIM 캐패시터의 유전체로서 PE-Si3N4의 장점을 극대화 할 수 없었다.
상기한 바에 의하여 안출된 본 발명은, MIM 캐패시터에 7.0 이상의 고유전율을 갖는 PE-Si3N4 유전체를 적용하여 PE-Si3N4 막을 제조하는 경우 NH3 플라즈마(plasma) 열처리를 적용해서 Si-H의 질화 반응을 유도하여 Si-H 결합을 제거하는 캐패시터 제조 방법을 제공하는 데 그 목적이 있다.
캐패시터용 유전체의 절연 특성은 전극으로부터 유전체에 주입된 전하의 트랩 내성으로 표현된다. 유전체 내 전하의 트랩은 주로 에너지 상태가 높은 결함부에서 발생하는데, 이러한 결함은 전극과의 계면 스트레스(stress)에 의하여 발생하는 구조 결함 및 막질 자체의 고유 결함으로 구분된다. 따라서, 절연 특성의 향상을 위해서는 결함의 제어가 요구되며, 유전체 제조의 단일 공정 측면에서 볼 때 막질의 고유 결함을 감소시키는 것이 가장 중요하다.
한편, PE-Si3N4는 SiH4, NH3 원료 가스가 플라즈마 활성 상태에서 형성되며 Si-N 결합 이외에 Si-H, N-H 결합 구조를 가진다. Si-H 및 N-H는 다양한 결합 상태를 나타내는데, 일반적으로 N-H 결합의 경우 후속 열처리에 의하여 안정한 상태로 존재하는 반면 Si-H 결합의 경우에는 위크 본딩(weak bonding)의 상태로 잔류하게 된다. PE-Si3N4에 전압이 인가될 경우 Si-H 결합의 Si 원자는 쉽게 여기되어 전하의 트랩 사이트(trap site)로 작용하며 하핑(hopping) 현상에 의하여 전류 누설을 유발한다. 즉, PE-Si3N4의 절연성 향상을 위하여 막질 내 결함으로 작용하는 Si-H 결합의 수를 감소시켜야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 1 내지 도 5는 본 발명에 따른 캐패시터의 제조 방법의 일 실시예를 단계별로 나타낸 단면도이다.
먼저, 도 1과 같이 반도체 소자 및 일부 금속 배선층이 형성된 기판의 상부에 층간 절연막(20), 제 1 금속막(21), 및 ARC Ti/TiN(또는 TiN)(22)을 순차적으로 적층한다. 이때, TiN의 적층 방법으로는 PVD, TiCl4를 이용한 CVD가 있으나 MIM의 하부전극으로 적용되기 위해서는 유전체의 특성 저하를 유발하는 Cl 성분이 배제되어야 하므로 PVD 방법의 적용이 바람직하다.
도 2와 같이 표면에 포토레지스트(Photo Resist : PR)를 패터닝(patterning)하고 건식 식각 공정을 적용해서 ARC Ti/TiN(또는 TiN)(22)을 선택적으로 제거하여 MIM 하부전극(21-1) 및 하부 금속 배선층(21-2)을 형성한다. HDP oxide CVD 방법을 사용하여 전표면에 절연층(23) 형성한 후, CMP 공정을 실시하여 절연층(23)을 평탄화시킨다. 이때, MIM 하부 전극(21-1)을 이루는 ARC 층은 절연층(23)에 매립되기 전까지 전면 노출되므로 노치 효과에 의한 계면 분리 현상이 발생하지 않는다.
도 3과 같이 절연층(23)의 불필요한 부분을 제거하여 MIM 유전체 및 제 2 금속막이 매립될 콘택홀(contact hole)을 형성한다.
도 4와 같이 콘택홀의 표면에 PE-Si3N4 유전체(24)를 증착한다. 증착시 플라즈마를 이용하여 SiH4, NH3 가스를 반응시키며 증착된 막의 Si-H 결합을 질화시켜 Si-H 결합을 제거하기 위하여 NH3 플라즈마 열처리를 실시한다. 플라즈마 열처리 시 N 원자의 침투 깊이는 100Å 미만이므로 2.0fF/μm2의 유전 밀도를 얻고자 하는 경우(~400Å) 증착 완료 이후 열처리를 적용하는 방식으로는 충분한 열처리 효과를 기대할 수 없다. 따라서, 10 내지 100Å 두께의 막 증착을 반복 실시하며 각 단계의 진행 이후 플라즈마 열처리 과정을 적용하여 목표 두께의 막을 형성하는 다단계 증착법을 적용한다. 증착 및 NH3 플라즈마 열처리의 반복 진행을 통하여 전극과의 계면 부위 뿐 아니라 막 내부 Si-H 결합의 밀도를 감소시킬 수 있으므로 절연성 향상에 매우 효과적이다.
PE-Si3N4 막에는 다량의 모빌 하이드로겐(mobile hydrogen)이 존재하며 이는 유전체의 초기 절연 특성을 저하시키는 원인이 된다. 따라서, 유전체의 형성 이후 모빌 하이드로겐을 제거하기 위한 열처리를 실시한다. 열처리 온도는 300 내지 400℃, 분위기는 N2 혹은 O2, 유지 시간은 10 내지 30분 가량이 적절하다.
콘택홀에 제 2 금속막(25)을 매립한다. 상부 전극으로 적용될 제 2 금속막(25)의 재질로는 TiN, Ti/TiN, W 등이 적합하며 금속 층간에 내장되는 이유로 두께 제한이 있으므로 이를 고려하여 재질을 선택하여야 한다.
표면에 CMP 공정을 실시하여 평탄화시킨다. CMP 공정은 콘택홀을 제외한 부위의 제 2 금속막(25)의 제거 및 PE-Si3N4 유전체(24) 제거의 제 2 단계로 수행된다. PE-Si3N4 유전체(24) 제거시 절연층(23)의 일부가 연마되는데, 이 때 본 공정 진행 이전 절연층(23)의 두께는 PE-Si3N4 유전체(24) 및 절연층(23)의 상대적 연마 속도를 고려하여 설정되어야 한다.
도 6과 같이 PE-oxide CVD를 이용하여 전 표면에 층간 절연막(26)을 증착한다. 층간 절연막(26)을 선택적으로 식각하여 비아홀(via hole)을 형성한다. 비아홀에 금속을 채워 비아 전극(27)을 형성한다. CMP 공정을 실시하여 표면을 평탄화시킨다. 전 표면에 제 3 금속막(28) 및 ARC(29)를 증착한다. 불필요한 ARC(29) 및 제 3 금속막(28)을 제거해서 상부 금속 배선층을 형성하여 금속 배선층간 내장된 MIM 캐패시터를 완성된다.
이상에서 설명한 바와 같이, 본 발명은 MIM 캐패시터에 7.0 이상의 고유전율을 갖는 PE-Si3N4 유전체를 적용하여 PE-Si3N4 막을 제조하는 경우 NH3 플라즈마 열처리를 적용해서 Si-H의 질화 반응을 유도하여 Si-H 결합을 제거한다. 따라서, PE-Si3N4 막의 절연 특성이 향상되는 효과가 있다.
도 1 내지 도 5는 본 발명에 따른 캐패시터의 제조 방법의 일 실시예를 단계별로 나타낸 단면도.
<도면의 주요부분에 대한 부호의 설명>
20 : 층간 절연막 21, 25, 28 : 제 1, 제 2, 제 3 금속막
21-1 : MIM 하부전극 21-1 : 하부 금속 배선층
22 : ARC Ti/TiN 23 : 절연층
24 : PE-Si3N4 유전체 26 : 층간 절연막
27 : 비아 전극 29 : ARC

Claims (10)

  1. 캐패시터 제조방법으로서,
    기판의 상부에 층간 절연막, 제 1 금속막, 및 ARC Ti/TiN을 순차적으로 적층하는 제 1 단계와,
    상기 ARC Ti/TiN을 선택적으로 제거하여 MIM 하부전극 및 하부 금속 배선층을 형성하는 제 2 단계와,
    전표면에 절연층을 형성한 후, 표면을 평탄화시키는 제 3 단계와,
    상기 절연층의 불필요한 부분을 제거하여 콘택홀을 형성하는 제 4 단계와,
    상기 콘택홀의 표면에 PE-Si3N4 유전체를 증착하는 제 5 단계와,
    상기 콘택홀에 제 2 금속막을 매립하는 제 6 단계와,
    표면을 평탄화시키는 제 7 단계와,
    전 표면에 층간 절연막을 형성하는 제 8 단계와,
    상기 층간 절연막을 선택적으로 제거하여 비아홀을 형성하는 제 9 단계와,
    상기 비아홀에 금속을 채워 비아 전극을 형성하는 제 10 단계와,
    표면을 평탄화시키는 제 11 단계와,
    전 표면에 제 3 금속막 및 ARC를 차례로 적층하는 제 12 단계와,
    불필요한 상기 ARC 및 상기 제 3 금속막을 제거해서 상부 금속 배선층을 형성하는 제 13 단계를 포함하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 단계는 PVD 방법으로 적층하는 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 1 항에 있어서, 상기 제 3 단계는 HDP oxide CVD 방법을 사용하여 전표면에 절연층을 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 1 항에 있어서, 상기 제 3 단계는 CMP 공정을 실시하여 표면을 평탄화시키는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 1 항에 있어서, 상기 제 5 단계는 플라즈마를 이용하여 SiH4, NH3 가스를 반응시키고 NH3 플라즈마 열처리를 실시하여 상기 콘택홀의 표면에 PE-Si3N4 유전체를 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 5 항에 있어서, 상기 PE-Si3N4 유전체의 증착은 10 내지 100Å 두께의 막 증착을 반복 실시하며 각 단계의 진행 이후 플라즈마 열처리 과정을 적용하여 목표 두께의 막을 형성하는 다단계 증착법을 적용하는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 6 항에 있어서, 상기 열처리 온도는 300 내지 400℃, 분위기는 N2 혹은 O2, 유지 시간은 10 내지 30분으로 설정되는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 1 항에 있어서, 상기 제 2 금속막은 TiN, Ti/TiN, W 중에 적어도 하나인 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 1 항에 있어서, 상기 제 7 단계는 CMP 공정을 실시하여 표면을 평탄화시키는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 9 항에 있어서, 상기 CMP 공정은 상기 콘택홀을 제외한 부위의 상기 제 2 금속막을 제거하고 상기 PE-Si3N4 유전체를 제거하는 단계로 수행되는 것을 특징으로 하는 캐패시터의 제조 방법.
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