KR20100069616A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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KR20100069616A
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sion film
sion
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요 마츠다
교코 미야타
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엘피다 메모리 가부시키가이샤
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Abstract

반도체 디바이스는, 캡 절연막과 측벽 절연막으로 각각 커버된 상부 및 측면 표면들을 각각 갖는 복수의 비트 라인들 중 2개의 인접한 비트 라인들 사이에 형성되는 그루브형 영역, N (질소) 보다 O (산소) 를 더 많이 함유하고 그루브형 영역들의 내부 표면들을 연속적으로 커버하는 SiON 막, 및 폴리실라잔을 리포밍함으로써 형성되고 그루브형 영역 내에 충진되는 이산화 규소막을 포함하며, SiON 막은 그루브형 영역과 이산화 규소막 사이에 개재된다.
반도체 디바이스, SiON 막, 그루브형 영역, 이산화 규소막

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 제조 방법에 관한 것이며, 보다 상세하게는 폴리실라잔을 이용함으로써 형성된 절연막을 갖는 반도체 디바이스 및 그 반도체 디바이스의 제조 방법에 관한 것이다.
종래에, 반도체 디바이스의 제조 프로세스에서, STI (Shallow Trench Isolation) 트렌치와 같은 협소한 영역, 및 게이트 전극들 또는 비트 라인들 사이의 공간 내의 절연막들은 HDP-CVD (고밀도 플라즈마-화학 기상 증착) 방법, BPSG (Boron Phosphorus Silicon Glass) 를 증착하는 단계 및 증착된 BPSG를 리플로우 (reflowing) 하는 단계 등에 의해 형성된다. 그러나, 엘리먼트들의 소형화로, STI 트렌치들 또는 게이트 전극들 또는 비트 라인들 사이의 공간들은 더욱 협소해지고 그에 따라서 상술된 방법에 의해 이러한 영역들에서 절연막들을 형성하는 것이 어려워지고 있다.
도 39는, HDP-CVD 방법에 의해 비트 라인들 사이에 이산화 규소막이 형성되는 예를 도시하는 개략적인 단면도이다. 도 39에 도시된 바와 같이, 제 1 층간 절연막 (501) 내에 셀 콘택트 (502) 가 형성되고, 제 2 층간 절연막 (504) 과 비트 콘택트 (505) 가 그 위에 형성된다. 비트 라인들 (506) 이 비트 콘택트 (505) 상에 형성되고, 캡 절연막 (507) 과 측벽 절연막 (508) 이 비트 라인들 (506) 의 각각의 상부 및 측 표면들 상에 각각 형성된다. 금속 실리사이드막 (503) 이 셀 콘택트들 (502) 각각의 상부 표면 상에 형성되어 셀 콘택트 (502) 와 인접 비트 콘택트 (505) 사이의 콘택트 저항을 감소시킨다. 이산화 규소막 (509) 은 HDP-CVD 방법에 의해 형성되어 비트 라인들 (506) 사이의 공간들을 충진한다. 그러나, 비트 라인들 (506) 사이의 협소한 공간들 내에 보이드들 (510) 이 불리하게 형성된다.
결과적으로, 만족스러운 충진 성능을 갖는 폴리실라잔을 이용하여 이러한 협소한 영역들 내에 이산화 규소막을 형성할 필요가 있다 (예를 들어, 일본 특허 공개 공보 제 2005-347636 호 및 제 2004-179614 호).
폴리실라잔을 이용하여 이산화 규소막을 형성하기 위해서, 스핀 코팅에 의해 폴리실라잔 용액을 도포하고, 스팀 (H2O) 분위기에서 어닐링 (스티밍; steaming) 을 수행한 후, 폴리실라잔을 고밀도로 이산화 규소막으로 리포밍 (reform) 할 필요가 있다. 이것은 다음 이유 때문이다. 폴리실라잔은 "-SiH2NH-"의 조성을 포함하기 때문에, 폴리실라잔 용액의 코팅과 질소 분위기와 같은 비산화 분위기에서의 후속 열처리는 질화 규소막을 생성한다. 그러나, 질화 규소막은 큰 응력을 가지며 층간 절연막으로서 사용되기에 부적절하다. 따라서, 폴리실라잔을 코팅한 후 스팀 분위기 (산화 분위기) 에서 어닐링을 수행함으로써, 코팅된 막에서 N을 제거하고 막을 이산화 규소막으로 리포밍하는 것이 필요하다. 그러나, 이 스티밍은 하부층의 금속막, 다결정 규소막, 또는 규소 기판을 산화시킬 수도 있다. 예를 들어, 도 39에 도시된 구조를 갖는 반도체 디바이스 내의 이산화 규소막이 HDP-CVD 방법 대신 폴리실라잔을 이용함으로써 형성될 때, 금속 실리사이드막 (503) 이 산화되어 저항이 증가하게 된다. 따라서, 내산화성 라이너 막을 폴리실라잔의 코팅 전에 형성할 필요가 있다.
도 40은 질화 규소막이 내산화성 라이너 막으로서 이용되고 이산화 규소막이 폴리실라잔으로 이루어진 예를 도시한다. 도 40에서, 도 39와 동일한 구성 엘리먼트들은 동일한 도면 부호로 나타내었고 그 설명은 생략한다. 도 40에 도시된 바와 같이, 질화 규소막 (601) 이 캡 절연막 (507) 의 표면 및 비트 라인들 (506) 을 커버링하는 측벽 절연막 (508) 상에, 그리고 비트 라인들 (506) 사이에 노출된 제 2 층간 절연막 (504) 의 상부 표면의 부분들 상에 연속적으로 형성된다. 폴리실라잔이 그 위에 코팅된 후 스팀 분위기에서 어닐링이 수행됨으로써, 이산화 규소막 (602) 이 형성된다.
그러나, 비트 라인들 (506) 사이의 협소한 그루브형 영역 (603; 도 40 참조) 의 폴리실라잔은, 질화 규소막이 폴리실라잔을 위한 라이너 막 (601) 으로서 사용될 때 스티밍에 의해 적절하게 리포밍되지 않는다.
도 41은, 도 40에 도시된 반도체 디바이스가 스티밍된 다음, 도시된 바와 같이 섹션으로 절단되고, 플루오르화 수소산으로 처리된 후를 도시한다. 도 41에 도시된 바와 같이, 캡 절연막 (507) 위의 폴리실라잔이 조밀한 이산화 규소막으로 적절하게 리포밍되고, 따라서 플루오르화 수소산을 이용한 처리에서 거의 에칭되지 않는다. 반면에, 비트 라인들 (506) 사이의 그루브형 영역들 (603) 에서 복수의 보이드들 (604) 이 형성된다. 즉, 영역 (603) 내 폴리실라잔은 고밀도 이산화 규소막으로 적절하게 리포밍되지 않으며, 적절하게 리포밍된 다른 부분들 보다 플루오르화 수소산을 이용한 처리에서 매우 높은 에칭률을 갖는 부분들이 남게 되고, 에칭되어 보이드들 (604) 을 형성한다.
폴리실라잔이 적절하게 리포밍되는 이유는, 라이너 막으로서의 질화 규소막 (601) 의 표면으로부터 암모니아 (NH3) 의 가스방출이 스티밍 동안 발생하여, 폴리실라잔 내의 Si-N 결합으로 Si-O 결합을 치환하는 것을 방지하기 때문임을 고려한다.
부적절하게 리포밍된 이산화 규소막이 층간 절연막으로서 사용될 때, 예를 들어, 콘택트 홀 형성을 위해 층간 절연막의 에칭 동안 도 41에 도시된 바와 같이 보이드들 (604) 을 형성하도록, 층간 절연막이 수평으로 에칭된다. 플러그 재 료가 후속하여 콘택트 홀들에서 형성될 때, 그 플러그 재료는 또한 보이드들 내에 충진되고 인접한 콘택트 플러그들이 단락된다.
DRAM (Dynamic Random Access Memory) 의 비트 라인들 사이에 이산화 규소막을 충진하기 위해 폴리실라잔이 사용되는 예를 이용하여 종래의 문제점을 설명하였다. 이러한 문제점들은 또한 게이트 전극들 사이의 협소한 영역, STI 영역들 등에서 발생할 수 있다.
일 실시형태에서, N (질소) 보다 O (산소) 를 더 많이 함유하고 그루브형 영역들의 내부 표면을 연속적으로 커버하는 SiON 막; 및 폴리실라잔의 리포밍에 의해 형성되고 그루브형 영역들 내에 충진되는 이산화 규소막을 포함하며, SiON 막은 그루브형 영역과 이산화 규소막 사이에 개재되는, 그루브형 영역들을 갖는 반도체 디바이스가 제공된다.
다른 실시형태에서, 그루브형 영역들을 형성하는 단계; N (질소) 보다 O (산소) 를 더 많이 함유하여 그루브형 영역들의 내부 표면을 연속적으로 커버하는 SiON 막을 형성하는 단계; 그루브형 영역들을 폴리실라잔으로 충진하는 단계로서, SiON 막은 그루브형 영역과 폴리실라잔 사이에 개재되는, 상기 충진하는 단계; 및 폴리실라잔을 열 처리로 리포밍하는 단계를 포함하는, 반도체 디바이스의 제조 방법이 제공된다.
본 발명에 따르면, 폴리실라잔을 리포밍하기 위해 스티밍 동안 폴리실라잔 내의 Si-N 결합이 Si-O 결합으로 치환되는 것을 방지하는 NH3의 생성은 SiON 막의 N 함유율이 10 내지 20%의 범위이고 라이너 막으로서 N보다 O를 더 많이 함유한 SiON 막을 이용함으로써 억제된다. 결과적으로, 이산화 규소막으로의 폴리실라잔의 리포밍의 효율이 향상될 수 있다. 또한, 이 조성을 갖는 SiON 막은 산화의 확산을 방지하기 위해 내산화성을 갖는다. 따라서, 하부 층들에서 형성된 비트 콘택트와 셀 콘택트, 규소 기판 등의 사이의 콘택트 저항을 감소시키기 위한 금속 실리사이드와 같은 금속막이 스티밍에 의해 산화되는 것을 방지하는 것이 가능하다.
본 발명의 상기 특징 및 이점은 첨부된 도면들과 연결된 특정한 바람직한 실시형태들의 다음 설명으로부터 더욱 명확해질 것이다.
첨부된 도면을 참고로 하여 본 발명의 바람직한 실시형태를 아래에 상세하게 설명할 것이다.
도 1은 본 발명의 일 실시형태에 따른 반도체 디바이스 (100) 의 구조를 도시하는 개략적인 단면도이다. 본 실시형태에 따른 반도체 디바이스 (100) 는 DRAM이고 도 1은 비트 라인들 사이의 층간 절연막의 형성이 완료되는 때의 구조를 도시한다.
도 1에 도시된 바와 같이, 반도체 디바이스 (100) 는 비트 라인들 (106) 사이의 그루브형 영역들 (109), 이 그루브형 영역들 (109) 의 내부 표면들을 연속적 으로 커버하고 라이너 막으로 작용하는 SiON 막 (10), 및 그루브형 영역들 (109) 내에 충진되고 폴리실라잔을 리포밍함으로써 형성되어 층간 절연막으로서 작용하는 이산화 규소막 (11) 을 포함하며, SiON 막 (10) 은 그루브형 영역과 이산화 규소막 사이에 개재된다.
특히, 셀 콘택트 (102) 는 규소 기판 (미도시) 상에 제공된 제 1 층간 절연막 (101) 내에 형성되고, 제 2 층간 절연막 (104) 과 비트 콘택트들 (105) 이 그 위에 형성된다. 비트 라인들 (106) 이 비트 콘택트들 (105) 상에 형성되고, 캡 절연막 (107) 및 측벽 절연막 (108) 이 비트 라인들 각각의 상부 표면 및 측면 상에 각각 형성된다. 금속 실리사이드막 (103) 이 셀 콘택트들 (102) 각각의 상부면 상에 형성되어, 셀 콘택트 (102) 와, 인접한 비트 콘택트 (105) 사이의 콘택트 저항을 감소시킨다.
SiON 막 (10) 이, 캡 절연막 (107) 의 상부면에, 비트 라인들 (106) 상에 형성된 측벽 절연막 (108) 의 측면 상에, 그리고 그루브형 영역들 (109) 의 바텀에서 노출된 제 2 층간 절연막 (104) 의 상부면의 일부 상에 연속적으로 형성된다. SiON 막 (10) 은 N (질소) 보다 O (산소) 를 더 많이 함유한다. SiON 막 (10) 은 바람직하게는 10 내지 20 atom%의 함유율, 더욱 바람직하게는 14 내지 17 atom%의 함유율로 N을 포함한다. 0 대 N의 원자수의 비는 바람직하게는 2.2 내지 5.5이고, 더욱 바람직하게는 2.8 내지 3.5이다. SiON 막에서의 N 함유율이 10 atom% 보다 작고 N에 대한 O의 원자수의 비가 5.5보다 크다면, SiON 막의 산화제에 대한 저지력이 감소되는데, 이는 SiON 막 아래의 층에 위치된 금속막 또는 규소막 의 산화를 방지하기 곤란하게 한다. SiON 막의 N 함유율이 20 atom% 보다 크고 N에 대한 O의 원자수의 비가 2.2보다 작다면, 그루브형 영역들 (109) 내에 형성된 폴리실라잔이 부적절하게 리포밍되고, 따라서, 도 41에 도시된 보이드들 (604) 의 발생의 방지를 곤란하게 한다.
도 2는, 폴리실라잔의 리포밍에 대하여 SiON 막에서의 N 함유율의 효과를 나타내기 위해, 그루브형 영역 (109) 내에 형성된 이산화 규소막 (11) 의 에칭률의 검사 결과를 도시한다. 그루브형 영역들 (109) 내의 에칭률은 하기된 방법에 의해 얻어진다. 도 1에 도시된 반도체 디바이스 (100) 에서, SiON 막 (10) 과 폴리실라잔이 먼저 형성되고, 이 폴리실라잔은 스팀 리포밍에 의해 이산화 규소막 (11) 으로 변환된 후, 규소막 (도 1에 미도시) 이 이산화 규소막 (11) 의 전체 표면 상에 형성된다. 이 테스트 견본은 도 1에 도시된 바와 같이 섹션으로 절단되고 일정 시간의 기간 동안 플루오르 수소산 용액에 침지된다. 규소막이 에칭되지 않기 때문에, 이산화 규소막 (11) 이 깊이 방향으로 (도면에서 수직 방향으로) 오로지 섹션의 표면으로부터 에칭된다. 이후, 표면 상에 형성된 규소막이 선택적으로 제거된다. 플루오르화 수소산으로 처리하여 그루브형 영역 (109) 내의 이산화 규소막을 에칭시킴으로써 보이드를 형성한다. 주사 전자 현미경을 이용하여 섹션으로부터 보이드들의 길이 (깊이) 가 측정되고 침지 기간을 이용하여 에칭률들이 계산된다. 도 2는 다양한 N 함유율을 갖는 SiON 막들에 대하여 수행된 이 실험적 시험의 결과를 나타낸다. 형성된 SiON 막의 N 함유율은 표준 조성 분석을 위해 사용되는 광전자 분광학에 의해 얻어진다. 열화학 반응에 의 해 형성된 SiON 막이 SiO2 (이산화 규소막) 및 Si3N4 (질화 규소막) 를 포함하는 혼합막이기 때문에, 도 2는 또한 (N을 함유하지 않은) SiO2 및 Si3N4 (내부의 N 함유율은 57 atom%) 에 대하여 수행된 실험적 시험의 결과를 도시한다.
도 2로부터 명백한 바와 같이, 라이너 막이 Si3N4일 때, 에칭률은 보이드들의 많은 발생에 매우 의존한다. 이 경우에서의 에칭률은 1200 nm/min이다. N 함유율의 감소로, 에칭률이 낮아지고 N 함유율이 13 atom%일 때 400 nm/min의 최소값을 갖는다. N 함유율이 더 감소할 때, 에칭률은 다시 증가한다. 라이너 막이 SiO2일 때, 에칭률은 750 nm/min까지 증가한다. N 함유율이 20 atom% 이하일 때, 보이드들의 발생이 관찰되지 않는다. 따라서, 10 atom% 이하의 N 함유율에서 에칭률의 증가는 보이드들의 발생 이외의 인자에 의해 야기된다는 것을 암시한다; 그러나, 그 상세한 메커니즘은 알려지지 않았다. 반도체 디바이스의 실제 제조 시 사용되는 수용가능한 에칭률들은 7 내지 20 atom%의 범위 내의 N 함유율에서의 에칭률이다. 그러나, 상술된 바와 같이, N 함유율이 10 atom%보다 작다면, 산화제 확산에 대한 저지력이 감소되고 SiON 막 아래의 층에 위치된 규소막 또는 금속막이 바람직하지 않게 산화된다. 따라서, SiON 막에서의 N 함유율의 바람직한 범위는 본 발명에서 10 내지 20 stom%이다.
본 발명의 실시형태에 다른 반도체 디바이스 (200) 의 제조 방법을 설명한다. 본 실시형태에서, 본 발명은 DRAM의 제조에 적용된다.
도 3은 본 실시형태에 따라서 반도체 디바이스를 제조하는 방법을 설명하는 개략적인 단면도이다.
도 3에 도시된 바와 같이, 본 발명에 다른 반도체 디바이스 (200) 에서, 복수의 활성 영역들 (1) 이 STI 영역 (2) 에 의해 분할된다. 활성 영역 (1) 상에, 복수의 워드 라인들 (게이트 전극들; 3) 이 활성 영역들 (1) 과 교차하도록 제공된다. 커패시턴스 콘택트를 위한 셀 콘택트들 (4) 이 활성 영역들 (1) 각각의 단부들 둘 모두에 대하여 제공되고, 비트 콘택트를 위한 셀 콘택트 (5) 가 각각의 활성 영역 (1) 의 중심에 제공된다. 곡선 모양의 비트 라인들 (6) 이 셀 콘택트들 (5) 상에 위치하도록 제공된다. 도 3은 최고밀도에서 다양한 패턴들을 배열할 수 있는 메모리 셀들 중 일부를 도시하지만, 메모리 셀들의 동작들을 제어하는 제어 회로와 신호 판독을 위한 증폭기 회로와 같은 주변 회로들이 DRAM 내 메모리 셀들의 주위에 놓여진다. 주변 회로들은 메모리 셀들의 패턴보다 저밀도를 갖는 패턴으로 구성된다.
도 4 내지 도 32는 반도체 디바이스 (200) 의 제조 방법의 제조 단계를 도시하는 개략적인 단면도이다. 도 4a 내지 도 32a는 각각 도 3의 라인 A-A를 따른 개략적인 단면도를 도시하고 도 4b 내지 도 32b는 각각 도 3의 라인 B-B를 따른 개략적인 단면도를 도시한다.
도 4a 및 도 4b에 도시된 바와 같이, 패드 산화물막 (202) 이 규소 기판 (201) 상에 형성되고 질화 규소막 (203) 은 패드 산화물막 (202) 상에 형성된다. 레지스트 마스크 (미도시) 가 질화 규소막 (203) 상에 형성되고, 질화 규소막 (203) 은 개구들 (204) 을 형성하도록 패터닝된 후, 개구들 (204) 의 내부 표면 상 에 이산화 규소막 (205) 이 형성된다.
이후, 질화 규소막 (203) 과 이산화 규소막 (205) 을 마스크로서 이용하여 건식 에칭이 수행됨으로써, 도 5a 내지 도 5b에 도시된 바와 같이 규소 기판 (201) 내에 120 나노미터의 깊이를 갖는 그루브들 (206) 을 형성한다. 이후, 개구들 (204) 의 내부 표면들 상에 그리고 질화 규소막 (203) 상에 이산화 규소막 (207) 이 형성된다. 이산화 규소막 (207) 이 다시 에칭됨으로써, 도 6a 및 도 6b에 도시된 바와 같이 개구들 (204) 의 내부 표면들 상에 측벽 산화물막 (208) 이 형성된다.
도 7a 및 도 7b에 도시된 바와 같이, 규소 기판 (201) 안으로 파들어가기 위해 측벽 산화물막 (208) 을 마스크로서 이용함으로써 에칭이 수행되고, 이것에 의해 20 나노미터 폭의 개구를 각각 갖는 그루브들 (209a) 을 형성한다. 이후, 이산화 규소막 (205, 208) 이 제거됨으로써, 그루브들 (209a) 각각의 위에 그루브 (209b) 를 형성하여, 그루브들 (209a, 209b) 을 각각 포함하는 STI 트렌치들 (209) 이 도 8a 및 도 8b에 도시된 바와 같이 형성된다.
이후, 막에서 N (질소) 보다 O (산소) 를 더 많이 함유하는 SiON 막 (210) 은, 도 9a 및 도 9b에 도시된 바와 같이, 트렌치들 (209) 의 내부 표면들, 질화 규소막 (203) 내의 개구들 (204) 의 내부 표면들, 및 질화 규소막 (203) 의 상부 표면 상에 라이너 막으로서 연속적으로 형성된다. 트렌치들 (209) 의 그루브들 (209a) 은 SiON 막 (210) 으로 충진된다. SiON 막 (210) 은, 예를 들어 LPCVD (저압 화학 기상 증착) 방법에 따라서 디클로로실란 (SiH2Cl2), 암모니아 (NH3), 및 아산화질소 (N2O) 의 혼합 가스들에 의해 형성될 수 있다. SiON 막 (210) 의 조성 비율은 NH3 와 N2O 사이의 가스 혼합 비율를 변경함으로써 변경될 수 있다. 따라서, 이 가스들의 양은, SiON 막 (210) 내의 O 함유율이 내부의 N 함유율보다 높아짐으로써, 산화물막과 유사한 SiON 막 (210) 을 형성하도록 제어된다. 본 실시형태에서, 디클로로실란, 암모니아 및 아산화질소의 유량은 각각 140 sccm, 10 sccm, 및 500 sccm이 되도록 제어되고 막형성 분위기의 압력은 238 Pa가 되도록 제어되고 막형성 온도는 630℃가 되도록 제어되어 15 나노미터의 두께를 갖는 SiON 막 (210) 을 형성한다. 이 예에서, 3개의 가스들을 동시에 공급하는 것 대신 아산화질소를 먼저 주입한 후, 암모니아, 그리고 디클로로실란을 마지막으로 반응 챔버에 주입하는 것이 바람직하다. 이렇게 함으로써, SiON 막의 조성은 막 형성의 초기 스테이지부터 쉽고 유리하게 제어될 수 있다. 이 조건에서 형성된 SiON 막에서의 N 함유율은 16 atom%이고 N에 대한 O의 원자수의 비는 3.0이다.
SiON 막 (210) 에서의 N 함유율은 바람직하게는 10 내지 20 atom%이고, 더욱 바람직하게는 14 내지 17 atom%이다. N에 대한 O의 원자수의 비율은 바람직하게는 2.2 내지 5.5이고, 더욱 바람직하게는 2.8 내지 3.5이다. SiON 막의 N 함유율이 10 atom% 보다 작고 N에 대한 O의 원자수의 비율이 5.5 보다 크다면, SiON 막의 산화제 확산에 대한 저지력이 감소되는데, 이는 SiON 막 아래의 층에 위치된 규소 기판의 산화를 방지하기 곤란하게 한다. 따라서, STI 영역과 접하는 접합 부에서 누설 전류가, 증가된 응력으로 인해 증가된다. SiON 막의 N 함유율이 20 atom% 보다 크고 N에 대한 O의 원자수의 비가 2.2보다 작다면, 이후 단계에서 그루브형 영역들 (109b) 내에 형성된 폴리실라잔이 부적절하게 리포밍되고, 따라서, 보이드들의 발생의 방지를 곤란하게 한다.
본 실시형태에서, SiON 막은 15 나노미터 두께이다. 따라서, 20 나노미터의 폭을 갖는 개구를 갖는 그루브들 (209a) 각각은 SiON 막 내에 완전하게 매장될 수 있는데, 이는 후에 폴리실라잔으로 트렌치들 (209) 의 충진을 용이하게 한다. STI를 위한 라이너 막이 SiON 막의 단일층으로 제한되지 않고, 2 내지 5 나노미터 두께의 이산화 규소막이 SiON 막 아래에 형성되어 STI를 위한 라이너 막을 형성할 수 있다.
이후, 개구들 (204) 및 트렌치들 (209) 을 충진하기 위해 폴리실라잔 (211) 이 기판 전체에 걸쳐서 스핀 코팅되며, SiON 막 (210) 은 개구들 및 트렌치들과 폴리실라잔 사이에 개재된다. 본 실시형태에서, 코팅된 막은 규소 기판의 평면 위로 500 나노미터 두께이다. 이후, 어닐링 (스티밍) 이 스팀 (H2O) 분위기에서 수행됨으로써, 도 10a 및 도 10b에 도시된 바와 같이 폴리실라잔 (211) 을 고밀도의 이산화 규소막 (212) 으로 리포밍한다. 폴리실라잔 (211) 은 1회의 고온 스티밍보다 저온에서 시작하는 계단형 방식으로 스티밍함으로써 더욱 효율적으로 리포밍될 수 있다. 예를 들어, 400℃에서 30분, 500℃에서 30분, 600℃에서 30분, 그리고 700℃에서 30분 동안 계단형 방식으로 스티밍을 수행하는 것이 700℃에 서 30분 동안 1회 스티밍하는 것보다 더욱 바람직할 수도 있다. 본 실시형태에서 스티밍은 3단계, 즉, 400℃에서 30분, 500℃에서 30분, 600℃에서 30분 동안 수행한다.
이후, 질화 규소막 (203) 의 CMP (화학 기계식 연마) 및 습식 에칭이 수행되어, 도 11a 및 도 11b에 도시된 바와 같이 이산화 규소막 (212) 이 트렌치들 (209) 내에 남는다.
이후, 질화 규소막 (213) 이 도 12a 및 도 12b에 도시된 바와 같이 기판 전체에 걸쳐서 형성된 후, 질화 규소막 (213) 이 도 13a 및 도 13b에 도시된 바와 같이 포토레지스트 (미도시) 를 이용하여 패터닝된다. 이후, 이 패터닝된 질화 규소막 (213) 을 마스크로서 이용함으로써 게이트 트렌치들 (214) 이 규소 기판 (201) 내에 형성된다.
질화 규소막 (213) 및 패드 산화막 (202) 이 제거된 후, 도 14a 및 도 14b에 도시된 바와 같이 게이트 산화막 (215) 을 형성하기 위해서 열 산화가 수행된다. 게이트 트렌치들 (214) 내에 도핑된 다결정 규소막 (DOPOS 막; 216) 이 충진되며 게이트 산화막 (215) 이 그 사이에 개재되고, 도 15a 및 도 15b에 도시된 바와 같이 70 나노미터의 두께를 갖는 DOPOS 막 (216) 이 규소 기판 전체에 걸쳐서 형성된다. 70 나노미터의 두께를 갖는 금속막 (또는 실리사이드막)(217) 이 DOPOS 막 (216) 상에 형성된다. 바람직하게는, 예를 들어, 텅스텐 (W) 막 또는 텅스텐 실리사이드 (WSi) 막이 금속막 (또는 실리사이드막; 217) 으로서 사용된다. 이후, 130 나노미터의 두께를 갖는 질화 규소막 (218) 이 금속막 (217) 상에 형성된 다.
질화 규소막 (218), 금속막 (217), 및 DOPOS 막 (216) 이 도 16a 및 도 16b 에 도시된 바와 같이 패터닝된다. 이 방법에서, 각각 DOPOS 막 (216) 및 금속막 (217) 으로 구성된 게이트 전극들 (219), 및 질화 규소막 (218) 으로 구성된 캡 절연막 (220) 이 형성된다. 게이트 전극 (219) 및 캡 절연막 (220) 을 마스크로서 이용하여 이온 주입이 수행되고, 이것에 의해 규소 기판 (201) 내에 LDD (Lightly Doped Drain) 층 (221) 을 형성한다.
이후, 질화 규소막을 기판 전체에 걸쳐서 형성하고 다시 에칭하여, 도 17a 및 도 17b에 도시된 바와 같이 10 나노미터의 두께를 갖는 측벽 절연막 (222) 이, 게이트 전극 (219) 및 캡 절연막 (220) 을 각각 포함하는 라미네이트된 막들의 측벽들 상에 형성된다. 결과적으로, 협소한 그루브형 영역들 (223) 이 인접한 게이트 전극들 (219) 사이에 형성된다.
이후, 도 18a 및 도 18b에 도시된 바와 같이 그루브형 영역 (223) 의 바텀에서 게이트 이산화물막 (215) 이 제거되고, 불순물들을 함유하는 에피텍셜 규소층 (224) 이 규소 기판 (201) 상에 형성된다. 에피텍셜 규소층 (224) 은 소스 또는 드레인 영역으로서 역할을 한다. 막 내에 N (질소) 보다 O (산소) 를 더 많이 함유하는 10 나노미터의 두께를 갖는 SiON 막 (225) 이, 캡 절연막 (220) 의 상부 표면들 및 그루브형 영역들 (223) 의 내부 표면들을 연속적으로 커버하는 라이너 막으로서 형성된다. SiON 막 (225) 은, 도 9a 및 도 9b에 도시된 단계에서 형성된 SiON 막 (210) 과 동일한 방식으로 형성될 수 있다. 이 막의 N 함유율 과 N에 대한 O의 원자수의 비는 SiON 막 (210) 의 비와 동일하게 되는 것이 바람직하다.
본 실시형태에서, DOPOS 막 (216), 금속막 (217), 질화 규소막 (218), 및 SiON 막 (225) 은 총 280 나노미터의 두께를 갖는다. 리소그래피의 리졸루션 한계에 의존하는 최소 피쳐 사이즈가 70 나노미터일 때, 게이트 전극 (219) 의 폭과 인접 게이트 전극들 (219) 사이의 거리는 둘 모두 70 나노미터이다. 10 나노미터의 두께를 갖는 측벽 절연막 (222) 이 게이트 전극 (219) 상에 형성되고 10 나노미터의 두께를 갖는 SiON 막 (225) 이 측벽 절연막 (222) 상에 더 형성되기 때문에, 각각의 공간은 30 나노미터가 된다. 즉, 스페이싱 부분이 30 나노미터의 폭과 280 나노미터의 높이이므로 (그 종횡비는 약 9이다), 보이드들의 발생을 방지시키는 공통 플라즈마 CVD 방법에 의해 형성된 절연막으로 충진시키는데 곤란한 그루브형 영역 (223) 이 된다. 반도체 엘리먼트들이 미래에 소형화되고 이에 따라서 최소 피쳐 사이즈들이 감소된다면 상황은 더욱 곤란해질 것이다.
이후, 도 18a 및 도 18b에 도시된 바와 같이, 그루브형 영역들 (223) 내를 충진하기 위해 폴리실라잔 (226) 이 기판 전체에 걸쳐서 스핀 코팅되며, SiON 막 (225) 은 그 사이에 개재된다. 코팅된 막은 규소 기판의 평면을 통하여 560 나노미터 두께이다. 이후, 어닐링 (스티밍) 이 스팀 분위기에서 수행됨으로써, 도 19a 및 도 19b에 도시된 바와 같이, 폴리실라잔 (226) 은 조밀한 이산화 규소막 (227) 으로 리포밍된다. 폴리실라잔 (226) 을 리포밍하기 위해서, 400℃에서 30분, 500℃에서 30분, 그리고 600℃에서 30분 동안 3단계로 스티밍이 수행된다. 코팅 후, 형성된 폴리실라잔이 캡 절연막 (220) 상의 SiON 막 (225) 의 상부 표면 보다 약 200 나노미터 높은 위치까지 놓여지고, 이후, 이 리포밍이 조밀화를 위하여 15%까지 폴리실라잔의 두께를 감소시킨다. 결과적으로, 이산화 규소막 (227) 은 규소 기판 (201) 의 표면으로부터 480 나노미터 두께이고, 이는 이산화 규소막 (227) 의 표면이 캡 절연막 (220) 상의 SiON 막 (225) 의 상부 표면보다 200 나노미터 높은 위치까지 낮춰진다는 것을 나타낸다.
SiON 막 (225) 을 스토퍼 (stopper) 로서 이용하여 CMP를 수행함으로써 이산화 규소막 (227) 이 평탄화되도록, 이산화 규소막 (227) 이 도 20a 및 도 20b에 도시된 바와 같이 그루브형 영역들 (223) 내에 남는다. 이 방법에서, 인접한 게이트 전극들 (219) 사이의 공간들을 충진하는 층간 절연막으로서 역할을 하는 이산화 규소막 (227) 이 형성된다.
폴리실라잔을 리포밍함으로써 획득된 이산화 규소막이 CMP 방법에 의해 연마될 때, 코팅된 폴리실라잔의 막두께 (규소 기판의 표면으로부터의 막두께) 는 리포밍동안 두께 감소를 고려하여 제어되어, 이산화 규소막의 표면이 하부 최상층의 상부 표면 보다 170 내지 230 나노미터 높게 위치되는 것이 바람직하다. 이산화 규소막이 170 나노미터보다 얇다면, 메모리 셀 영역들과 주변 회로 영역들 사이의 평탄 연속성은 유지될 수 없다. 이산화 규소막이 230 나노미터보다 두껍다면, CMP 방법에 의해 야기된 연마 변동은 규소 기판의 평면에서 반영되며, 이는 이후의 단계에서 리소그래피에 불리한 영향을 끼친다.
이후, 셀 콘택트 홀 (228) 은, 도 21a 및 도 21b에 도시된 바와 같이, 에피 텍셜 규소층 (224) 의 상부 표면을 노출시키도록 형성된다. 이후, 도 22a 및 도 22b에 도시된 바와 같이 셀 콘택트 홀 (228) 의 내부를 포함하여 기판 전체에 걸쳐서 DOPOS 막 (229) 이 형성된다. 이후, CMP가 수행되어 DOPOS 막 (229) 을 평탄화하여 셀 콘택트 홀 (228) 내에 이 DOPOS 막 (229) 을 남기고, 이것에 의해 도 23a 및 도 23b에 도시된 바와 같은 셀 콘택트 (230) 를 형성한다.
(도 3에서 6으로 나타낸 비트 라인들에 해당하는) 비트 라인들을 전기적으로 접속시키는 (도 3에서 도면 부호 5로 나타낸 셀 콘택트에 해당하는) 셀 콘택트 (230) 를 노출시키기 위해 개구 (231) 를 갖는 이산화 규소막 (232) 이 도 24a 및 도 24b에 도시된 바와 같이 형성된다. 이후, 높은 용융점의 금속 실리사이드막 (233) (예를 들어, 코발트 실리사이드) 이 개구들 (231) 내에 노출된 셀 콘택트 (230) 상에 형성된다.
이후, 비트 콘택트 (234) 가 형성되어 도 25a 및 도 25b에 도시된 바와 같이 개구들 (231) 을 충진한다. 질화 티타늄 (TiN) 막 상에 형성된 텅스텐 (W) 막을 갖는 라미네이팅된 층 막이 비트 콘택트로서 적절하게 사용될 수 있다.
비트 콘택트들 (234) 을 접속시키는 비트 라인들에 대한 금속막 (235) 이 도 26a 및 도 26b에 도시된 바와 같이 형성된다. 금속막 (235) 은 10 나노미터 두께의 질화 텅스텐 (WN) 막 상에 형성된 50 나노미터 두께의 W 막을 포함한다. 210 나노미터의 두께를 갖는 질화 규소막 (236) 이 그 위에 형성된다. 이후, 질화 규소막 (236) 및 금속막 (235) 이 도 27a 및 도 27b에 도시된 바와 같이 패터닝된다. 이 방법에서, 금속막 (235) 으로 각각 구성된 비트 라인들 (237) 및 질화 규소막 (236) 으로 구성된 캡 절연막 (238) 이 형성된다. 본 실시형태에서, 패터닝 동안, 비트 라인들 (237) 및 캡 절연막 (238) 의 폭은 리소그래피의 박판화 기술을 이용함으로써 30 나노미터로 형성된다.
이후, 질화 규소막이 기판 전체에 걸쳐서 형성되고 다시 에칭됨으로써, 도 27a 및 도 27b에 도시된 바와 같이 비트 라인 (237) 및 캡 절연막 (238) 을 포함하는 라미네이팅된 층 막의 측벽 상에 30 나노미터의 폭을 갖는 측벽 절연막 (239) 을 형성한다. 이 방법으로, 협소한 그루브형 영역들 (240) 이 인접한 비트 라인들 (237) 사이에 형성된다.
10 나노미터의 두께를 갖는 막에서 N (질소) 보다 O (산소) 를 더 많이 함유하는 SiON 막 (241) 은 도 28a 및 도 28b에 도시된 바와 같이 캡 절연막 (238) 의 상부 표면 및 그루브형 영역들 (240) 의 내부 표면들을 연속적으로 커버하는 라이너 막으로서 형성된다. 도 9a, 9b, 18a 및 도 18b에 대하여 설명된 단계에서 형성된 SiON 막 (210, 225) 과 동일한 방식으로 SiON 막 (241) 이 형성될 수 있다. 이 막에서의 N 함유율과 N에 대한 O의 원자수의 비 또한 SiON 막 (210, 225) 에서의 N 함유율과 N에 대한 O의 원자수의 비와 동일한 것이 바람직하다.
비트 라인 (237), 캡 절연막 (238), 및 SiON 막 (241) 은 280 나노미터의 총 두께를 갖는다. 비트 라인들 (237) 의 피치가 140 나노미터일 때, 각각의 스페이싱은, 비트 라인들 (237) 이 30 나노미터 폭이고, 측벽 절연막 (239) 이 30 나노미터 폭이고, SiON 막 (241) 이 10 나노미터 두께인 것을 고려할 때, 30 나노미터 폭이다. 즉, 스페이싱 부분은 30 나노미터 폭과 280 나노미터 높이이므로 (그 종횡비는 약 9이다), 보이드들의 발생을 방지시키는 공통 플라즈마 CVD 방법에 의해 형성된 절연막으로 충진시키는데 곤란한 그루브형 영역 (240) 이 된다. 반도체 엘리먼트들이 미래에 소형화되고 이에 따라서 최소 피쳐 사이즈들이 감소된다면 상황은 더욱 곤란해질 것이다.
이후, 도 28a 및 도 28b에 도시된 바와 같이, 그루브형 영역들 (240) 내를 충진하기 위해, 560 나노미터의 두께를 갖는 폴리실라잔 (242) 이 기판 전체에 걸쳐서 스핀 코팅되며, SiON 막 (241) 이 그 사이에 개재된다. 이후, 어닐링 (스티밍) 이 스팀 분위기에서 수행됨으로써, 도 29a 및 도 29b에 도시된 바와 같이, 폴리실라잔 (242) 은 조밀한 이산화 규소막 (243) 으로 리포밍된다. 리포밍을 위해서, 3단계, 즉 400℃에서 30분, 500℃에서 30분, 그리고 600℃에서 30분 동안 스티밍이 수행된다. 코팅 후, 형성된 폴리실라잔이 캡 절연막 (238) 상의 SiON 막 (241) 의 상부 표면 보다 약 280 나노미터 높은 위치까지 놓여지고, 이후, 이 리포밍은 조밀화를 위하여 15%까지 폴리실라잔의 두께를 감소시킨다. 결과적으로, 이산화 규소막 (243) 의 두께는 이산화 규소막 (232) 상의 SiON 막 (241) 의 표면부터 480 나노미터이고, 이산화 규소막 (243) 의 두께는 캡 절연막 (238) 상의 SiON 막 (241) 의 표면부터 200 나노미터이다.
이후, 이산화 규소막 (243) 은, 측벽 절연막 (239) 및 캡 절연막 (238) 의 상부 표면들이 노출되는 때까지 CMP에 의해 평탄화되어, 도 30a 및 도 30b에 도시된 바와 같이 이산화 규소막 (243) 이 그루브형 영역들 (240) 내에 남겨진다. 이 방법으로, 비트 라인들 (237) 사이의 공간들 내에 충진되는 층간 절연막으로서 역할을 하는 이산화 규소막 (243) 이 형성된다. 폴리실라잔을 리포밍함으로써 획득된 이산화 규소막이 CMP 방법에 의해 연마될 때, 코팅된 폴리실라잔의 막 두께 (규소 기판의 표면으로부터의 막 두께) 는 그 리포밍동안 두께 감소를 고려하여 제어되어, 이산화 규소막의 표면이 하부층들 중 최상부 층의 상부 표면보다 170 내지 230 나노미터 높게 위치되는 것이 바람직하다. 이산화 규소막이 170 나노미터보다 얇다면, 메모리 셀 영역들과 주변 회로 영역들 사이의 평탄 연속성이 유지될 수 없다. 이산화 규소막이 230 나노미터 보다 두껍다면, CMP 방법에 의해 야기된 연마 변동은 규소 기판의 평면에서 반영되어, 이후의 단계에서 리소그래피에 불리하게 영향을 끼친다.
이후, 도 31a 및 도 31b에 도시된 바와 같이, 질화 규소막 (244) 이 기판 전체에 걸쳐서 형성된 후, 이산화 규소막 (244), 이산화 규소막 (242), SiON 막 (241), 및 이산화 규소막 (232) 를 관통하는 스루홀들이 형성되고, 커패시턴스 콘택트 (245) 가 그 스루홀들을 충진하도록 형성된다. 질화 티타늄 (TiN) 막 상에 형성된 텅스텐 (W) 막을 포함하는 라미네이트된 층 막은, 예를 들어, 커패시턴스 콘택트로서 적절하게 사용될 수 있다. 이 예에서, 커패시턴스 콘택트 (245) 와 셀 콘택트 (230) 사이의 콘택트 저항이 감소될 필요가 있을 때, 코발트 실리사이드와 같은 금속 실리사이드가 사이에 제공될 수 있다.
각각의 커패시터의 하부 전극 (247) 이, 도 32a 및 도 32b에 도시된 바와 같이, 층간 절연막 (246) 내에 형성된 개구 내에서 커패시턴스 콘택트들 (245) 각각을 접속하도록 형성된다. 커패시턴스 절연막 (248) 및 플레이트 전극 (249) 이 그 위에 형성되고, 층간 절연막 (250) 이 최종적으로 형성된다. 이 방법에서, DRAM의 메모리 셀들이 완성된다.
상술된 바와 같이, 본 실시형태에 따라서, 막 내에 N 보다 O를 더 많이 함유하고 이산화 규소막에 대한 조성과 유사한 SiON 막이 이산화 규소막의 형성 동안 라이너 막으로서 사용되어, STI 영역들의 형성을 위한 트렌치들 (209), 게이트 전극들 (219) 사이의 그루브형 영역들 (223), 및 비트 라인들 (237) 사이의 그루브형 영역들 (240) 을 각각 충진한다. 따라서, 트렌치들 또는 영역들 내에 충진되는 폴리실라잔의 코팅 및 스티밍에 의해 획득된 막은 조밀한 이산화 규소막이 될 수 있다.
[제 1 변형예]
상술된 실시형태에 따라서, 디클로로실란 (SiH2Cl2), 암모니아 (NH3), 및 아산화 질소 (N2O) 를 포함하는 혼합된 기체를 이용하는 LPCVD 방법에서, 라이너 막으로서 SiON 막들 (210, 225, 및 241) 에서의 구성비는, 산화물막과 유사한 SiON 막을 형성하기 위해서 NH3와 N2O 사이의 가스 혼합비를 변경함으로써 변경된다. 그러나, SiON 막의 막 형성 방법은 그것으로 제한되지 않는다. SiON 막의 막 형성 방법의 변형예를 아래에 설명한다.
도 33은 ALD (Atomic Layer Deposition) 방법에 따라서 SiON 막의 막 형성 방법을 설명하기 위한 타임 차트이다. 도 33에 도시된 바와 같이, 디클로로실란 (SiH2Cl2), 암모니아 (NH3), 및 오존 (O3) 은 막 형성 가스들로서 사용된다. 이 수정에서, 반응 챔버에서의 압력은 일정하다.
ALD 방법은, 가스 상태의 자유 공간에서 SiO2 또는 Si3N4를 생성하고 기판 상에 SiO2 또는 Si3N4를 증착시킬 수 있는 CVD 방법과는 상이한, 기판에 대한 원자 흡착을 이용한다. 따라서, 흡착 막 형성은 Si, O, 및 N의 원자 층들 각각에 대하여 근본적으로 수행된다. 따라서, 최종적으로 형성된 막의 구성은 각각의 원자를 공급하는 단계들의 수에 의해 유리하게 제어될 수 있다.
먼저, 반응 챔버를 N2로 정화 (purge) 시키고, SiH2Cl2를 10 초 동안 주입한다 (단계 1). 이후, 반응 챔버를 N2로 10 초 동안 정화시킨다 (단계 2). 다음으로, NH3를 10 초 동안 주입하고 (단계 3), 이후, 반응 챔버를 N2로 10 초 동안 정화시킨다 (단계 4). 후속하여, SiH2Cl2를 10 초 동안 주입한 후 (단계 5), 반응 챔버를 N2로 10 초 동안 정화시킨다 (단계 6). 후속하여, O3를 10 초 동안 주입한 후 (단계 7), 반응 챔버를 N3로 10 초 동안 정화시킨다 (단계 8).
이 방법에서, SiON 막은 타임 차트에 따라서 가스 주입 및 정화를 반복적으로 수행함으로써 형성된다. 이 변형예에서, 도 33에 도시된 바와 같이, SiH2Cl2의 주입은 하나의 사이클 (16 단계) 에서 4개의 단계들 즉, 단계 1, 5, 9 및 13에서 수행되고, NH3의 주입은 1개의 단계 즉, 단계 3에서 수행되고, O3의 주입은 3개의 단계 즉, 단계 7, 11, 및 15에서 수행된다. 따라서, 형성된 SiON 막은 Si:O:N=4:3:1의 구성비를 갖는다. 결과적으로, SiON 막에서의 N 함유율은 12 내지 13 atom%의 범위 내에 있고 N에 대한 O의 원자수의 비는 3으로 제어될 수 있다.
상술된 바와 같이, ALD 방법이 적용될 때, SiON 막에서의 Si, O, 및 N의 함유율은 LPCVD 방법 보다 더 정확하게 제어될 수 있다. 따라서, SiON 막에서의 N 함유율은 12 내지 13 atom%의 범위 내에 있고 N에 대한 O의 원자수의 비는 3으로 신뢰할 수 있게 제어될 수 있다.
[제 2 변형예]
도 34는 ALD 방법에 의해 SiON 막의 막 형성 방법의 다른 변형예를 설명하는 타임 차트이다. 도 34에 도시된 바와 같이, 이 변형예는, 막 형성 가스를 주입하는 단계들 각각과 N2 정화 단계들 각각의 사이에 반응 챔버를 진공상태로 하는 단계를 추가한다는 점에서 도 33에 도시된 방법과 상이하다.
도 34에 도시된 막 형성 방법에 따르면, 막 형성 시간이 도 33에 도시된 변형예에서의 막 형성 시간 보다 더 긴 반면에, SiON 막에서의 Si, O, 및 N의 함유율이 더 정확하게 제어될 수 있다.
[제 3 변형예]
상술된 실시형태에서, 협소한 그루브형 영역들 내에서 이산화 규소막을 형성하기 위해서 폴리실라잔의 코팅 및 스티밍이 각각 한번 수행되는 예를 설명하였다. 2개의 단계에서 폴리실라잔을 이용함으로써 그루브형 영역들 내에서 이산화 규 소막을 형성하는 방법이 여기서 설명된다.
도 35a 내지 도 35d 및 도 36a 내지 도 36c는 게이트 전극들 사이의 그루브형 영역들 및 STI 트렌치들 각각에서 폴리실라잔을 이용함으로써 이산화 규소막의 형성 방법의 변형예를 설명하는 개략적인 단면도이다.
STI 트렌치들에서의 이산화 규소막의 형성 방법의 변형예는 도 35a 내지 도 35d를 참고로 하여 설명한다. 이 변형예는 트렌치들이 보다 큰 폭을 갖는 경우에 특히 적절하게 적용된다.
도 35a에 도시된 바와 같이, 패드 산화물 막 (302) 및 규소 기판 (301) 은 개구 (304) 를 갖는 질화 규소막 (303) 을 이용함으로써 에칭되고, 이것에 의해 규소 기판 (301) 내에 STI 트렌치들 (305) 을 형성한다. 이후, 이산화 규소막에 대한 조성과 유사한 SiON 막 (306) 이 개구들 (304) 의 내부 표면 상에 그리고 트렌치들 (305) 내에 라이너 막으로서 연속적으로 형성된다. SiON 막 (306) 이 개재됨과 함께 폴리실라잔이 코팅된 후, 스팀 분위기에서 어닐링 (제 1 어닐링) 이 수행되어 폴리실라잔을 리포밍함으로써, 조밀한 이산화 규소막 (307) 을 형성한다.
이후, 도 35b에 도시된 바와 같이 이산화 규소막 (307) 이 다시 에칭되어, 개구 (304) 내의 이산화 규소막 (307) 은 제거되고 트렌치 (305) 내의 조밀한 이산화 규소막 (307) 은 남게 된다.
도 35c에 도시된 바와 같이, 폴리실라잔 (308) 이 개구들 (304) 을 충진하기 위해 그 위에 코팅된 후, 스티밍 (제 2 어닐링) 이 수행되고, 이것에 의해 도 35d에 도시된 바와 같이 조밀한 이산화 규소막 (309) 을 형성한다.
이와 같이, 폴리실라잔을 코팅하고 리포밍하기 위한 어닐링이 2회 수행될 때, 폴리실라잔은 트렌치들 (305) 의 바텀부터 개구 (304) 의 상부 표면까지 충분히 리포밍될 수 있다.
게이트 전극들 사이의 그루브형 영역들에서의 이산화 규소막의 형성 방법의 변형예는 도 36a 내지 도 36d를 참고로 하여 설명된다. 도 36a 내지 도 36d는 상기 실시형태에서 도 18a, 18b, 19a 및 19b에 도시된 단계들로 대체될 수 있다. 따라서, 도 36a 내지 도 36d에서, 전술한 실시형태의 구성 엘리먼트들과 동일한 구성 엘리먼트들은 동일한 도면 부호로 나타내어지고 그 설명은 생략할 것이다.
도 36a에 도시된 바와 같이, 이산화 규소막에 대한 조성과 유사한 SiON 막 (225) 이 그루브형 영역 (223) 의 내부 표면들과 캡 절연막 (220) 의 상부 표면을 연속적으로 커버하는 라이너 막으로서 형성된다. 이후, 그루브형 영역 (223) 내를 충진하기 위해서 폴리실라잔이 기판 전체에 걸쳐서 코팅되며, SiON 막 (225) 은 그 사이에 개재된 후, 이 폴리실라잔을 리포밍하기 위해서 스팀 분위기에서 어닐링 (제 1 어닐링) 이 수행됨으로써, 조밀한 이산화 규소막 (309) 이 형성된다.
그런 다음, 도 36b에 도시된 바와 같이 캡 절연막 (220) 높이의 약 절반에 대응하는 깊이로 이산화 규소막 (309) 을 파내기 위해서 이산화 규소막 (309) 이 다시 에칭된다.
그런 다음, 도 36c에 도시된 바와 같이 폴리실라잔 (310) 이 그루브형 영역들 (223) 의 상부 부분들을 포함하는 기판 전체에 걸쳐서 코팅된 후, 스티밍 (제 2 어닐링) 이 수행됨으로써, 조밀한 이산화 규소막 (311) 을 형성한다.
이와 같이, 폴리실라잔을 코팅하고 리포밍하기 위한 어닐링이 2회 수행된 때, 폴리실라잔은 그루브형 영역들 (223) 의 바텀부터 그 상부 부분까지 더 효율적으로 충분하게 리포밍될 수 있다.
[제 4 변형예]
메모리 셀 트랜지스터 내의 규소 필라 (pillar) 들 사이에 층간 절연막의 형성을 위해 본 발명이 적용되고, 규소 필라들이 채널 영역들로서 사용되도록 규소 기판 상에 형성되는 변형예를 아래에 설명한다.
도 37은 이 변형예에 따른 반도체 디바이스 (400) 의 구조를 나타내는 개략적인 단면도이다.
도 37에 도시된 바와 같이, 반도체 디바이스 (400) 는 규소 기판 (401) 내에 복수의 규소 필라들 (402) 을 갖는다. 규소 필라들 (402) 각각은 게이트 절연막 (403) 으로 커버되는 측면들을 갖는다. LDD 층 (404) 이 규소 필라들 (402) 의 상부 부분에 형성되고, 제 1 확산층 (405) 이 인접한 규소 필라들 (402) 의 하부 부분들 사이에 형성된다. 제 1 확산층 (405) 의 각각의 피스의 상부 표면은 이산화 규소막 (406) 으로 커버된다. 제 2 확산층 (407) 은 LDD 층 (404) 상에 형성되고, 게이트 전극들 (408) 이 제 2 확산층 (407) 의 측면들과 규소 필라들 (402) 의 측면들 상에 형성되고 측벽 절연막 (409) 및 게이트 절연막 (403) 이 그 사이에 개재된다.
N 보다 O를 더 많이 함유하는 SiON 막 (410) 이 본 발명에 따라서 형성되어, 인접한 규소 필라들 (402) 의 측면을 각각 커버하는 인접한 게이트 전극들 (408) 사이의 협소한 그루브형 영역들 (417) 의 내부 표면들을 연속적으로 커버한다. 게이트 전극들 (408) 사이의 그루브형 영역들 (417) 내에 폴리실라잔이 코팅되고, SiON 막 (410) 이 그 사이에 개재됨으로써, 층간 절연막으로서 조밀한 막으로 리포밍된 이산화 규소막 (411) 을 형성한다.
제 2 확산층 (407) 들을 접속시키는 커패시턴스 콘택트들 (413) 이 이산화 규소막 (411) 상에 형성되는 층간 절연막 (412) 내에 형성된다. 각각의 커패시턴스 콘택트 (413) 에 접속된 하부 전극을 각각 갖는 커패시터들 (415) 이, 층간 절연막 (412) 상에 형성되는 층간 절연막 (414) 내에 형성된다. 비트 라인들 (416) 이 층간 절연막 (414) 상에 형성되어 커패시터들 (415) 의 상부 전극들을 접속시킨다.
이 방법으로, 규소 필라들을 포함하는 반도체 디바이스에서 또한, 규소 필라들 사이의 협소한 그루브형 영역들 (417) 내에 층간 절연막의 형성에 본 발명을 적용함으로써 만족스러운 막 품질을 갖는 이산화 규소막이 형성될 수 있다. 또한, 본 변형예에서, 폴리실라잔을 코팅하고 리포밍하기 위한 어닐링이 2회 수행될 수 있다. 이것은, 그루브형 영역들 (417) 의 바텀부터 상부 부분까지 폴리실라잔이 더욱 효율적으로 충분하게 리포밍될 수 있게 한다.
[제 5 변형예]
로직 반도체 디바이스의 규소 기판 상에 형성된 다중층 상호접속 구조에 본 발명이 적용되는 변형예를 아래에 설명한다.
도 38은 제 5 변형예에 따라서 반도체 디바이스 (450) 의 구조를 설명하기 위한 개략적인 단면도이다.
도 38에 도시된 바와 같이, 반도체 디바이스 (450) 는, 규소 기판 (451) 내에 형성된 STI 영역들 (452), 복수의 상호접속부들 (G1, G2, G3, G4, 및 G5) 을 포함하고 또한 규소 기판 (451) 의 표면 상에 형성된 트랜지스터들의 게이트 전극들로서 역할을 하는 제 1 상호접속층 (453), 제 1 상호접속층 (453) 을 커버하도록 형성되는 제 1 상호접속 절연막 (454) 상에 위치된 제 2 상호접속층 (456), 및 제 2 상호접속층 (456) 을 커버하도록 형성되는 제 2 층간 유전체층 (458) 상에 형성된 제 3 상호접속층 (460) 을 포함한다. 제 5 변형예에서, N 보다 O를 더 많이 함유하는 SiON 막들이, 각각 STI 영역 (452) 의 하지막, 제 1 층간 절연막 (454), 및 제 2 층간 절연막 (458) 으로서 본 발명에 따라서 형성된다. 설명의 편의를 위해 3개의 상호접속층들을 포함하는 예를 나타내었지만, 보다 많은 상호접속층들이 포함될 수 있다.
STI 영역 (452) 은 SiON 막 (452b), 및 상술된 실시형태와 동일한 방식으로 스팀 분위기에서 폴리실라잔을 어닐링함으로써 획득되는 이산화 규소막 (452a) 을 포함한다. STI 영역들 (452) 상의 상호접속부 (G1 및 G5), 및 활성 영역들 상의 상호접속부 (G2, G3, 및 G4) 는 규소 기판 (451) 의 표면 상에 형성된다. 활성 영역들 상의 상호접속부 (G2, G3, 및 G4) 는 각각 트랜지스터 (Tr1, Tr2, 및 Tr3) 의 게이트 전극들을 구성한다. 예를 들어, 상호접속부 G2는, 텅스텐과 같은 고용융점 재료로 이루어진 게이트 전극 (453b) 및 절연막 (453c) 을, 규소 기판 (451) 의 표면 상에 형성된 게이트 절연막 (453a) 상에 증착함으로써 구성된다. 소스 및 드레인으로 각각 역할을 하는 확산층 (453e 및 453f) 은 상호접속부 G2의 양 측 상에 형성됨으로써 트랜지스터 (Tr1) 를 구성한다. 적어도 하나의 표면이 노출된, N 보다 O를 더 많이 함유하는 SiON 막을 갖는 상호접속부 G2의 측벽 상에 측벽 (453d) 이 형성된다. 스팀 분위기에서 폴리실라잔을 어닐링함으로써 획득되는 이산화 규소를 포함한 제 1 층간 절연막 (454) 이 제 1 상호접속층들 (G1 내지 G5) 을 커버하기 위해 형성된다. 게이트 전극들에 각각 접속된 콘택트 플러그들 (455a), 및 확산층 (453e 및 453f) 에 접속된 콘택트 플러그들 (455b 및 455c) 각각이 제 1 층간 절연막 (454) 에서 형성된다. 콘택트 플러그 (455b) 가 트랜지스터 (Tr2, Tr3) 에 의해 공유된다. 콘택트 플러그들 (455a, 455b, 및 455c) 에 접속된 제 2 상호접속층막 (456) 이 제 1 층간 절연막 (454) 상에 형성된다. 제 2 상호접속층 (456) 은 고용융점 재료로 이루어진 상호접속부 (456a) 및 절연막 (456b) 을 증착함으로써 형성된다. 제 2 상호접속층 (456) 은, N 보다 O를 더 많이 함유하는 SiON 막 (457) 에 의해 커버되고, 스팀 분위기에서 폴리실라잔을 어닐링함으로써 획득되는 이산화 규소막으로 이루어진 제 2 층간 절연막 (458) 이 SiON 막 (457) 상에 형성된다. 제 2 층간 절연막 (458) 내에 콘택트 플러그들 (459a, 459b, 및 459c) 이 형성된다. 콘택트 플러그들 (459a, 459b, 및 459c) 에 접속된 제 3 상호접속층 (460) 이 제 2 층간 절연막 (458) 상에 형성된다. 알루미늄 및 질화 티타늄 (460b) 과 같은 저용융점 재료로 이루어진 상호 접속부 (460a) 를 증착함으로써 제 3 상호접속층 (460) 이 형성된다. 저온 막 형성을 가능하게 하는 플라즈마 CVD 방법에 의해 형성된 폴리이미드 막 또는 질화 규소막을 포함하는 라미네이트된 막 (461) 이 제 3 상호접속층 (460) 상에 패시베이션 막으로서 형성된다.
제 5 변형예에 설명된 바와 같이, N 보다 O를 더 많이 함유하는 SiON 막 및 SiON 막 상에 코팅된 폴리실라잔을 스팀 분위기에서 어닐링함으로써 획득된 이산화 규소막은, 텅스텐, 질화 티타늄 또는 규소와 같은 900℃ 이상의 용융점을 갖는 재료로 이루어지고 다중층 상호접속 구조를 위해 사용될 수 있는 상호접속부에 대하여 층간 절연막으로서 사용될 수 있다.
[제 6 변형예]
제 6 변형예에서, N 보다 O를 더 많이 함유하는 SiON 막이 형성된 후 폴리실라잔이 코팅되기 전에 산소 플라즈마로 전체 표면을 처리하는 단계를 더 포함하는 층간 절연막을 형성하는 방법이 설명된다.
상기 실시형태에서, 충진된 STI 영역의 형성, (워드 라인들로도 역할을 하는) 게이트 전극들 사이에 충진된 층간 절연막의 형성, 및 DRAM에서의 비트 라인들 사이에 충진된 층간 절연막의 형성을 위해 본 발명이 적용되는 예를 설명한다. 이 실시형태에서, 폴리실라잔을 코팅하기 전 비트 라인들 또는 게이트 전극들 사이의 그루브들에서의 종횡비는 약 9이다. 본 발명은 10 이상의 종횡비를 갖는 구조의 그루브들 내에서 생성된 보이드들의 더 연구되고 확인된 조건들을 실행하는데, 즉, 폴리실라잔의 형성 전 라인들은 280 나노미터 높이이고 그루브들은 25 나노미터 폭이다 (종횡비는 11이다). 연구 결과는, 수세와 같은 세정 단계가 N 보다 O를 더 많이 함유하는 SiON 막의 형성 후 폴리실라잔의 코팅 전에 삽입될 때, 보이드 생성비가 상당히 증가된다는 것을 보여준다. 이 현상은 종횡비가 10을 초과할 때 현저하게 발생한다. 그 원인은, 높은 종횡비를 갖는 그루브들로부터 물이 완전히 제거될 수 없고, 폴리실라잔은 물과 쉽게 반응하기 때문에 안에 남은 물이 폴리실라잔과 반응하여, 그루브들에서 폴리실라잔에 대한 코팅 효율을 감소시키는 것으로 생각된다.
그루브들로부터 남은 물을 제거하기 위해서, (1) 150℃ 에서의 열 탈수, (2) UV (ultra violate) 선 조사, 및 (3) 산소 플라즈마 처리에 대한 테스트가 SiON 막이 형성된 후 수행된다. 결과적으로 열 탈수 (1) 는 효과가 없었고, 많은 보이드들이 생성되었다. 150℃에서 물이 완전히 제거된다고 가정한다; 그러나, 실제로 만족스러운 효과가 달성되지 않았다. 이것은 물의 제거 후에도 보이드의 생성에 기여하는 다른 인자들이 남는 것을 암시한다. UV 조사 (2) 에서 보이드들의 생성 시 약간의 감소가 확인되었다. 그러나, 감소에 많은 변동이 있었고 보이드들의 생성이 완전하게 방지될 수 없었다. 높은 종횡비, 표면 상의 불균일 부분에서의 광 산란 등으로 인해 충분한 광선이 그루브 안으로 도달되지 않은 것으로 생각된다.
한편, 산소 플라즈마 처리 (3) 에서, 특히, 기판 온도가 200 내지 300℃의 범위, 일반적으로는 250℃에서 유지되는 조건에서 30분 동안 처리가 수행될 때, 보이드의 생성이 방지될 수 있다는 것이 발견되었다. 이때, 압력은 0.1 내지 10 Torr의 범위, 일반적으로 4 Torr로 설정된다. 고주파수 전력은 4.5 kilowatt이 고 산소 공급 유량은 13000 sccm이다. 산소 플라즈마 (O2) 는 빠르게 확산하고 높은 반응성을 갖는 산소 원자 라디칼 (O 라디칼) 을 효율적으로 생성한다. 이것이 남은 물과 보이드 생성에 기여하는 인자를 제거하는 것으로 생각된다.
따라서, 본 발명은, 하부 구조체 상에 N 보다 O를 더 많이 함유하는 SiON 막을 형성하는 단계 이후 폴리실라잔을 코팅하는 단계 전에, 수세를 포함하는 세정 단계, 및 이 세정 단계 다음의 산소 플라즈마 처리의 수행 단계를 포함하는 일 양태를 갖는다. 산소 플라즈마 처리가 수행된 후, 상술된 실시형태와 동일하게, 폴리실라잔을 코팅하고 리포밍을 위해 스팀 분위기에서 폴리실라잔을 어닐링함으로써 이산화 규소막을 포함하는 층간 절연막이 형성된다. 이때, SiON 막이 하부 구조체 상에 형성된 후 라인들 사이의 공간의 종횡비는 10 내지 15의 범위에 있다. 종횡비가 10 이하일 때, 산호 플라즈마 처리없이 보이드가 생성되지 않는다. 종횡비가 15 이상일 때, 하부 구조체 그 자신의 처리 및 제조가 곤란하다. 산소 플라즈마 처리에서 반도체 기판을 위한 가열 온도는 200 내지 300℃의 범위이고, 바람직하게는 240 내지 260℃이다. 가열 온도가 200℃ 이하일 때 보이드를 방지하는 효과가 불충분하고, 따라서 처리 디바이스는 복잡한 구성을 가지며 가열 온도가 300℃ 이상일 때는 비용이 많이 든다. 산소 플라즈마 처리 시의 압력은 0.1 내지 10 Torr의 범위가 바람직하다. 산소 플라즈마 처리는 세정 단계가 제공되는지 여부와 관계없이 SiON 막의 형성 이후에 수행될 수 있다.
전기장에 의존하지 않는 등방성 산소 라디칼을 이용하여 산소 플라즈마 처리 가 수행될 때, 효과가 달성될 수 있더라도, 전기장에 의존하는 이방성 산소 이온을 이용하는 처리가 결합되는 것이 더욱 바람직하다. 산소 이온이 사용될 때, 그루브의 바텀에 대하여 산소 플라즈마 처리의 효과는 종횡비가 증가할 때 조차도 더욱 향상될 수 있다. 산소 플라즈마는 라디칼 상태 (원자 및 분자가 이온이 되지 않는 여기된 상태) 의 산소 원자 및 분자, 이온 상태의 산소 원자 및 분자, 및 전자를 포함한다. 따라서, 반도체 기판이 장착된 때의 스테이지에서 바이어스가 적용될 때, 그루브 바텀으로 도입되는 전기장에 의해 이온에 이방성이 제공된다. 산소 라디칼을 이용하는 처리는 전체 처리 시간 동안 결합될 수 있고, 또는 기판 바이어스가 간헐적으로 적용될 수 있다. 제 6 변형예에서, 산소 플라즈마 처리는 필수이고, 산소 플라즈마 처리 이외에 UV 조사가 수행될 수 있다.
본 발명은 상기 실시형태로 제한되지 않고, 본 발명의 범위 및 정신에서 벗어나지 않고 수정 및 변경될 수도 있다는 것은 명백하다.
예를 들어, 상기 실시형태에서, 보다 많은 내산화성의 질화 규소막과 같은 막이 SiON 막의 하부 층으로서 그루브형 영역 또는 트렌치의 내부 표면들 상에 형성될 수 있다.
도 1은 본 발명의 실시형태에 따른 반도체 디바이스 (100) 의 구조를 도시하는 개략적인 단면도.
도 2는 폴리실라잔의 리포밍에 대하여 SiON 막의 N 함유 비율의 효과를 설명하기 위해 그루브형 영역 (109) 에 형성된 이산화 규소막 (11) 의 에칭률의 예의 결과를 도시하는 도.
도 3은 본 발명에 따른 반도체 디바이스의 제조 방법을 설명하는 개략적인 평면도.
도 4a 내지 도 32a는 각각 도 3의 라인 A-A를 따르는 개략적인 단면도를 도시하는 도.
도 4b 내지 도 32b는 각각 도 3의 라인 B-B를 따르는 개략적인 단면도를 도시하는 도.
도 33은 ALD (Atomic Layer Deposition) 방법에 따라서 SiON 막의 막 리포밍 방법을 설명하는 타이밍도.
도 34는 ALD 방법에 의해 SiON 막의 막 리포밍 방법의 다른 변경을 설명하는 타이밍도.
도 35a 내지 도 35d 및 도 36a 내지 도 36c는 게이트 전극들 사이의 그루브형 영역들 및 STI 트렌치들 각각에서 폴리실라잔을 이용함으로써 이산화 규소막의 형성 방법의 변경을 설명하는 개략적인 단면도.
도 37은 제 4 변경에 따른 반도체 디바이스 (400) 의 구조를 설명하는 개략 적인 단면도.
도 38은 제 5 변경에 따른 반도체 디바이스 (450) 의 구조를 설명하는 개략적인 단면도.
도 39는 HDP-CVD 방법에 의해 비트 라인들 사이에 이산화 규소막이 형성되는 예를 도시하는 개략적인 단면도.
도 40은 질화 규소막이 내산화성 라이너 막으로서 사용되고 이산화 규소막이 폴리실라잔으로 이루어지는 예를 도시하는 도.
도 41은 스티밍된 후 도시된 섹션으로 절단되고 플루오르 수소산으로 처리된 후의 도 40의 반도체 디바이스를 도시하는 도.
*도면의 주요 부분에 대한 부호의 설명*
100 반도체 디바이스 10 SiON 막
11 이산화 규소막 106 비트 라인
109 그루브형 영역 101, 104 층간 절연막
107 캡 절연막 108 측벽 절연막

Claims (20)

  1. 그루브형 영역을 갖는 반도체 디바이스로서,
    N (질소) 보다 O (산소) 를 더 많이 함유하고 상기 그루브형 영역들의 내부 표면들을 연속적으로 커버하는 SiON 막; 및
    폴리실라잔을 리포밍하여 형성되며, 상기 SiON 막이 개재된 상태로 상기 그루브형 영역들에 충진되는 이산화 규소막을 포함하는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 SiON 막에서 상기 N의 함유율은 10 내지 20 atom%인, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 SiON 막에서 상기 N에 대한 상기 O의 원자수의 비는 2.2 내지 5.5인, 반도체 디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 그루브형 영역들은, 인접한 게이트 전극들 사이의 그루브형 영역들, 인접한 비트 라인들 사이의 그루브형 영역들, 및 인접한 규소 필라들의 측면을 각각 커버하는 게이트 전극들 사이의 그루브형 영역들 중 하나인, 반도체 디바이스.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 그루브형 영역들은 규소 기판에 제공된 STI (Shallow Trench Isolation) 트렌치들인, 반도체 디바이스.
  6. 제 5 항에 있어서,
    상기 트렌치들 각각은 상기 트렌치의 아래 부분에 위치된 제 1 부분 및 상기 제 1 부분 위에 위치되고 상기 제 1 부분보다 넓은 제 2 부분을 포함하고, 상기 제 1 부분은 상기 SiON 막으로 충진되는, 반도체 디바이스.
  7. 반도체 디바이스의 제조 방법으로서,
    그루브형 영역들을 형성하는 단계;
    상기 그루브형 영역들의 내부 표면들을 연속적으로 커버하도록, N (질소) 보다 O (산소) 를 더 많이 함유하는 SiON 막을 형성하는 단계;
    상기 SiON 막이 개재된 상태로 상기 그루브형 영역들을 상기 폴리실라잔으로 충진하는 단계; 및
    상기 폴리실라잔을 열 처리로 리포밍하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  8. 제 7 항에 있어서,
    상기 SiON 막에서 상기 N의 함유율은 10 내지 20 atom%인, 반도체 디바이스 의 제조 방법.
  9. 제 7 항에 있어서,
    상기 SiON 막에서 상기 N에 대한 상기 O의 원자수의 비는 2.2 내지 5.5인, 반도체 디바이스의 제조 방법.
  10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 그루브형 영역들은, 인접한 게이트 전극들 사이의 그루브형 영역들, 인접한 비트 라인들 사이의 그루브형 영역들, 및 인접한 규소 필라들의 측면을 각각 커버하는 게이트 전극들 사이의 그루브형 영역들 중 하나인, 반도체 디바이스의 제조 방법.
  11. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 그루브형 영역들은 규소 기판에 제공된 STI 트렌치들인, 반도체 디바이스의 제조 방법.
  12. 제 11 항에 있어서,
    상기 트렌치들 각각은 상기 트렌치의 아래 부분에 위치된 제 1 부분 및 상기 제 1 부분 위에 위치되고 상기 제 1 부분보다 넓은 제 2 부분을 포함하고, 상기 제 1 부분은 상기 SiON 막으로 충진되는, 반도체 디바이스의 제조 방법.
  13. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 그루브형 영역들을 충진하는 단계 및 상기 폴리실라잔을 리포밍하는 단계는,
    상기 그루브형 영역들을 미리 결정된 깊이까지 제 1 폴리실라잔으로 충진하는 단계;
    상기 제 1 폴리실라잔을 제 1 열 처리에 의해 리포밍하는 단계;
    상기 그루브형 영역들의 나머지 부분들을 제 2 폴리실라잔으로 충진하는 단계; 및
    상기 제 2 폴리실라잔을 제 2 열 처리에 의해 리포밍하는 단계를 포함하는, 반도체 디바이스의 제조 방법.
  14. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 SiON 막은 ALD (Atomic Layer Deposition) 방법에 의해 형성되는, 반도체 디바이스의 제조 방법.
  15. 제 14 항에 있어서,
    상기 ALD 방법에 의해 1 사이클에서 4-원자 층에 대응하는 Si, 3-원자 층에 대응하는 O, 및 1-원자 층에 대응하는 N이 증착되는, 반도체 디바이스의 제조 방법.
  16. 제 7 항에 있어서,
    상기 SiON 막을 형성하는 단계 이후 및 상기 그루브형 영역들을 충진하는 단계 이전에 산소 플라즈마 처리를 수행하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  17. 제 16 항에 있어서,
    상기 SiON 막을 형성하는 단계 이후 및 상기 산소 플라즈마 처리를 수행하는 단계 이전에 물로 세정하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  18. 제 16 항에 있어서,
    상기 그루브형 영역들의 종횡비는 10 내지 15 의 범위에 있는, 반도체 디바이스의 제조 방법.
  19. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 산소 플라즈마 처리는 200 내지 300℃의 범위 내의 온도에서 수행되는, 반도체 디바이스의 제조 방법.
  20. 제 16 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 산소 플라즈마 처리 단계는 0.1 내지 10 Torr의 범위 내의 압력에서 수 행되는, 반도체 디바이스의 제조 방법.
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